JP2007141372A - 半導体記憶装置 - Google Patents

Abstract

【課題】書き込み動作時におけるランダムサイクルタイム(ｔＲＣ）を低減できる半導体記憶装置を提供する。
【解決手段】データアレイ部１１Ａは複数の第１ワード線と第１センスアンプを含むメモリ１１ＡＡを有し、ＤＱバッファ１１ＡＢはメモリ１１ＡＡに対し書き込み／読み出しを行う。制御回路１１ＡＣは、第１ワード線と第１センスアンプの活性化タイミングを設定する第１タイマーを持つ。コードアレイ部１１Ｂは複数の第２ワード線と第２センスアンプを含むメモリ１１ＢＡを有し、ＤＱバッファ１１ＢＢはアレイ１１ＢＡに対し書き込み／読み出しを行う。制御回路１１ＢＣは、第２ワード線と第２センスアンプの活性化タイミングを設定する第２タイマーを持ち、誤り訂正回路はデータまたはコードデータの誤りを訂正する。そして、制御回路１１ＢＣが持つ第２タイマーは、制御回路１１ＡＣが持つ第１タイマーより短い時間に設定されている。
【選択図】図１

Description

この発明は、半導体記憶装置に関するものであり、例えばライトマスクをサポートするＥＣＣ(error checking and correction)機能を備えたＤＲＡＭ（dynamic random access memory）に関するものである。

ＥＣＣ機能を持つＤＲＡＭは、例えば以下のような動作を行う。書き込み時は、ＥＣＣ回路において外部から入力された全ビットの書き込みデータを用いてコードデータが生成され、書き込みデータと共にＤＱバッファへ供給される。その後、書き込みデータ及びコードデータは、データ線ＤＱを介してデータアレイ及びコードアレイに付属するセンスアンプへ書き込まれる。また、読み出し時は、データアレイ及びコードアレイに付属するセンスアンプが読み出したコードデータおよび読み出しデータを用いてＥＣＣ回路で誤りビットが特定され、誤りビットのデータのみが訂正されて、他の読み出しデータと共に出力データとなる。

ＥＣＣ機能を持つＤＲＡＭにおいて、一部のビットの入力データがマスクされる場合、一旦読み出し動作を行った後に書き込み動作が実行される必要がある。これは、コードの生成には全ビットの書き込みデータが必要であるが、読み出し動作を行う以外にマスクされたビットのデータを得る方法は無いからである。なお、マスクされたビットのデータとは、既にそのビットに対応するセルに書き込まれているデータのことである。

ここで、ＥＣＣ機能を搭載したＤＲＡＭとＥＣＣ機能を搭載しないＤＲＡＭにおける書き込み動作の概略は以下のようになる。ＥＣＣ機能搭載ＤＲＡＭでは、センスアンプからデータ線ＤＱへの読み出し動作後に、ＥＣＣ回路で読み出し訂正およびコードデータの生成を行う。その後、データ線ＤＱとセンスアンプ間の書き込み動作が行われる。そのため、ＥＣＣ機能搭載ＤＲＡＭは未搭載のＤＲＡＭに比べ、ＥＣＣ回路の動作分、ワード線ＷＬを長く活性化する必要がある。この結果、その分ランダムサイクルタイム(ｔＲＣ)が悪化し、結果としてデータのスループットを悪化させてしまう。

また、この発明に関する従来技術として、データビットを格納するデータビット格納用メモリと、コードビットを格納するコードビット格納用メモリを具備した半導体集積回路装置が開示されている（例えば、特許文献１参照）。しかしながら、前記装置においても、前述したランダムサイクルタイム（ｔＲＣ）の増大によるデータのスループットの悪化を解決することはできなかった。
特開２００５−２２２６１８号公報

この発明は、書き込み動作時におけるランダムサイクルタイム(ｔＲＣ）を低減できる半導体記憶装置を提供することを目的とする。

前記目的を達成するために、この発明の一実施態様の半導体記憶装置は、データを記憶する第１メモリ、及び前記第１メモリに接続された複数の第１ワード線及び第１センスアンプを有するデータアレイ部と、前記第１ワード線及び前記第１センスアンプを用いて、前記第１メモリに対し書き込み及び読み出しを行う第１ＤＱバッファと、前記第１ＤＱバッファの動作を制御すると共に、前記第１ワード線及び前記第１センスアンプの活性化タイミングを設定する第１タイマーを持つ第１制御回路と、コードデータを記憶する第２メモリ、及び前記第２メモリに接続された複数の第２ワード線及び第２センスアンプを有するコードアレイ部と、前記第２ワード線及び前記第２センスアンプを用いて、前記第２メモリに対し書き込み及び読み出しを行う第２ＤＱバッファと、前記第２ＤＱバッファの動作を制御すると共に、前記第２ワード線及び前記第２センスアンプの活性化タイミングを設定する第２タイマーを持つ第２制御回路と、前記第１メモリから読み出した前記データと前記第２メモリから読み出した前記コードデータとを用いて、前記データの誤りを訂正する誤り訂正回路とを具備し、前記第２制御回路が持つ前記第２タイマーは、前記第１制御回路が持つ前記第１タイマーより短い時間に設定されていることを特徴する。

この発明によれば、書き込み動作時におけるランダムサイクルタイム(ｔＲＣ）を低減できる半導体記憶装置を提供することが可能である。

以下、図面を参照してこの発明の実施形態の半導体記憶装置について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

図１は、この発明の実施形態のＤＲＡＭの構成を示すブロック図である。

実施形態のＤＲＡＭでは、メモリセルアレイ部を、読み出しあるいは書き込みデータを記憶するデータアレイ部と、コードデータを記憶するコードアレイ部とに分割し、データアレイ部に対する書き込みでは読み出し及び訂正を行わず、コードアレイ部に対する書き込み時にのみ読み出し及び訂正を行うことにより、ランダムサイクルタイムの悪化を防ぐものである。

ＤＲＡＭはＥＣＣ機能を持ち、図１に示すように、メモリバンクＢＮＫ＜０：ｉ＞、データインバッファ１２、ライトデータ線駆動回路（ＷＤドライバ）１３、シンドローム生成回路１４、エラーデータ訂正回路１５、ライトデータマルチプレクサ１６、データアウトバッファ１７、コード生成回路１８、及びコードライトデータ線駆動回路（ＣＷＤドライバ）１９を備えている。

メモリバンクＢＮＫ＜０：ｉ＞は、データアレイ部１１Ａ、及びコードアレイ部１１Ｂを有する。ｉは任意の０以上の自然数を示し、ＤＲＡＭは１つ以上のメモリバンクを持つ。

データアレイ部１１Ａは、メモリアレイ１１ＡＡ、ＤＱバッファ（データ制御回路）１１ＡＢ、及びアレイ制御回路１１ＡＣを含む。メモリアレイ１１ＡＡは、データが記憶されるデータビット格納用であり、複数のメモリセル及びセンスアンプを有し、アレイ制御回路１１ＡＣにより制御される。ＤＱバッファ１１ＡＢは、センスアンプに接続された書き込みローカルデータ線ＷＤＱt/c、及び読み出しローカルデータ線ＲＤＱt/cを介して、メモリアレイ１１ＡＡ内のメモリセルに対し書き込み及び読み出しを行う。アレイ制御回路１１ＡＣは、メモリアレイ１１ＡＡ及びＤＱバッファ１１ＡＢの動作を制御する。なお、ここで提示するＥＣＣ機能を搭載したＤＲＡＭは、読み出し後に実行される書き込み動作に伴う、異なる列アドレスのセンスアンプにおける同時読み出し及び書き込みを実現させるため、読み出し用ローカルデータ線と書き込み用ローカルデータ線をそれぞれ別個に持つものとする。

また、コードアレイ部１１Ｂは、メモリアレイ１１ＢＡ、ＤＱバッファ（データ制御回路）１１ＢＢ、及びアレイ制御回路１１ＢＣを含む。メモリアレイ１１ＢＡは、コードデータが記憶されるコードビット格納用であり、複数のメモリセル及びセンスアンプを有し、アレイ制御回路１１ＢＣにより制御される。ＤＱバッファ１１ＢＢは、センスアンプに接続された書き込みローカルデータ線ＷＤＱt/c、及び読み出しローカルデータ線ＲＤＱt/cを介して、メモリセルに対し書き込み及び読み出しを行う。アレイ制御回路１１ＢＣは、メモリアレイ１１ＢＡ及びＤＱバッファ１１ＢＢの動作を制御する。

データアレイ部１１ＡのＤＱバッファ１１ＡＢには、書き込みデータ線ＷＤ、読み出しデータ線ＲＤ、及びライトマスクデータ線ＷＭが接続されており、これらを介してメモリアレイ１１ＡＡに対してデータの読み出しまたは書き込みを行う。また、コードアレイ１１ＢのＤＱバッファ１１ＢＢには、コード書き込みデータ線ＣＷＤ、及びコード読み出しデータ線ＣＲＤが接続されており、これらを介してメモリアレイ１１ＢＡに対してコードデータの読み出しまたは書き込みを行う。

データインバッファ１２は、ＤＲＡＭ外部から入力された書き込みデータ及びライトマスクデータを受け取り、これらデータを書き込み入力データ信号線ＤＩＮまたはライトマスク入力信号線ＷＭＩＮを介してＷＤドライバ１３へ出力する。ＷＤドライバ１３は、書き込み入力データ信号線ＤＩＮを介して入力された書き込みデータと、ライトマスク入力信号線ＷＭＩＮを介して入力されたライトマスクデータとを駆動し、書き込みデータ線ＷＤまたはライトマスクデータ線ＷＭを介してＤＱバッファ１１ＡＢへ出力する。ＤＱバッファ１１ＡＢは、書き込みデータ線ＷＤまたはライトマスクデータ線ＷＭにより供給された書き込みデータまたはライトマスクデータをメモリアレイ１１ＡＡに書き込む。

シンドローム生成回路１４には、データアレイ部１１Ａから読み出した読み出しデータを伝達する読み出しデータ線ＲＤ、及びコードアレイ部１１Ｂから読み出したコードデータを伝達するコード読み出しデータ線ＣＲＤが接続されている。シンドローム生成回路１４は、読み出しデータ線ＲＤ上に読み出された読み出しデータと、及びコード読み出しデータ線ＣＲＤ上に読み出されたコードデータとからシンドロームデータを生成し、シンドローム信号線ＳＹＮを介してエラーデータ訂正回路１５へ出力する。

エラーデータ訂正回路１５は、シンドロームデータをデコードすることにより、メモリアレイ１１ＡＡから読み出した読み出しデータ中のエラービットを特定する。エラーデータ訂正回路１５は、さらに特定したエラービットのデータを訂正し、その他のビットの読み出しデータと共に訂正データ信号線ＥＣを介してライトデータマルチプレクサ１６へ出力する。

ライトデータマルチプレクサ１６は、訂正データ信号線ＥＣ上の読み出しデータ、あるいは書き込み入力データ信号線ＤＩＮ上の書き込みデータのいずれかを、ライトマスク入力信号線ＷＭＩＮ上のマスクデータに応じて選択し、訂正入力データ信号線ＥＣＷＩＮを介してコード生成回路１８に出力する。マスクデータに応じた選択では、マスクされたビットの場合は、訂正データ信号線ＥＣ上の読み出しデータが選択され、マスクされないビットの場合は、書き込み入力データ信号線ＤＩＮ上の書き込みデータが選択される。すなわち、書き込み入力データ信号線ＤＩＮ上の書き込みデータのうち、マスクされるデータに対しては、すなわち外部から入力されないデータに対しては、ライトデータマルチプレクサ１６により訂正データ信号線ＥＣ上の読み出しデータが選択される。また、データアウトバッファ１７は、訂正データ信号線ＥＣ上の読み出しデータをＤＲＡＭ外部へ出力する。

コード生成回路１８は、訂正入力データ信号線ＥＣＷＩＮ上のデータ全ビットからコードデータを生成し、コード信号線ＣＯＤＥを介してＣＷＤドライバ１９へ出力する。ＣＷＤドライバ１９は、コード信号線ＣＯＤＥ上のコードデータを駆動し、コード書き込みデータ線ＣＷＤを介してＤＱバッファ１１ＢＢへ出力する。ＤＱバッファ１１ＢＢは、コード書き込みデータ線ＣＷＤにより供給されたコードデータをメモリアレイ１１ＢＡに書き込む。そして、メモリアレイ１１ＢＡに書き込まれたコードデータは、読み出し時に同時に読み出されてエラービットの特定に使用される。

次に、データアレイ部１１Ａ及びコードアレイ部１１ＢにおけるセンスアンプＳＡと書き込みローカルデータ線ＷＤＱt/c及び読み出しローカルデータ線ＲＤＱt/cとの接続関係を説明する。

図２は、センスアンプＳＡと書き込みローカルデータ線ＷＤＱt/c及び読み出しローカルデータ線ＲＤＱt/cとの接続関係を示す図である。図２に示すように、センスアンプＳＡ内の各センス部は、読み出し時に開くＲＣＳＬゲート（読み出し列アドレス選択回路）と、書き込み時に開くＷＣＳＬゲート（書き込み列アドレス選択回路）とを有している。ある列アドレスのセンスアンプＳＡに対して書き込みを行うと同時に、別の列アドレスに対して読み出しを行うことを可能とするためである。

一対の読み出しローカルデータ線ＲＤＱt/cには１つ以上のＲＣＳＬゲートが接続され、ＲＣＳＬゲートの各々には、対応するアドレスの読み出し列アドレス選択信号線ＲＣＳＬが接続されている。また、一対の書き込みローカルデータ線ＷＤＱt/cには１つ以上のＷＣＳＬゲートが接続され、ＷＣＳＬゲートの各々には、対応するアドレスの書き込み列アドレス選択信号線ＷＣＳＬが接続されている。

ある列アドレスが読み出しアドレスとして選択されると、そのアドレスに対応する読み出し列アドレス選択信号線ＲＣＳＬが活性化される。これにより、活性化された読み出し列アドレス選択信号線ＲＣＳＬからオン信号が入力されたＲＣＳＬゲートのみが開き、対応するセンスアンプＳＡ内のセンス部から読み出しローカルデータ線ＲＤＱt/cへデータが読み出される。同時に、別の列アドレスが書き込みアドレスとして選択されると、そのアドレスに対応する書き込み列アドレス選択信号線ＷＣＳＬが活性化される。これにより、活性化された書き込み列アドレス選択信号線ＷＣＳＬからオン信号が入力されたＷＣＳＬゲートのみが開き、対応するセンスアンプＳＡ内のセンス部へ書き込みローカルデータ線ＷＤＱt/cからデータが書き込まれる。このように、読み出し用と書き込み用で別のＣＳＬゲートを有することにより、異なる列アドレス間で読み出し及び書き込みを同時に行うことが可能となる。

次に、メモリバンク内のアレイ制御回路及びその周辺回路の詳細を説明する。

図３は、データアレイ部内及びコードアレイ部内のアレイ制御回路及びその周辺回路の詳細を示す図である。アレイ制御回路１１ＡＣ（または１１ＢＣ）は、センスアンプ制御駆動回路２１、列アドレス選択線駆動回路（Ｒ／ＷＣＳＬＤＲＶ）２２、ＤＱバッファ制御信号駆動回路２３、ワード線駆動回路２４、ワード線センスアンプタイマー２５、及び列アドレス選択線及びＤＱバッファ制御回路２６を備えている。

センスアンプ制御駆動回路２１は、センスアンプＳＡを制御する複数の信号線SACTRLを駆動する。列アドレス選択線駆動回路２２は、読み出し列アドレス選択信号線ＲＣＳＬ、及び書き込み列アドレス選択信号線ＷＣＳＬを駆動する。ＤＱバッファ制御信号駆動回路２３は、ＤＱバッファを制御する複数の信号線DQBFCTRLを駆動する。なお、列アドレス選択線駆動回路２２、及びＤＱバッファ制御信号駆動回路２３は、列アドレス選択線及びＤＱバッファ制御回路２６により制御される。ワード線駆動回路２４はワード線を駆動する。

ワード線センスアンプタイマー２５は、ワード線ＷＬ及びセンスアンプＳＡの活性化とリセットのタイミングを規定するタイマーを有しており、アレイ制御回路に入力される複数のロウ系制御信号ＲＣＴＬにより制御される。また、ワード線センスアンプタイマー２５は、センスアンプＳＡの活性化とリセットを持ち、さらにセンスアンプに対する書き込み動作または読み出し動作間の遅延時間を制御するタイマーを持つ場合もある。列アドレス選択線及びＤＱバッファ制御回路２６には、アレイ制御回路１１ＡＣに入力される複数のカラム系制御信号ＣＣＴＬが入力される。列アドレス選択線及びＤＱバッファ制御回路２６による活性化タイミングは、カラム系制御信号ＣＣＴＬにより制御される場合もあるし、またワード線センスアンプタイマー２５内の遅延回路により制御される場合もある。

また、ランダムサイクルタイム（ｔＲＣ）は、センスアンプに対する読み出し／書き込み期間の他に下記（１）、（２）、（３）の内部動作期間を含んでいる。

（１）ワード線が活性化されてからセンスアンプが活性化されるまでの時間、及びセンスアンプが活性化されてからセンスアンプに対する最初の読み出し／書き込みが行われるまでの時間（ｔＲＣＤ）。

（２）センスアンプに対する最後の書き込みが終了してからワード線がリセットされるまでの時間（ｔＷＲ）。

（３）ワード線がリセットされてからセンスアンプのイコライズを経て、再びワード線が活性化されるまでの時間（ｔＲＰ）。

これらの時間は、センスアンプＳＡ及びメモリアレイ１１ＡＡまたは１１ＢＡを構成する素子、及びメモリアレイの規模に依存する値であり、ワード線センスアンプタイマー２５内のタイマー群はこれらの値を満たすようにセットされる。時間ｔＲＣＤあるいは時間ｔＷＲにおいては、センスアンプＳＡに対する書き込み／読み出し動作、すなわち列アドレス選択線ＣＳＬ及びＤＱバッファの動作制御も関わってくる。しかし、前述の通り、ワード線センスアンプタイマーがこの動作タイミングを計るタイマーを持つ場合や、スペックに規定したタイミングでＤＲＡＭ外部からカラム系制御のコマンドを入力する場合がある。

次に、この実施形態のＤＲＡＭの書き込み動作について説明する。

図４に、データアレイ部及びコードアレイ部における書き込み時のタイミングチャートの一例を示す。

データアレイ部１１Ａにおける書き込み動作は、書き込みローカルデータ線ＷＤＱとセンスアンプ間の書き込み動作に関して、ＥＣＣ機能を搭載しないＤＲＡＭとなんら変わりはない。異なる点は、シンドローム生成、エラー訂正、コード生成などを実行するために読み出しを行わなければならない点である。しかし、同一の列アドレスのセンスアンプに対し、同時に読み出しおよび書き込みを行うことは不可能である。このため、図４に示すように、センスアンプからの読み出し動作は、センスアンプへの書き込み動作の１クロック前に行うことになる。

一方、コードアレイ部１１Ｂのメモリアレイ１１ＢＡへの書き込み動作は、図４に示すように、以下のステージによって実行される。まず、コードアレイ部１１Ｂのメモリアレイ１１ＢＡから読み出しローカルデータ線ＲＤＱにデータが読み出される（ＲＤＱ）。読み出されたデータがコード読み出しデータ線ＣＲＤに出力される（ＣＲＤ）。次に、コード読み出しデータ線ＣＲＤ及び読み出しデータ線ＲＤに出力されたデータより、シンドロームデータが生成される（ＳＹＮ）。このシンドロームデータに基づいて、エラーデータ訂正回路１５により、メモリアレイ１１ＡＡから読み出された読み出しデータのエラーが訂正される。続いて、エラーデータ訂正回路１５により訂正されたエラー訂正後の読み出しデータが、マルチプレクサ１６により、外部から入力された書き込みデータで一部上書きされ、訂正入力データ信号線ＥＣＷＩＮに出力される（ＥＣＷＩＮ）。続いて、訂正入力データ信号線ＥＣＷＩＮに出力されたデータからコードデータが生成され、コード信号線ＣＯＤＥに出力される（ＣＯＤＥ）。さらに、コードデータは、書き込みローカルデータ線ＷＤＱによりコードアレイ部１１Ｂのメモリアレイ１１ＢＡへ書き込まれる（ＷＤＱ）。

前述したように、データアレイ部１１Ａでは、読み出しローカルデータ線ＲＤＱを用いたセンスアンプＳＡに対する読み出し動作の次のサイクルで、書き込みローカルデータ線ＷＤＱを用いたセンスアンプＳＡへの書き込み動作が行われる。よって、ランダムサイクルタイム（ｔＲＣ）の増加分はこの１サイクルのみとなる。前述の通り、本実施形態では読み出し用と書き込み用で異なるＣＳＬゲートを持つため、図４に示すように、書き込み動作終了を待たずに、次の読み出し動作を行うことが可能である。

一方、コードアレイ部１１Ｂの書き込みにおいては、読み出しローカルデータ線ＲＤＱを用いたセンスアンプＳＡに対する読み出しから、書き込みローカルデータ線ＷＤＱを用いたセンスアンプＳＡに対する書き込みまでのＥＣＣ動作は、ＣＲＤ→ＳＹＮ→ＥＣＷＩＮ→ＣＯＤＥ→ＣＷＤと５サイクルでパイプライン化されている。論理段数の多いＥＣＣ動作のパイプライン化は高周波数動作に有効であるが、より高周波になればなるほどパイプラインのサイクル数を増加させなくてはならない可能性がある。

従来例では、ＥＣＣ動作に費やされるサイクル数はそのままランダムサイクルタイム（ｔＲＣ）の増加となるが、本実施形態では、図３に示したアレイ制御回路がデータアレイ部１１Ａとコードアレイ部１１Ｂとで別々に設けられている。よって、アレイ規模の小さいコードアレイ部に付属するワード線センスアンプタイマー内のタイマーにはデータアレイ部よりも小さい値をセットして、時間ｔＲＣＤ、ｔＲＰ、ｔＷＲ等を短縮し、ＥＣＣ動作によるサイクル数の増加分を吸収する。これにより、ランダムサイクルタイム（ｔＲＣ）の増加を抑えることが可能となる。ワード線センスアンプタイマーに列アドレス選択線ＣＳＬおよびＤＱバッファの動作タイミングを制御するタイマーが無い場合は、データアレイ部とは異なるタイミングで、コードアレイ部にカラム系制御信号線ＣＣＴＬ上の制御情報が到達するように制御することにより、時間ｔＲＣＤの短縮が可能である。

以下に、ＤＲＡＭにおける書き込み動作について詳述する。

ＤＲＡＭの動作は、クロック信号ＣＬＫに同期して行われる。データアレイ部１１Ａでは、ワード線ＷＬが立ち上がると、時間ｔＲＣＤ１の経過後に読み出しローカルデータ線ＲＤＱに書き込みデータが転送される。そして、読み出しローカルデータ線ＲＤＱに書き込みデータが転送されてから、１クロック（クロック信号ＣＬＫの１サイクル）後に、書き込みローカルデータ線ＷＤＱを介してセンスアンプに対する書き込み動作が開始される。書き込み動作が終了した後、時間ｔＷＲ１の経過後にワード線ＷＬが立ち下げられる。その後、ワード線が立ち下がってから時間ｔＲＰ１の経過後に、再びワード線が立ち上げられる。

一方、コードアレイ１１ＢではＥＣＣ機能を搭載しているため、以下のような動作となる。ワード線ＷＬが立ち上がると、時間ｔＲＣＤ２の経過後に読み出しローカルデータ線ＲＤＱにコードデータが転送される。そして、読み出しローカルデータ線ＲＤＱにコードデータが転送されてから、５クロック（クロック信号ＣＬＫの５サイクル）後に、書き込みローカルデータ線ＷＤＱを介してセンスアンプに対するコードデータの書き込み動作が開始される。書き込み動作が終了した後、時間ｔＷＲ２の経過後にワード線ＷＬが立ち下げられる。その後、ワード線が立ち下がってから時間ｔＲＰ２の経過後に、再びワード線が立ち上げられる。

ここで、前述したように、時間ｔＲＣＤ１及び時間ｔＲＣＤ２は、ワード線が活性化されてからセンスアンプが活性化され読み出しローカルデータ線ＲＤＱにデータが読み出されるまでの時間である。また、時間ｔＷＲ１及び時間ｔＷＲ２は、センスアンプに対する最後の書き込みが終了してからワード線がリセットされるまでの時間であり、時間ｔＲＰ１及び時間ｔＲＰ２は、ワード線がリセットされてからセンスアンプをイコライズして、再度ワード線が活性化されるまでの時間を示している。

コードアレイ部１１Ｂはデータアレイ部１１Ａに比べて、メモリセルが少なく、記憶容量が小規模である。このため、コードアレイ部１１Ｂにおいて必要な時間ｔＲＣＤ２、時間ｔＷＲ２、及び時間ｔＲＰ２は、データアレイ部１１Ａにおいて必要な時間ｔＲＣＤ１、時間ｔＷＲ１、及び時間ｔＲＰ１に比べて短い。

したがって、図１に示した構成を有するＤＲＡＭでは、コードアレイ部１１Ｂ及びデータアレイ部１１Ａが各々有するワード線センスアンプタイマー２５によって、ワード線駆動回路２４、センスアンプ制御駆動回路２１をそれぞれ制御することにより、コードアレイ部１１Ｂにおける時間ｔＲＣＤ２、時間ｔＷＲ２、及び時間ｔＲＰ２を、データアレイ部１１Ａにおける時間ｔＲＣＤ１、時間ｔＷＲ１、及び時間ｔＲＰ１よりも短く設定する。これにより、書き込み動作において、コードアレイ部１１Ｂに対して書き込みに必要な時間を短縮することができ、この書き込みに必要な時間を、データアレイ部１１Ａに対して書き込みに必要な時間とほぼ同じ時間にすることができる。この結果、ＤＲＡＭにおける書き込み動作のランダムサイクルタイムの悪化を防止することができる。

なお、前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。

この発明の実施形態の半導体記憶装置の構成を示すブロック図である。 実施形態の半導体記憶装置におけるセンスアンプと書き込みローカルデータ線及び読み出しローカルデータ線との接続関係を示す図である。 実施形態の半導体記憶装置におけるデータアレイ部内及びコードアレイ部内のアレイ制御回路及びその周辺回路の詳細を示す図である。 実施形態の半導体記憶装置におけるデータアレイ部及びコードアレイ部の書き込み時のタイミングチャートである。

符号の説明

１１Ａ…データアレイ、１１Ｂ…コードアレイ、１１ＡＡ、１１ＢＡ…メモリアレイ、１１ＡＢ、１１ＢＢ…ＤＱバッファ（データ制御回路）、１１ＡＣ、１１ＢＣ…アレイ制御回路、１２…データインバッファ、１３…ライトデータ線駆動回路（ＷＤドライバ）、１４…シンドローム生成回路、１５…エラーデータ訂正回路、１６…ライトデータマルチプレクサ、１７…データアウトバッファ、１８…コード生成回路、１９…ライトデータ線駆動回路（ＷＤドライバ）、２１…センスアンプ制御駆動回路、２２…列アドレス選択線駆動回路（Ｒ／ＷＣＳＬＤＲＶ）、２３…ＤＱバッファ制御信号駆動回路、２４…ワード線駆動回路、２５…ワード線センスアンプタイマー、２６…列アドレス選択線及びＤＱバッファ制御回路、ＢＮＫ＜０：ｉ＞…メモリバンク、ＷＤＱt/c…書き込みローカルデータ線、ＲＤＱt/c…読み出しローカルデータ線。

Claims (5)

1. データを記憶する第１メモリ、及び前記第１メモリに接続された複数の第１ワード線及び第１センスアンプを有するデータアレイ部と、
   前記第１ワード線及び前記第１センスアンプを用いて、前記第１メモリに対し書き込み及び読み出しを行う第１ＤＱバッファと、
   前記第１ＤＱバッファの動作を制御すると共に、前記第１ワード線及び前記第１センスアンプの活性化タイミングを設定する第１タイマーを持つ第１制御回路と、
   コードデータを記憶する第２メモリ、及び前記第２メモリに接続された複数の第２ワード線及び第２センスアンプを有するコードアレイ部と、
   前記第２ワード線及び前記第２センスアンプを用いて、前記第２メモリに対し書き込み及び読み出しを行う第２ＤＱバッファと、
   前記第２ＤＱバッファの動作を制御すると共に、前記第２ワード線及び前記第２センスアンプの活性化タイミングを設定する第２タイマーを持つ第２制御回路と、
   前記第１メモリから読み出した前記データと前記第２メモリから読み出した前記コードデータとを用いて、前記データまたは前記コードデータの誤りを訂正する誤り訂正回路とを具備し、
   前記第２制御回路が持つ前記第２タイマーは、前記第１制御回路が持つ前記第１タイマーより短い時間に設定されていることを特徴する半導体記憶装置。
2. 前記誤り訂正回路から出力された訂正データと、外部から入力された書き込みデータとをライトマスクデータに従って選択し出力するマルチプレクサと、
   前記マルチプレクサから出力された訂正入力データを用いて、コードデータを生成するコード生成回路と、
   をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記データアレイ部が有する第１メモリの記憶容量は、前記コードアレイ部が有する第２メモリの記憶容量より大きく、
   前記第１タイマーは前記第１メモリの記憶容量に応じた値に設定され、前記第２タイマーは前記第２メモリの記憶容量に応じた値に設定されていることを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記第１センスアンプ及び前記第２センスアンプの各々は、読み出し時に列アドレスを選択する列アドレス選択回路と、書き込み時に列アドレスを選択する列アドレス選択回路とを有することを特徴とする請求項１乃至３のいずれか１つに記載の半導体記憶装置。
5. 前記データアレイ部は、複数のバンクに分割され、バンク毎に第１ＤＱバッファ及び第１制御回路を有し、前記コードアレイ部は、複数のバンクに分割され、バンク毎に第２ＤＱバッファ及び第２制御回路を有することを特徴とする請求項１乃至４のいずれか１つに記載の半導体記憶装置。

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