JP3839638B2 - データ処理速度及びデータ入出力ピンの効率を向上させうる半導体メモリ装置及びその読出／書込制御方法 - Google Patents

データ処理速度及びデータ入出力ピンの効率を向上させうる半導体メモリ装置及びその読出／書込制御方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に二重データ率(Double Data Rate)同期式DRAM(以下、DDR SDRAMと称する)及びその読出/書込制御方法に関する。
【０００２】
【従来の技術】
単一データ率(Single Data Rate)同期式DRAM(以下、SDR SDRAMと称する)ではデータ入出力ピン(以下、DQと称する)を通したデータの入出力がクロックの立上りエッジで処理され、DDR SDRAMではDQを通したデータの入出力がクロックの立上りエッジ及び立下りエッジで処理される。通常、１クロックで処理されるデータの量をプリフェッチ(Prefetch)単位と称し、SDR SDRAMのプリフェッチ単位は１であり、DDR SDRAMのプリフェッチ単位は２である。図１はSDR SDRAMとDDR SDRAMにおけるデータ処理速度とDQの効率（データ入出力の効率）を比較するためのタイミング図である。ここでは、CAS待ち時間(Latency)CLが2.5で、バースト(Burst)長さBLが4である場合が示されている。
【０００３】
算術的な側面から考慮すれば、DDR SDRAMがSDR SDRAMに比べて１クロック当り２倍のデータを処理するので、その処理速度がSDR SDRAMの処理速度の二倍となるべきであるが、実際にはそうではない。即ち、図１に示されたようにDDR SDRAMでは書込データD0乃至D3が完全に書込まれた後、つまり書込回復時間(Write Recovery Time)tCDLRが経過した後に読出命令RDが入力されるべきであり、また読出命令RDが入力された後にはCAS待ち時間だけのクロックが経った後に、読出データQ0乃至Q3が出力されるので、DDR SDRAMの処理速度はSDR SDRAMの処理速度の２倍とならない。これにより、DQの効率もDDR SDRAMがSDR SDRAMに比べて劣る。図１を参照すれば、SDR SDRAMにおけるDQの効率は67%であり、DDR SDRAMにおけるDQの効率は44%である。
【０００４】
【発明が解決しようとする課題】
従って、本発明が解決しようとする技術的課題はデータ処理速度及びDQの効率を向上させうるDDR SDRAMを提供することである。
本発明が解決しようとする他の技術的課題はデータ処理速度及びDQの効率を向上させうるDDR SDRAMの読出/書込制御方法を提供することである。
【０００５】
【課題を解決するための手段】
前記技術的課題を達成するための本発明に係るDDR SDRAMは、メモリセルアレーと、書込動作中に読出命令が受信される時、書込データを一時貯蔵し、読出動作の完了後に前記貯蔵された書込データを前記メモリセルアレーに出力するデータ貯蔵手段と、前記書込動作中に前記読出命令が受信される時、前記書込データに対応する書込アドレスを一時貯蔵し、読出動作の完了後に前記貯蔵された書込アドレスを前記メモリセルアレーに出力するアドレス貯蔵手段と、書込命令及び前記読出命令に応答して前記データ貯蔵手段及び前記アドレス貯蔵手段を制御するための複数個の制御信号を発生する制御信号発生器とを具備し、前記読出動作中に受信される読出アドレスが前記アドレス貯蔵手段に貯蔵されている書込アドレスと一致する時、前記データ貯蔵手段に貯蔵されている書込データが出力されることを特徴とする。
【０００６】
また、前記データ貯蔵手段及び前記アドレス貯蔵手段はFIFO回路であり、前記データ貯蔵手段及び前記アドレス貯蔵手段に貯蔵される書込データの数は前記半導体メモリ装置のCAS待ち時間に応じて可変的である。
【０００７】
前記他の技術的課題を達成するための本発明に係るDDR SDRAMの読出/書込制御方法は、メモリセルアレーを具備する半導体メモリ装置の読出及び書込制御方法において、書込動作中に読出命令が受信される時、書込データを一時貯蔵し、読出動作の完了後に前記貯蔵された書込データを前記メモリセルアレーに出力する段階と、前記書込動作中に前記読出命令が受信される時、前記書込データに対応するアドレスを一時貯蔵し、前記読出動作の完了後に前記貯蔵されたアドレスを前記メモリセルアレーに出力する段階と、前記読出動作中の読出アドレスと前記貯蔵されているアドレスを比較して相互一致する場合には前記メモリセルアレーのデータを出力せず、前記貯蔵されている書込データを出力する段階とを具備することを特徴とする。
【０００８】
また、前記貯蔵される書込データの数及び前記貯蔵されるアドレスの数はCAS待ち時間に応じて可変的である。
【０００９】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施形態を詳しく説明する。
図２を参照すれば、本発明によるDDR SDRAMは、メモリセルアレー21、データFIFO(First-In First-Out)23、アドレスFIFO25、制御信号発生器27及び選択器29を具備し、書込命令でも読出命令のようなCAS待ち時間(またはCAS待ち時間−１)を有するように構成される。
【００１０】
前記制御信号発生器27は書込命令及び読出命令を入力とし、詳しくは信号PRF、PCF、PWRF、COSIR、COSIWを入力として内部クロックPCLKに応答して前記データFIFO23及び前記アドレスFIFO25を制御するための複数個の制御信号PREAD、PWE、PFIFOE、PIWE、CNT<0:2>を発生する。前記信号PRFは外部から入力される/RAS(Row Address Strobe)信号の反転信号で、前記信号PCFは外部から入力される/CAS(Column Address Strobe)信号の反転信号であり、前記信号PWRFは外部から入力される/WE(Write Enable)信号の反転信号である。前記信号COSIRはバースト読出が終わる時点でイネーブルされる信号で、前記信号COSIWはバースト書込が終わる時点でイネーブルされる信号である。
【００１１】
ここで、書込命令とは、前記/RAS信号が論理"ハイ"、前記/CAS信号が論理"ロー"、前記/WE信号が論理"ハイ"状態に入力されることを意味する。また、読出命令とは、前記/RAS信号が論理"ハイ"、前記/CAS信号が論理"ロー"、前記/WE信号が論理"ロー"状態に入力されることを意味する。
【００１２】
データ貯蔵手段の前記データFIFO23は、前記制御信号発生器27に前記書込命令が入力されてから前記読出命令が入力される時、前記制御信号PWE、PFIFOE、PIWE、CNT<0:2>と前記内部クロックPCLK及び前記アドレスFIFO25から発生される信号PAHITD<0:2>に応答してデータ入出力ピンDQを通して入力される書込データを順次に貯蔵し、読出動作の完了後に書込動作を続けるために前記貯蔵された書込データを順次に前記メモリセルアレー21に出力する。
【００１３】
前記選択器29は、出力マルチプレクサであって、前記読出動作中のアドレスが前記アドレスFIFO25に貯蔵されたアドレスと一致する場合、前記アドレスFIFO25から発生されるアドレスヒット信号PAHITに応答して前記データFIFO23に貯蔵されたデータを選択して前記データ入出力ピンDQを通して出力する。
【００１４】
前記データ入出力ピンDQから前記メモリセルアレー21までの書込データパスにおいて前記データ入出力ピンDQと前記データFIFO23との間には入力バッファ、入力マルチプレクサ、データ入出力ライン駆動器などが介在され、前記データFIFO23と前記メモリセルアレー21との間には入出力ライン駆動器などが介在される（図示せず）。また、前記メモリセルアレー21から前記データ入出力ピンDQまでの読出データパスにおいて前記メモリセルアレー21と前記選択器29との間には入出力ラインマルチプレクサ、入出力ラインセンスアンプなどが介在され、前記選択器29と前記データ入出力ピンDQとの間には出力バッファなどが介在される（図示せず）。
【００１５】
図３は図２に示された制御信号発生器の詳細回路図である。
図３を参照すれば、前記制御信号発生器は、読出命令信号発生部31、書込命令信号発生部33、FIFOフラグ信号発生部35、内部書込信号発生部37及びFIFOカウンター39を具備する。
【００１６】
前記読出命令信号発生部31は読出命令が入力される時、即ち信号PRFが論理"ロー"となり、信号PCFが論理"ハイ"となり、信号PWRFが論理"ロー"となる時イネーブルされ、バースト読出が終わる時、即ち信号COSIRがイネーブルされる時ディスエーブルされる読出命令信号PREADを発生する。前記読出命令信号発生部31は、インバータ31a、31b、31d、ナンドゲート31c及び制御器31eを含んで構成され、必要に応じて他の論理ゲートで構成されうる。
【００１７】
前記書込命令信号発生部33は書込命令が入力される時、即ち信号PRFが論理"ロー"となり、信号PCFが論理"ハイ"となり、信号PWRFが論理"ハイ"となる時イネーブルされ、バースト書込が終わった後、即ち信号COSIWがイネーブルされてからCAS待ち時間だけの遅延時間後にディスエーブルされる第1書込命令信号PWEを発生する。また、前記書込命令信号発生部33はイネーブル時点が前記第1書込命令信号PWEに比べてCAS待ち時間だけ遅延され、ディスエーブル時点は前記第1書込命令信号PWEと同一な第2書込命令信号PWEDを発生する。前記書込命令信号発生部33は、インバータ33a、33c、ナンドゲート33b、第1制御器33d、遅延器33e及び第2制御器33fを含んで構成され、必要に応じて他の論理ゲートで構成されうる。
【００１８】
前記FIFOフラグ信号発生部35は図２に示された前記データFIFO23にデータの有無を知らせる信号のFIFOフラグ信号PFIFOEを発生する。前記FIFOフラグ信号PFIFOEは前記第2書込命令信号PWEDが論理"ハイ"にイネーブルされているうちに読出命令が入力される時、即ち前記読出命令信号PREADが論理"ハイ"にイネーブルされる時共にイネーブルされ、前記データFIFO23にデータがない時、即ちカウント信号CNT0、CNT1、CNT2が全て論理"ロー"となる時ディスエーブルされる。前記FIFOフラグ信号発生部35は、ナンドゲート35a、インバータ35b、ノアゲート35c、制御器35dを含んで構成され、必要に応じて他の論理ゲートで構成されうる。
【００１９】
前記内部書込信号発生部37は内部書込が可能なのを知らせる内部書込信号PIWEを発生する。前記内部書込信号PIWEは前記データFIFO23にデータが存し(PFIFOEが論理"ハイ")、読出動作が完了され(PREADが論理"ロー")、前記データFIFO23に書込データが全て入った時(PWEが論理"ロー")、イネーブルされ、そうでない場合にはディスエーブルされる。前記内部書込信号発生部37はインバータ37a、37b、37d及びナンドゲート37cを含んで構成され、必要に応じて他の論理ゲートで構成されうる。
【００２０】
前記FIFOカウンター39は、前記第2書込命令信号PWEDにより制御されることによって、前記データFIFO23に貯蔵される書込データの数をカウントする前記カウント信号CNT0、CNT1、CNT2を発生する。前記データFIFO23に貯蔵される書込データの数が1つならばCNT0、CNT1、CNT2は1、0、0となり、２つならばCNT0、CNT1、CNT2は1、1、0となり、３つならばCNT0、CNT1、CNT2は1、1、1となる。前記カウント信号CNT0、CNT1、CNT2は前記第2書込命令信号PWEDが論理"ハイ"であり、前記FIFOフラグ信号PFIFOEが論理"ハイ"の時、前記内部クロックPCLKに応答して増加し、前記内部書込信号PIWEが論理"ハイ"の時、前記内部クロックPCLKに応答して減少する。前記FIFOカウンター39はナンドゲート39a、インバータ39b及びカウンター39cを含んで構成され、必要に応じて他の論理ゲートで構成されうる。
【００２１】
図４は図２に示されたアドレスFIFO及び関連回路の詳細回路図である。ここでは説明の便宜上、アドレスFIFO及びこれと関連した回路が共に図示された。
【００２２】
図４を参照すれば、アドレスFIFO47はマルチプレクサ47b、47d及び内部クロックPCLKに応答して動作するDフリップフロップ47a、47c、47eを含んで構成され、前記アドレスFIFO47に貯蔵されるアドレスの数、即ち前記アドレスFIFO47段(Stage)数は前記CAS待ち時間に応じて可変的である。前記CAS待ち時間は主に３まで使われるので、図４には前記アドレスFIFO47の深さ(Depth)が3の場合が示されており、必要に応じて前記アドレスFIFO47の深さは拡張されうる。
【００２３】
読出動作時には、即ち前記読出命令信号PREADが論理"ハイ"の間には第1アドレスカウンタ部41が図２に示されたアドレスピンADDRを通して入力されるアドレスADを受けて内部アドレスを発生し、前記内部アドレスはマルチプレクサ43を通してアドレスADIとして出力され、前記アドレスADIは図２に示されたメモリセルアレーのアドレスデコーダに伝えられる。
【００２４】
一方、正常の書込動作(PWEが論理"ハイ"、PFIFOEが論理"ロー")時、または内部書込動作(PIWEが論理"ハイ")時には、前記アドレスFIFO47が動作される。即ち、前記CAS待ち時間が３の場合(この時、制御信号CL1、CL2は全て論理"0"となる。)、正常な書込動作時には第2アドレスカウンタ部45から発生された内部アドレスが前記アドレスFIFO47の3段を順次に通じ、即ちフリップフロップ47a、マルチプレクサ47b、フリップフロップ47c、マルチプレクサ47d、フリップフロップ47eを順次に通じて出力端FOに出力される。前記CAS待ち時間が２の場合には(この時制御信号CL1は論理"0"、CL2は論理"1"となる。)、前記第2アドレスカウンタ部45から発生された内部アドレスは前記アドレスFIFO47の2段を順次に通じ、即ちマルチプレクサ47b、フリップフロップ47c、マルチプレクサ47d、フリップフロップ47eを順次に通じて出力端FOに出力される。前記CAS待ち時間が１の場合には(この時、制御信号CL1は論理"1"、CL2は論理"0"となる。)、前記第2アドレスカウンタ部45から発生された内部アドレスは前記アドレスFIFO47の1段を順次に通じ、即ちマルチプレクサ47d、フリップフロップ47eを順次に通じて出力端FOに出力される。前記出力端FOに出力された内部アドレスは前記マルチプレクサ43を通して前記アドレスADIとして出力され、前記アドレスADIは図２に示されたメモリセルアレーのアドレスデコーダに伝えられる。
言い換えれば、書込命令が入力され正常な書込動作が行われる場合、書込データに対応するアドレス、すなわち第２アドレスカウンタ部 45 から出力される内部アドレス（外部から入力されたり（ AD ）、あるいは内部でカウンタ 45b で発生）はアドレス貯蔵手段（アドレス FIFO47 ）を通じて CAS 待ち時間ほど遅延された後メモリセルアレーに伝達される。
【００２５】
前記書込動作中に読出命令が入力されれば、前記PFIFOEが論理"ハイ"となり、前記アドレスFIFO47の動作が停止され、前記アドレスFIFO47に入力された内部アドレスは貯蔵される。次いで、読出動作の完了後、内部書込動作時前記内部書込信号PIWEが論理"ハイ"となることによって前記アドレスFIFO47の動作が再開され、前記アドレスFIFO47に貯蔵されていたアドレスが順次に前記出力端FOに出力される。前記出力端FOに出力されたアドレスは前記マルチプレクサ43を通して前記アドレスADIとして出力され、前記アドレスADIは図２に示されたメモリセルアレーのアドレスデコーダに伝えられる。
【００２６】
一方、前記FIFOフラグ信号PFIFOEが論理"ハイ"の時、即ち図２に示されたデータFIFO23にデータが存する時、読出命令が入力されれば(PREADが論理"ハイ")、比較部49が読出動作中のアドレス、即ち前記第1アドレスカウンタ部41の出力と前記アドレスFIFO47に存するそれぞれのアドレスを比較して信号PAHITD<0:2>を発生する。
【００２７】
具体的に、比較器49aは前記カウント信号CNT2に応答して前記第1アドレスカウンタ部41の出力と前記アドレスFIFO47の第３段、即ち前記フリップフロップ47aに貯蔵されたアドレスを比較して一致する場合、前記信号PAHITD2を論理"ハイ"にイネーブルさせる。比較器49bは前記カウント信号CNT1に応答して前記第1アドレスカウンタ部41の出力と前記アドレスFIFO47の第２段、即ち前記フリップフロップ47cに貯蔵されたアドレスを比較して一致する場合、前記信号PAHITD1を論理"ハイ"にイネーブルさせる。また、比較器49cは前記カウント信号CNT0に応答して前記第1アドレスカウンタ部41の出力と前記アドレスFIFO47の第１段、即ち前記フリップフロップ47eに貯蔵されたアドレスとを比較して一致する場合、前記信号PAHITD0を論理"ハイ"にイネーブルさせる。前記信号PAHITD<0:2>のうち何れか一つが論理"ハイ"にイネーブルされると、ノアゲート49g及びインバータ49hを通して前記アドレスヒット信号PAHITが論理"ハイ"にイネーブルされる。
【００２８】
図５は図２に示されたデータFIFOの詳しい回路図である。
図５を参照すれば、データFIFOはマルチプレクサ52、54、56、57及び内部クロックPCLKに応答して動作するDフリップフロップ51、53、55を含んで構成される。図５には前記データFIFOの深さが3の場合が図示されており、必要に応じて前記データFIFOの深さは拡張されうる。また、前記データFIFOの個数はプリフェッチ単位により決定されるが、DDR SDRAMのプリフェッチは２なので２つのデータFIFOが必要である。
【００２９】
正常の書込動作時にはPWEが論理"ハイ"となり、PFIFOEが論理"ロー"となるので、入出力ピンDQを通して入力される書込データDATAは前記マルチプレクサ56を通してデータDATA2として出力され、前記データDATA2は図２に示されたメモリセルアレーに伝えられる。
言い換えれば、書込命令が入力され正常な書込動作が行われる場合、書込データ (DATA) は前記書込命令が入力された後外部から CAS 待ち時間後に入出力ピン (DQ) を通じて入力され入出力ピン (DQ) を通じて入力される書込データ (DATA) はデータ貯蔵手段 ( データ FIFO) を通じて遅延せずメモリアレーに伝達される。
【００３０】
一方、前記書込動作中に読出命令が入力されれば、前記PFIFOEが論理"ハイ"となり、図３に示されたFIFOカウンター39が動作される。この際、前記データFIFOに貯蔵される書込データの数が1つの場合には前記FIFOカウンター39の出力CNT0、CNT1、CNT2は1、0、0となり、これにより入出力ピンDQを通して入力される１つの書込データDATAはマルチプレクサ54を通してフリップフロップ55に貯蔵される。前記データFIFOに貯蔵される書込データの数が２つの場合には前記FIFOカウンター39の出力CNT0、CNT1、CNT2は1、1、0となり、これにより入出力ピンDQを通して入力される２つの書込データDATAのうち最初の書込データはマルチプレクサ54を通してフリップフロップ55に貯蔵され、２番目の書込データはマルチプレクサ52を通してフリップフロップ53に貯蔵される。また前記データFIFOに貯蔵される書込データの数が３つの場合には前記FIFOカウンター39の出力CNT0、CNT1、CNT2は1、1、1となり、これにより入出力ピンDQを通して入力される３つの書込データDATAのうち最初の書込データはマルチプレクサ54を通してフリップフロップ55に貯蔵され、２番目の書込データはマルチプレクサ52を通してフリップフロップ53に貯蔵され、３番目の書込データは直接フリップフロップ51に貯蔵される。
【００３１】
次いで、内部書込動作が可能になると、PIWEが論理"ハイ"となることによって前記フリップフロップ55、53、51に貯蔵されていた書込データが順次に出力端GOに出力される。前記出力端GOに出力された書込データは前記マルチプレクサ56を通してデータDATA2として出力され、前記データDATA2は図２に示されたメモリセルアレーに伝えられることになる。
【００３２】
前記データFIFOに書込データが存する時読出動作中アドレスヒットが発生されると、前記信号PAHITD<0:2>に応答して前記フリップフロップ51、53、55に貯蔵されているデータのうち１つが選択されてマルチプレクサ57を通してデータDATA1として出力される。具体的に、前記信号PAHITD0が論理"ハイ"となる場合には前記フリップフロップ55に貯蔵されているデータがマルチプレクサ57を通してデータDATA1として出力され、前記信号PAHITD1が論理"ハイ"となる場合には、前記フリップフロップ53に貯蔵されているデータがマルチプレクサ57を通してデータDATA1として出力される。また、前記信号PAHITD2が論理"ハイ"となる場合には前記フリップフロップ51に貯蔵されているデータがマルチプレクサ57を通してデータDATA1として出力される。この際、前記アドレスヒット信号PAHITは論理"ハイ"にイネーブルされるので、前記データDATA1は図２に示された選択器29を通して入出力ピンDQに出力されることになる。
【００３３】
前述した本発明に係るDDR SDRAMの動作タイミング図が図６乃至図９に示されており、これらを参照して本発明に係るDDR SDRAMの動作を詳しく説明する。
図６及び図７はCAS待ち時間が2.5、バースト長さが4の場合の動作タイミング図である。
【００３４】
図６を参照すれば、書込命令WTが入力されてからCAS待ち時間後、即ち2.5クロック後書込データD0が入力される時最初の読出命令RD1が入力され、また前記最初の読出命令RD1の入力されてから2クロック後、第２読出命令RD2が入力される。この場合には、まず2対の書込データD0/D1、D2/D3は2個の前記データFIFO23に貯蔵される。そして、前記最初の読出命令RD1が入力されてから2.5クロック以降より2対の出力データQ10/Q11、Q12/Q13が前記メモリセルアレー21から出力され、引き続き、即ち前記第２読出命令RD2が入力されてから2.5クロック以降より2対の出力データQ20/Q21、Q22/Q23が前記メモリセルアレー21から出力される。読出動作が完了された後前記データFIFO23に貯蔵された前記2対の書込データD0/D1、D2/D3は内部書込動作により内部的に前記メモリセルアレー21に書込まれる。前述したような動作順序がコラム選択ラインCSLに示されており、Rは読出動作を、IWは内部書込動作を各々意味する。前記コラム選択ラインCSLは当業者に広く知られたものなのでその詳細な説明は略す。
【００３５】
図７を参照すれば、書込命令WTが入力されてからCAS待ち時間後、即ち2.5クロック後、書込データD0が入力される時最初の読出命令RD1が入力され、また前記最初の読出命令RD1が入力された後、図６とは違って2.5クロック以降に第２読出命令RD2が入力される。この場合は前記2個の読出命令RD1、RD2間に、即ち２回の読出動作の間に内部書込まれる1クロックの時間的ギャップがあるので、前記２回の読出動作の間に内部書込動作が行われることを示している。
【００３６】
図８はCAS待ち時間が2.5、バースト長さが8の場合の動作タイミング図である。
図８を参照すれば、書込命令WTが入力されてからCAS待ち時間後、即ち2.5クロック以降より書込データD0乃至D3が入力されてから書込データD4が入力される時読出命令RDが入力される。この場合には、まず前記書込データD0乃至D3は前記メモリセルアレー21に直接書込まれ、以降に入力される2対の書込データD4/D5、D6/D7は2つの前記データFIFO23に貯蔵される。そして、前記読出命令RDが入力されてから2.5クロック以降より4対、即ち8個の出力データQ0乃至Q7が前記メモリセルアレー21から出力される。読出動作が完了された後、前記データFIFO23に貯蔵された前記2対の書込データD4/D5、D6/D7は内部書込動作により内部的に前記メモリセルアレー21に書込まれる。前述したような動作順序がコラム選択ラインCSLに示されており、Rは読出動作を、DWは直接書込動作を、IWは内部書込動作を各々意味する。
【００３７】
図９はCAS待ち時間が2.5、バースト長さが8であり、アドレスヒットが発生した場合の動作タイミング図である。
【００３８】
図９を参照すれば、書込命令WTが入力されてからCAS待ち時間後、即ち2.5クロック以降より書込データD0乃至D3が入力されてから書込データD4が入力される時、読出命令RDが入力される。この場合には、まず前記書込データD0乃至D3は前記メモリセルアレー21に直接書込まれ、以後に入力される2対の書込データD4/D5、D6/D7は2個の前記データFIFO23に貯蔵される。そして、前記読出命令RDが入力されてから2.5クロック以降より4対、即ち8個の出力データQ0乃至Q7が出力される。ところが、読出動作中アドレスヒットが発生された場合、例えば前記アドレスFIFO47の第１段に貯蔵されたアドレスがアドレスヒットされた場合には前記メモリセルアレー21からデータが出力されず、二つの前記データFIFO23の第１段に貯蔵された前記書込データD4/D5が前記出力データQ0/Q1として出力される。また、前記アドレスFIFO47の第２段に貯蔵されたアドレスがアドレスヒットされた場合には、二つの前記データFIFO23の第２段に貯蔵された前記書込データD6/D7が前記出力データQ2/Q3として出力される。残り出力データQ4乃至Q7は前記メモリセルアレー21から出力される。次いで、読出動作が完了された後、前記データFIFOに貯蔵された前記2対の書込データD4/D5、D6/D7は内部書込動作により内部的に前記メモリセルアレー21に書込まれる。
【００３９】
【発明の効果】
従って、前述した本発明に係るDDR SDRAMは、前記データFIFO及びアドレスFIFOを具備し、書込命令でも読出命令のようなCAS待ち時間(または、CAS待ち時間−１)を有するように構成されることによって、書込動作中に読出命令が入力でき、これによりデータ処理速度及びDQの効率が向上されうる。
【００４０】
前述したように、本発明を一実施形態に基づいて限定的に説明したが、これに限定されず、本発明の思想の範囲内で当業者により本発明に対する各種変形が可能なのは明白である。
【図面の簡単な説明】
【図１】 SDR SDRAMとDDR SDRAMにおけるデータ処理速度及びデータ入出力の効率を比較するためのタイミング図である。
【図２】 本発明の一実施形態によるDDR SDRAMのブロック図である。
【図３】 図２に示された制御信号発生器の詳細回路図である。
【図４】 図２に示されたアドレスFIFO及び関連回路の詳細回路図である。
【図５】 図２に示されたデータFIFOの詳細回路図である。
【図６】 図２に示されたDDR SDRAMの第１の動作タイミング例を示す図である。
【図７】 図２に示されたDDR SDRAMの第２の動作タイミング例を示す図である。
【図８】 図２に示されたDDR SDRAMの第３の動作タイミング例を示す図である。
【図９】 図２に示されたDDR SDRAMの第４の動作タイミング例を示す図である。
【符号の説明】
２１ メモリセルアレー
２３ データFIFO
２５ アドレスFIFO
２７ 制御信号発生器
２９ 選択器

Claims (3)

  1. メモリセルアレーと、
    書込動作中に読出命令が受信される時、書込データを一時貯蔵し、読出動作の完了後に前記貯蔵された書込データを前記メモリセルアレーに出力するデータ貯蔵手段と、
    前記書込動作中に前記読出命令が受信される時、前記書込データに対応する書込アドレスを一時貯蔵し、読出動作の完了後に前記貯蔵された書込アドレスを前記メモリセルアレーに出力するアドレス貯蔵手段と、
    書込命令及び前記読出命令に応答して前記データ貯蔵手段及び前記アドレス貯蔵手段を制御するための複数個の制御信号を発生する制御信号発生器とを具備し、
    前記読出動作中に受信される読出アドレスが前記アドレス貯蔵手段に貯蔵されている書込アドレスと一致する時、前記データ貯蔵手段に貯蔵されている書込データが出力され、前記書込命令が入力され正常な書込動作が行われる場合、書込データは前記書込命令が入力された後外部でＣＡＳ待ち時間後に入出力ピンを通じて入力され、前記入出力ピンを通じて入力される前記書込データは前記データ貯蔵手段を通じて遅延せず前記メモリセルアレーに伝達され、前記書込データに対応するアドレスは前記アドレス貯蔵手段を通じて前記ＣＡＳ待ち時間ほど遅延された後前記メモリセルアレーに伝達されることを特徴とする半導体メモリ装置。
  2. 前記データ貯蔵手段はFIFO回路であることを特徴とする請求項１に記載の半導体メモリ装置。
  3. メモリセルアレーを具備する半導体メモリ装置の読出及び書込制御方法において、
    書込動作中に読出命令が受信される時、書込データを一時貯蔵し、読出動作の完了後に前記貯蔵された書込データを前記メモリセルアレーに出力する段階と、
    前記書込動作中に前記読出命令が受信される時、前記書込データに対応するアドレスを一時貯蔵し、前記読出動作の完了後に前記貯蔵されたアドレスを前記メモリセルアレーに出力する段階と、
    前記読出動作中の読出アドレスと前記貯蔵されているアドレスを比較して相互一致する場合には前記メモリセルアレーのデータを出力せず、前記貯蔵されている書込データを出力する段階と、
    前記書込命令が入力され正常な書込動作が行われる場合、書込データは前記書込命令が入力された後前記半導体メモリ装置の外部でＣＡＳ待ち時間後に入出力ピンを通じて入力され、前記入出力ピンを通じて入力される前記書込データを遅延せず前記メモリセルアレーに伝達する段階と、
    前記書込命令が入力され正常な書込動作が行われる場合、前記書込データに対応するアドレスを前記半導体メモリ装置の内部でＣＡＳ待ち時間ほど遅延させた後前記メモリセルアレーに伝達する段階と、を具備することを特徴とする読出及び書込制御方法。
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