JP2009116967A - 半導体メモリ、半導体メモリの動作方法およびシステム - Google Patents
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Abstract
【解決手段】 書き込み動作時に、レギュラーメモリセルから読み出されたレギュラーデータのエラーが、パリティデータを用いて検出、訂正される。訂正されたレギュラーデータの一部は、書き込みデータに置き換えられ、新たなパリティデータが生成される。書き込みコマンドが連続して供給されるときに、レギュラーデータの読み出しが開始された後、レギュラーデータの読み出し中に、パリティメモリセルからパリティデータの読み出しが開始される。さらに、新たなパリティデータがパリティメモリセルに供給されている間に、次の書き込みコマンドに応答してレギュラーメモリセルからレギュラーデータの読み出しが開始される。これにより、半導体メモリのアクセスサイクル時間を短縮できる。
【選択図】 図6
Description
(付記1)
外部から書き込まれるレギュラーデータを保持する複数のレギュラーメモリセルと、
前記レギュラーメモリセルにレギュラーデータを入力または出力するレギュラーデータ制御回路と、
レギュラーデータのパリティデータを保持するパリティメモリセルと、
前記パリティメモリセルにパリティデータを入力または出力するパリティデータ制御回路と、
前記レギュラーデータ制御回路および前記パリティデータ制御回路に接続され、書き込み動作時に、前記レギュラーメモリセルから読み出されるレギュラーデータおよび前記パリティメモリセルから読み出されるパリティデータを用いて前記レギュラーメモリセルから読み出されたレギュラーデータのエラーを検出、訂正し、訂正されたレギュラーデータの一部を外部からの書き込みデータに置き換え、置き換えられたレギュラーデータから前記パリティメモリセルに書き込むためのパリティデータを生成するエラー訂正部と、
書き込みコマンドが連続して供給されるときに、前記レギュラーメモリセルからレギュラーデータを読み出し、かつ前記レギュラーメモリセルにレギュラーデータを書き込むために、前記レギュラーメモリセルおよび前記レギュラーデータ制御回路を制御するレギュラーアクセス制御信号を生成し、前記レギュラーメモリセルからのレギュラーデータの読み出しが開始された後、レギュラーデータの読み出し中に、前記パリティメモリセルからのパリティデータの読み出しを開始するために、前記パリティメモリセルおよび前記パリティデータ制御回路を制御するパリティアクセス制御信号を生成し、前記パリティメモリセルに書き込むパリティデータが前記パリティメモリセルに供給されている間に、次の書き込みコマンドに応答して前記レギュラーメモリセルからレギュラーデータを読み出すために前記レギュラーアクセス制御信号を生成するアクセス制御回路とを備えていることを特徴とする半導体メモリ。
(付記2)
付記1記載の半導体メモリにおいて、
前記アクセス制御回路は、
前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を所定の期間活性化し、前記書き込みコマンドが連続して供給されるときに、前記パリティアクセス制御信号のうち第1パリティアクセス制御信号が活性化されている間に、次の書き込みコマンドに応答して前記レギュラーアクセス制御信号のうち前記第1パリティアクセス制御信号に対応する第1レギュラーアクセス制御信号を活性化するレギュラーアクセス制御回路と、
前記書き込みコマンドに応答して前記パリティアクセス制御信号を所定の期間活性化し、前記第1レギュラーアクセス制御信号が活性化された後、前記第1レギュラーアクセス制御信号の活性化中に、第1パリティアクセス制御信号を活性化するパリティアクセス制御回路とを備えていることを特徴とする半導体メモリ。
(付記3)
付記2記載の半導体メモリにおいて、
前記第1レギュラーアクセス制御信号が活性化されてから前記第1パリティアクセス制御信号が活性化されるまでの期間と前記第1パリティアクセス制御信号の活性化期間との和は、前記書き込みコマンドが連続して供給されるときに連続して活性化される前記第1レギュラーアクセス制御信号の活性化タイミングの間隔より長く設定されていることを特徴とする半導体メモリ。
(付記4)
付記2記載の半導体メモリにおいて、
前記第1レギュラーアクセス制御信号の活性化期間と前記第1パリティアクセス制御信号の活性化期間は、互いに等しく設定され、
前記第1レギュラーアクセス制御信号が活性化されてから前記第1パリティアクセス制御信号が活性化されるまでの期間は、前記書き込みコマンドが連続して供給されるときの前記第1レギュラーアクセス制御信号の非活性化期間より長く設定されていることを特徴とする半導体メモリ。
(付記5)
付記2ないし付記4のいずれか1項記載の半導体メモリにおいて、
前記レギュラーメモリセルに接続されたレギュラーワード線と、
前記パリティメモリセルに接続されたパリティワード線とを備え、
前記第1レギュラーアクセス制御信号は、前記レギュラーワード線を活性化するレギュラーワード線信号であり、
前記第1パリティアクセス制御信号は、前記パリティワード線を活性化するパリティワード線信号であることを特徴とする半導体メモリ。
(付記6)
付記2ないし付記4のいずれか1項記載の半導体メモリにおいて、
前記レギュラーアクセス制御回路は、前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を生成するレギュラー信号生成回路を備え、
前記パリティアクセス制御回路は、前記レギュラーアクセス制御信号を受け、受けたレギュラーアクセス制御信号を遅延させて前記パリティアクセス制御信号を生成する遅延素子を備えていることを特徴とする半導体メモリ。
(付記7)
付記2ないし付記4のいずれか1項記載の半導体メモリにおいて、
前記レギュラーアクセス制御回路は、前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を生成するレギュラー信号生成回路を備え、
前記パリティアクセス制御回路は、前記書き込みコマンドを受け、受けた書き込みコマンドを遅延させてパリティ書き込みコマンドを生成する遅延素子と、前記パリティ書き込みコマンドに応答して前記パリティアクセス制御信号を生成するパリティ信号生成回路とを備えていることを特徴とする半導体メモリ。
(付記8)
付記1記載の半導体メモリにおいて、
複数のデータグループを前記書き込みデータとして受けるデータ入力バッファと、
前記レギュラーメモリセルへの書き込みを禁止する前記データグループを示すマスク信号を受けるデータマスクバッファとを備え、
前記エラー訂正部は、前記訂正されたレギュラーデータの少なくとも一部を、前記マスク信号により書き込みが禁止されるデータグループを除くデータグループの書き込みデータに置き換えるデータ選択回路を備えていることを特徴とする半導体メモリ。
(付記9)
付記1記載の半導体メモリにおいて、
前記レギュラーデータ制御回路および前記エラー訂正部の間でレギュラーデータを伝達する相補のレギュラーデータバスと、
前記パリティデータ制御回路および前記エラー訂正部の間でパリティデータを伝達する相補のパリティデータバスとを備え、
前記エラー訂正部は、
前記レギュラーデータバス上のレギュラーデータのいずれかのビットが無効レベルから有効レベルに変化したときに、この変化に同期してレギュラーデータから相補のリードパリティデータを生成するリードパリティ生成回路と、
リードパリティデータおよび前記パリティデータバス上のパリティデータのいずれかのビットが無効レベルから有効レベルに変化したときに、この変化に同期してリードパリティデータおよびパリティデータからレギュラーデータのエラーを検出する比較回路と、
前記比較回路によるエラーの検出結果に基づいて前記レギュラーデータのエラーを訂正するエラー訂正回路と、
訂正されたレギュラーデータの一部を外部からの書き込みデータに書き換えるデータ選択回路と、
前記データ選択回路により選択されたレギュラーデータからパリティデータを生成するライトパリティ生成回路とを備えていることを特徴とする半導体メモリ。
(付記10)
外部から書き込まれるレギュラーデータを保持する複数のレギュラーメモリセルと、前記レギュラーメモリセルにレギュラーデータを入力または出力するレギュラーデータ制御回路と、レギュラーデータのパリティデータを保持するパリティメモリセルと、前記パリティメモリセルにパリティデータを入力または出力するパリティデータ制御回路と、レギュラーデータのエラーを訂正するエラー訂正部とを備えた半導体メモリの動作方法であって、
書き込み動作時に、前記レギュラーメモリセルから読み出されるレギュラーデータおよび前記パリティメモリセルから読み出されるパリティデータを用いて前記レギュラーメモリセルから読み出されたレギュラーデータのエラーを検出、訂正し、
訂正されたレギュラーデータの一部を外部からの書き込みデータに置き換え、置き換えられたレギュラーデータから前記パリティメモリセルに書き込むためのパリティデータを生成し、
書き込みコマンドが連続して供給されるときに、前記レギュラーメモリセルからレギュラーデータを読み出し、かつ前記レギュラーメモリセルにレギュラーデータを書き込むために、前記レギュラーメモリセルおよび前記レギュラーデータ制御回路を制御するレギュラーアクセス制御信号を生成し、
前記レギュラーメモリセルからのレギュラーデータの読み出しが開始された後、レギュラーデータの読み出し中に、前記パリティメモリセルからのパリティデータの読み出しを開始するために、前記パリティメモリセルおよび前記パリティデータ制御回路を制御するパリティアクセス制御信号を生成し、
前記パリティメモリセルに書き込むパリティデータが前記パリティメモリセルに供給されている間に、次の書き込みコマンドに応答して前記レギュラーメモリセルからレギュラーデータを読み出すために前記レギュラーアクセス制御信号を生成することを特徴とする半導体メモリの動作方法。
(付記11)
付記10記載の半導体メモリの動作方法において、
前記書き込みコマンドに応答して前記レギュラーアクセス制御信号および前記パリティアクセス制御信号をそれぞれ所定の期間活性化し、
前記レギュラーアクセス制御信号のうち前記第1パリティアクセス制御信号が活性化された後、前記第1レギュラーアクセス制御信号の活性化中に、前記パリティアクセス制御信号のうち第1パリティアクセス制御信号を活性化し、
前記書き込みコマンドが連続して供給されるときに、前記第1パリティアクセス制御信号が活性化されている間に、次の書き込みコマンドに応答して前記第1パリティアクセス制御信号に対応する第1レギュラーアクセス制御信号を活性化することを特徴とする半導体メモリの動作方法。
(付記12)
付記11記載の半導体メモリの動作方法において、
前記第1レギュラーアクセス制御信号が活性化されてから前記第1パリティアクセス制御信号が活性化されるまでの期間と前記第1パリティアクセス制御信号の活性化期間との和を、前記書き込みコマンドが連続して供給されるときに連続して活性化される前記第1レギュラーアクセス制御信号の活性化タイミングの間隔より長く設定することを特徴とする半導体メモリの動作方法。
(付記13)
付記11記載の半導体メモリの動作方法において、
前記第1レギュラーアクセス制御信号の活性化期間と前記第1パリティアクセス制御信号の活性化期間を、互いに等しく設定し、
前記第1レギュラーアクセス制御信号が活性化されてから前記第1パリティアクセス制御信号が活性化されるまでの期間を、前記書き込みコマンドが連続して供給されるときの前記第1レギュラーアクセス制御信号の非活性化期間より長く設定することを特徴とする半導体メモリの動作方法。
(付記14)
付記11ないし付記13のいずれか1項記載の半導体メモリの動作方法において、
前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を生成し、
前記レギュラーアクセス制御信号を受け、受けたレギュラーアクセス制御信号を遅延させて前記パリティアクセス制御信号を生成することを特徴とする半導体メモリの動作方法。
(付記15)
付記11ないし付記13のいずれか1項記載の半導体メモリの動作方法において、
前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を生成し、
前記書き込みコマンドを受け、受けた書き込みコマンドを遅延させてパリティ書き込みコマンドを生成し、
前記パリティ書き込みコマンドに応答して前記パリティアクセス制御信号を生成することを特徴とする半導体メモリの動作方法。
(付記16)
半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えたシステムであって、
前記半導体メモリは、
外部から書き込まれるレギュラーデータを保持する複数のレギュラーメモリセルと、
前記レギュラーメモリセルにレギュラーデータを入力または出力するレギュラーデータ制御回路と、
レギュラーデータのパリティデータを保持するパリティメモリセルと、
前記パリティメモリセルにパリティデータを入力または出力するパリティデータ制御回路と、
前記レギュラーデータ制御回路および前記パリティデータ制御回路に接続され、書き込み動作時に、前記レギュラーメモリセルから読み出されるレギュラーデータおよび前記パリティメモリセルから読み出されるパリティデータを用いて前記レギュラーメモリセルから読み出されたレギュラーデータのエラーを検出、訂正し、訂正されたレギュラーデータの一部を外部からの書き込みデータに置き換え、置き換えられたレギュラーデータから前記パリティメモリセルに書き込むためのパリティデータを生成するエラー訂正部と、
書き込みコマンドが連続して供給されるときに、前記レギュラーメモリセルからレギュラーデータを読み出し、かつ前記レギュラーメモリセルにレギュラーデータを書き込むために、前記レギュラーメモリセルおよび前記レギュラーデータ制御回路を制御するレギュラーアクセス制御信号を生成し、前記レギュラーメモリセルからのレギュラーデータの読み出しが開始された後、レギュラーデータの読み出し中に、前記パリティメモリセルからのパリティデータの読み出しを開始するために、前記パリティメモリセルおよび前記パリティデータ制御回路を制御するパリティアクセス制御信号を生成し、前記パリティメモリセルに書き込むパリティデータが前記パリティメモリセルに供給されている間に、次の書き込みコマンドに応答して前記レギュラーメモリセルからレギュラーデータを読み出すために前記レギュラーアクセス制御信号を生成するアクセス制御回路とを備えていることを特徴とするシステム。
(付記17)
付記16記載のシステムにおいて、
前記アクセス制御回路は、
前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を所定の期間活性化し、前記書き込みコマンドが連続して供給されるときに、前記パリティアクセス制御信号のうち第1パリティアクセス制御信号が活性化されている間に、次の書き込みコマンドに応答して前記レギュラーアクセス制御信号のうち前記第1パリティアクセス制御信号に対応する第1レギュラーアクセス制御信号を活性化するレギュラーアクセス制御回路と、
前記書き込みコマンドに応答して前記パリティアクセス制御信号を所定の期間活性化し、前記第1レギュラーアクセス制御信号が活性化された後、前記第1レギュラーアクセス制御信号の活性化中に、第1パリティアクセス制御信号を活性化するパリティアクセス制御回路とを備えていることを特徴とするシステム。
(付記18)
付記17記載のシステムにおいて、
前記第1レギュラーアクセス制御信号が活性化されてから前記第1パリティアクセス制御信号が活性化されるまでの期間と前記第1パリティアクセス制御信号の活性化期間との和は、前記書き込みコマンドが連続して供給されるときに連続して活性化される前記第1レギュラーアクセス制御信号の活性化タイミングの間隔より長く設定されていることを特徴とするシステム。
(付記19)
付記17記載のシステムにおいて、
前記第1レギュラーアクセス制御信号の活性化期間と前記第1パリティアクセス制御信号の活性化期間は、互いに等しく設定され、
前記第1レギュラーアクセス制御信号が活性化されてから前記第1パリティアクセス制御信号が活性化されるまでの期間は、前記書き込みコマンドが連続して供給されるときの前記第1レギュラーアクセス制御信号の非活性化期間より長く設定されていることを特徴とするシステム。
(付記20)
付記17ないし付記19のいずれか1項記載のシステムにおいて、
前記半導体メモリは、
前記レギュラーメモリセルに接続されたレギュラーワード線と、
前記パリティメモリセルに接続されたパリティワード線とを備え、
前記第1レギュラーアクセス制御信号は、前記レギュラーワード線を活性化するレギュラーワード線信号であり、
前記第1パリティアクセス制御信号は、前記パリティワード線を活性化するパリティワード線信号であることを特徴とするシステム。
Claims (10)
- 外部から書き込まれるレギュラーデータを保持する複数のレギュラーメモリセルと、
前記レギュラーメモリセルにレギュラーデータを入力または出力するレギュラーデータ制御回路と、
レギュラーデータのパリティデータを保持するパリティメモリセルと、
前記パリティメモリセルにパリティデータを入力または出力するパリティデータ制御回路と、
前記レギュラーデータ制御回路および前記パリティデータ制御回路に接続され、書き込み動作時に、前記レギュラーメモリセルから読み出されるレギュラーデータおよび前記パリティメモリセルから読み出されるパリティデータを用いて前記レギュラーメモリセルから読み出されたレギュラーデータのエラーを検出、訂正し、訂正されたレギュラーデータの一部を外部からの書き込みデータに置き換え、置き換えられたレギュラーデータから前記パリティメモリセルに書き込むためのパリティデータを生成するエラー訂正部と、
書き込みコマンドが連続して供給されるときに、前記レギュラーメモリセルからレギュラーデータを読み出し、かつ前記レギュラーメモリセルにレギュラーデータを書き込むために、前記レギュラーメモリセルおよび前記レギュラーデータ制御回路を制御するレギュラーアクセス制御信号を生成し、前記レギュラーメモリセルからのレギュラーデータの読み出しが開始された後、レギュラーデータの読み出し中に、前記パリティメモリセルからのパリティデータの読み出しを開始するために、前記パリティメモリセルおよび前記パリティデータ制御回路を制御するパリティアクセス制御信号を生成し、前記パリティメモリセルに書き込むパリティデータが前記パリティメモリセルに供給されている間に、次の書き込みコマンドに応答して前記レギュラーメモリセルからレギュラーデータを読み出すために前記レギュラーアクセス制御信号を生成するアクセス制御回路とを備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記アクセス制御回路は、
前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を所定の期間活性化し、前記書き込みコマンドが連続して供給されるときに、前記パリティアクセス制御信号のうち第1パリティアクセス制御信号が活性化されている間に、次の書き込みコマンドに応答して前記レギュラーアクセス制御信号のうち前記第1パリティアクセス制御信号に対応する第1レギュラーアクセス制御信号を活性化するレギュラーアクセス制御回路と、
前記書き込みコマンドに応答して前記パリティアクセス制御信号を所定の期間活性化し、前記第1レギュラーアクセス制御信号が活性化された後、前記第1レギュラーアクセス制御信号の活性化中に、第1パリティアクセス制御信号を活性化するパリティアクセス制御回路とを備えていることを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
前記第1レギュラーアクセス制御信号が活性化されてから前記第1パリティアクセス制御信号が活性化されるまでの期間と前記第1パリティアクセス制御信号の活性化期間との和は、前記書き込みコマンドが連続して供給されるときに連続して活性化される前記第1レギュラーアクセス制御信号の活性化タイミングの間隔より長く設定されていることを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
前記第1レギュラーアクセス制御信号の活性化期間と前記第1パリティアクセス制御信号の活性化期間は、互いに等しく設定され、
前記第1レギュラーアクセス制御信号が活性化されてから前記第1パリティアクセス制御信号が活性化されるまでの期間は、前記書き込みコマンドが連続して供給されるときの前記第1レギュラーアクセス制御信号の非活性化期間より長く設定されていることを特徴とする半導体メモリ。 - 請求項2ないし請求項4のいずれか1項記載の半導体メモリにおいて、
前記レギュラーメモリセルに接続されたレギュラーワード線と、
前記パリティメモリセルに接続されたパリティワード線とを備え、
前記第1レギュラーアクセス制御信号は、前記レギュラーワード線を活性化するレギュラーワード線信号であり、
前記第1パリティアクセス制御信号は、前記パリティワード線を活性化するパリティワード線信号であることを特徴とする半導体メモリ。 - 請求項2ないし請求項4のいずれか1項記載の半導体メモリにおいて、
前記レギュラーアクセス制御回路は、前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を生成するレギュラー信号生成回路を備え、
前記パリティアクセス制御回路は、前記レギュラーアクセス制御信号を受け、受けたレギュラーアクセス制御信号を遅延させて前記パリティアクセス制御信号を生成する遅延素子を備えていることを特徴とする半導体メモリ。 - 請求項2ないし請求項4のいずれか1項記載の半導体メモリにおいて、
前記レギュラーアクセス制御回路は、前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を生成するレギュラー信号生成回路を備え、
前記パリティアクセス制御回路は、前記書き込みコマンドを受け、受けた書き込みコマンドを遅延させてパリティ書き込みコマンドを生成する遅延素子と、前記パリティ書き込みコマンドに応答して前記パリティアクセス制御信号を生成するパリティ信号生成回路とを備えていることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
複数のデータグループを前記書き込みデータとして受けるデータ入力バッファと、
前記レギュラーメモリセルへの書き込みを禁止する前記データグループを示すマスク信号を受けるデータマスクバッファとを備え、
前記エラー訂正部は、前記訂正されたレギュラーデータの少なくとも一部を、前記マスク信号により書き込みが禁止されるデータグループを除くデータグループの書き込みデータに置き換えるデータ選択回路を備えていることを特徴とする半導体メモリ。 - 外部から書き込まれるレギュラーデータを保持する複数のレギュラーメモリセルと、前記レギュラーメモリセルにレギュラーデータを入力または出力するレギュラーデータ制御回路と、レギュラーデータのパリティデータを保持するパリティメモリセルと、前記パリティメモリセルにパリティデータを入力または出力するパリティデータ制御回路と、レギュラーデータのエラーを訂正するエラー訂正部とを備えた半導体メモリの動作方法であって、
書き込み動作時に、前記レギュラーメモリセルから読み出されるレギュラーデータおよび前記パリティメモリセルから読み出されるパリティデータを用いて前記レギュラーメモリセルから読み出されたレギュラーデータのエラーを検出、訂正し、
訂正されたレギュラーデータの一部を外部からの書き込みデータに置き換え、置き換えられたレギュラーデータから前記パリティメモリセルに書き込むためのパリティデータを生成し、
書き込みコマンドが連続して供給されるときに、前記レギュラーメモリセルからレギュラーデータを読み出し、かつ前記レギュラーメモリセルにレギュラーデータを書き込むために、前記レギュラーメモリセルおよび前記レギュラーデータ制御回路を制御するレギュラーアクセス制御信号を生成し、
前記レギュラーメモリセルからのレギュラーデータの読み出しが開始された後、レギュラーデータの読み出し中に、前記パリティメモリセルからのパリティデータの読み出しを開始するために、前記パリティメモリセルおよび前記パリティデータ制御回路を制御するパリティアクセス制御信号を生成し、
前記パリティメモリセルに書き込むパリティデータが前記パリティメモリセルに供給されている間に、次の書き込みコマンドに応答して前記レギュラーメモリセルからレギュラーデータを読み出すために前記レギュラーアクセス制御信号を生成することを特徴とする半導体メモリの動作方法。 - 半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えたシステムであって、
前記半導体メモリは、
外部から書き込まれるレギュラーデータを保持する複数のレギュラーメモリセルと、
前記レギュラーメモリセルにレギュラーデータを入力または出力するレギュラーデータ制御回路と、
レギュラーデータのパリティデータを保持するパリティメモリセルと、
前記パリティメモリセルにパリティデータを入力または出力するパリティデータ制御回路と、
前記レギュラーデータ制御回路および前記パリティデータ制御回路に接続され、書き込み動作時に、前記レギュラーメモリセルから読み出されるレギュラーデータおよび前記パリティメモリセルから読み出されるパリティデータを用いて前記レギュラーメモリセルから読み出されたレギュラーデータのエラーを検出、訂正し、訂正されたレギュラーデータの一部を外部からの書き込みデータに置き換え、置き換えられたレギュラーデータから前記パリティメモリセルに書き込むためのパリティデータを生成するエラー訂正部と、
書き込みコマンドが連続して供給されるときに、前記レギュラーメモリセルからレギュラーデータを読み出し、かつ前記レギュラーメモリセルにレギュラーデータを書き込むために、前記レギュラーメモリセルおよび前記レギュラーデータ制御回路を制御するレギュラーアクセス制御信号を生成し、前記レギュラーメモリセルからのレギュラーデータの読み出しが開始された後、レギュラーデータの読み出し中に、前記パリティメモリセルからのパリティデータの読み出しを開始するために、前記パリティメモリセルおよび前記パリティデータ制御回路を制御するパリティアクセス制御信号を生成し、前記パリティメモリセルに書き込むパリティデータが前記パリティメモリセルに供給されている間に、次の書き込みコマンドに応答して前記レギュラーメモリセルからレギュラーデータを読み出すために前記レギュラーアクセス制御信号を生成するアクセス制御回路とを備えていることを特徴とするシステム。
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