JP7299374B1 - 半導体記憶装置及び半導体記憶装置の制御方法 - Google Patents

半導体記憶装置及び半導体記憶装置の制御方法 Download PDF

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Abstract

【課題】出力されるデータに発生したエラーの具体的な内容を容易に認識することの可能な半導体記憶装置及び半導体記憶装置の制御方法を提供する。【解決手段】半導体記憶装置１０は、複数のメモリセルを含むメモリセルアレイ１５ｃと、メモリセルアレイ１５ｃから出力されたデータに含まれている誤りビットを検出して訂正する誤り検出訂正部１６ｂ，１６ｃであって、訂正可能な誤りビットがデータに含まれている場合に、訂正可能な誤りビットを検出したことを示すエラー検出信号ＥＲＲをアサートする誤り検出訂正部１６ｂ，１６ｃと、誤り検出訂正部１６ｂ，１６ｃにおいて訂正することができない数の誤りビットである訂正不可能ビットがデータに含まれている場合に、クロック信号に応じてデータとともに出力されるデータストローブ信号ＲＷＤＳのクロッキングを停止する第１制御部１１ａと、を備える。【選択図】図２

Description

本発明は、半導体記憶装置及び半導体記憶装置の制御方法に関する。
従来の半導体記憶装置では、外部装置（例えば、メモリコントローラ等）から入力された読み出しコマンドに応じて出力されるデータにエラー（誤りビット）が含まれている場合に、エラーを検出して訂正する機能を備えたものが知られている（例えば、非特許文献１）。非特許文献１に記載された半導体記憶装置は、Ｆｉｇｕｒｅ１３．１に開示されているように、外部に出力されるデータにエラーが含まれている場合に、エラーが発生したことを示すＥＲＲ信号がアサートされるように構成されている。
16M x 8 HyperRAMTM with On Chip ECC. [online]. Integrated Silicon Solution Inc., 2020-06-13. [retrieved on 2020-11-05]. Retrieved from the Internet: <URL: http://www.issi.com/WW/pdf/66-67WVH16M8EDALL-BLL.pdf>
しかしながら、外部装置では、ＥＲＲ信号がアサートされた場合に、出力されるデータにエラーが発生したことしか認識することができず、発生したエラーの具体的な内容（例えば、訂正可能な数（例えば、１ビット等）の誤りビットが検出されたのか、又は、訂正不可能な数（例えば、２ビット以上等）の誤りビットが検出されたのか等）を容易に認識することが困難であった。
本発明は上記課題に鑑みてなされたものであり、出力されるデータに発生したエラーの具体的な内容を容易に認識することの可能な半導体記憶装置及び半導体記憶装置の制御方法を提供することを目的とする。
上記課題を解決するために、第一に本発明は、複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイから出力されたデータに含まれている誤りビットを検出して訂正する誤り検出訂正部であって、訂正可能な誤りビットが前記データに含まれている場合に、前記訂正可能な誤りビットを検出したことを示すエラー検出信号をアサートする誤り検出訂正部と、前記誤り検出訂正部において訂正することができない数の誤りビットである訂正不可能ビットが前記データに含まれている場合に、クロック信号に応じて前記データとともに出力されるデータストローブ信号のクロッキングを停止する第１制御部と、を備える、半導体記憶装置を提供する。
第二に本発明は、半導体記憶装置内の誤り検出訂正部が、複数のメモリセルを含む前記半導体記憶装置内のメモリセルアレイから出力されたデータに含まれている誤りビットを検出して訂正するステップであって、訂正可能な誤りビットが前記データに含まれている場合に、前記訂正可能な誤りビットを検出したことを示すエラー検出信号をアサートするステップと、前記半導体記憶装置内の第１制御部が、前記誤り検出訂正部において訂正することができない数の誤りビットである訂正不可能ビットが前記データに含まれている場合に、クロック信号に応じて前記データとともに出力されるデータストローブ信号のクロッキングを停止するステップと、を含む、半導体記憶装置の制御方法を提供する。
本発明の半導体記憶装置及び半導体記憶装置の制御方法によれば、出力されるデータに発生したエラーの具体的な内容を容易に認識することができる。
本発明の第１実施形態に係る半導体記憶装置の構成例を示すブロック図である。 本実施形態の半導体記憶装置におけるデータ制御の一例を説明する図である。 第１制御部の構成例を示す図である。 第２制御部の構成例を示す図である。 本実施形態の半導体記憶装置の動作の一例を示すタイムチャートである。 本実施形態の半導体記憶装置の処理の一例を示すフローチャートである。 本発明の第２実施形態に係る半導体記憶装置の動作の一例を示すタイムチャートである。
以下、本発明の実施形態に係る半導体記憶装置について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。
また、本明細書等における「第１」、「第２」、「第３」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第１要素」及び「第２要素」との記載が存在する場合、「第１要素」及び「第２要素」という２つの要素のみが採用されることを意味するものではないし、「第１要素」が「第２要素」に先行しなければならないことを意味するものでもない。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置の構成例を示すブロック図である。本実施形態に係る半導体記憶装置１０は、Ｉ／Ｏ部１１と、コマンドデコーダ１２と、アドレスデコーダ１３と、データバス制御部１４と、メモリコア１５と、ＥＣＣ制御部１６と、を備える１つ以上の半導体チップを含む。半導体記憶装置１０内の各部１１～１６は、専用のハードウェアデバイスや論理回路によって構成されてもよい。なお、本実施形態では、説明を簡略化するために、例えば電源回路等の他の周知の構成が示されていない。
本実施形態に係る半導体記憶装置は、内部に記憶されたデータの誤り検出及び訂正機能を備えたものであれば如何なるものであってもよく、例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ｐＳＲＡＭ（pseudo-Static Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ等であってもよい。なお、ここでは、半導体記憶装置がｐＳＲＡＭである場合を一例として説明する。ｐＳＲＡＭは、ＤＲＡＭをメモリセルアレイとしてデータを記憶し、ＳＲＡＭと互換性を有するインタフェースを備えている。また、ｐＳＲＡＭは、データ転送方式としてＤＤＲ（Double Data Rate）方式を採用しており、アクセスインタフェースとして、拡張シリアルペリフェラルインタフェース（Expanded Serial Peripheral Interface：ｘＳＰＩ）と、ＨｙｐｅｒＢｕｓＴＭインタフェース又はＸｃｃｅｌａＴＭインタフェースとを使用することができる。
Ｉ／Ｏ部１１は、外部装置（例えば、メモリコントローラ等）との間で信号の送受信を行うように構成されている。具体的に説明すると、Ｉ／Ｏ部１１は、外部装置から入力されたアクティブロー（負論理）のチップセレクト信号ＣＳ＃やコマンド信号（図示省略）をコマンドデコーダ１２に出力する。また、Ｉ／Ｏ部１１は、外部装置から入力された外部クロック信号ＣＬＫを、例えば、外部クロック信号ＣＬＫに基づいて内部クロック信号ＣＬＫＩ（図２に示す）を生成するためのクロックジェネレータ（図示省略）に出力する。さらに、Ｉ／Ｏ部１１は、外部装置から入力されたアドレス信号（図示省略）をアドレスデコーダ１３に出力する。さらにまた、Ｉ／Ｏ部１１は、外部装置から入力されたデータ信号ＤＱ（以降、「データＤＱ」と称する）をデータバス制御部１４に出力し、データバス制御部１４から出力されたデータＤＱを外部装置に出力する。また、Ｉ／Ｏ部１１は、外部装置に出力されるデータＤＱとともにデータストローブ信号ＲＷＤＳを外部装置に出力する。さらに、Ｉ／Ｏ部１１は、ＥＣＣ制御部１６から出力されたエラー検出信号ＥＲＲ（後述する）を外部装置に出力する。
また、Ｉ／Ｏ部１１は、第１制御部１１ａ（図２に示す）と、第２制御部１１ｂ（図２に示す）と、を備える。各制御部１１ａ，１１ｂの動作及び構成については後述する。
コマンドデコーダ１２は、Ｉ／Ｏ部１１を介して外部装置から入力されたチップセレクト信号ＣＳ＃に基づいて、アクティブハイ（正論理）のアクティブ信号ＡＣＴ（図４に示す）を生成する。例えば、チップセレクト信号ＣＳ＃がアサート（ローレベル）されている場合には、アクティブ信号ＡＣＴがアサート（ハイレベル）され、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）されている場合には、アクティブ信号ＡＣＴがネゲート（ローレベル）される。また、コマンドデコーダ１２は、Ｉ／Ｏ部１１を介して外部装置から入力されたコマンド信号をデコードして、内部コマンドを生成する。ここで、生成される内部コマンドには、例えば、リード信号、ライト信号、プリチャージ信号、リフレッシュ信号等が含まれる。なお、半導体記憶装置１０がｐＳＲＡＭである場合には、コマンドデコーダ１２は、外部装置からコマンドが入力されたか否かに関わらずに、リフレッシュ信号を所定のタイミングで生成してもよい。また、コマンドデコーダ１２は、リフレッシュ信号を内部コマンドとして生成した場合に、リフレッシュの対象となるメモリセルのアドレスを示す信号をアドレスデコーダ１３に出力する。
コマンドデコーダ１２は、内部コマンドを生成した場合に、読み出し又は書き込みアクセスやリフレッシュ等の対象となるワード線を活性化するための信号をメモリコア１５のロウデコーダ１５ａ（後述する）に出力する。また、コマンドデコーダ１２は、内部コマンドを生成した場合に、読み出し又は書き込みアクセスやリフレッシュ等の対象となるビット線を活性化するための信号をメモリコア１５のカラムデコーダ１５ｂ（後述する）に出力する。さらに、コマンドデコーダ１２は、生成したアクティブ信号ＡＣＴをＩ／Ｏ部１１の第２制御部１１ｂに出力してもよい。さらにまた、コマンドデコーダ１２は、生成した内部コマンドをアドレスデコーダ１３及びデータバス制御部１４に出力して、アドレスデコーダ１３及びデータバス制御部１４の各々を内部コマンドに基づいて制御させてもよい。
アドレスデコーダ１３は、Ｉ／Ｏ部１１を介して外部装置から入力されたアドレス信号や、コマンドデコーダ１２から入力されたリフレッシュの対象となるメモリセルのアドレスを示す信号をデコードして、メモリコア１５のメモリセルアレイ１５ｃ内の複数のワード線のうち活性化されるワード線を示すロウアドレス信号を生成する。そして、アドレスデコーダ１３は、生成したロウアドレス信号をメモリコア１５のロウデコーダ１５ａに出力する。
また、アドレスデコーダ１３は、Ｉ／Ｏ部１１を介して外部装置から入力されたアドレス信号をデコードして、メモリコア１５のメモリセルアレイ１５ｃ内の複数のビット線のうち活性化されるビット線を示すカラムアドレス信号を生成する。そして、アドレスデコーダ１３は、生成したカラムアドレス信号をメモリコア１５のカラムデコーダ１５ｂに出力する。
データバス制御部１４は、Ｉ／Ｏ部１１を介して外部装置から入力されたデータＤＱをメモリコア１５のセンスアンプ（図示省略）及びＥＣＣ制御部１６に出力する。また、データバス制御部１４は、メモリコア１５のセンスアンプ又はＥＣＣ制御部１６から出力されたデータＤＱをＩ／Ｏ部１１に出力する。
本実施形態において、メモリコア１５は、ロウデコーダ１５ａと、カラムデコーダ１５ｂと、メモリセルアレイ１５ｃと、ＥＣＣセルアレイ１５ｄと、センスアンプ（図示省略）と、を備える。
ロウデコーダ１５ａは、読み出し又は書き込みアクセスやリフレッシュ等の対象となるワード線を活性化するための信号がコマンドデコーダ１２から入力された場合に、メモリセルアレイ１５ｃ内の複数のワード線のうち、アドレスデコーダ１３から出力されたロウアドレス信号によって示されたワード線を活性化（駆動）する。
カラムデコーダ１５ｂは、読み出し又は書き込みアクセスやリフレッシュ等の対象となるビット線を活性化するための信号がコマンドデコーダ１２から入力された場合に、メモリセルアレイ１５ｃ内の複数のビット線のうち、アドレスデコーダ１３から出力されたカラムアドレス信号によって示されたビット線を活性化（駆動）する。
メモリセルアレイ１５ｃは、行列（アレイ）状に配置された複数のメモリセル（図示省略）を含む。各メモリセルには、Ｉ／Ｏ部１１を介して外部から入力されたデータが記憶される。各メモリセルは、周知の１Ｔ１Ｃ（１トランジスタ１キャパシタ）型のメモリセルであってもよいし、周知の２Ｔ２Ｃ（２トランジスタ２キャパシタ）型のメモリセルであってもよい。また、各メモリセルは、複数のワード線のうち何れか１つのワード線と、複数のビット線のうち何れか１つのビット線と、に接続されている。さらに、複数のワード線の各々は、ロウデコーダ１５ａに接続されており、複数のビット線の各々は、カラムデコーダ１５ｂ及びセンスアンプに接続されている。
ＥＣＣセルアレイ１５ｄは、メモリセルアレイ１５ｃと同様に、行列状に配置された複数のメモリセル（図示省略）を含む。各メモリセルには、ＥＣＣ制御部１６から出力された検査データ（パリティデータ）が記憶される。各メモリセルは、１Ｔ１Ｃ型のメモリセルであってもよいし、２Ｔ２Ｃ型のメモリセルであってもよい。また、各メモリセルは、複数のワード線のうち何れか１つのワード線と、複数のビット線のうち何れか１つのビット線と、に接続されている。さらに、複数のワード線の各々は、ロウデコーダ１５ａに接続されており、複数のビット線の各々は、カラムデコーダ１５ｂ及びセンスアンプに接続されている。
ここで、ＥＣＣセルアレイ１５ｄの記憶容量は、メモリセルアレイ１５ｃの記憶容量と同じであってもよいし、異なっていてもよい。また、ＥＣＣセルアレイ１５ｄには、メモリセルアレイ１５ｃに記憶される全てのデータの検査データが記憶されてもよいし、メモリセルアレイ１５ｃに記憶される全てのデータのうち一部のデータの検査データが記憶されてもよい。
なお、メモリセルアレイ１５ｃ及びＥＣＣセルアレイ１５ｄの各々のメモリセルに対するデータ制御の詳細については周知の技術と同様であるため、本実施形態では説明を省略する。
ＥＣＣ制御部１６は、データバス制御部１４からメモリセルアレイ１５ｃに出力（記憶）されるデータに対して誤り訂正符号（符号化データ）を生成し、生成した誤り訂正符号内の検査データ（パリティデータ）をＥＣＣセルアレイ１５ｄに記憶する。また、ＥＣＣ制御部１６は、読み出しコマンド（コマンドデコーダ１２から入力されたリードコマンド）に応じてメモリセルアレイ１５ｃから出力された（読み出された）データに含まれている誤りビットを、ＥＣＣセルアレイ１５ｄに記憶された検査データを用いて検出及び訂正する。そして、ＥＣＣ制御部１６は、誤り検出及び訂正処理後のデータをデータバス制御部１４に出力する。また、ＥＣＣ制御部１６は、訂正可能な誤りビットが、メモリセルアレイ１５ｃから出力されたデータに含まれている場合に、訂正可能な誤りビットを検出したことを示すエラー検出信号ＥＲＲをアサート（ハイレベル）して、Ｉ／Ｏ部１１に出力する。なお、ＥＣＣ制御部１６は、本発明における「誤り検出訂正部」の一例である。
本実施形態において、ＥＣＣ制御部１６は、メモリセルアレイ１５ｃに記憶されるデータに対して誤り訂正符号（符号化データ）を生成する誤り訂正符号生成部１６ａ（図２に示す）と、誤り訂正符号が生成されているデータがメモリセルアレイ１５ｃから読み出される場合に、当該データに含まれている誤りビットを検出する誤り検出部１６ｂ（図２に示す）と、訂正可能な誤りビットが誤り検出部１６ｂによって検出された場合に、当該誤りビットを訂正する誤り訂正部１６ｃ（図２に示す）と、を備える。
ここで、誤り訂正符号の生成処理と、誤りビットの検出及び訂正処理とは、例えばハミング符号やＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号等を用いた周知の方法で行われてもよい。また、符号化データの元となるデータＤＱの長さ及び検査データの長さは任意に選択されてもよいが、本実施形態では、符号化データの元となるデータＤＱの長さが８ビットであり、検査データの長さが４ビットである場合を一例として説明する。この場合、８ビットのデータＤＱ内に１つの誤りビットが含まれている場合には当該誤りビットを検出及び訂正可能であるが、２つ以上の誤りビットが含まれている場合には当該誤りビットを訂正することができない。
図２を参照して、本実施形態の半導体記憶装置１０におけるデータ制御の一例について説明する。先ず、メモリセルアレイ１５ｃにデータが記憶される場合について説明する。図２に示すように、８ビットのデータＤＱ［７：０］がデータバス制御部１４からＥＣＣ制御部１６に入力されると、ＥＣＣ制御部１６の誤り訂正符号生成部１６ａは、データＤＱ［７：０］に対して誤り訂正符号（符号化データ）を生成し、生成した誤り訂正符号内の４ビットの検査データ（パリティデータ）をＥＣＣセルアレイ１５ｄに記憶する。ここで、誤り訂正符号生成部１６ａは、生成した誤り訂正符号内のデータＤＱ［７：０］をメモリセルアレイ１５ｃに記憶してもよいし、データＤＱ［７：０］をメモリセルアレイ１５ｃに記憶するようにデータバス制御部１４を制御してもよい。
次に、メモリセルアレイ１５ｃからデータＤＱ［７：０］が出力される（読み出される）場合について説明する。８ビットのデータＤＱ［７：０］がメモリセルアレイ１５ｃから出力されると、ＥＣＣ制御部１６の誤り検出部１６ｂは、出力されたデータＤＱ［７：０］に対応する検査データをＥＣＣセルアレイ１５ｄから取得し、取得した検査データを用いて、出力されたデータＤＱ［７：０］に含まれている誤りビットを検出する。ここで、メモリセルアレイ１５ｃから出力されたデータＤＱ［７：０］は、データバス制御部１４によって誤り検出部１６ｂに入力されてもよい。また、誤り検出部１６ｂは、誤りビットの検出が行われたデータＤＱ［７：０］と、当該データＤＱ［７：０］に対応する検査データと、を誤り訂正部１６ｃに出力する。
ここで、ＥＣＣ制御部１６の誤り検出部１６ｂは、訂正可能な数（ここでは、１つ）の誤りビットがデータＤＱ［７：０］に含まれている場合に、訂正可能な誤りビットを検出したことを示すエラー検出信号ＥＲＲをアサート（ハイレベル）して、誤り訂正部１６ｃ及びＩ／Ｏ部１１の第２制御部１１ｂに出力する。
なお、本実施形態では、ＥＣＣ制御部１６（誤り検出訂正部）の誤り検出部１６ｂは、訂正可能な誤りビットがデータＤＱ［７：０］に含まれている場合に、データＤＱ［７：０］を含むデータシーケンスの読み出しトランザクションが完了するまで（例えば、チップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化するまで）エラー検出信号ＥＲＲをアサート（ハイレベル）する。これにより、訂正可能な誤りビットを含むデータＤＱ［７：０］がデータシーケンスに含まれていることを容易に認識することができる。
また、誤り検出部１６ｂは、訂正することができない数（ここでは、２つ以上）の誤りビットである訂正不可能ビットがデータＤＱ［７：０］に含まれている場合に、訂正不可能ビットを検出したことを示す検出信号ＥＤをアサート（ハイレベル）して、誤り訂正部１６ｃ及びＩ／Ｏ部１１の第１制御部１１ａに出力する。ここで、検出信号ＥＤは、本発明の「検出信号」の一例である。
なお、本実施形態では、ＥＣＣ制御部１６（誤り検出訂正部）の誤り検出部１６ｂは、訂正不可能ビットがデータＤＱ［７：０］に含まれている場合に、データＤＱ［７：０］を含むデータシーケンスの読み出しトランザクションが完了するまで（例えば、チップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化するまで）検出信号ＥＤをアサート（ハイレベル）してもよい。
ＥＣＣ制御部１６の誤り訂正部１６ｃは、エラー検出信号ＥＲＲがアサートされている場合に、誤り検出部１６ｂから入力されたデータＤＱ［７：０］を、誤り検出部１６ｂから入力された検査データを用いて訂正する。そして、誤り訂正部１６ｃは、訂正後のデータＤＱ［７：０］をＩ／Ｏ部１１の第２制御部１１ｂに出力する。また、誤り訂正部１６ｃは、検出信号ＥＤがアサートされている場合に、誤り検出部１６ｂから入力されたデータＤＱ［７：０］を、訂正処理を行うことなく第２制御部１１ｂに出力してもよい。
Ｉ／Ｏ部１１の第１制御部１１ａは、検出信号ＥＤがネゲート（ローレベル）されている場合（すなわち、ＥＣＣ制御部１６の誤り検出部１６ｂにおいて訂正することができない訂正不可能ビットがデータＤＱ［７：０］に含まれていない場合）、データストローブ信号ＲＷＤＳに対応する信号ＰＲＷＤＳを、クロック信号（図２の例では、内部クロック信号ＣＬＫＩ）に応じてクロッキング（トグル）してＩ／Ｏ部１１の第２制御部１１ｂに出力する。また、第１制御部１１ａは、検出信号ＥＤがアサート（ハイレベル）されている場合（すなわち、ＥＣＣ制御部１６の誤り検出部１６ｂにおいて訂正することができない訂正不可能ビットがデータＤＱ［７：０］に含まれている場合）、信号ＰＲＷＤＳのクロッキングを停止してＩ／Ｏ部１１の第２制御部１１ｂに出力する。ここで、信号ＰＲＷＤＳは、本発明の「クロックパルス」の一例である。
なお、本実施形態では、Ｉ／Ｏ部１１の第１制御部１１ａは、訂正不可能ビットがデータＤＱ［７：０］に含まれている場合に、データＤＱ［７：０］を含むデータシーケンスの読み出しトランザクションが完了するまで（例えば、チップセレクト信号ＣＳ＃がアサート（ローレベル）からネゲート（ハイレベル）に変化するまで）データストローブ信号ＲＷＤＳのクロッキングを停止する。これにより、訂正不可能ビットを含むデータＤＱ［７：０］がデータシーケンスに含まれていることを容易に認識することができる。
Ｉ／Ｏ部１１の第２制御部１１ｂは、メモリセルアレイ１５ｃと、ＥＣＣ制御部１６（誤り検出訂正部）と、第１制御部１１ａと、を備える半導体チップが選択されている場合（すなわち、チップセレクト信号ＣＳ＃がアサート（ローレベル）されている場合）、入力されたデータＤＱ［７：０］をデータ端子（図示省略）に出力し、入力されたエラー検出信号ＥＲＲをＥＲＲ出力用端子（図示省略）に出力し、入力された信号ＰＲＷＤＳをデータストローブ信号ＲＷＤＳとしてデータストローブ端子（図示省略）に出力する。このようにして、データＤＱ［７：０］、エラー検出信号ＥＲＲ及びデータストローブ信号ＲＷＤＳが各端子を介して外部装置に出力される。
また、Ｉ／Ｏ部１１の第２制御部１１ｂは、メモリセルアレイ１５ｃと、ＥＣＣ制御部１６（誤り検出訂正部）と、第１制御部１１ａと、を備える半導体チップが選択されていない場合（すなわち、チップセレクト信号ＣＳ＃がネゲート（ハイレベル）されている場合）、半導体チップから出力されるエラー検出信号ＥＲＲ、データＤＱ［７：０］及びデータストローブ信号ＲＷＤＳのうち少なくとも１つをハイインピーダンス状態に設定する。
図３を参照して、Ｉ／Ｏ部１１の第１制御部１１ａの構成について説明する。第１制御部１１ａは、クロック信号（ここでは、内部クロック信号ＣＬＫＩ）に基づいて、データストローブ信号ＲＷＤＳに対応する信号ＰＲＷＤＳを生成するデータストローブ（ＲＷＤＳ）ドライバ１００を備える。ＲＷＤＳドライバ１００は、Ｐチャンネル型のＭＯＳＦＥＴ１０１，１０２と、Ｎチャンネル型のＭＯＳＦＥＴ１０３，１０４と、インバータ１０５と、ラッチ回路１０６と、を備える。
ＭＯＳＦＥＴ１０１，１０３は、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間に直列に接続されている。ＭＯＳＦＥＴ１０１，１０３間の接続ノードには、ＭＯＳＦＥＴ１０２とＭＯＳＦＥＴ１０４とによって構成されたスイッチ回路が接続されている。また、ＭＯＳＦＥＴ１０２，１０４によって構成されたスイッチ回路の出力がラッチ回路１０６に接続されており、ラッチ回路１０６からの出力信号が、信号ＰＲＷＤＳとしてＲＷＤＳドライバ１００から出力される。
ＭＯＳＦＥＴ１０２のゲートには、ＥＣＣ制御部１６の誤り検出部１６ｂから出力された検出信号ＥＤが入力され、ＭＯＳＦＥＴ１０４のゲートには、インバータ１０５で生成される検出信号ＥＤの論理反転信号が入力される。また、ＭＯＳＦＥＴ１０１，１０３の各々のゲートには、クロック信号（内部クロック信号ＣＬＫＩ）が入力される。
このように構成されたＲＷＤＳドライバ１００は、検出信号ＥＤがネゲート（ローレベル）されている場合に、ＭＯＳＦＥＴ１０２，１０４によって構成されたスイッチ回路がオン状態になるので、クロック信号（内部クロック信号ＣＬＫＩ）に応じた信号ＰＲＷＤＳのクロッキングが行われる。一方、ＲＷＤＳドライバ１００は、検出信号ＥＤがアサート（ハイレベル）されている場合に、ＭＯＳＦＥＴ１０２，１０４によって構成されたスイッチ回路がオフ状態になるので、クロック信号（内部クロック信号ＣＬＫＩ）に応じた信号ＰＲＷＤＳのクロッキングが停止され、ラッチ回路１０６に保持された前サイクルの信号ＰＲＷＤＳが保持される。
次に、図４を参照して、Ｉ／Ｏ部１１の第２制御部１１ｂの構成について説明する。第２制御部１１ｂは、図４に示すオフチップドライバ２００を備える。オフチップドライバ２００は、第１のＰチャンネル型のＭＯＳＦＥＴ２０１と、第１及び第２のＮチャンネル型のＭＯＳＦＥＴ２０２，２０３と、第２のＰチャンネル型のＭＯＳＦＥＴ２０４と、インバータ２０５，２０６と、第３及び第４のＰチャンネル型のＭＯＳＦＥＴ２０７，２０８と、第３及び第４のＮチャンネル型のＭＯＳＦＥＴ２０９，２１０と、第５のＰチャンネル型のＭＯＳＦＥＴ２１１と、第５のＮチャンネル型のＭＯＳＦＥＴ２１２と、を備える。
第１のＰチャンネル型ＭＯＳＦＥＴ２０１と第１及び第２のＮチャンネル型ＭＯＳＦＥＴ２０２，２０３とは、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間に直列に接続されている。第１のＰチャンネル型ＭＯＳＦＥＴ２０１と第１のＮチャンネル型ＭＯＳＦＥＴ２０２との間の接続ノードには、第２のＰチャンネル型ＭＯＳＦＥＴ２０４のドレインと、第５のＰチャンネル型ＭＯＳＦＥＴ２１１のゲートと、が接続されている。また、第２のＰチャンネル型ＭＯＳＦＥＴ２０４のソースは、高電位側電源ＶＤＤに接続されている。
第１のＰチャンネル型ＭＯＳＦＥＴ２０１及び第２のＮチャンネル型ＭＯＳＦＥＴ２０３の各々のゲートには、入力信号Ｉｎｐｕｔ（ここでは、データ［７：０］、データストローブ信号ＲＷＤＳ及びエラー検出信号ＥＲＲのうち何れか）が入力される。また、第１のＮチャンネル型ＭＯＳＦＥＴ２０２及び第２のＰチャンネル型ＭＯＳＦＥＴ２０４の各々のゲートには、アクティブ信号ＡＣＴが入力される。
第３及び第４のＰチャンネル型ＭＯＳＦＥＴ２０７，２０８と第３のＮチャンネル型ＭＯＳＦＥＴ２０９とは、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間に直列に接続されている。第４のＰチャンネル型ＭＯＳＦＥＴ２０８と第３のＮチャンネル型ＭＯＳＦＥＴ２０９との間の接続ノードには、第４のＮチャンネル型ＭＯＳＦＥＴ２１０のドレインと、第５のＮチャンネル型ＭＯＳＦＥＴ２１２のゲートと、が接続されている。また、第４のＮチャンネル型ＭＯＳＦＥＴ２１０のソースは、低電位側電源ＶＳＳに接続されている。
第３のＰチャンネル型ＭＯＳＦＥＴ２０７及び第４のＮチャンネル型ＭＯＳＦＥＴ２１０の各々のゲートには、インバータ２０５によって論理反転された、入力信号Ｉｎｐｕｔの論理反転信号が入力される。また、第４のＰチャンネル型ＭＯＳＦＥＴ２０８及び第３のＮチャンネル型ＭＯＳＦＥＴ２０９の各々のゲートには、インバータ２０６によって論理反転された、アクティブ信号ＡＣＴの論理反転信号が入力される。
第５のＰチャンネル型ＭＯＳＦＥＴ２１１及び第５のＮチャンネル型ＭＯＳＦＥＴ２１２は、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間に直列に接続されている。また、第５のＰチャンネル型ＭＯＳＦＥＴ２１１と第５のＮチャンネル型ＭＯＳＦＥＴ２１２との間の接続ノードの信号が、出力信号（ここでは、データ［７：０］、データストローブ信号ＲＷＤＳ及びエラー検出信号ＥＲＲのうち何れか）としてオフチップドライバ２００から出力される。
このように構成されたオフチップドライバ２００は、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの何れかを、入力信号Ｉｎｐｕｔの論理に基づいて出力する。例えば、アクティブ信号ＡＣＴがハイレベルであって入力信号Ｉｎｐｕｔがハイレベルの場合には、第５のＰチャンネル型ＭＯＳＦＥＴ２１１がオン状態になり、第５のＮチャンネル型ＭＯＳＦＥＴ２１２がオフ状態になる。これにより、オフチップドライバ２００は、ハイレベル（高電位側電源ＶＤＤ）を出力する。また、アクティブ信号ＡＣＴがハイレベルであって入力信号Ｉｎｐｕｔがローレベルの場合には、第５のＰチャンネル型ＭＯＳＦＥＴ２１１がオフ状態になり、第５のＮチャンネル型ＭＯＳＦＥＴ２１２がオン状態になる。これにより、オフチップドライバ２００は、ローレベル（低電位側電源ＶＳＳ）を出力する。
一方、アクティブ信号ＡＣＴがローレベル（ネゲート）の場合には、第５のＰチャンネル型ＭＯＳＦＥＴ２１１及び第５のＮチャンネル型ＭＯＳＦＥＴ２１２の各々がオフ状態になる。すなわち、この場合には、高電位側電源ＶＤＤ及び低電位側電源ＶＳＳの各々がオフチップドライバ２００の出力から切断された状態（ハイインピーダンス状態）になる。これにより、オフチップドライバ２００から出力される信号（ここでは、データ［７：０］、データストローブ信号ＲＷＤＳ及びエラー検出信号ＥＲＲのうち何れか）がハイインピーダンス状態に設定される。
図５は、本実施形態の半導体記憶装置１０の読み出し動作の一例を示すタイムチャートである。図５に示すように、半導体チップが選択されていない場合（チップセレクト信号ＣＳ＃がネゲート（ハイレベル）されている場合）には、データストローブ信号ＲＷＤＳ、データＤＱ［７：０］及びエラー検出信号ＥＲＲのうち何れか（図の例では、データストローブ信号ＲＷＤＳ及びデータＤＱ［７：０］）がハイインピーダンス状態（Ｈｉ－Ｚ）になっている。また、図の例では、外部クロック信号ＣＬＫの第１クロックの立ち下がりエッジにおいてチップセレクト信号ＣＳ＃がアサートされ、外部クロック信号ＣＬＫの第１クロックの立ち下がりエッジから外部クロック信号ＣＬＫの第４クロックの立ち下がりエッジまでの間にコマンド（ここでは、読み出しコマンド）及びアドレスが入力される。
そして、図に示す例では、外部クロック信号ＣＬＫの第６クロック以降の各クロックの立ち上がりエッジに応じてデータストローブ信号ＲＷＤＳがクロッキングされ、各クロックの立ち上がりエッジ及び立ち上がりエッジにおいてデータＤＱ［７：０］が出力される。ここで、外部クロック信号ＣＬＫの第７クロックの立ち上がりエッジにおいて出力されるデータＤＱ［７：０］に訂正可能な誤りビットが含まれている場合には、エラー検出信号ＥＲＲがアサート（ハイレベル）される。なお、エラー検出信号ＥＲＲは、読み出しトランザクションが完了するまでアサートされる。また、外部クロック信号ＣＬＫの第８クロックの立ち上がりエッジにおいて出力されるデータＤＱ［７：０］に訂正不可能ビットが含まれている場合には、データストローブ信号ＲＷＤＳのクロッキングが停止される。なお、データストローブ信号ＲＷＤＳのクロッキングは、読み出しトランザクションが完了するまで停止される。
次に、図６を参照して、本実施形態に係る半導体記憶装置１０の制御方法の一例について説明する。なお、ここでは、読み出しトランザクションにおける半導体記憶装置１０の動作について説明する。
半導体記憶装置１０は、メモリセルアレイ１５ｃから出力されたデータにエラーが存在しているかチェックする（ステップＳ３００）。具体的に説明すると、ＥＣＣ制御部１６の誤り検出部１６ｂは、ＥＣＣセルアレイ１５ｄに記憶された検査データを用いて、メモリセルアレイ１５ｃから出力されたデータに誤りビットが含まれているか否かを判別する。
ステップＳ３００においてエラーが存在しなかった場合、半導体記憶装置１０は、エラー検出信号ＥＲＲをローレベルに維持し、データストローブ信号ＲＷＤＳのクロッキングを継続する（ステップＳ３０１）。具体的に説明すると、ＥＣＣ制御部１６の誤り検出部１６ｂは、エラー検出信号ＥＲＲをネゲート（ローレベル）して、ＥＣＣ制御部１６の誤り訂正部１６ｃ及びＩ／Ｏ部１１の第２制御部１１ｂに出力する。
ステップＳ３００において訂正可能な数（ここでは、１つ）の誤りビットがデータに含まれている場合、半導体記憶装置１０は、エラー検出信号ＥＲＲをハイレベルにする（ステップＳ３０２）。具体的に説明すると、ＥＣＣ制御部１６の誤り検出部１６ｂは、エラー検出信号ＥＲＲをアサート（ハイレベル）して、ＥＣＣ制御部１６の誤り訂正部１６ｃ及びＩ／Ｏ部１１の第２制御部１１ｂに出力する。なお、誤りビットは、ＥＣＣ制御部１６の誤り訂正部１６ｃにおいて訂正される。
ステップＳ３００において訂正不可能な数（ここでは、２つ以上）の誤りビットがデータに含まれている場合、半導体記憶装置１０は、データストローブ信号ＲＷＤＳのクロッキングを停止する（ステップＳ３０３）。具体的に説明すると、Ｉ／Ｏ部１１の第１制御部１１ａは、クロック信号（ここでは、内部クロック信号ＣＬＫＩ）に応じて生成されるデータストローブ信号ＲＷＤＳのクロッキングを停止する。
上述したように、本実施形態の半導体記憶装置１０及び半導体記憶装置１０の制御方法によれば、メモリセルアレイ１５ｃから出力されたデータＤＱ［７：０］に訂正可能な誤りビットが含まれている場合には、エラー検出信号ＥＲＲがアサートされ、データＤＱ［７：０］に訂正不可能ビットが含まれている場合には、データストローブ信号ＲＷＤＳのクロッキングが停止される。これにより、エラー検出信号ＥＲＲがアサートされることによって、訂正可能な誤りビットが出力データＤＱ［７：０］に含まれていることを認識することが可能になるとともに、データストローブ信号ＲＷＤＳのクロッキングが停止されることによって、訂正不可能ビットが出力データＤＱ［７：０］に含まれていることを認識することが可能になる。したがって、エラー検出信号ＥＲＲ及びデータストローブ信号ＲＷＤＳに基づいて、出力されるデータＤＱ［７：０］に発生したエラーの具体的な内容を容易に認識することができる。
また、本実施形態では、第２制御部１１ｂは、メモリセルアレイ１５ｃと、ＥＣＣ制御部１６（誤り検出訂正部）と、第１制御部１１ａと、を備える半導体チップが選択されていない場合に、半導体チップから出力されるエラー検出信号ＥＲＲ、データＤＱ［７：０］及びデータストローブ信号ＲＷＤＳのうち少なくとも１つをハイインピーダンス状態（Ｈｉ－Ｚ）に設定するように構成されている。これにより、例えば、共通の信号バスに接続する複数の半導体チップが半導体記憶装置１０に設けられている場合であっても、複数の半導体チップの各々から出力された信号（エラー検出信号ＥＲＲ、データＤＱ［７：０］及びデータストローブ信号ＲＷＤＳのうち少なくとも１つ）が共通の信号バス上で衝突するのを抑制することができる。
（第２実施形態）
以下、本発明の第２実施形態について説明する。本実施形態の半導体記憶装置１０は、メモリセルアレイ１５ｃから出力されるデータＤＱ［７：０］に訂正可能な誤りビットが含まれている場合に、当該データＤＱ［７：０］が出力されている間のみエラー検出信号ＥＲＲがアサートされる点、及び、メモリセルアレイ１５ｃから出力されるデータＤＱ［７：０］に訂正不可能ビットが含まれている場合に、当該データＤＱ［７：０］が出力されている間のみデータストローブ信号ＲＷＤＳのクロッキングが停止される点において、第１実施形態と異なっている。以下、第１実施形態と異なる構成について説明する。
本実施形態において、ＥＣＣ制御部１６の誤り検出部１６ｂは、クロック信号（ここでは、外部クロック信号ＣＬＫ）に応じて出力されるデータＤＱ［７：０］毎に、訂正可能な誤りビットが含まれているか否かを判別するとともに、訂正不可能ビットが含まれているか否かを判別する。
また、誤り検出部１６ｂは、訂正不可能ビットが含まれている場合に、訂正不可能ビットを含むデータが出力されている間のみデータストローブ信号ＲＷＤＳのクロッキングを停止する。例えば、誤り検出部１６ｂは、訂正不可能ビットがデータＤＱ［７：０］に含まれている場合に、読み出しトランザクションにおけるデータシーケンスの次のデータＤＱ［７：０］が誤り検出部１６ｂに入力されるまでの間、検出信号ＥＤをアサートしてもよい。
さらに、誤り検出部１６ｂは、訂正可能な誤りビットがデータＤＱ［７：０］に含まれている場合に、訂正可能な誤りビットを含むデータＤＱ［７：０］が出力されている間のみエラー検出信号ＥＲＲをアサートする。例えば、誤り検出部１６ｂは、訂正可能な誤りビットがデータＤＱ［７：０］に含まれている場合に、読み出しトランザクションにおけるデータシーケンスの次のデータＤＱ［７：０］が誤り検出部１６ｂに入力されるまでの間、エラー検出信号ＥＲＲをアサートしてもよい。
本実施形態において、Ｉ／Ｏ部１１の第１制御部１１ａは、訂正不可能ビットが含まれている場合に、訂正不可能ビットを含むデータＤＱ［７：０］が出力されている間のみデータストローブ信号ＲＷＤＳのクロッキングを停止する。ここで、第１制御部１１ａは、図３に示すＲＷＤＳドライバ１００を備える場合に、誤り検出部１６ｂから検出信号ＥＤが入力されることによって、読み出しトランザクションにおけるデータシーケンスの次のデータＤＱ［７：０］が出力されるまでの間、データストローブ信号のクロッキングを停止することが可能になる。
図７は、本実施形態の半導体記憶装置１０の読み出し動作の一例を示すタイムチャートである。本実施形態では、外部クロック信号ＣＬＫの第７クロックの立ち上がりエッジにおいて出力されるデータＤＱ［７：０］に訂正可能な誤りビットが含まれている場合には、エラー検出信号ＥＲＲがアサート（ハイレベル）される。なお、エラー検出信号ＥＲＲは、次のデータＤＱ［７：０］（図の例では、外部クロック信号ＣＬＫの第７クロックの立ち下がりエッジにおいて出力されるデータＤＱ）が出力されるまでアサートされる。また、外部クロック信号ＣＬＫの第８クロックの立ち上がりエッジにおいて出力されるデータＤＱ［７：０］に訂正不可能ビットが含まれている場合には、データストローブ信号ＲＷＤＳのクロッキングが停止される。なお、データストローブ信号ＲＷＤＳのクロッキングは、次のデータＤＱ［７：０］（図の例では、外部クロック信号ＣＬＫの第８クロックの立ち下がりエッジにおいて出力されるデータＤＱ）が出力されるまで停止される。
上述したように、本実施形態によれば、訂正不可能ビットが含まれているか否かを、外部クロック信号ＣＬＫに応じて出力されるデータＤＱ［７：０］毎（例えば、オクタルインタフェースの場合には１バイト毎）に判別することが可能になる。また、例えば、訂正不可能ビットを含むデータが、読み出しコマンドに応じて出力されるデータシーケンスに含まれている場合には、訂正不可能ビットを含むデータＤＱ［７：０］が出力されている間のみデータストローブ信号ＲＷＤＳのクロッキングを停止し、訂正不可能ビットを含むデータ以外の他のデータについてはデータストローブ信号ＲＷＤＳのクロッキングを行うことが可能になるので、訂正不可能ビットを含むデータＤＱ［７：０］がデータシーケンスに含まれている場合に当該データＤＱ［７：０］の後続のデータＤＱ［７：０］が無効になるのを抑制することができる。
また、本実施形態によれば、訂正可能な誤りビットが含まれているか否かを、外部クロック信号ＣＬＫに応じて出力されるデータＤＱ［７：０］毎（例えば、オクタルインタフェースの場合には１バイト毎）に判別することが可能になる。また、例えば、訂正可能な誤りビットを含むデータＤＱ［７：０］が、読み出しコマンドに応じて出力されるデータシーケンスに含まれている場合には、訂正可能な誤りビットを含むデータＤＱ［７：０］が出力されている間のみエラー検出信号ＥＲＲをアサートし、訂正可能な誤りビットを含むデータ以外の他のデータＤＱ［７：０］が出力されている間、エラー検出信号ＥＲＲをネゲートすることが可能になるので、訂正可能な誤りビットがデータシーケンス内の何れのデータＤＱ［７：０］に含まれているのかを容易に判別することができる。
以上説明した各実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
例えば、上述した第１実施形態では、訂正可能な誤りビットがデータＤＱ［７：０］に含まれる場合に、読み出しトランザクションが完了するまでエラー検出信号ＥＲＲがアサートされ、訂正不可能ビットがデータＤＱ［７：０］に含まれる場合に、読み出しトランザクションが完了するまでデータストローブ信号ＲＷＤＳのクロッキングが停止される場合を一例として説明したが、本発明はこの場合に限られない。例えば、上述した第１実施形態において、第２実施形態と同様に、訂正可能な誤りビットを含むデータＤＱ［７：０］が出力されている間のみエラー検出信号ＥＲＲがアサートされてもよいし、又は、訂正不可能誤りビットを含むデータＤＱ［７：０］が出力されている間のみデータストローブ信号ＲＷＤＳのクロッキングが停止されてもよい。
また、上述した各実施形態における半導体記憶装置１０内の各部１１～１６，１００，２００の構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。
１０…半導体記憶装置
１１…Ｉ／Ｏ部
１１ａ…第１制御部
１１ｂ…第２制御部
１５…メモリセルアレイ
１６…ＥＣＣ制御部
１６ｂ…誤り検出部
１６ｃ…誤り訂正部

Claims (17)

  1. 複数のメモリセルを含むメモリセルアレイと、
    前記メモリセルアレイから出力されたデータに含まれている誤りビットを検出して訂正する誤り検出訂正部であって、訂正可能な誤りビットが前記データに含まれている場合に、前記訂正可能な誤りビットを検出したことを示すエラー検出信号をアサートする誤り検出訂正部と、
    前記誤り検出訂正部において訂正することができない数の誤りビットである訂正不可能ビットが前記データに含まれている場合に、クロック信号に応じて前記データとともに出力されるデータストローブ信号のクロッキングを停止する第１制御部と、を備える、
    半導体記憶装置。
  2. 前記誤り検出訂正部は、前記クロック信号に応じて出力されるデータ毎に前記訂正不可能ビットが含まれているか否かを判別し、
    前記第１制御部は、前記訂正不可能ビットが含まれている場合に、前記訂正不可能ビットを含むデータが出力されている間のみ前記データストローブ信号のクロッキングを停止する、請求項１に記載の半導体記憶装置。
  3. 前記第１制御部は、前記訂正不可能ビットが前記データに含まれている場合に、前記データを含むデータシーケンスの読み出しトランザクションが完了するまで前記データストローブ信号のクロッキングを停止する、請求項１に記載の半導体記憶装置。
  4. 前記誤り検出訂正部は、前記クロック信号に応じて出力されるデータ毎に前記訂正可能な誤りビットが含まれているか否かを判別し、前記訂正可能な誤りビットを検出した場合に、前記訂正可能な誤りビットを含むデータが出力されている間のみ前記エラー検出信号をアサートする、請求項１～３の何れかに記載の半導体記憶装置。
  5. 前記誤り検出訂正部は、前記訂正可能な誤りビットが前記データに含まれている場合に、前記データを含むデータシーケンスの読み出しトランザクションが完了するまで前記エラー検出信号をアサートする、請求項１～３の何れかに記載の半導体記憶装置。
  6. 前記メモリセルアレイと、前記誤り検出訂正部と、前記第１制御部と、を備える半導体チップが選択されていない場合に、前記半導体チップから出力される前記エラー検出信号、前記データ及び前記データストローブ信号のうち少なくとも１つをハイインピーダンス状態に設定する第２制御部を備える、請求項１に記載の半導体記憶装置。
  7. 前記誤り検出訂正部は、誤り検出部と、誤り訂正部と、を備え、
    前記誤り検出部は、出力されるデータの各々が前記訂正不可能ビットを含むと判別した場合に、アサートされた検出信号を生成し、前記アサートされた検出信号を、前記誤り訂正部及び前記第１制御部に出力する、請求項２に記載の半導体記憶装置。
  8. 前記検出信号は、チップセレクト信号がアサートされるとアサートされ、前記チップセレクト信号がネゲートされるまでアサートされたままである、請求項７に記載の半導体記憶装置。
  9. 前記第１制御部は、データストローブドライバを備え、
    前記データストローブドライバは、
    高電位側電源と低電位側電源との間に直列に接続されたＰチャンネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びＮチャンネル型ＭＯＳＦＥＴであって、前記Ｐチャンネル型ＭＯＳＦＥＴ及び前記Ｎチャンネル型ＭＯＳＦＥＴの各々のゲートに前記クロック信号が入力される、Ｐチャンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴと、
    前記Ｐチャンネル型ＭＯＳＦＥＴと前記Ｎチャンネル型ＭＯＳＦＥＴとの間のノードに接続され、前記検出信号を受信するように構成されたスイッチ回路であって、前記検出信号がネゲートされている場合にオン状態になり、前記クロック信号に応じて、前記データストローブ信号に対応するクロックパルスを生成する、スイッチ回路と、を備え、
    前記スイッチ回路は、前記検出信号がアサートされるとオフ状態になり、前記クロック信号に応じた、前記データストローブ信号に対応するクロックパルスの生成を停止する、請求項７に記載の半導体記憶装置。
  10. 前記データストローブドライバは、
    前記スイッチ回路の出力に接続されたラッチ回路であって、前記データストローブ信号に対応する信号を出力するように構成されたラッチ回路と、
    インバータであって、前記検出信号を受信し、前記検出信号の論理反転信号を生成し、前記検出信号の論理反転信号を前記スイッチ回路のゲートに供給するように構成された、インバータと、を備え、
    前記スイッチ回路は、前記データストローブ信号に対応する信号を保持し、前記信号は、前サイクルにおいて前記ラッチ回路に保持されている、請求項９に記載の半導体記憶装置。
  11. 前記第２制御部は、オフチップドライバを備え、
    前記オフチップドライバは、
    高電位側電源と低電位側電源との間に直列に接続された第１のＰチャンネル型ＭＯＳＦＥＴ並びに第１及び第２のＮチャンネル型ＭＯＳＦＥＴであって、前記第１のＰチャンネル型ＭＯＳＦＥＴ及び前記第２のＮチャンネル型ＭＯＳＦＥＴの各々のゲートには、前記エラー検出信号、前記データ及び前記データストローブ信号のうち少なくとも１つが入力信号として入力され、前記第１のＮチャンネル型ＭＯＳＦＥＴのゲートにはアクティブ信号が入力される、第１のＰチャンネル型ＭＯＳＦＥＴ並びに第１及び第２のＮチャンネル型ＭＯＳＦＥＴと、
    ソースが前記高電位側電源に接続されており、ドレインが前記第１のＰチャンネル型ＭＯＳＦＥＴと前記第１のＮチャンネル型ＭＯＳＦＥＴとの間のノードに接続されており、ゲートに前記アクティブ信号が入力されるように構成された第２のＰチャンネル型ＭＯＳＦＥＴと、
    前記高電位側電源と前記低電位側電源との間に直列に接続された第３及び第４のＰチャンネル型ＭＯＳＦＥＴ並びに第３のＮチャンネル型ＭＯＳＦＥＴであって、前記第３のＰチャンネル型ＭＯＳＦＥＴのゲートには前記入力信号の論理反転信号が入力され、前記第４のＰチャンネル型ＭＯＳＦＥＴ及び前記第３のＮチャンネル型ＭＯＳＦＥＴの各々のゲートには前記アクティブ信号の論理反転信号が入力される、第３及び第４のＰチャンネル型ＭＯＳＦＥＴ並びに第３のＮチャンネル型ＭＯＳＦＥＴと、
    ソースが前記低電位側電源に接続されており、ドレインが前記第４のＰチャンネル型ＭＯＳＦＥＴと前記第３のＮチャンネル型ＭＯＳＦＥＴとの間のノードに接続されており、ゲートに前記アクティブ信号の論理反転信号が入力されるように構成された第４のＮチャンネル型ＭＯＳＦＥＴと、
    前記高電位側電源と前記低電位側電源との間に直列に接続された第５のＰチャンネル型ＭＯＳＦＥＴ及び第５のＮチャンネル型ＭＯＳＦＥＴであって、前記第５のＰチャンネル型ＭＯＳＦＥＴのゲートが、前記第１のＰチャンネル型ＭＯＳＦＥＴと前記第１のＮチャンネル型ＭＯＳＦＥＴとの間のノードに接続されており、前記第５のＮチャンネル型ＭＯＳＦＥＴのゲートが、前記第４のＰチャンネル型ＭＯＳＦＥＴと前記第３のＮチャンネル型ＭＯＳＦＥＴとの間のノードに接続されており、前記第５のＰチャンネル型ＭＯＳＦＥＴと前記第５のＮチャンネル型ＭＯＳＦＥＴとの間のノードから前記エラー検出信号、前記データ及び前記データストローブ信号のうち少なくとも１つが出力信号として出力される、第５のＰチャンネル型ＭＯＳＦＥＴ及び第５のＮチャンネル型ＭＯＳＦＥＴと、を備え、
    前記オフチップドライバは、前記アクティブ信号がネゲートされている場合に、前記出力信号をハイインピーダンス状態に設定する、請求項６に記載の半導体記憶装置。
  12. 前記アクティブ信号は、チップセレクト信号がアサートされている場合にアサートされ、前記チップセレクト信号がネゲートされている場合にネゲートされる、請求項１１に記載の半導体記憶装置。
  13. 半導体記憶装置内の誤り検出訂正部が、複数のメモリセルを含む前記半導体記憶装置内のメモリセルアレイから出力されたデータに含まれている誤りビットを検出して訂正するステップであって、訂正可能な誤りビットが前記データに含まれている場合に、前記訂正可能な誤りビットを検出したことを示すエラー検出信号をアサートするステップと、
    前記半導体記憶装置内の第１制御部が、前記誤り検出訂正部において訂正することができない数の誤りビットである訂正不可能ビットが前記データに含まれている場合に、クロック信号に応じて前記データとともに出力されるデータストローブ信号のクロッキングを停止するステップと、を含む、
    半導体記憶装置の制御方法。
  14. 前記誤り検出訂正部が、前記クロック信号に応じて出力されるデータ毎に前記訂正不可能ビットが含まれているか否かを判別するステップを含み、
    前記第１制御部が前記データストローブ信号のクロッキングを停止するステップは、前記第１制御部が、前記訂正不可能ビットが含まれている場合に、前記訂正不可能ビットを含むデータが出力されている間のみ前記データストローブ信号のクロッキングを停止するステップを含む、請求項１３に記載の半導体記憶装置の制御方法。
  15. 前記第１制御部が前記データストローブ信号のクロッキングを停止するステップは、前記第１制御部が、前記訂正不可能ビットが前記データに含まれている場合に、前記データを含むデータシーケンスの読み出しトランザクションが完了するまで前記データストローブ信号のクロッキングを停止するステップを含む、請求項１３に記載の半導体記憶装置の制御方法。
  16. 前記誤り検出訂正部が前記エラー検出信号をアサートするステップは、前記クロック信号に応じて出力されるデータ毎に前記訂正可能な誤りビットが含まれているか否かを判別し、前記訂正可能な誤りビットを検出した場合に、前記訂正可能な誤りビットを含むデータが出力されている間のみ前記エラー検出信号をアサートするステップを含む、請求項１３～１５の何れかに記載の半導体記憶装置の制御方法。
  17. 前記誤り検出訂正部が前記エラー検出信号をアサートするステップは、前記訂正可能な誤りビットが前記データに含まれている場合に、前記データを含むデータシーケンスの読み出しトランザクションが完了するまで前記エラー検出信号をアサートするステップを含む、請求項１３～１５の何れかに記載の半導体記憶装置の制御方法。
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