JP2008135126A - Ｄｒａｍ装置 - Google Patents

Abstract

【課題】データ保持特性が不良なメモリセルを、冗長メモリセル領域を設けることなく救済するＤＲＡＭを提供する。
【解決手段】ＤＲＡＭ１０は、データ保持特性が不良なメモリセルの救済アドレスを記憶し、データ読出し及び書込みの際に入力される外部アドレスが、記憶された救済アドレスと一致すると、ＳＡ救済判定信号Ｓ１を出力するセンスアンプ救済判定回路２４と、ＳＡ救済判定信号Ｓ１が発生すると通常のＳＡ選択信号Ｓ３に代えて救済用ＳＡ選択信号Ｓ２を発生するセンスアンプ制御回路２５と、救済用ＳＡ選択信号Ｓ２が発生すると、対応するセンスアンプを通常よりも高い電源電圧に設定するセンスアンプ部１２とを備える。
【選択図】図１

Description

本発明は、ＤＲＡＭ(Dynamic Random Access Memory)装置に関し、更に詳しくは、半導体装置を構成するＤＲＡＭ装置、又は、半導体装置に搭載されるＤＲＡＭ装置に関する。

半導体記憶装置の一つに、ＤＲＡＭ装置（以下、ＤＲＡＭと呼ぶ）がある。ＤＲＡＭは、１ビットのデータを記憶するメモリセルとして、データ保持用キャパシタとデータ転送用トランジスタとを備え、記憶するデータ値に応じた電荷量を、データ保持用キャパシタに蓄えることによりデータを記憶する。ＤＲＡＭは１つの半導体装置の全体を構成し、或いは、半導体装置に搭載されて、その一部を構成する。

図８は、従来のＤＲＡＭの全体構成を示すブロック図である。ＤＲＡＭ１００は、メモリセルアレイ１１、センスアンプ部１２、行デコーダ１３、列デコーダ＆ラッチ回路１４、行アドレスバッファ＆リフレッシュカウンタ１５、列アドレスバッファ＆バーストカウンタ１６、コマンドデコーダ１７、制御回路１８、モードレジスタ１９、データ制御回路２０、ラッチ回路２１、入出力バッファ２２、及び、内部クロック発生回路２３から構成される。

上記ＤＲＡＭ１００の書き込み動作は、以下のように行われる。まず、外部クロック信号ＣＬＫに同期して、外部制御信号として図示しないＲＯＷ選択コマンド（以下、ＡＣＴコマンドと呼ぶ）が入力される。このＡＣＴコマンドを受けて、コマンドデコーダ１７が、制御回路１８にＡＣＴコマンドを伝達する。制御回路１８は、外部入力のアドレスを行アドレスとして、行アドレスバッファ＆リフレッシュカウンタ１５に取り込み、また、行デコーダ１３により、メモリセルアレイ１１の行アドレス（ロウアドレス）を選択する。このとき、センスアンプ部１２では、選択された列アドレス（カラムアドレス）に対応するセンスアンプ（ＳＡ）が活性化する。

次いで、外部クロック信号ＣＬＫに同期し、外部制御信号としてカラム選択コマンド（以下、ライトコマンドと呼ぶ）が入力される。ライトコマンドを受けて、コマンドデコーダ１７が、制御回路１８にライトコマンドを伝達する。制御回路１８は、外部入力のアドレスを列アドレスとして、列アドレスバッファ＆バーストカウンタ１６に取り込み、また、列デコーダ＆ラッチ回路１４によりメモリセルアレイのカラムアドレスを選択する。

ライトコマンドを取り込んだクロックパルス、またはその直後のクロックパルスに同期して、外部データ（ＤＱ）が取り込まれる。この外部データは、入出力バッファ２２、ラッチ回路２１、データ制御回路２０を経由し、センスアンプ部１２の駆動電圧でメモリセルアレイ１１内のメモリセルに書き込まれる。

ＤＲＡＭでは、通常、ウェハとして出来上がったＤＲＡＭチップ上に、大多数の十分な容量及び保持特性を有する健全なメモリセルの他に、データ保持特性が悪い少数の不良セルが形成される。このデータ保持不良セルのデータ保持時間が短い主な原因としては、キャパシタの接合リーク電流が多いため、単位時間当たりに失う電荷量が多いこと、データ転送用トランジスタのリーク電流が多いこと、或いは、キャパシタの容量が基準値よりも低く形成されたこと等の理由が挙げられる。

上記従来のＤＲＡＭでは、データ保持不良セルの数を予め想定し、想定した数だけのメモリセルを含む冗長メモリセル領域をメモリセルアレイ１１内に用意しておき、性能試験において実際に発生したデータ保持不良セルを、冗長メモリセル領域のメモリセルに置き換えて、データ保持不良セルを救済している。冗長メモリセル領域によってデータ保持不良セルを救済するＤＲＡＭは、例えば特許文献１に記載されている。
特開平１１−６６８８３号公報 特開平１１−３３９４７８号公報

上記冗長メモリセル領域によってデータ保持不良セルを救済するＤＲＡＭでは、冗長メモリセル領域が、大きな専有面積を必要とし、チップサイズの増大を引き起こしていた。しかし、従来は、冗長メモリセル領域を有することなく、データ保持不良セルを救済するＤＲＡＭは知られていなかった。

特許文献２には、冗長メモリセル領域を設けることなく、データ保持特性が不良なメモリセルの救済を行う半導体記憶装置として、ＳＲＡＭが記載されている。このＳＲＡＭでは、各メモリセル内の高抵抗負荷と並列に、抵抗及びスイッチを直列に接続した直列回路を接続している。しかし、この技術は、メモリセル内に高抵抗負荷を持つＳＲＡＭに特有の技術であるため、メモリセル内に高抵抗負荷を有しないＤＲＡＭに適用することが出来ない。

本発明は、上記特許文献１などに記載された従来のＤＲＡＭ装置を改良し、冗長メモリセル領域の配設を不要としつつ、データ保持特性が不良なメモリセルの救済を図るＤＲＡＭ装置を提供することを目的とする。

上記目的を達成するために、本発明のＤＲＡＭ装置は、データ保持特性が規定値以下のメモリセルのアドレスを記憶する記憶部と、
入力された外部アドレスと、前記記憶部に記憶されたアドレスとを比較して、双方のアドレスの一致を検出する一致検出部と、
複数のセンスアンプを有し、前記一致検出部が双方のアドレスの一致を検出しないメモリセルに対応するセンスアンプは、データ線の電位差を所定の電源電圧によって増幅し、前記一致検出部が双方のアドレスの一致を検出したメモリセルに対応するセンスアンプは、データ線の電位差を前記所定の電源電圧よりも高い電源電圧によって増幅するセンスアンプ部と、
を備えることを特徴とする。

本発明のＤＲＡＭ装置によると、データ保持特性が規定値以下のメモリセルにデータを書き込む際、或いは、それからデータを読み出す際には、センスアンプ部が、所定の電源電圧よりも高い電源電圧を使用してデータ線の電位差を増幅するので、データ保持不良セルに書き込まれるデータ、データ保持不良セルから読み出されるデータ、或いは、書込みや読出しの際にデータ保持不良セルに再び格納されるデータが、高い電源電圧で増幅された高電圧のデータとなってメモリセルに格納される。このため、冗長メモリセル領域の配設を不要としながらも、データ保持不良セルのデータ保持特性が改善される。つまり、ＤＲＡＭ装置の専有面積を増大させることなく、データ保持不良セルの救済が可能になる。

本発明のＤＲＡＭでは、前記センスアンプ部は、前記所定の電源電圧を出力する第１電源電圧発生回路と、前記所定電圧よりも高い電源電圧を出力する第２電源電圧発生回路とを備える構成を採用してもよく、或いは、前記所定の電源電圧と、前記所定の電源電圧よりも高い電源電圧とを切り替えて出力する電源電圧発生回路を備える構成を採用してもよい。本発明のＤＲＡＭは、単体のＤＲＡＭ装置であってもよく、或いは、ＤＲＡＭ装置と他の半導体装置との混載であってもよい。

また、本発明のＤＲＡＭでは、前記一致検出部は、前記外部アドレスの行アドレスと前記記憶部に記憶されたアドレスの行アドレスとを比較し、双方の行アドレスの一致を検出すると一致信号を出力し、前記センスアンプ部では、前記一致信号が出力されると、前記記憶部に記憶されたアドレスの内で、当該一致した行アドレスを有するメモリセルの列アドレスに対応するセンスアンプが前記高い電源電圧でデータ線の電位差を増幅してもよい。

以下、図面を参照し本発明の最良の実施形態について詳細に説明する。なお、全図を通して同様な要素には同様な符号を付して示している。図１は、本発明の第１の実施形態に係る半導体装置を構成するＤＲＡＭのブロック図である。本実施形態のＤＲＡＭ１０は、メモリセルアレイ１１、センスアンプ部１２、行デコーダ１３、列デコーダ＆ラッチ回路１４、行アドレスバッファ＆リフレッシュカウンタ１５、列アドレスバッファ＆バーストカウンタ１６、コマンドデコーダ１７、制御回路１８、モードレジスタ１９、データ制御回路２０、ラッチ回路２１、入出力バッファ２２、内部クロック発生回路２３、センスアンプ救済判定回路２４、及び、センスアンプ制御回路２５を有する。

メモリセルアレイ１１は、アレイ状に配設された複数のＤＲＡＭメモリセルによって構成される。これらメモリセルの内には、製造にあたって採用されたプロセス条件によって、データ保持特性が規定値以下のメモリセルが含まれることがあり、そのようなデータ保持不良セルは、製品出荷前の性能試験で検出される。データ保持不良セルは、例えば、規定値以下のデータ保持時間を有するメモリセルとして検出される。

センスアンプ部１２は、選択されたメモリセルからデータ線を経由して読み出されたデータ、又は、Ｉ／Ｏラインを経由して外部から伝達されるデータを増幅し、この増幅によって確定したデータを外部に出力し、或いは、選択されたメモリセルに書き込む。行デコーダ１３は、行アドレスバッファ＆リフレッシュカウンタ１５を経由して外部から入力された外部アドレス（ADDRESS）に基づいて、メモリセルアレイ１１の行を選択する。列デコーダ＆ラッチ回路１４は、列アドレスバッファ＆バーストカウンタ１６を経由して外部から入力された外部アドレスに基づいて、メモリセルアレイ１１内のデータ線を選択する。

コマンドデコーダ１７は、外部からチップセレクト信号／ＣＳ、ロウアドレス・ストローブ信号／ＲＡＳ、カラムアドレス・ストローブ信号／ＣＡＳ、ライト・イネーブル信号／ＷＥなどを入力して、制御回路１８に伝達する。制御回路１８は、コマンドデコーダ１７を経由して入力された外部信号に基づいて、ＤＲＡＭ１０内部の各要素の動作を制御する。内部クロック発生回路２３は、外部クロックＣＬＫ、ＣＫＥを入力して内部クロックを生成し、各部に伝達する。センスアンプ救済判定回路２４は、データ保持不良セルのアドレス情報を保持しており、外部アドレスと記憶されたデータ保持不良セルのアドレスとを比較して、双方のアドレスが一致するか否かを判定し、一致すると一致信号を出力する。センスアンプ救済判定回路２４による判定結果を示す信号Ｓ１（ＳＡ救済判定信号）は、センスアンプ制御回路２５に入力され、センスアンプ制御回路２５は、その判定結果に従って、各センスアンプに対応して配設された信号線を経由して、信号Ｓ２（救済用ＳＡ選択信号）又は信号Ｓ３（通常ＳＡ選択信号）の何れかを出力して、センスアンプ部１２の各センスアンプについて、動作電源の電圧制御を行う。

図２は、図１のＤＲＡＭの一部詳細を示すもので、図１のメモリセルアレイ１１をＭＯＳモデルで、センスアンプ部１２を論理モデルで示している。メモリセルアレイ１１内では、多数のメモリセル３１がアレイ状に配設されており、対応するデータ線ＤＬ（ＤＬａ、ＤＬｂ、．．．、ＤＬＮ）、／ＤＬ（／ＤＬａ、／ＤＬｂ、．．．、／ＤＬＮ）に接続されている。各メモリセル３１は、データ転送用ＭＯＳＦＥＴ３２とデータ保持用キャパシタと３３とから構成される。また、センスアンプ部１２内の各センスアンプ３６は、インバータ３９が逆並列に接続されたラッチ回路として示されている。

データ保持特性が良好なメモリセルに関しては、以下のようにデータの読出し及び書込みが行われる。まず、データの読出しに際しては、メモリセル３１からデータ線ＤＬ、／ＤＬ、例えばデータ線ＤＬａに読み出された信号は、隣接するデータ線／ＤＬ、ＤＬ、例えばデータ線／ＤＬｂの電位と比較されて、各センスアンプ３６によって増幅される。増幅された信号の内、列デコーダ＆ラッチ回路１４によって選択された信号は、対応するＩ／ＯラインＹＳａに読み出され、外部に出力される。読み出された各データは、再び対応するメモリセル３１に格納される。データの書込みに際しては、Ｉ／ＯラインＹＳａから入力した信号が、列デコーダ＆ラッチ回路１４によって選択されたセンスアンプ３６によって増幅され、対応するデータ線ＤＬ、／ＤＬから、選択されたメモリセル３１に書き込まれる。

上記ＤＲＡＭにおける不良メモリ救済の際の書込み動作を、従来のＤＲＡＭの書込み動作と比較しながら詳細に説明する。まず、従来のＤＲＡＭの書込み動作を、図８のブロック図、図２の詳細図、及び、図３のタイミングチャートを参照して説明する。ＤＲＡＭの書込みは、図３の時刻ｔ１において、外部制御信号／ＣＳ、／ＲＡＳがイネーブルになることにより開始される。時刻ｔ１の直後の内部クロックパルスに同期して、コマンドデコーダ１７が、制御回路１８に行アドレス取込み命令を出力し、外部アドレス（ADDRESS）が、行アドレスバッファ＆リフレッシュカウンタ１５に取り込まれる。取り込まれた行アドレスは、行デコーダ１３でデコードされ、そのデコード結果に従って、一本のサブワードラインＳＷＬ、例えばＳＷＬａが選択される。選択されたサブワードラインＳＷＬａがＶＰＰ電源電位（３．２Ｖ）にドライブされることで、メモリセル３１のデータ転送用ＭＯＳＦＥＴ３２が開き、当該行のメモリセル３１から各データ線ＤＬ又は／ＤＬにキャパシタ３３の電位が移る。その結果、データ線ＤＬ又は／ＤＬ（図３ではＤＬａ）と、これに隣接するデータ線／ＤＬ又はＤＬ（図３では／ＤＬａ）との間には、読み出されたデータに応じて極性が異なるわずかな電位差が生じる。

時刻ｔ２において、サブワードラインＳＷＬａ選択から或る時間を置いて、制御回路１８がＳＡ（センスアンプ）動作信号をセンスアンプ部１２に出力し、センスアンプ部１２内の各センスアンプＳＡが起動する。各センスアンプＳＡ、例えばセンスアンプＳＡａは、データ線ＤＬａとデータ線／ＤＬａとの間に生じた電位差を、センスアンプ駆動電位のＶＤＬ電源電位（１．４Ｖ）及びＶＳＳ電源電位（０Ｖ）にまで拡げる。

時刻ｔ３において、センスアンプＳＡが駆動するのを待って、外部制御信号／ＣＳ、／ＣＡＳ、／ＷＥがイネーブルになると、直後の内部クロックパルスに同期して、コマンドデコーダ１７が、制御回路１８に列アドレス取込み命令を出力し、列アドレス信号が列アドレスバッファ＆バーストカウンタ１６に取り込まれる。取り込まれた列アドレスは、列デコーダ＆ラッチ回路１４でデコードされ、一本のＹ−スイッチ（ＹＳａ）が選択される。選択されたＹ−スイッチＹＳａの電位がＶＣＬ電源電位（１．８Ｖ）に駆動されることで、選択されたｎＭＯＳＦＥＴ３４が開き、Ｉ／Ｏライン３５上のデータが、センスアンプＳＡａに書き込まれる。図３のタイミングチャートの例では、データ“Ｈ”が書き込まれる。その他のデータ線ＤＬｂ〜ＤＬＮでは、読み出されたデータがそのまま元のメモリセル３１に書き込まれる。

時刻ｔ４において、書込み動作が終了し、外部制御信号／ＣＳ、／ＲＡＳ、／ＷＥがディスエーブルになると、その直後の内部クロックパルスに同期して、コマンドデコーダ１７が、制御回路１８を経由して行デコーダ１３に行アドレス選択解除信号を出力する。このため、サブワードラインＳＷＬａの電位が下がり、メモリセル３１のデータ転送用ＭＯＳＦＥＴ３２が閉じる。これによって、データ保持用キャパシタ３３に蓄積された電荷が保存される。この例では、図３に示されるように、各メモリセル３１のデータ保持用キャパシタ３３に書き込まれる電位は、センスアンプ駆動電位のＶＤＬ電源電位（１．４Ｖ）である。

次に、図１の実施形態のＤＲＡＭにおけるデータ保持不良セルの書込み動作について、図１のブロック図、図２の詳細図、及び、図４のタイミングチャートを参照して説明する。図４は、データ保持不良セルの救済を行う場合のタイミングチャートである。図４において、時刻ｔ１以前に、データ保持特性が規定値以下のデータ保持不良セルのアドレスが、センスアンプ救済判定回路２４に予め記憶されている。記憶する方法は、公知技術であるヒューズの切断や不揮発性の記憶素子を使用することが好ましい。

図４の時刻ｔ１において、外部制御信号／ＣＳ、／ＲＡＳのイネーブルから、サブワードラインＳＷＬａが選択されるまでの動作は、図３のタイミングチャートで示した従来のＤＲＡＭの動作と同様である。

時刻ｔ２において、行アドレスが選択されると、センスアンプ救済判定回路２４に救済対象として記憶されたメモリセルの行アドレスと、外部から入力された外部アドレスの行アドレスとが比較される。双方の行アドレスの一致が検出されると、センスアンプ救済判定回路２４から、センスアンプ制御回路２５にＳＡ救済判定信号Ｓ１が送られる。センスアンプ救済判定回路２４は、行アドレスの一致が検出されると、当該一致した行アドレスを有するデータ保持不良セルの列アドレスを、ＳＡ救済判定信号Ｓ１に含めてセンスアンプ制御回路２５に通知する。

センスアンプ制御回路２５では、通常時には、つまり行アドレスの一致が検出されていない場合には、制御回路１８からのＳＡ動作制御信号に応じて通常ＳＡ選択信号Ｓ３をセンスアンプ部１２に送っている。しかし、センスアンプ救済判定回路２４から、センスアンプによって救済するためのＳＡ救済判定信号（Ｓ１）を受けている場合には、行アドレス及び列アドレスが一致したデータ保持不良セルに対応するセンスアンプ、例えばセンスアンプＳＡａには救済用ＳＡ選択信号Ｓ２を、また、その他の正常なメモリセルに対応するセンスアンプＳＡには通常ＳＡ選択信号Ｓ３をセンスアンプ部１２に送る。

図５は、上記実施形態におけるセンスアンプ部１２内のセンスアンプ３６を、センスアンプ制御回路２５と共に示す回路図である。センスアンプ制御回路２５には、センスアンプ動作制御信号／ＳＡと、ＳＡ救済判定信号Ｓ１とが入力されており、双方の信号を同時に受信すると、列アドレスが一致したメモリセルに対応するセンスアンプ３６には救済用ＳＡ選択信号Ｓ２を選択し、その他のメモリセルに対応するセンスアンプ３６には、通常ＳＡ選択信号Ｓ３を選択して、センスアンプ部１２に通知する。センスアンプ制御回路２５が救済用ＳＡ選択信号Ｓ２を選択したセンスアンプ３６では、データ線ＤＬ又は／ＤＬを、ＶＤＬジェネレータ３７が出力するＶＤＬ電源電位（１．４Ｖ）に代えて、ＶＯＤジェネレータ３８が出力するＶＯＤ電源電位（１．８Ｖ）で駆動する。この様子が図４に示されている。この例では、ＳＡ救済判定の際には、データ線ＤＬａとデータ線／ＤＬａとの間の電位差は、ＶＯＤ（１．８Ｖ）とＶＳＳ（０Ｖ）の間の電位差にまで拡がる。

時刻ｔ３において、外部制御信号／ＣＳ、／ＣＡＳ、／ＷＥのイネーブルからからＹ−スイッチＹＳａの選択までの動作は、従来のＤＲＡＭと同様である。

時刻ｔ４において、外部制御信号／ＣＳ、／ＲＡＳ、／ＷＥのディスエーブルから書き込み動作終了までの動作は、従来のＤＲＡＭと同様である。なお、メモリセル３１のデータ保持用キャパシタ３３に電荷を書き込む際の電位は、行及び列アドレスが外部アドレスと一致したメモリセルについては、ＳＡ駆動電位のＶＯＤ電源電位（１．８Ｖ）であり、その他の正常メモリセルについてはＶＤＬ電源電位（１．４Ｖ）である。

外部アドレスの行アドレスが、記憶部に記憶されたデータ保持不良セル行アドレスと一致しないときには、つまり、ＳＡ救済動作を使用しない場合には、そのタイミングチャートは図３に示した従来のタイミングチャートと同じである。

データ読出しに際しても、外部アドレスと記憶部に記憶されたアドレスとが、同様に比較される。ここで、双方の行アドレスの一致が検出されると、行アドレスと列アドレスの双方が一致したデータ保持不良セルの列アドレスに対応するセンスアンプについては、同様にＶＯＤ電源電位が選択され、データ保持不良セルのデータは、高い電源電位で保存される。その他の、通常メモリセルのデータはＶＣＬ電源電位で保存される。

上記実施形態のＤＲＡＭ１０では、データ保持特性が規定値以下のデータ保持不良セルの救済を行う場合には、センスアンプ部１２による書込み電位を高くしたことにより、データ保持用キャパシタ３３に蓄積される電荷量が増す。従って、冗長メモリセル領域を設けることなく、データ保持不良セルの救済が可能となる。また、センスアンプの駆動電位は、救済すべきデータ保持不良セルに対してのみ高くするので、それに伴うＤＲＡＭ全体の電流増加はほとんど無視できる程度である。更に、昇圧又は降圧回路を最適化することで、センスアンプ部１２における消費電流を最小限にすることができる。

図６は、図５に示したセンスアンプ３６について、ＳＡ通常動作を行う回路部分のみを抜き出して示す回路図である。センスアンプ３６は、２つのＣＭＯＳインバータ４１、４２が、ＶＤＬ電源とＶＳＳ電源との間に逆並列に接続されて構成される。データ線ＤＬ、／ＤＬはそれぞれ、インバータ４１、４２のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの接続ノードＮ１、Ｎ２に接続されている。また、その接続ノードＮ１、Ｎ２はそれぞれ、互いに相手側のインバータ４２、４１の各トランジスタｐＭＯＳＦＥＴ、ｎＭＯＳＦＥＴのゲートに接続されている。ＳＡ通常動作制御信号ＳＡ、／ＳＡがアクティブになると、ＭＯＳＦＥＴ４３、４４がオンとなって、ＶＤＬ電源及びＶＳＳ電源がインバータ４１、４２に接続され、センスアンプ３６が活性化される。センスアンプ３６が活性化されると、データ線ＤＬ、／ＤＬの間の微少な電位差が、正のフィードバックによって増幅され、電源電位間の電位差に設定される。

図７は、本発明の第２の実施形態に係るＤＲＡＭにおけるセンスアンプ部１２の回路構成を示している。第１の実施形態では、ＳＡ駆動電位をスイッチによって切り替える例であったが、本実施形態では、ＳＡ救済判定信号Ｓ１に従って救済用ＳＡ駆動電位を発生する電圧制御回路４０の出力電圧を制御する例である。電圧制御回路４０は、センスアンプ部１２内に配設されており、センスアンプ制御回路２５から通常ＳＡ選択信号Ｓ３を受け取ると、１．４ＶのＶＤＬ電源電位を出力し、また、救済用ＳＡ選択信号Ｓ２を受け取ると、出力電圧を昇圧し１．８ＶのＶＯＤ電位を出力する。

第１及び第２の実施形態の何れを採用しても、通常ＳＡ選択信号Ｓ３又は救済用ＳＡ選択信号Ｓ２の何れが、センスアンプ制御回路２５から出力されるかによって、センスアンプ部１２のセンスアンプの電源電位が選択できるので、データ保持不良のメモリセルの救済が、可能になる。

以上、本発明をその好適な実施形態例に基づいて説明したが、本発明のＤＲＡＭ装置は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本発明の第１の実施形態に係るＤＲＡＭの構成を示すブロック図。 図１のＤＲＡＭの一部を詳細に示す詳細ブロック図。 従来のＤＲＡＭの動作を示すタイミングチャート。 図１のＤＲＡＭの動作を示すタイミングチャート。 図１のＤＲＡＭにおけるセンスアンプの接続関係を示す回路図。 図５のセンスアンプ内の回路構成を示す回路図。 本発明の第２の実施形態に係るＤＲＡＭにおけるセンスアンプの接続関係を示す、図５と同様な回路図。 従来のＤＲＡＭの構成を示すブロック図。

符号の説明

１０，１００:ＤＲＡＭ
１１：メモリセルアレイ
１２：センスアンプ部
１３：行デコーダ
１４：列デコーダ＆ラッチ回路
１５：行アドレスバッファ＆リフレッシュカウンタ
１６：列アドレスバッファ＆バーストカウンタ
１７：コマンドデコーダ
１８：制御回路
１９：モードレジスタ
２０：データ制御回路
２１：ラッチ回路
２２：入出力バッファ
２３：内部クロック発生回路
２４：センスアンプ救済判定回路（一致検出部）
２５：センスアンプ制御回路
３１：メモリセル
３２：ＭＯＳＦＥＴ
３３：キャパシタ
３４：ｎＭＯＳＦＥＴ
３５：Ｉ／Ｏライン
３６：センスアンプ
３７：ＶＤＬジェネレータ
３８：ＶＯＤジェネレータ
３９：インバータ
４０：電圧制御回路
４１、４２：インバータ
４３、４４：ＭＯＳＦＥＴ

Claims (4)

1. データ保持特性が規定値以下のメモリセルのアドレスを記憶する記憶部と、
   入力された外部アドレスと、前記記憶部に記憶されたアドレスとを比較して、双方のアドレスの一致を検出する一致検出部と、
   複数のセンスアンプを有し、前記一致検出部が双方のアドレスの一致を検出しないメモリセルに対応するセンスアンプは、データ線の電位差を所定の電源電圧によって増幅し、前記一致検出部が双方のアドレスの一致を検出したメモリセルに対応するセンスアンプは、データ線の電位差を前記所定の電源電圧よりも高い電源電圧によって増幅するセンスアンプ部と、
   を備えることを特徴とするＤＲＡＭ装置。
2. 前記センスアンプ部は、前記所定の電源電圧を出力する第１電源電圧発生回路と、前記所定電圧よりも高い電源電圧を出力する第２電源電圧発生回路とを備える、請求項１に記載のＤＲＡＭ装置。
3. 前記センスアンプ部は、前記所定の電源電圧と、前記所定の電源電圧よりも高い電源電圧とを切り替えて出力する電源電圧発生回路を備える、請求項１に記載のＤＲＡＭ装置。
4. 前記一致検出部は、前記外部アドレスの行アドレスと前記記憶部に記憶されたアドレスの行アドレスとを比較し、双方の行アドレスの一致を検出すると一致信号を出力し、
   前記センスアンプ部では、前記一致信号が出力されると、前記記憶部に記憶されたアドレスの内で、当該一致した行アドレスを有するメモリセルの列アドレスに対応するセンスアンプが前記高い電源電圧でデータ線の電位差を増幅する、請求項１〜３の何れか一に記載のＤＲＡＭ装置。

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