JP2004295970A

JP2004295970A - 半導体装置

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Publication number: JP2004295970A
Application number: JP2003084721A
Authority: JP
Inventors: Koji Yamaguchi; 浩二山口
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-03-26
Filing date: 2003-03-26
Publication date: 2004-10-21

Abstract

【課題】複数のワード線が同時に選択されるときに、チャージポンプ回路を駆動させる半導体装置を提供する。
【解決手段】チャージポンプ回路４は、外部から与えられる電圧よりも高い昇圧電圧を生成する。行プリデコーダ８３および行デコーダ９１によって、外部から取込んだ行アドレス信号に基づいて内部信号が生成されて、内部信号に基づいてワード線が選択されて、チャージポンプ回路４で生成された昇圧電圧が選択されたワード線に印加される。アドレス多重選択検出回路１は、行プリデコーダ８３で生成された行プリデコード信号の値によって、複数のワード線に対応する複数のアドレスが同時に選択されたか否かを検出する。複数のアドレスが同時に選択されたときには、チャージポンプ動作指示信号ＳＥＬＲがイネーブルにされて、チャージポンプ回路４が駆動される。
【選択図】図４

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に、選択されたワード線に外部電圧よりも高い昇圧電圧を与えるチャージポンプ回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
半導体装置では、メモリセルのデータの書込／読出を行なうために、そのメモリセルに接続されたワード線には、外部電圧よりも高い昇圧電圧が印加されることによって、活性化される。この昇圧電圧は、半導体装置内のチャージポンプ回路を駆動して生成される。
【０００３】
ところで、チャージポンプ回路をどのようなサイクルまたはタイミングで駆動するかが重要となる。
【０００４】
特許文献１に記載のチャージポンプ回路の駆動方法は、アドレス信号の状態遷移を検出し、これを利用して可変可能な周期を持つ発振信号を発生し、発振信号を昇圧電圧の駆動信号として利用するものである。
【０００５】
これによって、特許文献１に記載のチャージポンプ回路の駆動方法では、読出しサイクルよりも短いサイクルでアドレスが遷移したときにも、消費した電流を早く補償することができる。
【０００６】
【特許文献１】
特開平１１−１１０９９３号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載のチャージポンプ回路の駆動方法では、次のような問題がある。
【０００８】
第１に、アドレスが遷移するごとにチャージポンプ回路を駆動させるので、チャージポンプ回路の出力電圧がメモリセルのデータの書込／読出が十分に行なえるまで昇圧されているにもかかわらず、チャージポンプ回路を駆動してしまうことがある。その結果、電流を無駄に消費してしまうことになる。したがって、適切なタイミングでチャージポンプ回路を駆動させることが重要となる。
【０００９】
ところで、半導体装置では、外部から与えられる行アドレス信号を取込み、この行アドレス信号に基づいて、内部行アドレス信号を生成するが、この内部行アドレス信号間で、変化するタイミングにスキューが発生する場合がある。その結果、複数のワード線が同時に選択されることがある。複数のワード線が活性化されると、消費される電流が多量になるので、チャージポンプ回路の出力電圧は低下する。その結果、メモリセルのゲートにかかる電圧が低下し、読出しまたは書込み時間が増加する。よって、複数のワード線が選択されたときに、チャージポンプ回路を駆動することが望ましい。
【００１０】
第２に、アドレスが遷移してから、チャージポンプ回路を駆動させるので、ワード線が選択されて活性化される時点までに、十分に昇圧が行なわれていない場合がある。
【００１１】
それゆえに本発明の第１の目的は、複数のワード線が同時に選択されたときに、チャージポンプ回路を駆動させる半導体装置を提供することである。
【００１２】
また、本発明の第２の目的は、ワード線が選択されて活性化される時点までに、昇圧が十分に行なわれるようにチャージポンプ回路を駆動させる半導体装置を提供することである。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、この発明に係わる半導体装置は、行列状に配列される複数のメモリセルと、複数メモリセル列に対応して配置されるビット線群と、複数メモリセル行に対応して前記ビット線群と直交するように配置されるワード線群と、外部から与えられる電圧よりも高い昇圧電圧を生成するチャージポンプ回路と、外部から与えられる行アドレス信号を取り込んで、内部の信号を生成し、内部の信号に基づいて、ワード線群に含まれるワード線を選択し、チャージポンプ回路で生成された昇圧電圧を選択されたワード線に印加する行系統デコーダと、行系統デコーダにおいて、複数のワード線が同時に選択されたことを検出したときに、第１の検出信号を出力し、当該検出信号に応じてチャージポンプ回路を駆動させるチャージポンプ制御回路を備える。
【００１４】
また、この発明に係わる半導体装置は、行列状に配列される複数のメモリセルと、複数メモリセル列に対応して配置されるビット線群と、複数メモリセル行に対応して前記ビット線群と直交するように配置されるワード線群と、外部から与えられる電圧よりも高い昇圧電圧を生成するチャージポンプ回路と、外部から与えられる行アドレス信号を取り込んで、前記行アドレス信号に基づいて、ワード線群に含まれるワード線を選択し、チャージポンプ回路から供給される昇圧電圧を選択されたワード線に印加する行系統デコーダと、行系統デコーダにおいて行アドレス信号が取込まれる前に、チャージポンプ回路を駆動させるチャージポンプ制御回路とを備える。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【００１６】
［第１の実施形態］
本発明の第１の実施形態に係わる半導体装置は、本発明の第１の目的を達成するために提供される。
【００１７】
図１は、半導体装置の一例であるダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）の構成を示すブロック図である。同図において、このＤＲＡＭは、クロック発生回路８１と、昇圧回路１００ａと、アドレスバッファ８２と、行プリデコーダ８３と、行デコーダ９１と、列プリデコーダ８４と、列デコーダ９２と、メモリマット８５と、入力バッファ８８と、出力バッファ８９とを備える。
【００１８】
メモリマット８５は、メモリアレイ８６およびセンスアンプ＋入出力制御回路８７を含む。
【００１９】
メモリアレイ８６は、行列状に配列された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。メモリセルＭＣは、アクセス用のＮチャネルＭＯＳトランジスタＱと情報記憶用のキャパシタＣとを含む。
【００２０】
クロック発生回路８１は、外部から与えられる制御信号／ＲＡＳ，／ＣＡＳ，／Ｗに基づいて、所定の動作モードを選択し、ＤＲＡＭ全体を制御する。
【００２１】
アドレスバッファ８２は、行アドレスバッファ９３と列アドレスバッファ９４とを含む。
【００２２】
行アドレスバッファ９３は、行アドレスストローブ信号／ＲＡＳにしたがって、外部から与えられる行アドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数である）を取込んで、内部行アドレス信号ＲＡ０〜ＲＡｉ、／ＲＡ０〜／ＲＡｉを生成する。
【００２３】
列アドレスバッファ９４は、列アドレスストローブ信号／ＣＡＳにしたがって、外部から与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数である）を取込んで、内部列アドレス信号ＣＡ０〜ＣＡｉ、／ＣＡ０〜／ＣＡｉを生成する。
【００２４】
行プリデコーダ８３は、内部行アドレス信号ＲＡ０〜ＲＡｉ，／ＲＡ０〜ＲＡｉを２ビットずつデコードして、行プリデコード信号Ｘ０〜Ｘｎ（ｎ＝２×ｉ）を生成する。
【００２５】
図２は、行プリデコーダの構成の一部を示す。同図に示すように、内部行アドレス信号ＲＡ０，ＲＡ１，／ＲＡ０，／ＲＡ１によって、行プリデコード信号Ｘ０〜Ｘ３が生成される。
【００２６】
図３は、内部アドレス信号ＲＡ０，ＲＡ１，／ＲＡ０，／ＲＡ１の時間変化を示す。内部行アドレス信号ＲＡ０および／ＲＡ０は、本来は、いずれか１つが「Ｈ」となるものであり、内部行アドレス信号ＲＡ１および／ＲＡ１は、本来は、いずれか１つが「Ｈ」となるものである。したがって、行プリデコード信号Ｘ０〜Ｘ３は、本来は、いずれか１つが「Ｈ」となるものである。
【００２７】
しかしながら、図３においては、多重選択区間において、内部アドレス信号ＲＡ０，ＲＡ１，／ＲＡ０，／ＲＡ１のすべてが「Ｈ」となる。つまり、内部アドレス信号間で、スキューが発生している。これは、行アドレスバッファ９３において、／ＲＡ０および／ＲＡ１が生成される回路と、ＲＡ０およびＲＡ１が生成される回路との間で、容量や素子の数が相違し、その結果、／ＲＡ０および／ＲＡ１が変化するタイミングが、ＲＡ０およびＲＡ１が変化するタイミングよりも遅れるからである。
【００２８】
これによって、多重選択区間では、行プリデコード信号Ｘ０〜Ｘ４のすべてが「Ｈ」となる。
【００２９】
行デコーダ９１は、行プリデコード信号Ｘ０〜Ｘｎによって、複数のワード線のうちのいずれかのワード線ＷＬを選択する。具体的には、行デコーダ９１は、行プリデコード信号Ｘ０〜Ｘ３のうちの「Ｈ」となる信号、Ｘ４〜Ｘ７のうちの「Ｈ」となる信号、・・・、Ｘｎ−３〜Ｘｎのうちの「Ｈ」となる信号がいかなる組合せであるかよって、ワード線を選択する。ここで、上述のように、多重選択区間において、行プリデコード信号Ｘ０〜Ｘ３の４つが「Ｈ」となると、４つのワード線が同時に選択されることになる。
【００３０】
行デコーダ９１は、選択されたワード線を昇圧回路１００ａから供給される昇圧された電圧で活性化する。これにより、そのワード線ＷＬに対応する各メモリセルＭＣのＮチャネルＭＯＳトランジスタＱが導通し、各メモリセルＭＣのデータの書込／読出が可能になる。ここで、上述のように、多重選択区間において、４つのワード線が同時に選択された場合には、昇圧回路１００ａの電流消費は、１つのワード線のみが選択されるときの４倍となる。
【００３１】
上述のように、行アドレスバッファ９３、行プリデコーダ８３、および行デコーダ９１によって、外部からの行アドレス信号をもとにして、ワード線が選択されるので、これらをまとめて行系統デコーダという。
【００３２】
列プリデコーダ８４は、内部行アドレス信号ＣＡ０〜ＣＡｉ，／ＣＡ０〜ＣＡｉを２ビットずつデコードして、列プリデコード信号Ｙ０〜Ｙｎ（ｎ＝２×ｉ）を生成する。
【００３３】
列デコーダ９２は、列プリデコード信号Ｙ０〜Ｙｎにしたがって、複数のビット線対ＢＬ，／ＢＬのうちのいずれかのビット線対ＢＬ，／ＢＬを選択する。
【００３４】
列アドレスバッファ９４、列プリデコーダ８４、および列デコーダ９２によって、外部からの列アドレス信号をもとにして、ビット線対が選択されるので、これらをまとめて列系統デコーダという。
【００３５】
センスアンプ＋入出力制御回路８７は、列デコーダ９２によって選択されたビット線対ＢＬ，／ＢＬをデータ入出力線対ＩＯ，／ＩＯの一方端に接続する。データ入出力線対ＩＯ，／ＩＯの他方端は、入力バッファ８８および出力バッファ８９に接続される。入力バッファ８８は、書込モード時に、制御信号／Ｗに応答して、外部から入力されたデータＤｊ（ただし、ｊは０以上の整数である）をデータ入出力線対ＩＯ，／ＩＯを介して選択されたメモリセルＭＣに与える。出力バッファ８９は、読出モード時に、外部から入力される制御信号／ＯＥに応答して、選択されたメモリセルＭＣからの読出データＤｊを外部に出力する。
【００３６】
昇圧回路１００ａは、電源電圧ＶＣＣよりも高い昇圧電圧ＶＰＰを生成し、行デコーダ９１に出力する。これは、メモリセルＭＣのデータの書込／読出を行なう際には、ＮチャネルＭＯＳトランジスタＱによる電圧降下を小さくするためである。
【００３７】
図４は、第１の実施形態に昇圧回路の構成を示す。同図を参照して、この昇圧回路１００ａは、チャージポンプ回路４と、チャージポンプ制御回路１１０ａとから構成される。チャージポンプ制御回路１１０ａは、アドレス多重選択検出回路１と、チャージポンプ出力下限検出回路２ａと、ＯＲ回路２０とから構成される。
【００３８】
図５は、チャージポンプ回路４の構成を示す。同図を参照して、このチャージポンプ回路４は、アノードが電源電圧Ｖｃｃと結合されカソードがノードＮ２１に接続されるダイオード２０１と、アノードとカソードとがそれぞれノードＮ２１、Ｎ２２に接続されるダイオード２０２と、アノードとカソードとがそれぞれノードＮ２２、Ｎ２３に接続されるダイオード２０３と、アノードとカソードとがそれぞれノードＮ２３、Ｎ２４に接続されるダイオード２０４と、アノードとカソードとがそれぞれノードＮ２４、Ｎ２５に接続されるダイオード２０５と、アノードとカソードとがそれぞれノードＮ２５、Ｎ２６に接続されるダイオード２０６と、アノードがノードＮ２６に接続されカソードがノードＮｏｕｔ＋と接続されるダイオード２０７とを含む。ここで、ノードＮｏｕｔ＋はチャージポンプ回路４の出力ノードであり、出力電圧である昇圧電圧ＶｐｐがノードＮｏｕｔ＋から出力されて、行デコーダ９１に供給される。
【００３９】
チャージポンプ回路４は、ＡＮＤ回路２５０と、インバータ２５１とを備える。ＡＮＤ回路２５０には、チャージポンプ動作指示信号ＳＥＬＲと、ポンピングパルスＯＳＣが入力される。ＡＮＤ回路２５０は、チャージポンプ動作指示信号ＳＥＬＲがイネーブル（「Ｈ」レベル）のときに、ポンピングパルスＯＳＣを出力する。インバータ２５１は、ポンピングパルスＯＳＣと相補なパルスを出力する。
【００４０】
チャージポンプ回路４は、さらに、ポンピングパルスＯＳＣが与えられるノードＮ２７とノードＮ２１との間に接続されるキャパシタ２４０と、ポンピングパルスＯＳＣと相補なパルスが与えられるノードＮ２８とノードＮ２２との間に接続されるキャパシタ２４１と、ポンピングパルスＯＳＣが与えられるノードＮ２９とノードＮ２３との間に接続されるキャパシタ２４２と、ポンピングパルスＯＳＣと相補なパルスが与えられるノードＮ３０とノードＮ２４との間に接続されるキャパシタ２４３と、ポンピングパルスＯＳＣが与えられるノードＮ３１とノードＮ２５との間に接続されるキャパシタ２４４と、ポンピングパルスＯＳＣと相補なパルスが与えられるノードＮ３２とノードＮ２６との間に接続されるキャパシタ２４５とを含む。
【００４１】
図５に示したダイオード２０１〜２０７としては、たとえば、ＭＯＳＦＥＴをダイオード接続したものが用いられる。
【００４２】
以上の構成より、チャージポンプ回路４は、チャージポンプ動作指示信号ＳＥＬＲがイネーブル（「Ｈ」レベル）のときに、ポンピングパルスＯＳＣにしたがって、動作する。
【００４３】
図６は、チャージポンプ出力下限検出回路２ａの構成を示す。同図に示すように、チャージポンプ出力下限検出回路２ａは、オペアンプ９９と負荷９８を含む。オペアンプ９９には、チャージポンプ回路４の出力電圧Ｖｐｐと、参照下限電圧Ｖｒｅｆ１とが入力される。オペアンプ９９は、出力電圧Ｖｐｐが参照下限電圧Ｖｒｅｆ１以下のときに、イネーブル（「Ｈ」レベル）信号を出力する。オペアンプ９９の出力は、負荷９８を経由した後、チャージポンプ出力下限検出回路２ａから出力される。
【００４４】
このチャージポンプ出力下限回路２ａは、次のような特性を有する。
第１に、チャージポンプ出力下限検出回路２ａでは、オペアンプ９９の出力は、負荷９８を経由して出力されるので遅延が生じ、その結果、チャージポンプ回路４へ送られるチャージポンプ動作指示信号ＳＥＬＲの変化するタイミングが遅れる。
【００４５】
第２に、チャージポンプ出力下限検出回路２ａに与えられる参照下限電圧Ｖｒｅｆ１は、ノイズにより変動する。参照下限電圧Ｖｒｅｆ１が変動して小さくなった場合には、チャージポンプ回路４のチャージポンプ動作が必要にもかかわらず、チャージポンプ回路を動作させることができない場合がある。
【００４６】
アドレス多重選択検出回路１は、行系統デコーダにおいて、アドレス多重選択が行なわれたか否かを検出する。ここで、アドレス多重選択とは、複数のワード線に対応する複数のアドレスが同時に選択されたことをいう。
【００４７】
図７は、アドレス多重選択検出回路１の構成を示す。同図に示すように、このアドレス多重選択検出回路１は、複数個の多重検出回路７２ａ〜ｎと、ＯＲ回路７１とを備える。
【００４８】
多重検出回路７２ａには、行プリデコード信号Ｘ０〜Ｘ３が入力される。多重検出回路７２ａは、行プリデコード信号Ｘ０〜Ｘ３のうち「Ｈ」となるものが２個以上のときに、つまり、行プリデコード信号Ｘ０〜Ｘ３によってアドレス多重選択が発生しているときに、イネーブル（「Ｈ」レベル）となる信号を出力する。
【００４９】
多重検出回路７２ｂには、行プリデコード信号Ｘ４〜Ｘ７が入力される。多重検出回路７２ｂは、行プリデコード信号Ｘ４〜Ｘ７のうち「Ｈ」となるものが２個以上のときに、つまり、行プリデコード信号Ｘ４〜Ｘ７によってアドレス多重選択が発生しているときに、イネーブル（「Ｈ」レベル）となる信号を出力する。
【００５０】
多重検出回路７２ｎには、行プリデコード信号Ｘｎ−３〜Ｘｎが入力される。多重検出回路７２ｎは、行プリデコード信号Ｘｎ−３〜Ｘｎのうち「Ｈ」となるものが２個以上のときに、つまり、行プリデコード信号Ｘｎ−３〜Ｘｎによってアドレス多重選択が発生しているときに、イネーブル（「Ｈ」レベル）となる信号を出力する。
【００５１】
ＯＲ回路７１は、多重検出回路７２ａ〜ｎの出力を受ける。ＯＲ回路７１は、いずれかの多重検出回路の出力がイネーブル（「Ｈ」レベル）のときに、イネーブル（「Ｈ」レベル）となる信号を出力する。
【００５２】
以上の構成より、アドレス多重選択検出回路１は、行プリデコード信号Ｘ０〜Ｘｎによって、アドレス多重選択が行なわれたとき、つまり複数のワード線が同時に選択されたときに、イネーブル（「Ｈ」レベル）信号を出力する。
【００５３】
図４のＯＲ回路２０は、アドレス多重選択検出回路１の出力と、チャージポンプ出力下限検出回路２ａの出力とを受けて、チャージポンプ動作指示信号ＳＥＬＲを出力する。ＯＲ回路２０により、アドレス多重選択検出回路１の出力がイネーブル（「Ｈ」レベル）のとき、またはチャージポンプ出力下限検出回路２ａの出力がイネーブル（「Ｈ」レベル）のとき、チャージポンプ動作指示信号ＳＥＬＲはイネーブル（「Ｈ」レベル）になる。
【００５４】
以上のように、本実施の形態に係わる半導体装置によれば、複数のワード線が同時に選択されたときに、チャージポンプ回路４を動作させることができるので、複数のワード線の活性化によって消費される電流を迅速に補充することができる。また、チャージポンプ回路出力下限検出回路の応答性や、参照下限電圧がノイズにより変動するような場合においても、複数のワード線の活性化によって消費される電流を迅速に補充することができる。
【００５５】
また、チャージポンプ回路の出力が参照下限電圧以下のときにも、チャージポンプ回路を動作させることができる。
【００５６】
［第２の実施形態］
本発明の第２の実施形態に係わる半導体装置は、本発明の第１の目的を達成するために提供される。
【００５７】
本実施の形態に係わる半導体装置の構成は、昇圧回路を除いて、図１に示したものと同一である。
【００５８】
図８は、第２の実施形態に係わる昇圧回路の構成を示す。同図を参照して、この昇圧回路１００ｂは、チャージポンプ回路４と、チャージポンプ制御回路１１０ｂとから構成される。チャージポンプ制御回路１１０ｂは、アドレス多重選択検出回路１と、チャージポンプ出力下限検出回路２ａと、チャージポンプ出力上限検出回路２ｂと、ＲＳラッチ回路８と、ＯＲ回路２２とから構成される。
【００５９】
アドレス多重選択検出回路１は、アドレス多重選択が発生しているとき、つまり、複数のワード線が選択されたときに、イネーブル（「Ｈ」レベル）信号を出力する。
【００６０】
チャージポンプ出力下限検出回路２ａは、チャージポンプ回路４の出力が参照下限電圧Ｖｒｅｆ１以下のときに、イネーブル（「Ｈ」レベル）信号を出力する。
【００６１】
チャージポンプ出力上限検出回路２ｂは、チャージポンプ回路４の出力が参照上限電圧Ｖｒｅｆ２以上のときに、イネーブル（「Ｈ」レベル）信号を出力する。
【００６２】
ＲＳラッチ回路８は、セット入力端子でアドレス多重選択検出回路１の出力を受け、リセット入力端子でチャージポンプ出力上限検出回路２ｂの出力を受ける。ＲＳラッチ回路８は、アドレス多重選択検出回路１の出力がイネーブル（「Ｈ」レベル）であり、かつチャージポンプ出力上限検出回路２ｂの出力がディセーブルのときに、イネーブル（「Ｈ」レベル）信号を出力する。
【００６３】
ＯＲ回路２２は、ＲＳラッチ回路８の出力と、チャージポンプ出力下限検出回路２ａの出力とを受けて、チャージポンプ動作指示信号ＳＥＬＲを出力する。ＯＲ回路２２により、ＲＳラッチ回路８の出力がイネーブル（「Ｈ」レベル）のとき、またはチャージポンプ出力下限検出回路２ａの出力がイネーブル（「Ｈ」レベル）のとき、チャージポンプ動作指示信号ＳＥＬＲはイネーブル（「Ｈ」レベル）になる。
【００６４】
チャージポンプ回路４は、チャージポンプ動作指示信号ＳＥＬＲと、ポンピングパルスＯＳＣが入力される。チャージポンプ動作指示信号ＳＥＬＲがイネーブル（「Ｈ」レベル）のときに、チャージポンプ回路４は動作する。
【００６５】
以上のように、本実施の形態に係わる半導体装置によれば、複数のワード線が同時に選択され、かつチャージポンプ回路４の出力が参照上限電圧未満のときに、チャージポンプ回路４を動作させることができるので、複数のワード線の活性化によって消費される電流を迅速に補充することができるとともに、チャージポンプ回路４の出力が参照上限電圧以上に上昇するのを防止することができる。
【００６６】
また、チャージポンプ回路４の出力が参照下限電圧以下のときにも、チャージポンプ回路を動作させることができる。
【００６７】
［第３の実施形態］
本発明の第３の実施形態に係わる半導体装置は、本発明の第１の目的を達成するために提供される。
【００６８】
本実施の形態に係わる半導体装置の構成は、昇圧回路を除いて、図１に示したものと同一である。
【００６９】
図９は、第３の実施形態に係わる昇圧回路の構成を示す。同図を参照して、この昇圧回路１００ｃは、チャージポンプ回路４および５と、チャージポンプ制御回路１１０ｃとから構成される。チャージポンプ制御回路１１０ｃは、アドレス多重選択検出回路１と、チャージポンプ出力下限検出回路２ａと、チャージポンプ出力上限検出回路２ｂと、ＲＳラッチ回路８と、インバータ２３と、ＡＮＤ回路２４と、ＡＮＤ回路２５と、ＯＲ回路２６とから構成される。
【００７０】
チャージポンプ出力下限検出回路２ａは、チャージポンプ回路４の出力を受けて、チャージポンプ動作指示信号ＳＥＬＲ１を出力する。チャージポンプ出力下限検出回路２ａにより、チャージポンプ回路４の出力が参照下限電圧Ｖｒｅｆ１以下のときに、チャージポンプ動作指示信号ＳＥＬＲ１は、イネーブル（「Ｈ」レベル）となる。
【００７１】
チャージポンプ回路４は、チャージポンプ動作指示信号ＳＥＬＲ１と、ポンピングパルスＯＳＣが入力される。チャージポンプ回路４は、チャージポンプ動作指示信号ＳＥＬＲ１がイネーブル（「Ｈ」レベル）のときに、ポンピングパルスＯＳＣで動作する。
【００７２】
アドレス多重選択検出回路１は、アドレス多重選択が発生しているときに、つまり、複数のワード線が同時に選択されたときに、イネーブル（「Ｈ」レベル）信号を出力する。
【００７３】
チャージポンプ出力上限検出回路２ｂは、チャージポンプ回路５の出力が参照上限電圧Ｖｒｅｆ２以上のときに、イネーブル（「Ｈ」レベル）信号を出力する。
【００７４】
ＲＳラッチ回路８は、セット入力端子でアドレス多重選択検出回路１の出力を受け、リセット入力端子でチャージポンプ出力上限検出回路２ｂの出力を受けて、チャージポンプ動作指示信号ＳＥＬＲ２を出力する。ＲＳラッチ回路８により、アドレス多重選択検出回路１の出力がイネーブル（「Ｈ」レベル）であり、かつチャージポンプ出力上限検出回路２ｂの出力がディセーブルのときに、チャージポンプ動作指示信号ＳＥＬＲ２は、イネーブル（「Ｈ」レベル）となる。
【００７５】
チャージポンプ回路５は、チャージポンプ動作指示信号ＳＥＬＲ２と、ポンピンプパルスＯＳＣよりも、周波数が高いポンピングパルスＨＯＳＣが入力される。チャージポンプ回路５は、チャージポンプ動作指示信号ＳＥＬＲ２がイネーブル（「Ｈ」レベル）のときに、ポンピングパルスＨＯＳＣで動作する。チャージポンプ回路５は、高い周波数のポンピングパルスＨＯＳＣで駆動されるので、昇圧する速度がはやい。
【００７６】
インバータ２３は、ＲＳラッチ回路８の出力を反転する。
ＡＮＤ回路２４は、チャージポンプ回路４の出力と、インバータ２３の出力とを受ける。ＡＮＤ回路２４は、ＲＳラッチ回路８の出力がディセーブルのときに、チャージポンプ回路４の出力を出力する。
【００７７】
ＡＮＤ回路２５は、チャージポンプ回路５の出力と、ＲＳラッチ回路８の出力とを受ける。ＡＮＤ回路２５は、ＲＳラッチ回路８の出力がイネーブル（「Ｈ」レベル）のときに、チャージポンプ回路５の出力を行デコーダ９１に出力する。
【００７８】
ＯＲ回路２６は、ＡＮＤ回路２４の出力とＡＮＤ回路２５の出力を受ける。ＯＲ回路２６は、ＲＳラッチ回路８の出力がイネーブル（「Ｈ」レベル）のときに、チャージポンプ回路５の出力を出力し、ＲＳラッチ回路８の出力がディセーブルのときに、チャージポンプ回路４の出力を行デコーダ９１に出力する。
【００７９】
以上のように、本実施の形態に係わる半導体装置によれば、チャージポンプ回路４の出力が参照下限電圧以下となっているときには、チャージポンプ回路４を通常のポンピングパルスＯＳＣで動作させ、チャージポンプ回路４の出力を行デコーダ９１に出力する。これにより、チャージポンプ回路４の出力が参照下限電圧以下のときに、チャージポンプ回路を動作させることができる。
【００８０】
一方、複数のワード線が選択され、かつチャージポンプ回路５の出力が参照上限電圧未満のときには、チャージポンプ回路５を高い周波数のポンピングパルスＨＯＳＣで動作させ、チャージポンプ回路５の出力を行デコーダ９１に出力する。これにより、複数のワード線が選択されたときに、消費した電流を高速に補充することができるとともに、チャージポンプ回路５の出力が参照上限電圧以上に上昇するのを防止することができる。消費した電流を高速に補充できるので、読出しまたは書込みのサイクルが高速になったときに特に有効である。
【００８１】
［第４の実施形態］
本発明の第４の実施形態に係わる半導体装置は、本発明の第１の目的を達成するために提供される。
【００８２】
本実施の形態に係わる半導体装置の構成は、昇圧回路を除いて、図１に示したものと同一である。
【００８３】
図１０は、第４の実施形態に係わる昇圧回路の構成を示す。同図を参照して、この昇圧回路１００ｄは、チャージポンプ回路６と、チャージポンプ制御回路１１０ｄとから構成される。チャージポンプ制御回路１１０ｄは、アドレス多重選択検出回路１と、チャージポンプ出力下限検出回路２ａと、チャージポンプ出力上限検出回路２ｂと、ＲＳラッチ回路８と、ＯＲ回路３０と、ＡＮＤ回路２８と、インバータ２７と、ＡＮＤ回路２９とから構成される。
【００８４】
アドレス多重選択検出回路１は、アドレス多重選択が発生しているときに、つまり、複数のワード線が選択されたときに、イネーブル（「Ｈ」レベル）信号を出力する。
【００８５】
チャージポンプ出力下限検出回路２ａは、チャージポンプ回路６の出力が参照下限電圧Ｖｒｅｆ１以下のときに、イネーブル（「Ｈ」レベル）信号を出力する。
【００８６】
チャージポンプ出力上限検出回路２ｂは、チャージポンプ回路６の出力が参照上限電圧Ｖｒｅｆ２以上のときに、イネーブル（「Ｈ」レベル）信号を出力する。
【００８７】
ＲＳラッチ回路８は、セット入力端子でアドレス多重選択検出回路１の出力を受け、リセット入力端子でチャージポンプ出力上限検出回路２ｂの出力を受ける。ＲＳラッチ回路８は、アドレス多重選択検出回路１の出力がイネーブル（「Ｈ」レベル）であり、かつチャージポンプ出力上限検出回路２ｂの出力がディセーブルのときに、イネーブル（「Ｈ」レベル）信号を出力する。
【００８８】
ＯＲ回路３０は、ＲＳラッチ回路８の出力と、チャージポンプ出力下限検出回路２ａの出力とを受けて、チャージポンプ動作指示信号ＳＥＬＲを出力する。ＯＲ回路３０により、ＲＳラッチ回路８の出力がイネーブル（「Ｈ」レベル）のとき、またはチャージポンプ出力下限検出回路２ａの出力がイネーブル（「Ｈ」レベル）のとき、チャージポンプ動作指示信号ＳＥＬＲはイネーブル（「Ｈ」レベル）になる。
【００８９】
ＡＮＤ回路２８は、ポンピングパルスＯＳＣよりも周波数が高いポンピングパルスＨＯＳＣと、ＲＳラッチ回路８の出力を受ける。ＡＮＤ回路２８は、ＲＳラッチ回路８の出力がイネーブル（「Ｈ」レベル）のときに、ポンピングパルスＨＯＳＣを出力する。
【００９０】
インバータ２７は、ＲＳラッチ回路８の出力を反転する。
ＡＮＤ回路２９は、ポンピングパルスＯＳＣと、インバータ２７の出力を受ける。ＡＮＤ回路２９は、ＲＳラッチ回路８の出力がディセーブルのときに、ポンピングパルスＯＳＣを出力する。
【００９１】
チャージポンプ回路６は、チャージポンプ動作指示信号ＳＥＬＲと、ポンピングパルスＯＳＣまたはポンピングパルスＨＯＳＣが入力される。チャージポンプ回路６は、チャージポンプ動作指示信号ＳＥＬＲがイネーブル（「Ｈ」レベル）のときに、ポンピングパルスＯＳＣまたはポンピングパルスＨＯＳＣで動作する。
【００９２】
以上のように、本実施の形態に係わる半導体装置によれば、チャージポンプ回路６の出力が参照下限電圧以下となっているときには、チャージポンプ回路６を通常のポンピングパルスＯＳＣで動作させる。これにより、チャージポンプ回路６の出力が参照下限電圧以下のときに、チャージポンプ回路６を動作させることができる。
【００９３】
一方、複数のワード線が選択され、かつチャージポンプ回路６の出力が参照上限電圧未満のときには、チャージポンプ回路６を高い周波数のポンピングパルスＨＯＳＣで動作させる。これにより、複数のワード線が選択されたときに、消費した電流を高速に補充することができるとともに、チャージポンプ回路の出力が参照上限電圧以上に上昇するのを防止することができる。消費した電流を高速に補充できるので、読出しまたは書込みのサイクルが高速になったときに特に有効である。
【００９４】
また、第３の実施形態に係わる半導体装置では、２台のチャージポンプ回路が必要であったの対して、本実施の形態に係わる半導体装置では、１台のチャージポンプ回路のみ備えればよい。
【００９５】
［第５の実施形態］
本発明の第５の実施形態に係わる半導体装置は、本発明の第２の目的を達成するために提供される。
【００９６】
図１１は、外部からの制御信号／ＲＡＳ，／ＣＡＳ、および／ＷＥと、外部からのアドレスＡ０〜Ａｉが入力されるタイミングを示す図である。
【００９７】
第１の実施形態で説明したように、ＤＲＡＭにおいては、行アドレスストローブ信号／ＲＡＳがアサート（「Ｌ」レベル）のときに、外部アドレスＡ０〜Ａｉが取込まれ、この外部アドレスに基づいて、順次、内部行アドレスＲＡ０〜ＲＡｉおよび／ＲＡ０〜／ＲＡｉ、行プリデコード信号Ｘ０〜Ｘｎが生成される。この行プリデコード信号Ｘ０〜Ｘｎの値によって、ワード線が選択されて、選択されたワード線にチャージポンプ回路の出力電圧が印加される。
【００９８】
したがって、外部アドレスＡ０〜Ａｉを取込む前に、チャージポンプ回路を動作させておくことにすると、ワード線が選択されて活性化される時点までに、チャージポンプ回路の出力電圧を十分に昇圧させておくことができる。そこで、本実施の形態では、行アドレスストローブ信号／ＲＡＳがネゲート（「Ｈ」レベル）のときに、チャージポンプ回路を動作させておく。
【００９９】
本実施の形態に係わる半導体装置の構成は、昇圧回路を除いて、図１に示したものと同一である。
【０１００】
図１２は、第５の実施形態に係わる昇圧回路の構成を示す。同図を参照して、この昇圧回路１００ｅは、チャージポンプ回路４と、チャージポンプ制御回路１１０ｅとから構成される。チャージポンプ制御回路１１０ｅは、チャージポンプ出力下限検出回路２ａと、チャージポンプ出力上限検出回路２ｂと、ＯＲ回路３１と、ＡＮＤ回路３２とから構成される。
【０１０１】
チャージポンプ出力下限検出回路２ａは、チャージポンプ回路４の出力が参照下限電圧Ｖｒｅｆ１以下のときに、イネーブル（「Ｈ」レベル）信号を出力する。
【０１０２】
チャージポンプ出力上限検出回路２ｂは、チャージポンプ回路４の出力が参照上限電圧Ｖｒｅｆ２以上のときに、イネーブル（「Ｈ」レベル）信号を出力する。
【０１０３】
ＯＲ回路３１は、行アドレスストローブ信号／ＲＡＳと、チャージポンプ出力下限検出回路２ａの出力とを受ける。ＯＲ回路３１は、行アドレスストローブ信号／ＲＡＳがデイセーブル（「Ｈ」レベル）、または、チャージポンプ出力下限検出回路２ａの出力がイネーブル（「Ｈ」レベル）のときに、イネーブル（「Ｈ」レベル）信号を出力する。
【０１０４】
ＡＮＤ回路３２は、ＯＲ回路３１の出力と、チャージポンプ出力上限検出回路２ｂの出力の反転信号とを受けて、チャージポンプ動作指示信号ＳＥＬＲを出力する。ＡＮＤ回路３２により、ＯＲ回路３１の出力がイネーブル（「Ｈ」レベル）のとき、かつチャージポンプ出力上限検出回路２ｂの出力がディセーブルのとき、チャージポンプ動作指示信号ＳＥＬＲはイネーブル（「Ｈ」レベル）になる。
【０１０５】
チャージポンプ回路４は、チャージポンプ動作指示信号ＳＥＬＲと、ポンピングパルスＯＳＣが入力される。チャージポンプ回路４は、チャージポンプ動作指示信号ＳＥＬＲがイネーブル（「Ｈ」レベル）のときに、動作する。
【０１０６】
以上のように、本実施の形態に係わる半導体装置によれば、アドレスストローブ信号／ＲＡＳがネゲートで、かつチャージポンプ回路４の出力が参照上限電圧未満のときには、チャージポンプ回路４を動作させる。これにより、ワード線が選択されて活性化される時点までに、昇圧が十分に行なわれるようにすることができるとともに、チャージポンプ回路４の出力が参照上限電圧以上に上昇するのを防止することができる。
【０１０７】
また、チャージポンプ回路４の出力が参照下限電圧以下のときにも、チャージポンプ回路を動作させることができる。
【０１０８】
（変形例）
本発明は、上記実施の形態に限定されるものではなく、以下の変形例も包含する。
【０１０９】
（１）行アドレスストローブ信号／ＲＡＳ
本発明の第５の実施形態では、行アドレスストローブ信号／ＲＡＳがネゲートのときに、チャージポンプ回路を駆動したが、これに限定されるものではない。たとえば、行アドレスストローブ信号／ＲＡＳより生成される内部行アドレスストローブ信号にしたがって、チャージポンプ回路を駆動するものとしてもよい。あるいは、行アドレスを半導体装置の内部に取込むタイミングよりも以前のタイミングに、アサートまたはネゲートとなるような、その他の信号にしたがって、チャージポンプ回路を駆動させるものとしてもよい。
【０１１０】
（２）アドレス多重選択
本発明の実施形態では、内部行アドレス信号ＲＡ０〜ＲＡｉ、／ＲＡ０〜／ＲＡｉを２ビットずつプリデコードした行プリデコード信号Ｘ０〜Ｘｎの値にしたがって、アドレス多重選択を検出したが、これに限定されるものではない。内部行アドレス信号を２ビット以外でプリデコードした行プリデコード信号の値にしたがって、アドレス多重選択を検出してもよいし、内部行アドレス信号をプリデコードせずに、直接デコードした信号の値にしたがって、アドレス多重選択を検出してもよい。また、内部行アドレス信号間で、スキュー発生しているか否かによって、アドレス多重選択を検出するものとしてもよい。
【０１１１】
（３）半導体装置
本発明の実施形態では、半導体装置の例としてＤＲＡＭを用いて説明したが、これに限定するものではなく、フラッシュメモリなどのその他のメモリであってもよい。
【０１１２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１３】
【発明の効果】
この発明に係わる半導体装置によれば、行系統デコーダにおいて、複数のワード線が同時に選択されたことを検出したときに、第１の検出信号を出力し、この検出信号に応じてチャージポンプ回路を駆動させるチャージポンプ制御回路を備えるので、複数のワード線が同時に選択されたときに、チャージポンプ回路を駆動させることができる。
【０１１４】
また、この発明に係わる半導体装置は、行系統デコーダにおいて行アドレス信号が取込まれる前に、チャージポンプ回路を駆動させるチャージポンプ制御回路とを備えるので、ワード線が選択されて活性化される時点までに、昇圧が十分に行なわれるようにチャージポンプ回路を駆動させることができる。
【図面の簡単な説明】
【図１】ダイナミックランダムアクセスメモリの構成を示すブロック図である。
【図２】行プリデコーダの構成の一部を示す図である。
【図３】内部アドレス信号ＲＡ０，ＲＡ１，／ＲＡ０，／ＲＡ１の時間変化を示す図である。
【図４】本発明の第１の実施形態に係わる昇圧回路の構成を示す図である。
【図５】チャージポンプ回路４の構成を示す図である。
【図６】チャージポンプ出力下限検出回路２ａの構成を示す図である。
【図７】アドレス多重選択検出回路１の構成を示す図である。
【図８】本発明の第２の実施形態に係わる昇圧回路の構成を示す図である。
【図９】本発明の第３の実施形態に係わる昇圧回路の構成を示す図である。
【図１０】本発明の第４の実施形態に係わる昇圧回路の構成を示す図である。
【図１１】外部からの制御信号／ＲＡＳ，／ＣＡＳ、および／ＷＥと、外部からのアドレスＡ０〜Ａｉが入力されるタイミングを示す図である。
【図１２】本発明の第５の実施形態に係わる昇圧回路の構成を示す図である。
【符号の説明】
１アドレス多重選択検出回路、２ａチャージポンプ出力下限検出回路、２ｂチャージポンプ出力上限検出回路、４，５，６チャージポンプ回路、８ＲＳラッチ回路、２０，２２，２６，３０，３１，７１ＯＲ回路、２４，２５，２８，２９，３２，９３，２５０ＡＮＤ回路、２３，２７，２５１インバータ、７２ａ，７２ｂ，７２ｎ多重検出回路、８１，クロック発生回路、８２アドレスバッファ、８３行プリデコーダ、８４列プリデコーダ、８５メモリマット、８６メモリアレイ、８７センスアンプ＋入出力制御回路、８８入力バッファ、８９出力バッファ、９１行デコーダ、９２列デコーダ、９３行アドレスバッファ、９４列アドレスバッファ、９９オペアンプ、９８負荷、１００ａ〜１００ｅ昇圧回路、１１０ａ〜１１０ｅチャージポンプ制御回路、２０１〜２０７ダイオード、２４０〜２４５キャパシタ。

Claims

行列状に配列される複数のメモリセルと、
複数メモリセル列に対応して配置されるビット線群と、
複数メモリセル行に対応して前記ビット線群と直交するように配置されるワード線群と、
外部から与えられる電圧よりも高い昇圧電圧を生成するチャージポンプ回路と、
外部から与えられる行アドレス信号を取込んで、前記行アドレス信号に基づいて内部の信号を生成し、前記内部の信号に基づいて前記ワード線群に含まれるワード線を選択し、前記チャージポンプ回路で生成された昇圧電圧を前記選択されたワード線に印加する行系統デコーダと、
前記行系統デコーダにおいて複数のワード線が同時に選択されたことを検出したときに、第１の検出信号を出力し、当該検出信号に応じて、前記チャージポンプ回路を駆動させるチャージポンプ制御回路を備える半導体装置。
前記チャージポンプ制御回路は、さらに、
前記チャージポンプ回路の出力が、所定値以下と検出されたときに、第２の検出信号を出力し、当該検出信号に応じても、前記チャージポンプ回路を駆動させる、請求項１記載の半導体装置。
前記行系統デコーダは、
前記外部から与えられる行アドレス信号を取込んで、内部行アドレス信号を生成する行アドレスバッファと、
前記内部行アドレス信号をプリコードして行プリコード信号を生成する行プリデコーダと、
前記行プリコード信号の値に基づいて前記ワード線群に含まれるワード線を選択する行デコーダとを含み、
前記チャージポンプ制御回路は、
前記行プリデコーダによって生成された前記行プリデコード信号の値に応じて、複数のワード線が同時に選択されたか否かを検出する、請求項２記載の半導体装置。
前記チャージポンプ制御回路は、前記チャージポンプ回路の出力が所定値以下と検出したときには、第１のポンピングパルスで前記チャージポンプ回路を駆動させ、前記複数のワード線が選択されたことを検出したときには、前記第１のポンピングパルスの周波数よりも高い周波数の第２のポンピングパルスで、前記チャージポンプ回路を駆動させる、請求項２記載の半導体装置。
前記チャージポンプ制御回路は、さらに、
前記チャージポンプ回路の出力が所定値以上と検出されたときに、第３の検出信号を出力し、当該検出信号に応じて前記チャージポンプ回路を駆動させない、請求項１記載の半導体装置。
行列状に配列される複数のメモリセルと、
複数メモリセル列に対応して配置されるビット線群と、
複数メモリセル行に対応して前記ビット線群と直交するように配置されるワード線群と、
外部から与えられる電圧よりも高い昇圧電圧を生成する第１および第２のチャージポンプ回路と、
外部から与えられる行アドレス信号を取込んで、前記行アドレス信号に基づいて、前記ワード線群に含まれるワード線を選択し、前記第１または第２のチャージポンプ回路から供給される昇圧電圧を前記選択されたワード線に印加する行系統デコーダと、
前記第１および第２のチャージポンプ回路の駆動を制御するチャージポンプ制御回路とを備え、
前記第２のチャージポンプ回路は、駆動時には、前記第１のチャージポンプ回路よりも高い周波数のポンピングパルスで駆動され、
前記チャージポンプ制御回路は、前記チャージポンプ回路の出力が、所定値以下か否かを検出し、前記所定値以下のときに、前記第１のチャージポンプ回路を駆動させ、前記第１のチャージポンプ回路で生成された昇圧電圧を前記行系統デコーダに供給させ、前記行系統デコーダにおいて複数のワード線が同時に選択されたか否かを検出し、複数のワード線が同時に選択されたことを検出したときに、前記第２のチャージポンプ回路を駆動させて、前記第２のチャージポンプ回路で生成された昇圧電圧を前記行系統デコーダに供給させる半導体装置。
行列状に配列される複数のメモリセルと、
複数メモリセル列に対応して配置されるビット線群と、
複数メモリセル行に対応して前記ビット線群と直交するように配置されるワード線群と、、
外部から与えられる電圧よりも高い昇圧電圧を生成するチャージポンプ回路と、
外部から与えられる行アドレス信号を取込んで、前記行アドレス信号に基づいて、前記ワード線群に含まれるワード線を選択し、前記チャージポンプ回路から供給される昇圧電圧を前記選択されたワード線に印加する行系統デコーダと、
前記行系統デコーダにおいて前記行アドレス信号が取込まれる前に、前記チャージポンプ回路を駆動させるチャージポンプ制御回路とを備えた半導体装置。
前記行系統デコーダは、外部から与えられる行アドレスストローブ信号がアサートのときに、行アドレス信号を内部に取込み、
前記チャージポンプ制御回路は、前記行アドレスストローブ信号がネゲートのときに、前記チャージポンプ回路を駆動させる、請求項７記載の半導体装置。