JP2003045200A - 半導体モジュールおよびそれに用いる半導体記憶装置 - Google Patents
半導体モジュールおよびそれに用いる半導体記憶装置Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 モジュールに含まれる複数の半導体記憶装置
をテストモードへ移行可能な半導体モジュールおよびそ
れに用いる半導体記憶装置を提供する。 【解決手段】 半導体モジュール１００，１１０は、半
導体記憶装置１１〜１８と、レジスタードバッファ２０
と、ＰＬＬ回路３０と、テストモードエントリ回路４０
とを備える。テストモードエントリ回路４０は、信号Ｍ
ＲＳ、バンクアドレス信号ＢＡ１およびアドレス信号Ａ
ＤＤ７をレジスタードバッファ２０から受け、通常使用
範囲の電圧レベルよりも高い高電圧レベルから成る信号
ＥＸＴＢＡ０を外部から直接受け、ＰＬＬ回路３０を不
活性化する不活性化信号ＰＬＬＯＦＦと、高電圧レベル
から成るテストモード移行用の信号ＳＶＩＨとを発生
し、信号ＰＬＬＯＦＦをＰＬＬ回路３０に与え、信号Ｓ
ＶＩＨを半導体記憶装置１１〜１８に与える。
をテストモードへ移行可能な半導体モジュールおよびそ
れに用いる半導体記憶装置を提供する。 【解決手段】 半導体モジュール１００，１１０は、半
導体記憶装置１１〜１８と、レジスタードバッファ２０
と、ＰＬＬ回路３０と、テストモードエントリ回路４０
とを備える。テストモードエントリ回路４０は、信号Ｍ
ＲＳ、バンクアドレス信号ＢＡ１およびアドレス信号Ａ
ＤＤ７をレジスタードバッファ２０から受け、通常使用
範囲の電圧レベルよりも高い高電圧レベルから成る信号
ＥＸＴＢＡ０を外部から直接受け、ＰＬＬ回路３０を不
活性化する不活性化信号ＰＬＬＯＦＦと、高電圧レベル
から成るテストモード移行用の信号ＳＶＩＨとを発生
し、信号ＰＬＬＯＦＦをＰＬＬ回路３０に与え、信号Ｓ
ＶＩＨを半導体記憶装置１１〜１８に与える。
Description
【０００１】
【発明の属する技術分野】この発明は、複数の半導体記
憶装置を含む半導体モジュールに関し、特に、モジュー
ルの状態において複数の半導体記憶装置を特殊動作をテ
ストするためのテストモードへ移行させることが可能な
半導体モジュールおよびそれに用いる半導体記憶装置に
関するものである。
憶装置を含む半導体モジュールに関し、特に、モジュー
ルの状態において複数の半導体記憶装置を特殊動作をテ
ストするためのテストモードへ移行させることが可能な
半導体モジュールおよびそれに用いる半導体記憶装置に
関するものである。
【０００２】
【従来の技術】最近、５０ＭＨｚ以上の周波数を有する
クロック信号に同期して動作するＤＩＭＭ（Ｄｏｕｂｌ
ｅ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）が注
目されている。ＤＩＭＭは、２つの半導体モジュールを
１つの基板の両側に形成して作製される。そして、１つ
の半導体モジュールは、複数のＤＲＡＭ（Ｄｙｎａｍｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を含
む。
クロック信号に同期して動作するＤＩＭＭ（Ｄｏｕｂｌ
ｅ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）が注
目されている。ＤＩＭＭは、２つの半導体モジュールを
１つの基板の両側に形成して作製される。そして、１つ
の半導体モジュールは、複数のＤＲＡＭ（Ｄｙｎａｍｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を含
む。
【０００３】特に、レジスタードＤＩＭＭ（ＲＤＩＭＭ
（Ｒｅｇｉｓｔｅｒｅｄ ＤＩＭＭ））に用いられる半
導体モジュールは、複数のＤＲＡＭと、ＰＬＬ回路と、
レジスタードバッファ回路とを含む。ＰＬＬ回路は、５
０ＭＨｚ以上の周波数を有するクロック信号を発生し、
各種の信号およびデータを複数のＤＲＡＭに入力すると
きのタイミングを調整する。レジスタードバッファ回路
は、外部から入力された制御信号、データ、およびアド
レス信号を受け、制御信号等を構成する電圧レベルを半
導体モジュール内で使用される電圧レベルに変換して複
数のＤＲＡＭに与える。
（Ｒｅｇｉｓｔｅｒｅｄ ＤＩＭＭ））に用いられる半
導体モジュールは、複数のＤＲＡＭと、ＰＬＬ回路と、
レジスタードバッファ回路とを含む。ＰＬＬ回路は、５
０ＭＨｚ以上の周波数を有するクロック信号を発生し、
各種の信号およびデータを複数のＤＲＡＭに入力すると
きのタイミングを調整する。レジスタードバッファ回路
は、外部から入力された制御信号、データ、およびアド
レス信号を受け、制御信号等を構成する電圧レベルを半
導体モジュール内で使用される電圧レベルに変換して複
数のＤＲＡＭに与える。
【０００４】ＲＤＩＭＭに用いるＤＲＡＭは、生産工程
において通常スペック内の動作テストおよび通常スペッ
ク外の特殊動作テストが行なわれる。そして、これらの
テストにより検出された不良品が除去される。
において通常スペック内の動作テストおよび通常スペッ
ク外の特殊動作テストが行なわれる。そして、これらの
テストにより検出された不良品が除去される。
【０００５】ＤＲＡＭは、図２３に示すテストモード回
路を含む。テストモード回路は、外部から入力された所
定の信号に基づいて特殊動作テストを行なうテストモー
ドへＤＲＡＭを移行させるためのテストモード信号を発
生する。そして、このテストモード信号が発生される
と、ＤＲＡＭは、通常スペック外の特殊動作がテストさ
れる。
路を含む。テストモード回路は、外部から入力された所
定の信号に基づいて特殊動作テストを行なうテストモー
ドへＤＲＡＭを移行させるためのテストモード信号を発
生する。そして、このテストモード信号が発生される
と、ＤＲＡＭは、通常スペック外の特殊動作がテストさ
れる。
【０００６】図２３を参照して、ＤＲＡＭに含まれるテ
ストモード回路６００は、ホールド回路６０１〜６０３
と、ＡＮＤゲート６０４，６０５と、ＳＶＩＨディテク
タ６０６とを含む。ホールド回路６０１は、ロウアドレ
スストローブ信号／ＲＡＳ、コラムアドレスストローブ
信号／ＣＡＳ、およびライトイネーブル信号／ＷＥが全
てＬ（論理ロー）レベルのとき、Ｈ（論理ハイ）レベル
となる信号ＭＲＳを一定期間ホールドし、ホールド信号
ＭＲＳＨをＡＮＤゲート６０４，６０５へ出力する。ホ
ールド回路６０２は、バンクアドレス信号ＢＡ１を一定
期間ホールドし、ホールド信号ＢＡ１ＨをＡＮＤゲート
６０４，６０５へ出力する。ホールド回路６０３は、ア
ドレス信号ＡＤＤ７を一定期間ホールドし、ホールド信
号ＡＤＤ７ＨをＡＮＤゲート６０４，６０５へ出力す
る。
ストモード回路６００は、ホールド回路６０１〜６０３
と、ＡＮＤゲート６０４，６０５と、ＳＶＩＨディテク
タ６０６とを含む。ホールド回路６０１は、ロウアドレ
スストローブ信号／ＲＡＳ、コラムアドレスストローブ
信号／ＣＡＳ、およびライトイネーブル信号／ＷＥが全
てＬ（論理ロー）レベルのとき、Ｈ（論理ハイ）レベル
となる信号ＭＲＳを一定期間ホールドし、ホールド信号
ＭＲＳＨをＡＮＤゲート６０４，６０５へ出力する。ホ
ールド回路６０２は、バンクアドレス信号ＢＡ１を一定
期間ホールドし、ホールド信号ＢＡ１ＨをＡＮＤゲート
６０４，６０５へ出力する。ホールド回路６０３は、ア
ドレス信号ＡＤＤ７を一定期間ホールドし、ホールド信
号ＡＤＤ７ＨをＡＮＤゲート６０４，６０５へ出力す
る。
【０００７】ＡＮＤゲート６０５は、３つのホールド信
号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈの論理積を演算し、
信号ＳＶＤＥＮＥをＳＶＩＨディテクタ６０６へ出力す
る。ＳＶＩＨディテクタ６０６は、Ｈレベルの信号ＳＶ
ＤＥＮＥが入力されると活性化され、バンクアドレス信
号ＢＡ０が入力されるピンを介して与えられる信号ＳＶ
ＩＨの電圧レベルを基準電圧レベルＶＲＥＦと比較し、
バンクアドレス信号ＢＡ０の電圧レベルが基準電圧レベ
ルＶＲＥＦよりも高いときＨレベルの信号ＢＡ０ＳをＡ
ＮＤゲート６０４へ出力し、バンクアドレス信号ＢＡ０
の電圧レベルが基準電圧レベルＶＲＥＦよりも低いとき
Ｌレベルの信号ＢＡ０ＳをＡＮＤゲート６０４へ出力す
る。ＡＮＤゲート６０４は、ホールド信号ＭＲＳＨ，Ｂ
Ａ１Ｈ，ＡＤＤ７Ｈおよび信号ＢＡ０Ｓの論理積を演算
し、その演算結果をテストモード信号ＴＭとして出力す
る。
号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈの論理積を演算し、
信号ＳＶＤＥＮＥをＳＶＩＨディテクタ６０６へ出力す
る。ＳＶＩＨディテクタ６０６は、Ｈレベルの信号ＳＶ
ＤＥＮＥが入力されると活性化され、バンクアドレス信
号ＢＡ０が入力されるピンを介して与えられる信号ＳＶ
ＩＨの電圧レベルを基準電圧レベルＶＲＥＦと比較し、
バンクアドレス信号ＢＡ０の電圧レベルが基準電圧レベ
ルＶＲＥＦよりも高いときＨレベルの信号ＢＡ０ＳをＡ
ＮＤゲート６０４へ出力し、バンクアドレス信号ＢＡ０
の電圧レベルが基準電圧レベルＶＲＥＦよりも低いとき
Ｌレベルの信号ＢＡ０ＳをＡＮＤゲート６０４へ出力す
る。ＡＮＤゲート６０４は、ホールド信号ＭＲＳＨ，Ｂ
Ａ１Ｈ，ＡＤＤ７Ｈおよび信号ＢＡ０Ｓの論理積を演算
し、その演算結果をテストモード信号ＴＭとして出力す
る。
【０００８】図２４を参照して、テストモード回路６０
０がテストモード信号ＴＭを生成する動作について説明
する。ＤＲＡＭをテストモードへ移行させるとき、Ｌレ
ベルのロウアドレスストローブ信号／ＲＡＳ、Ｌレベル
のコラムアドレスストローブ信号／ＣＡＳ、およびＬレ
ベルのライトイネーブル信号／ＷＥ、Ｈレベルのバンク
アドレス信号ＢＡ１、Ｈレベルのアドレス信号ＡＤＤ
７、および通常使用範囲の電圧レベルよりも高い電圧レ
ベルから成る信号ＳＶＩＨがＤＲＡＭに入力される。そ
うすると、テストモード回路６００のホールド回路６０
１〜６０３は、それぞれ、一定期間、Ｈレベルであるホ
ールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈを生成して
ＡＮＤゲート６０４，６０５へ出力する。
０がテストモード信号ＴＭを生成する動作について説明
する。ＤＲＡＭをテストモードへ移行させるとき、Ｌレ
ベルのロウアドレスストローブ信号／ＲＡＳ、Ｌレベル
のコラムアドレスストローブ信号／ＣＡＳ、およびＬレ
ベルのライトイネーブル信号／ＷＥ、Ｈレベルのバンク
アドレス信号ＢＡ１、Ｈレベルのアドレス信号ＡＤＤ
７、および通常使用範囲の電圧レベルよりも高い電圧レ
ベルから成る信号ＳＶＩＨがＤＲＡＭに入力される。そ
うすると、テストモード回路６００のホールド回路６０
１〜６０３は、それぞれ、一定期間、Ｈレベルであるホ
ールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈを生成して
ＡＮＤゲート６０４，６０５へ出力する。
【０００９】ＡＮＤゲート６０５は、３つのホール信号
ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈの論理積を演算してＨ
レベルの信号ＳＶＤＥＮＥを生成し、その生成したＨレ
ベルの信号ＳＶＤＥＮＥをＳＶＩＨディテクタ６０６へ
出力する。これによって、ＳＶＩＨディテクタ６０６
は、活性化され、信号ＳＶＩＨの電圧レベルを基準電圧
レベルＶＲＥＦと比較し、その比較結果に応じた論理レ
ベルから成る信号ＢＡ０ＳをＡＮＤゲート６０４へ出力
する。テストモード移行時、信号ＳＶＩＨは、通常使用
範囲の電圧レベルよりも高い電圧レベルから成るので、
ＳＶＩＨディテクタ６０６は、Ｈレベルの信号ＢＡ０Ｓ
をＡＮＤゲート６０４へ出力する。
ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈの論理積を演算してＨ
レベルの信号ＳＶＤＥＮＥを生成し、その生成したＨレ
ベルの信号ＳＶＤＥＮＥをＳＶＩＨディテクタ６０６へ
出力する。これによって、ＳＶＩＨディテクタ６０６
は、活性化され、信号ＳＶＩＨの電圧レベルを基準電圧
レベルＶＲＥＦと比較し、その比較結果に応じた論理レ
ベルから成る信号ＢＡ０ＳをＡＮＤゲート６０４へ出力
する。テストモード移行時、信号ＳＶＩＨは、通常使用
範囲の電圧レベルよりも高い電圧レベルから成るので、
ＳＶＩＨディテクタ６０６は、Ｈレベルの信号ＢＡ０Ｓ
をＡＮＤゲート６０４へ出力する。
【００１０】したがって、ＳＶＩＨディテクタ６０６
は、ホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７ＨがＨ
レベルに立上がるタイミングＴ１から一定期間経過後の
タイミングＴ２で活性化され、タイミングＴ２とタイミ
ングＴ３との間で信号ＳＶＩＨの電圧レベルを基準電圧
レベルＶＲＥＦと比較する。
は、ホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７ＨがＨ
レベルに立上がるタイミングＴ１から一定期間経過後の
タイミングＴ２で活性化され、タイミングＴ２とタイミ
ングＴ３との間で信号ＳＶＩＨの電圧レベルを基準電圧
レベルＶＲＥＦと比較する。
【００１１】ＡＮＤゲート６０４は、入力されたホール
ド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈおよび信号ＢＡ
０Ｓの論理積を演算してＨレベルのテストモード信号Ｔ
Ｍを発生する。
ド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈおよび信号ＢＡ
０Ｓの論理積を演算してＨレベルのテストモード信号Ｔ
Ｍを発生する。
【００１２】このように、テストモード回路６００は、
テストモードへの移行開始からＳＶＩＨディテクタ６０
６が活性化されるまでのディテクタ起動時間と、信号Ｓ
ＶＩＨの電圧レベルが基準電圧レベルＶＲＥＦよりも高
いか否かを判定する判定時間とを経てテストモード信号
ＴＭを発生する。すなわち、テストモード回路６００
は、ディテクタ起動と信号ＳＶＩＨの検出とを行なうの
に時間Ｔが必要である。
テストモードへの移行開始からＳＶＩＨディテクタ６０
６が活性化されるまでのディテクタ起動時間と、信号Ｓ
ＶＩＨの電圧レベルが基準電圧レベルＶＲＥＦよりも高
いか否かを判定する判定時間とを経てテストモード信号
ＴＭを発生する。すなわち、テストモード回路６００
は、ディテクタ起動と信号ＳＶＩＨの検出とを行なうの
に時間Ｔが必要である。
【００１３】そして、ＤＲＡＭはテストモードへ移行さ
れ、特殊動作がテストされる。特殊動作テストにおい
て、不良が検出されたＤＲＡＭは排除され、不良が検出
されなかったＤＲＡＭだけが半導体モジュールに組込ま
れてＲＤＩＭＭが作製される。
れ、特殊動作がテストされる。特殊動作テストにおい
て、不良が検出されたＤＲＡＭは排除され、不良が検出
されなかったＤＲＡＭだけが半導体モジュールに組込ま
れてＲＤＩＭＭが作製される。
【００１４】作製されたＲＤＩＭＭは、通常スペック外
の特殊動作テストは行なわれず、通常スペック内の動作
テストのみが行なわれた後に出荷される。
の特殊動作テストは行なわれず、通常スペック内の動作
テストのみが行なわれた後に出荷される。
【００１５】
【発明が解決しようとする課題】しかし、最近、ＲＤＩ
ＭＭの状態、つまり、モジュール状態において特殊動作
テストを行なうことが要求されているが、ＲＤＩＭＭ
は、通常使用範囲の電圧レベルよりも高い電圧レベルか
ら成る信号ＳＶＩＨが外部から入力されても、信号ＳＶ
ＩＨの電圧レベルをモジュール内部で使用する電圧レベ
ルに降圧してＤＲＡＭに信号ＳＶＩＨを与えるレジスタ
ードバッファ回路を搭載しているため、モジュール内の
複数のＤＲＡＭの各々を特殊動作テストを行なうテスト
モードへ移行させることができないという問題がある。
ＭＭの状態、つまり、モジュール状態において特殊動作
テストを行なうことが要求されているが、ＲＤＩＭＭ
は、通常使用範囲の電圧レベルよりも高い電圧レベルか
ら成る信号ＳＶＩＨが外部から入力されても、信号ＳＶ
ＩＨの電圧レベルをモジュール内部で使用する電圧レベ
ルに降圧してＤＲＡＭに信号ＳＶＩＨを与えるレジスタ
ードバッファ回路を搭載しているため、モジュール内の
複数のＤＲＡＭの各々を特殊動作テストを行なうテスト
モードへ移行させることができないという問題がある。
【００１６】また、ＤＲＡＭに搭載されたテストモード
回路は、上述したように、信号ＳＶＩＨを検出するため
にディテクタ起動時間と判定時間とを必要とするＳＶＩ
Ｈディテクタを搭載しているため、信号ＳＶＩＨの検出
動作に長時間を要し、ＲＤＩＭＭが動作する５０ＭＨｚ
以上の周波数から成るクロック信号の１サイクル内で信
号ＳＶＩＨを検出できず、モジュール内の各ＤＲＡＭを
テストモードへ移行できないという問題がある。つま
り、ディテクタの起動動作と信号ＳＶＩＨの検出動作と
に時間Ｔが必要であり、この時間Ｔがクロック信号の１
周期よりも短くできないため、各ＤＲＡＭをテストモー
ドへ移行させることができない。
回路は、上述したように、信号ＳＶＩＨを検出するため
にディテクタ起動時間と判定時間とを必要とするＳＶＩ
Ｈディテクタを搭載しているため、信号ＳＶＩＨの検出
動作に長時間を要し、ＲＤＩＭＭが動作する５０ＭＨｚ
以上の周波数から成るクロック信号の１サイクル内で信
号ＳＶＩＨを検出できず、モジュール内の各ＤＲＡＭを
テストモードへ移行できないという問題がある。つま
り、ディテクタの起動動作と信号ＳＶＩＨの検出動作と
に時間Ｔが必要であり、この時間Ｔがクロック信号の１
周期よりも短くできないため、各ＤＲＡＭをテストモー
ドへ移行させることができない。
【００１７】そこで、本発明は、かかる問題を解決する
ためになされたものであり、その目的は、モジュールに
含まれる複数の半導体記憶装置をテストモードへ移行可
能な半導体モジュールを提供することである。
ためになされたものであり、その目的は、モジュールに
含まれる複数の半導体記憶装置をテストモードへ移行可
能な半導体モジュールを提供することである。
【００１８】また、本発明の別の目的は、モジュールに
組込まれた状態でテストモードへ移行可能な半導体記憶
装置を提供することである。
組込まれた状態でテストモードへ移行可能な半導体記憶
装置を提供することである。
【００１９】
【課題を解決するための手段】この発明によれば、半導
体モジュールは、半導体記憶装置が単体においてテスト
モードへ移行する第１の速度よりも速い第２の速度で動
作する半導体モジュールであって、第２の速度を実現す
る周波数から成るクロック信号を発生するＰＬＬ回路
と、外部から入力された入力信号を内部で使用される電
圧レベルから成る入力信号に変換し、その変換した入力
信号をクロック信号に同期して出力するレジスタードバ
ッファ回路と、レジスタードバッファ回路からの入力信
号を受け、クロック信号に同期して動作する複数の半導
体記憶装置と、テストモードへの移行要求に応じて、複
数の半導体記憶装置の各々が単体でテストされるテスト
モードと同じテストモードへ半導体記憶装置を移行させ
るためのテストモード移行信号を生成し、その生成した
テストモード移行信号を複数の半導体記憶装置の各々に
与えるテストモードエントリ回路とを備え、複数の半導
体記憶装置の各々は、複数のメモリセルを含むメモリセ
ルアレイと、複数のメモリセルの各々にデータを入出力
する周辺回路と、テストモード移行信号に基づいて、通
常動作と異なる特殊動作をテストするためのテストモー
ド信号を発生するテストモード回路とを含み、周辺回路
は、テストモード信号に応じて、複数のメモリセルの各
々に特殊動作をテストするためのデータの入出力を行な
う。
体モジュールは、半導体記憶装置が単体においてテスト
モードへ移行する第１の速度よりも速い第２の速度で動
作する半導体モジュールであって、第２の速度を実現す
る周波数から成るクロック信号を発生するＰＬＬ回路
と、外部から入力された入力信号を内部で使用される電
圧レベルから成る入力信号に変換し、その変換した入力
信号をクロック信号に同期して出力するレジスタードバ
ッファ回路と、レジスタードバッファ回路からの入力信
号を受け、クロック信号に同期して動作する複数の半導
体記憶装置と、テストモードへの移行要求に応じて、複
数の半導体記憶装置の各々が単体でテストされるテスト
モードと同じテストモードへ半導体記憶装置を移行させ
るためのテストモード移行信号を生成し、その生成した
テストモード移行信号を複数の半導体記憶装置の各々に
与えるテストモードエントリ回路とを備え、複数の半導
体記憶装置の各々は、複数のメモリセルを含むメモリセ
ルアレイと、複数のメモリセルの各々にデータを入出力
する周辺回路と、テストモード移行信号に基づいて、通
常動作と異なる特殊動作をテストするためのテストモー
ド信号を発生するテストモード回路とを含み、周辺回路
は、テストモード信号に応じて、複数のメモリセルの各
々に特殊動作をテストするためのデータの入出力を行な
う。
【００２０】この発明による半導体モジュールにおいて
は、テストモードエントリ回路は、モジュール状態で半
導体記憶装置をテストモードへ移行させるためのテスト
モード移行信号を生成して半導体記憶装置に与える。そ
して、半導体記憶装置においては、テストモード移行信
号に基づいてテストモード信号が生成され、特殊動作が
テストされる。
は、テストモードエントリ回路は、モジュール状態で半
導体記憶装置をテストモードへ移行させるためのテスト
モード移行信号を生成して半導体記憶装置に与える。そ
して、半導体記憶装置においては、テストモード移行信
号に基づいてテストモード信号が生成され、特殊動作が
テストされる。
【００２１】したがって、この発明によれば、半導体モ
ジュールに組込まれた状態で半導体記憶装置をテストモ
ードへ移行できる。
ジュールに組込まれた状態で半導体記憶装置をテストモ
ードへ移行できる。
【００２２】好ましくは、テストモード回路は、テスト
モード移行信号の電圧レベルが基準電圧レベルよりも高
いときテストモード信号を発生し、テストモードエント
リ回路は、基準電圧レベルよりも高く、かつ、通常使用
範囲の電圧レベルよりも高い高電圧レベルから成るテス
トモード移行信号を生成してテストモード回路に与え
る。
モード移行信号の電圧レベルが基準電圧レベルよりも高
いときテストモード信号を発生し、テストモードエント
リ回路は、基準電圧レベルよりも高く、かつ、通常使用
範囲の電圧レベルよりも高い高電圧レベルから成るテス
トモード移行信号を生成してテストモード回路に与え
る。
【００２３】半導体記憶装置のテストモード回路は、通
常使用範囲の電圧レベルよりも高い電圧レベルから成る
テストモード信号をテストモードエントリ回路から受け
てテストモード信号を発生する。
常使用範囲の電圧レベルよりも高い電圧レベルから成る
テストモード信号をテストモードエントリ回路から受け
てテストモード信号を発生する。
【００２４】したがって、この発明によれば、モジュー
ル状態においても、単体におけるテストモード移行時と
同じ動作により半導体記憶装置をテストモードへ移行で
きる。
ル状態においても、単体におけるテストモード移行時と
同じ動作により半導体記憶装置をテストモードへ移行で
きる。
【００２５】好ましくは、テストモードエントリ回路
は、レジスタードバッファ回路から入力されたテストモ
ードへの移行要求を示す所定の信号と外部から入力され
た高電圧レベルから成る外部入力信号とに基づいて、Ｐ
ＬＬ回路を不活性化させる不活性化信号とテストモード
移行信号とを生成し、その生成した不活性化信号をＰＬ
Ｌ回路に与え、生成したテストモード移行信号を半導体
記憶装置に与える。
は、レジスタードバッファ回路から入力されたテストモ
ードへの移行要求を示す所定の信号と外部から入力され
た高電圧レベルから成る外部入力信号とに基づいて、Ｐ
ＬＬ回路を不活性化させる不活性化信号とテストモード
移行信号とを生成し、その生成した不活性化信号をＰＬ
Ｌ回路に与え、生成したテストモード移行信号を半導体
記憶装置に与える。
【００２６】テストモード移行時、半導体記憶装置はク
ロック信号に同期した動作から開放され、テストモード
移行信号に基づいてテストモードへ移行される。
ロック信号に同期した動作から開放され、テストモード
移行信号に基づいてテストモードへ移行される。
【００２７】したがって、この発明によれば、モジュー
ル状態においても、単体時のテストモードへの移行動作
と同じ動作により半導体記憶装置をテストモードへ移行
できる。
ル状態においても、単体時のテストモードへの移行動作
と同じ動作により半導体記憶装置をテストモードへ移行
できる。
【００２８】好ましくは、テストモードエントリ回路
は、所定の信号に基づいて不活性化信号を生成する第１
の信号生成回路と、不活性化信号を受けると活性化さ
れ、外部入力信号の電圧レベルが基準電圧レベルよりも
高いときテストモード移行信号を生成する第２の信号生
成回路とを含む。
は、所定の信号に基づいて不活性化信号を生成する第１
の信号生成回路と、不活性化信号を受けると活性化さ
れ、外部入力信号の電圧レベルが基準電圧レベルよりも
高いときテストモード移行信号を生成する第２の信号生
成回路とを含む。
【００２９】テストモード移行時、ＰＬＬ回路が不活性
化されることに伴い、半導体記憶装置はテストモードへ
移行される。
化されることに伴い、半導体記憶装置はテストモードへ
移行される。
【００３０】したがって、この発明によれば、モジュー
ル状態において、半導体記憶装置を正確にテストモード
へ移行できる。
ル状態において、半導体記憶装置を正確にテストモード
へ移行できる。
【００３１】好ましくは、テストモードエントリ回路
は、テストモードへの移行要求を示す所定の信号と高電
圧レベルから成る外部入力信号とを外部から受け、外部
入力信号をテストモード移行信号として半導体記憶装置
に与える。
は、テストモードへの移行要求を示す所定の信号と高電
圧レベルから成る外部入力信号とを外部から受け、外部
入力信号をテストモード移行信号として半導体記憶装置
に与える。
【００３２】テストモード移行時、半導体記憶装置は、
外部から入力された高電圧レベルから成る外部入力信号
を直接受ける。
外部から入力された高電圧レベルから成る外部入力信号
を直接受ける。
【００３３】したがって、この発明によれば、モジュー
ル状態においても、単体時のテストモードへの移行動作
と同じ動作により半導体記憶装置をテストモードへ移行
できる。
ル状態においても、単体時のテストモードへの移行動作
と同じ動作により半導体記憶装置をテストモードへ移行
できる。
【００３４】好ましくは、テストモードエントリ回路
は、所定の信号に基づいて外部入力信号を半導体記憶装
置へ直接導くためのバイパス信号を生成する信号生成回
路と、バイパス信号に基づいて外部入力信号を半導体記
憶装置に直接与えるバイパス回路とを含む。
は、所定の信号に基づいて外部入力信号を半導体記憶装
置へ直接導くためのバイパス信号を生成する信号生成回
路と、バイパス信号に基づいて外部入力信号を半導体記
憶装置に直接与えるバイパス回路とを含む。
【００３５】テストモード時、バイパス信号が生成され
る。そして、バイパス信号が生成されると、高電圧レベ
ルから成る外部入力信号が半導体記憶装置に、直接、与
えられる。
る。そして、バイパス信号が生成されると、高電圧レベ
ルから成る外部入力信号が半導体記憶装置に、直接、与
えられる。
【００３６】したがって、この発明によれば、モジュー
ル状態において、半導体記憶装置を正確にテストモード
へ移行できる。
ル状態において、半導体記憶装置を正確にテストモード
へ移行できる。
【００３７】好ましくは、テストモード回路は、クロッ
ク信号の１つのサイクルで活性化され、１つのサイクル
に連続するもう１つのサイクルでテストモード移行信号
を検出してテストモード信号を発生する。
ク信号の１つのサイクルで活性化され、１つのサイクル
に連続するもう１つのサイクルでテストモード移行信号
を検出してテストモード信号を発生する。
【００３８】テストモード回路の起動およびテストモー
ド移行信号の検出が、クロック信号の２つのサイクルに
おいて行なわれる。
ド移行信号の検出が、クロック信号の２つのサイクルに
おいて行なわれる。
【００３９】したがって、この発明によれば、高周波数
のクロック信号に同期して動作する半導体モジュールに
おいても、そのクロック信号に同期して半導体記憶装置
をテストモードへ移行できる。
のクロック信号に同期して動作する半導体モジュールに
おいても、そのクロック信号に同期して半導体記憶装置
をテストモードへ移行できる。
【００４０】好ましくは、テストモード回路は、レジス
タードバッファ回路からの所定の信号に基づいて１つの
サイクルにおいて活性化され、もう１つのサイクルにお
いてテストモード移行信号を検出する検出回路と、検出
回路によりテストモード移行信号が検出されたとき、も
う１つのサイクルにおいてテストモード信号を発生する
信号発生回路とを含む。
タードバッファ回路からの所定の信号に基づいて１つの
サイクルにおいて活性化され、もう１つのサイクルにお
いてテストモード移行信号を検出する検出回路と、検出
回路によりテストモード移行信号が検出されたとき、も
う１つのサイクルにおいてテストモード信号を発生する
信号発生回路とを含む。
【００４１】テストモード回路が活性化されると、テス
トモード移行信号の検出動作およびテストモード信号の
発生動作がクロック信号の１つのサイクル内で行なわれ
る。
トモード移行信号の検出動作およびテストモード信号の
発生動作がクロック信号の１つのサイクル内で行なわれ
る。
【００４２】したがって、この発明によれば、モジュー
ル状態において、半導体記憶装置を迅速にテストモード
へ移行できる。
ル状態において、半導体記憶装置を迅速にテストモード
へ移行できる。
【００４３】好ましくは、検出回路は、所定の信号に基
づいて、１つのサイクルにおいて活性化信号を生成する
信号生成回路と、活性化信号に基づいて、１つのサイク
ルにおいて活性化され、もう１つのサイクルにおいてテ
ストモード移行信号の電圧レベルを基準電圧レベルと比
較して比較結果を出力する比較回路とから成り、信号発
生回路は、テストモード移行信号の電圧レベルが基準電
圧レベルよりも高いときテストモード信号を発生する。
づいて、１つのサイクルにおいて活性化信号を生成する
信号生成回路と、活性化信号に基づいて、１つのサイク
ルにおいて活性化され、もう１つのサイクルにおいてテ
ストモード移行信号の電圧レベルを基準電圧レベルと比
較して比較結果を出力する比較回路とから成り、信号発
生回路は、テストモード移行信号の電圧レベルが基準電
圧レベルよりも高いときテストモード信号を発生する。
【００４４】活性化信号が生成されると、クロック信号
の１つのサイクルにおいてテストモード移行信号の電圧
レベルが基準電圧レベルと比較されてテストモード信号
が発生される。
の１つのサイクルにおいてテストモード移行信号の電圧
レベルが基準電圧レベルと比較されてテストモード信号
が発生される。
【００４５】したがって、この発明によれば、基準電圧
レベルよりも高い電圧レベルのテストモード信号を半導
体記憶装置へ与えれば、モジュール状態において、半導
体記憶装置を迅速にテストモードへ移行できる。
レベルよりも高い電圧レベルのテストモード信号を半導
体記憶装置へ与えれば、モジュール状態において、半導
体記憶装置を迅速にテストモードへ移行できる。
【００４６】また、この発明によれば、半導体モジュー
ルは、半導体記憶装置が単体においてテストモードへ移
行する第１の速度よりも速い第２の速度で動作する半導
体モジュールであって、第２の速度を実現する周波数か
ら成るクロック信号を発生するＰＬＬ回路と、外部から
入力された入力信号を内部で使用される電圧レベルから
成る入力信号に変換し、その変換した入力信号をクロッ
ク信号に同期して出力するレジスタードバッファ回路
と、レジスタードバッファ回路からの入力信号を受け、
クロック信号に同期して動作する複数の半導体記憶装置
とを備え、複数の半導体記憶装置の各々は、複数のメモ
リセルを含むメモリセルアレイと、複数のメモリセルの
各々にデータを入出力する周辺回路と、テストモードへ
の移行時、レジスタードバッファ回路から受けたテスト
モード移行信号に基づいて、通常動作と異なる特殊動作
をテストするためのテストモード信号を発生するテスト
モード回路とを含み、周辺回路は、テストモード信号に
応じて、複数のメモリセルの各々に特殊動作をテストす
るためのデータの入出力を行なう。
ルは、半導体記憶装置が単体においてテストモードへ移
行する第１の速度よりも速い第２の速度で動作する半導
体モジュールであって、第２の速度を実現する周波数か
ら成るクロック信号を発生するＰＬＬ回路と、外部から
入力された入力信号を内部で使用される電圧レベルから
成る入力信号に変換し、その変換した入力信号をクロッ
ク信号に同期して出力するレジスタードバッファ回路
と、レジスタードバッファ回路からの入力信号を受け、
クロック信号に同期して動作する複数の半導体記憶装置
とを備え、複数の半導体記憶装置の各々は、複数のメモ
リセルを含むメモリセルアレイと、複数のメモリセルの
各々にデータを入出力する周辺回路と、テストモードへ
の移行時、レジスタードバッファ回路から受けたテスト
モード移行信号に基づいて、通常動作と異なる特殊動作
をテストするためのテストモード信号を発生するテスト
モード回路とを含み、周辺回路は、テストモード信号に
応じて、複数のメモリセルの各々に特殊動作をテストす
るためのデータの入出力を行なう。
【００４７】この発明による半導体モジュールにおいて
は、テストモードへの移行時、レジスタードバッファ回
路は、テストモード移行信号を半導体記憶装置へ出力
し、半導体記憶装置のテストモード回路は、テストモー
ド移行信号に基づいてテストモード信号を発生する。そ
して、半導体記憶装置において、メモリセルの特殊動作
がテストされる。
は、テストモードへの移行時、レジスタードバッファ回
路は、テストモード移行信号を半導体記憶装置へ出力
し、半導体記憶装置のテストモード回路は、テストモー
ド移行信号に基づいてテストモード信号を発生する。そ
して、半導体記憶装置において、メモリセルの特殊動作
がテストされる。
【００４８】したがって、この発明によれば、半導体モ
ジュール内で使用される電圧レベルから成るテストモー
ド移行信号を用いて半導体記憶装置をテストモードへ移
行できる。
ジュール内で使用される電圧レベルから成るテストモー
ド移行信号を用いて半導体記憶装置をテストモードへ移
行できる。
【００４９】好ましくは、テストモード回路は、半導体
記憶装置が単体でテストモードへ移行されるときの第１
のテストモード移行信号と異なる第２のテストモード移
行信号に基づいてテストモード信号を発生する。
記憶装置が単体でテストモードへ移行されるときの第１
のテストモード移行信号と異なる第２のテストモード移
行信号に基づいてテストモード信号を発生する。
【００５０】テストモードへの移行時、半導体記憶装置
のテストモード回路は、モジュール状態に専用のテスト
モード移行信号に基づいてテストモード信号を発生す
る。
のテストモード回路は、モジュール状態に専用のテスト
モード移行信号に基づいてテストモード信号を発生す
る。
【００５１】したがって、この発明によれば、半導体モ
ジュールにおいて通常使用される電圧レベルよりも高い
電圧レベルから成る信号を半導体記憶装置に与えなくて
も、モジュール状態において半導体記憶装置をテストモ
ードへ移行できる。
ジュールにおいて通常使用される電圧レベルよりも高い
電圧レベルから成る信号を半導体記憶装置に与えなくて
も、モジュール状態において半導体記憶装置をテストモ
ードへ移行できる。
【００５２】好ましくは、テストモード回路は、第１の
テストモード移行信号に基づいてテストモード信号を発
生する第１の回路と、第２のテストモード移行信号に基
づいてテストモード信号を発生する第２の回路とから成
り、第２の回路は、第２のテストモード移行信号をレジ
スタードバッファ回路から受ける。
テストモード移行信号に基づいてテストモード信号を発
生する第１の回路と、第２のテストモード移行信号に基
づいてテストモード信号を発生する第２の回路とから成
り、第２の回路は、第２のテストモード移行信号をレジ
スタードバッファ回路から受ける。
【００５３】モジュール状態におけるテストモードへの
移行時、テストモード回路の第２の回路が動作し、第２
の回路は、モジュール状態に専用のテストモード移行信
号に基づいてテストモード信号を発生する。
移行時、テストモード回路の第２の回路が動作し、第２
の回路は、モジュール状態に専用のテストモード移行信
号に基づいてテストモード信号を発生する。
【００５４】したがって、この発明によれば、モジュー
ル状態に専用の回路によってテストモード信号を発生で
きる。
ル状態に専用の回路によってテストモード信号を発生で
きる。
【００５５】また、この発明によれば、半導体記憶装置
は、半導体記憶装置が単体においてテストモードへ移行
する第１の速度よりも速い第２の速度を実現する周波数
から成るクロック信号に同期して動作する半導体モジュ
ールに使用される半導体記憶装置であって、複数のメモ
リセルを含むメモリセルアレイと、複数のメモリセルの
各々にデータを入出力する周辺回路と、テストモードへ
の移行時、半導体モジュールに含まれるバッファ回路か
らのテストモード移行信号に基づいて通常動作と異なる
特殊動作をテストするためのテストモード信号を発生す
るテストモード回路とを含み、周辺回路は、テストモー
ド信号に応じて、複数のメモリセルの各々に特殊動作を
テストするためのデータの入出力を行なう。
は、半導体記憶装置が単体においてテストモードへ移行
する第１の速度よりも速い第２の速度を実現する周波数
から成るクロック信号に同期して動作する半導体モジュ
ールに使用される半導体記憶装置であって、複数のメモ
リセルを含むメモリセルアレイと、複数のメモリセルの
各々にデータを入出力する周辺回路と、テストモードへ
の移行時、半導体モジュールに含まれるバッファ回路か
らのテストモード移行信号に基づいて通常動作と異なる
特殊動作をテストするためのテストモード信号を発生す
るテストモード回路とを含み、周辺回路は、テストモー
ド信号に応じて、複数のメモリセルの各々に特殊動作を
テストするためのデータの入出力を行なう。
【００５６】この発明による半導体記憶装置は、テスト
モードへの移行時、半導体モジュールの構成要素である
バッファ回路からテストモード移行信号を受ける。そし
て、半導体記憶装置においては、テストモード回路は、
テストモード移行信号に基づいてテストモード信号を発
生し、メモリセルは、特殊動作がテストされる。
モードへの移行時、半導体モジュールの構成要素である
バッファ回路からテストモード移行信号を受ける。そし
て、半導体記憶装置においては、テストモード回路は、
テストモード移行信号に基づいてテストモード信号を発
生し、メモリセルは、特殊動作がテストされる。
【００５７】したがって、この発明によれば、半導体モ
ジュールに組込まれた状態で半導体記憶装置をテストモ
ードへ移行できる。
ジュールに組込まれた状態で半導体記憶装置をテストモ
ードへ移行できる。
【００５８】好ましくは、テストモード回路は、クロッ
ク信号の１つのサイクルで活性化され、１つのサイクル
に連続するもう１つのサイクルでテストモード移行信号
を検出してテストモード信号を発生する。
ク信号の１つのサイクルで活性化され、１つのサイクル
に連続するもう１つのサイクルでテストモード移行信号
を検出してテストモード信号を発生する。
【００５９】テストモード回路の起動およびテストモー
ド移行信号の検出が、クロック信号の２つのサイクルに
おいて行なわれる。
ド移行信号の検出が、クロック信号の２つのサイクルに
おいて行なわれる。
【００６０】したがって、この発明によれば、高周波数
のクロック信号に同期して動作する半導体記憶装置にお
いて、そのクロック信号に同期して半導体記憶装置をテ
ストモードへ移行できる。その結果、半導体記憶装置を
半導体モジュールに用いても、モジュール状態で半導体
記憶装置をテストモードへ移行できる。
のクロック信号に同期して動作する半導体記憶装置にお
いて、そのクロック信号に同期して半導体記憶装置をテ
ストモードへ移行できる。その結果、半導体記憶装置を
半導体モジュールに用いても、モジュール状態で半導体
記憶装置をテストモードへ移行できる。
【００６１】好ましくは、テストモード回路は、バッフ
ァ回路からの所定の信号に基づいて１つのサイクルにお
いて活性化され、もう１つのサイクルにおいてテストモ
ード移行信号を検出する検出回路と、検出回路によりテ
ストモード移行信号が検出されたとき、もう１つのサイ
クルにおいてテストモード信号を発生する信号発生回路
とを含む。
ァ回路からの所定の信号に基づいて１つのサイクルにお
いて活性化され、もう１つのサイクルにおいてテストモ
ード移行信号を検出する検出回路と、検出回路によりテ
ストモード移行信号が検出されたとき、もう１つのサイ
クルにおいてテストモード信号を発生する信号発生回路
とを含む。
【００６２】テストモード回路が活性化されると、テス
トモード移行信号の検出動作およびテストモード信号の
発生動作がクロック信号の１つのサイクル内で行なわれ
る。
トモード移行信号の検出動作およびテストモード信号の
発生動作がクロック信号の１つのサイクル内で行なわれ
る。
【００６３】したがって、この発明によれば、モジュー
ル状態において、迅速にテストモードへ移行できる半導
体記憶装置を提供できる。
ル状態において、迅速にテストモードへ移行できる半導
体記憶装置を提供できる。
【００６４】好ましくは、検出回路は、所定の信号に基
づいて、１つのサイクルにおいて活性化信号を生成する
信号生成回路と、活性化信号に基づいて、１つのサイク
ルにおいて活性化され、もう１つのサイクルにおいてテ
ストモード移行信号の電圧レベルを基準電圧レベルと比
較して比較結果を出力する比較回路とから成り、信号発
生回路は、テストモード移行信号の電圧レベルが基準電
圧レベルよりも高いときテストモード信号を発生する。
づいて、１つのサイクルにおいて活性化信号を生成する
信号生成回路と、活性化信号に基づいて、１つのサイク
ルにおいて活性化され、もう１つのサイクルにおいてテ
ストモード移行信号の電圧レベルを基準電圧レベルと比
較して比較結果を出力する比較回路とから成り、信号発
生回路は、テストモード移行信号の電圧レベルが基準電
圧レベルよりも高いときテストモード信号を発生する。
【００６５】活性化信号が生成されると、クロック信号
の１つのサイクルにおいてテストモード移行信号の電圧
レベルが基準電圧レベルと比較されてテストモード信号
が発生される。
の１つのサイクルにおいてテストモード移行信号の電圧
レベルが基準電圧レベルと比較されてテストモード信号
が発生される。
【００６６】したがって、この発明によれば、基準電圧
レベルよりも高い電圧レベルのテストモード信号を半導
体記憶装置へ与えれば、モジュール状態において、半導
体記憶装置を迅速にテストモードへ移行できる。
レベルよりも高い電圧レベルのテストモード信号を半導
体記憶装置へ与えれば、モジュール状態において、半導
体記憶装置を迅速にテストモードへ移行できる。
【００６７】好ましくは、テストモード回路は、半導体
記憶装置が単体でテストモードへ移行されるときの第１
のテストモード移行信号と異なる第２のテストモード移
行信号に基づいてテストモード信号を発生する。
記憶装置が単体でテストモードへ移行されるときの第１
のテストモード移行信号と異なる第２のテストモード移
行信号に基づいてテストモード信号を発生する。
【００６８】テストモードへの移行時、半導体記憶装置
のテストモード回路は、モジュール状態に専用のテスト
モード移行信号に基づいてテストモード信号を発生す
る。
のテストモード回路は、モジュール状態に専用のテスト
モード移行信号に基づいてテストモード信号を発生す
る。
【００６９】したがって、この発明によれば、半導体モ
ジュールにおいて通常使用される電圧レベルよりも高い
電圧レベルから成る信号を半導体記憶装置に与えなくて
も、モジュール状態において半導体記憶装置をテストモ
ードへ移行できる。
ジュールにおいて通常使用される電圧レベルよりも高い
電圧レベルから成る信号を半導体記憶装置に与えなくて
も、モジュール状態において半導体記憶装置をテストモ
ードへ移行できる。
【００７０】好ましくは、テストモード回路は、第１の
テストモード移行信号に基づいてテストモード信号を発
生する第１の回路と、第２のテストモード移行信号に基
づいてテストモード信号を発生する第２の回路とから成
り、第２の回路は、第２のテストモード移行信号をバッ
ファ回路から受ける。
テストモード移行信号に基づいてテストモード信号を発
生する第１の回路と、第２のテストモード移行信号に基
づいてテストモード信号を発生する第２の回路とから成
り、第２の回路は、第２のテストモード移行信号をバッ
ファ回路から受ける。
【００７１】モジュール状態におけるテストモードへの
移行時、テストモード回路の第２の回路が動作し、第２
の回路は、モジュール状態に専用のテストモード移行信
号に基づいてテストモード信号を発生する。
移行時、テストモード回路の第２の回路が動作し、第２
の回路は、モジュール状態に専用のテストモード移行信
号に基づいてテストモード信号を発生する。
【００７２】したがって、この発明によれば、モジュー
ル状態に専用の回路によってテストモード信号を発生で
きる。
ル状態に専用の回路によってテストモード信号を発生で
きる。
【００７３】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。
【００７４】［実施の形態１］図１を参照して、モジュ
ール１０は、半導体モジュール１００，１１０と、基板
１２０とを備える。半導体モジュール１００，１１０
は、基板１２０に対して互いに反対側に設けられる。モ
ジュール１０は、ＲＤＩＭＭであり、半導体モジュール
１００，１１０は、複数のＤＲＡＭを含み、ＲＤＩＭＭ
を構成する。
ール１０は、半導体モジュール１００，１１０と、基板
１２０とを備える。半導体モジュール１００，１１０
は、基板１２０に対して互いに反対側に設けられる。モ
ジュール１０は、ＲＤＩＭＭであり、半導体モジュール
１００，１１０は、複数のＤＲＡＭを含み、ＲＤＩＭＭ
を構成する。
【００７５】図２を参照して、実施の形態１による半導
体モジュール１００，１１０は、半導体記憶装置１１〜
１８と、レジスタードバッファ２０と、ＰＬＬ回路３０
と、テストモードエントリ回路４０とを備える。
体モジュール１００，１１０は、半導体記憶装置１１〜
１８と、レジスタードバッファ２０と、ＰＬＬ回路３０
と、テストモードエントリ回路４０とを備える。
【００７６】半導体記憶装置１１〜１８は、複数のメモ
リセルを含むＤＲＡＭから成り、データを記憶する。レ
ジスタードバッファ２０は、アドレス信号ＡＤＤ０〜Ａ
ＤＤｎ、バンクアドレス信号ＢＡ０〜ＢＡｍ、ロウアド
レスストローブ信号／ＲＡＳ、コラムアドレスストロー
ブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、および
データを外部端子から受け、その受けたアドレス信号Ａ
ＤＤ０〜ＡＤＤｎ等を構成する電圧レベルを半導体モジ
ュール１００，１１０内で使用される所定の電圧レベル
に変換する。そして、レジスタードバッファ２０は、所
定の電圧レベルに変換したアドレス信号ＡＤＤ０〜ＡＤ
Ｄｎ等をＰＬＬ回路３０からのクロック信号ＣＬＫに同
期して半導体記憶装置１１〜１８へ出力する。
リセルを含むＤＲＡＭから成り、データを記憶する。レ
ジスタードバッファ２０は、アドレス信号ＡＤＤ０〜Ａ
ＤＤｎ、バンクアドレス信号ＢＡ０〜ＢＡｍ、ロウアド
レスストローブ信号／ＲＡＳ、コラムアドレスストロー
ブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、および
データを外部端子から受け、その受けたアドレス信号Ａ
ＤＤ０〜ＡＤＤｎ等を構成する電圧レベルを半導体モジ
ュール１００，１１０内で使用される所定の電圧レベル
に変換する。そして、レジスタードバッファ２０は、所
定の電圧レベルに変換したアドレス信号ＡＤＤ０〜ＡＤ
Ｄｎ等をＰＬＬ回路３０からのクロック信号ＣＬＫに同
期して半導体記憶装置１１〜１８へ出力する。
【００７７】また、レジスタードバッファ２０は、所定
の電圧レベルに変換したロウアドレスストローブ信号／
ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およ
びライトイネーブル信号／ＷＥの論理積を演算し、その
演算した結果を信号ＭＲＳとして半導体記憶装置１１〜
１８およびテストモードエントリ回路４０へ出力する。
の電圧レベルに変換したロウアドレスストローブ信号／
ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およ
びライトイネーブル信号／ＷＥの論理積を演算し、その
演算した結果を信号ＭＲＳとして半導体記憶装置１１〜
１８およびテストモードエントリ回路４０へ出力する。
【００７８】さらに、レジスタードバッファ２０は、所
定の電圧レベルに変換したアドレス信号ＡＤＤ７および
バンクアドレス信号ＢＡ１を半導体記憶装置１１〜１８
およびテストモードエントリ回路４０へ出力する。
定の電圧レベルに変換したアドレス信号ＡＤＤ７および
バンクアドレス信号ＢＡ１を半導体記憶装置１１〜１８
およびテストモードエントリ回路４０へ出力する。
【００７９】また、さらに、レジスタードバッファ２０
は、半導体記憶装置１１〜１８からの読出データを入出
力端子ＤＱへ出力する。
は、半導体記憶装置１１〜１８からの読出データを入出
力端子ＤＱへ出力する。
【００８０】ＰＬＬ回路３０は、５０ＭＨｚ以上の周波
数を有するクロック信号ＣＬＫを発生し、その発生した
クロック信号ＣＬＫの位相をレジスタードバッファ２０
から入力されたデータの位相に一致させる。そして、Ｐ
ＬＬ回路３０は、位相を調整したクロック信号ＣＬＫを
半導体記憶装置１１〜１８およびレジスタードバッファ
２０へ出力する。
数を有するクロック信号ＣＬＫを発生し、その発生した
クロック信号ＣＬＫの位相をレジスタードバッファ２０
から入力されたデータの位相に一致させる。そして、Ｐ
ＬＬ回路３０は、位相を調整したクロック信号ＣＬＫを
半導体記憶装置１１〜１８およびレジスタードバッファ
２０へ出力する。
【００８１】テストモードエントリ回路４０は、レジス
タードバッファ２０からの信号ＭＲＳ、アドレス信号Ａ
ＤＤ７およびバンクアドレス信号ＢＡ１を受け、また、
信号ＥＸＴＢＡ０を外部から直接受ける。そして、テス
トモードエントリ回路４０は、信号ＭＲＳ、信号ＥＸＴ
ＢＡ０、アドレス信号ＡＤＤ７、およびバンクアドレス
信号ＢＡ１に基づいて、後述する方法によって信号ＰＬ
ＬＯＦＦおよび信号ＳＶＩＨを発生し、その発生した信
号ＰＬＬＯＦＦをＰＬＬ回路３０へ出力し、信号ＳＶＩ
Ｈを半導体記憶装置１１〜１８へ出力する。
タードバッファ２０からの信号ＭＲＳ、アドレス信号Ａ
ＤＤ７およびバンクアドレス信号ＢＡ１を受け、また、
信号ＥＸＴＢＡ０を外部から直接受ける。そして、テス
トモードエントリ回路４０は、信号ＭＲＳ、信号ＥＸＴ
ＢＡ０、アドレス信号ＡＤＤ７、およびバンクアドレス
信号ＢＡ１に基づいて、後述する方法によって信号ＰＬ
ＬＯＦＦおよび信号ＳＶＩＨを発生し、その発生した信
号ＰＬＬＯＦＦをＰＬＬ回路３０へ出力し、信号ＳＶＩ
Ｈを半導体記憶装置１１〜１８へ出力する。
【００８２】半導体モジュール１００，１１０における
クロック信号ＣＬＫに同期した動作速度は、半導体記憶
装置１１〜１８が単独でテストモードへ移行されるとき
の速度よりも速い。そして、半導体記憶装置１１〜１８
は、ＰＬＬ回路３０からのクロック信号ＣＬＫに同期し
て動作し、半導体モジュール１００，１１０においては
単独で使用されるときの速度よりも速い速度で動作す
る。
クロック信号ＣＬＫに同期した動作速度は、半導体記憶
装置１１〜１８が単独でテストモードへ移行されるとき
の速度よりも速い。そして、半導体記憶装置１１〜１８
は、ＰＬＬ回路３０からのクロック信号ＣＬＫに同期し
て動作し、半導体モジュール１００，１１０においては
単独で使用されるときの速度よりも速い速度で動作す
る。
【００８３】なお、図２においては、図面を見易くする
ためにＰＬＬ回路３０から半導体記憶装置１１〜１８へ
クロック信号ＣＬＫを出力する出力線および半導体記憶
装置１１〜１８からレジスタードバッファ２０へ読出デ
ータが出力される出力線が省略されている。
ためにＰＬＬ回路３０から半導体記憶装置１１〜１８へ
クロック信号ＣＬＫを出力する出力線および半導体記憶
装置１１〜１８からレジスタードバッファ２０へ読出デ
ータが出力される出力線が省略されている。
【００８４】図３を参照して、半導体記憶装置１１〜１
８は、バッファ２００，２１０，２２０と、ロウ制御回
路２３０と、コラム制御回路２４０と、書込制御回路２
５０と、ロウアドレスバッファ２６０と、コラムアドレ
スバッファ２７０と、モード回路２８０と、コラムデコ
ーダ２９０と、センスアンプ３００と、ロウデコーダ３
１０と、メモリセルアレイ３２０と、プリアンプ３３０
と、出力バッファ３４０と、ライトドライバ３５０と、
入力バッファ３６０と、電圧発生回路３７０とを含む。
８は、バッファ２００，２１０，２２０と、ロウ制御回
路２３０と、コラム制御回路２４０と、書込制御回路２
５０と、ロウアドレスバッファ２６０と、コラムアドレ
スバッファ２７０と、モード回路２８０と、コラムデコ
ーダ２９０と、センスアンプ３００と、ロウデコーダ３
１０と、メモリセルアレイ３２０と、プリアンプ３３０
と、出力バッファ３４０と、ライトドライバ３５０と、
入力バッファ３６０と、電圧発生回路３７０とを含む。
【００８５】バッファ２００は、レジスタードバッファ
２０から入力されたロウアドレスストローブ信号／ＲＡ
Ｓをラッチし、そのラッチしたロウアドレスストローブ
信号／ＲＡＳをロウ制御回路２３０へ出力する。バッフ
ァ２１０は、レジスタードバッファ２０から入力された
コラムアドレスストローブ信号／ＣＡＳをラッチし、そ
のラッチしたコラムアドレスストローブ信号／ＣＡＳを
コラム制御回路２４０へ出力する。バッファ２２０は、
レジスタードバッファ２０から入力されたライトイネー
ブル信号／ＷＥをラッチし、そのラッチしたライトイネ
ーブル信号／ＷＥを書込制御回路２５０へ出力する。
２０から入力されたロウアドレスストローブ信号／ＲＡ
Ｓをラッチし、そのラッチしたロウアドレスストローブ
信号／ＲＡＳをロウ制御回路２３０へ出力する。バッフ
ァ２１０は、レジスタードバッファ２０から入力された
コラムアドレスストローブ信号／ＣＡＳをラッチし、そ
のラッチしたコラムアドレスストローブ信号／ＣＡＳを
コラム制御回路２４０へ出力する。バッファ２２０は、
レジスタードバッファ２０から入力されたライトイネー
ブル信号／ＷＥをラッチし、そのラッチしたライトイネ
ーブル信号／ＷＥを書込制御回路２５０へ出力する。
【００８６】ロウアドレスバッファ２６０は、レジスタ
ードバッファ２０から入力されたアドレス信号ＡＤＤ０
〜ＡＤＤｎをラッチし、そのラッチしたアドレス信号Ａ
ＤＤ０〜ＡＤＤｎをロウ制御回路２３０へ出力する。
ードバッファ２０から入力されたアドレス信号ＡＤＤ０
〜ＡＤＤｎをラッチし、そのラッチしたアドレス信号Ａ
ＤＤ０〜ＡＤＤｎをロウ制御回路２３０へ出力する。
【００８７】コラムアドレスバッファ２７０は、レジス
タードバッファ２０から入力されたアドレス信号ＡＤＤ
０〜ＡＤＤｎをラッチし、そのラッチしたアドレス信号
ＡＤＤ０〜ＡＤＤｎをコラム制御回路２４０へ出力す
る。
タードバッファ２０から入力されたアドレス信号ＡＤＤ
０〜ＡＤＤｎをラッチし、そのラッチしたアドレス信号
ＡＤＤ０〜ＡＤＤｎをコラム制御回路２４０へ出力す
る。
【００８８】ロウ制御回路２３０は、バッファ２００か
ら入力されたロウアドレスストローブ信号／ＲＡＳがＨ
レベルからＬレベルに切換わるタイミングでロウアドレ
スバッファ２６０から入力されたアドレス信号ＡＤＤ０
〜ＡＤＤｎを行アドレスとしてロウデコーダ３１０へ出
力する。コラム制御回路２４０は、バッファ２１０から
入力されたコラムアドレスストローブ信号／ＣＡＳがＨ
レベルからＬレベルに切換わるタイミングでコラムアド
レスバッファ２７０から入力されたアドレス信号ＡＤＤ
０〜ＡＤＤｎを列アドレスとしてコラムデコーダ２９０
へ出力する。書込制御回路２５０は、バッファ２２０か
らＬレベルのライトイネーブル信号／ＷＥが入力される
と、書込データをＩ／Ｏ線へ書込むようにライトドライ
バ３５０を制御する。
ら入力されたロウアドレスストローブ信号／ＲＡＳがＨ
レベルからＬレベルに切換わるタイミングでロウアドレ
スバッファ２６０から入力されたアドレス信号ＡＤＤ０
〜ＡＤＤｎを行アドレスとしてロウデコーダ３１０へ出
力する。コラム制御回路２４０は、バッファ２１０から
入力されたコラムアドレスストローブ信号／ＣＡＳがＨ
レベルからＬレベルに切換わるタイミングでコラムアド
レスバッファ２７０から入力されたアドレス信号ＡＤＤ
０〜ＡＤＤｎを列アドレスとしてコラムデコーダ２９０
へ出力する。書込制御回路２５０は、バッファ２２０か
らＬレベルのライトイネーブル信号／ＷＥが入力される
と、書込データをＩ／Ｏ線へ書込むようにライトドライ
バ３５０を制御する。
【００８９】モード回路２８０は、モード切換回路（図
示せず）とテストモード回路２８００とを含む。モード
切換回路は、レジスタードバッファ２０から入力された
バンクアドレスＢＡ０〜ＢＡｍに基づいてメモリセルア
レイ３２０を構成する複数のバンクの各々を選択する。
なお、図３においては、バンクの構成およびバンクの選
択方法等は、本発明に直接関連しないので、バンクは図
示されていない。
示せず）とテストモード回路２８００とを含む。モード
切換回路は、レジスタードバッファ２０から入力された
バンクアドレスＢＡ０〜ＢＡｍに基づいてメモリセルア
レイ３２０を構成する複数のバンクの各々を選択する。
なお、図３においては、バンクの構成およびバンクの選
択方法等は、本発明に直接関連しないので、バンクは図
示されていない。
【００９０】また、テストモード回路２８００は、レジ
スタードバッファ２０から入力された信号ＭＲＳ、アド
レス信号ＡＤＤ７およびバンクアドレス信号ＢＡ１と、
テストモードエントリ回路４０から入力された信号ＳＶ
ＩＨに基づいて、後述する方法によってテストモード信
号ＴＭを発生する。
スタードバッファ２０から入力された信号ＭＲＳ、アド
レス信号ＡＤＤ７およびバンクアドレス信号ＢＡ１と、
テストモードエントリ回路４０から入力された信号ＳＶ
ＩＨに基づいて、後述する方法によってテストモード信
号ＴＭを発生する。
【００９１】コラムデコーダ２９０は、コラム制御回路
２４０から入力された列アドレスをデコードし、そのデ
コードした列アドレスによって指定されたビット線対Ｂ
Ｌｍ，／ＢＬｍを活性化する。センスアンプ３００は、
ライトドライバ３５０によりＩ／Ｏ線に書込まれた書込
データを、活性化されたビット線対ＢＬｍ，／ＢＬｍに
転送する。また、センスアンプ３００は、活性化された
メモリセルから読出された読出データをビット線対ＢＬ
ｍ，／ＢＬｍを介して受け、その読出データを増幅す
る。そして、センスアンプ３００は、増幅した読出デー
タをＩ／Ｏ線を介してプリアンプ３３０へ出力する。
２４０から入力された列アドレスをデコードし、そのデ
コードした列アドレスによって指定されたビット線対Ｂ
Ｌｍ，／ＢＬｍを活性化する。センスアンプ３００は、
ライトドライバ３５０によりＩ／Ｏ線に書込まれた書込
データを、活性化されたビット線対ＢＬｍ，／ＢＬｍに
転送する。また、センスアンプ３００は、活性化された
メモリセルから読出された読出データをビット線対ＢＬ
ｍ，／ＢＬｍを介して受け、その読出データを増幅す
る。そして、センスアンプ３００は、増幅した読出デー
タをＩ／Ｏ線を介してプリアンプ３３０へ出力する。
【００９２】ロウデコーダ３１０は、ロウ制御回路２３
０からの行アドレスをデコードし、そのデコードした行
アドレスによって指定されたワード線Ｗｎを活性化す
る。メモリセルアレイ３２０は、複数のメモリセルと、
複数のビット線対ＢＬｍ，／ＢＬｍと、複数のイコライ
ズ回路と、複数のワード線Ｗｎとを含む。複数のメモリ
セルは、ｎ×ｍ（ｎ，ｍは自然数）の行列状に配列さ
れ、複数のワード線Ｗｎおよび複数のビット線対ＢＬ
ｍ，／ＢＬｍによって選択的に活性化される。複数のイ
コライズ回路は、複数のビット線対ＢＬｍ，／ＢＬｍに
対応して設けられ、メモリセルへのデータの入出力が開
始される前に対応するビット線対ＢＬｍ，／ＢＬｍをプ
リチャージ電圧Ｖｂｂにイコライズする。
０からの行アドレスをデコードし、そのデコードした行
アドレスによって指定されたワード線Ｗｎを活性化す
る。メモリセルアレイ３２０は、複数のメモリセルと、
複数のビット線対ＢＬｍ，／ＢＬｍと、複数のイコライ
ズ回路と、複数のワード線Ｗｎとを含む。複数のメモリ
セルは、ｎ×ｍ（ｎ，ｍは自然数）の行列状に配列さ
れ、複数のワード線Ｗｎおよび複数のビット線対ＢＬ
ｍ，／ＢＬｍによって選択的に活性化される。複数のイ
コライズ回路は、複数のビット線対ＢＬｍ，／ＢＬｍに
対応して設けられ、メモリセルへのデータの入出力が開
始される前に対応するビット線対ＢＬｍ，／ＢＬｍをプ
リチャージ電圧Ｖｂｂにイコライズする。
【００９３】プリアンプ３３０は、Ｉ／Ｏ線を介して入
力された読出データを増幅し、その増幅した読出しデー
タを出力バッファ３４０へ出力する。出力バッファ３４
０は、プリアンプ３３０からの読出データをラッチし、
そのラッチした読出データを入出力端子ＤＱを介してレ
ジスタードバッファ２０へ出力する。
力された読出データを増幅し、その増幅した読出しデー
タを出力バッファ３４０へ出力する。出力バッファ３４
０は、プリアンプ３３０からの読出データをラッチし、
そのラッチした読出データを入出力端子ＤＱを介してレ
ジスタードバッファ２０へ出力する。
【００９４】入力バッファ３６０は、レジスタードバッ
ファ２０から入力された書込データをラッチし、そのラ
ッチした書込データをライトドライバ３５０へ出力す
る。ライトドライバ３５０は、入力バッファ３６０から
入力された書込データを書込制御回路２５０からの制御
に従ってＩ／Ｏ線に書込む。
ファ２０から入力された書込データをラッチし、そのラ
ッチした書込データをライトドライバ３５０へ出力す
る。ライトドライバ３５０は、入力バッファ３６０から
入力された書込データを書込制御回路２５０からの制御
に従ってＩ／Ｏ線に書込む。
【００９５】電圧発生回路３７０は、外部電源電圧を降
圧してアレイ動作電圧Ｖｄｄ、プリチャージ電圧Ｖｂ
ｂ、およびセルプレート電圧Ｖｃｐを発生し、その発生
したアレイ動作電圧Ｖｄｄをセンスアンプ３００へ供給
し、発生したプリチャージ電圧Ｖｂｂをメモリセルアレ
イ３２０に含まれる複数のイコライズ回路へ供給し、発
生したセルプレート電圧Ｖｃｐをメモリセルのセルプレ
ート電極へ供給する。なお、アレイ動作電圧Ｖｄｄは、
センスアンプ３００が読出データを増幅する際の電源電
圧として使用され、プリチャージ電圧Ｖｂｂは、イコラ
イズ回路が対応するビット線対ＢＬｍ，／ＢＬｍをイコ
ライズするときの電源電圧として使用され、セルプレー
ト電圧Ｖｃｐは、メモリセルに書込まれたデータをメモ
リセル内に保持するために用いられる。
圧してアレイ動作電圧Ｖｄｄ、プリチャージ電圧Ｖｂ
ｂ、およびセルプレート電圧Ｖｃｐを発生し、その発生
したアレイ動作電圧Ｖｄｄをセンスアンプ３００へ供給
し、発生したプリチャージ電圧Ｖｂｂをメモリセルアレ
イ３２０に含まれる複数のイコライズ回路へ供給し、発
生したセルプレート電圧Ｖｃｐをメモリセルのセルプレ
ート電極へ供給する。なお、アレイ動作電圧Ｖｄｄは、
センスアンプ３００が読出データを増幅する際の電源電
圧として使用され、プリチャージ電圧Ｖｂｂは、イコラ
イズ回路が対応するビット線対ＢＬｍ，／ＢＬｍをイコ
ライズするときの電源電圧として使用され、セルプレー
ト電圧Ｖｃｐは、メモリセルに書込まれたデータをメモ
リセル内に保持するために用いられる。
【００９６】図４を参照して、テストモードエントリ回
路４０は、ＡＮＤゲート４１と、ＳＶＩＨディテクタ４
２と、ＳＶＩＨ発生回路４３とを含む。ＡＮＤゲート４
１は、レジスタードバッファ２０から入力された信号Ｍ
ＲＳ、アドレス信号ＡＤＤ７およびバンクアドレス信号
ＢＡ１の論理積を演算して信号ＰＬＬＯＦＦを発生し、
その発生した信号ＰＬＬＯＦＦをＰＬＬ回路３０および
ＳＶＩＨディテクタ４２へ出力する。
路４０は、ＡＮＤゲート４１と、ＳＶＩＨディテクタ４
２と、ＳＶＩＨ発生回路４３とを含む。ＡＮＤゲート４
１は、レジスタードバッファ２０から入力された信号Ｍ
ＲＳ、アドレス信号ＡＤＤ７およびバンクアドレス信号
ＢＡ１の論理積を演算して信号ＰＬＬＯＦＦを発生し、
その発生した信号ＰＬＬＯＦＦをＰＬＬ回路３０および
ＳＶＩＨディテクタ４２へ出力する。
【００９７】特殊動作をテストするテストモードへ半導
体記憶装置１１〜１８を移行させるとき、Ｌレベルのロ
ウアドレスストローブ信号／ＲＡＳ、Ｌレベルのコラム
アドレスストローブ信号／ＣＡＳ、Ｌレベルのライトイ
ネーブル信号／ＷＥ、Ｈレベルのアドレス信号ＡＤＤ７
およびＨレベルのバンクアドレス信号ＢＡ１が半導体モ
ジュール１００，１１０に入力されるため、テストモー
ドエントリ回路４０は、Ｈレベルの信号ＭＲＳ、Ｈレベ
ルのアドレス信号ＡＤＤ７およびＨレベルのバンクアド
レス信号ＢＡ１をレジスタードバッファ２０から受け
る。したがって、ＡＮＤゲート４１は、Ｈレベルの信号
ＰＬＬＯＦＦを発生する。この信号ＰＬＬＯＦＦは、Ｈ
レベルであるときＰＬＬ回路３０を不活性化し、ＳＶＩ
Ｈディテクタ４２を活性化する。また、信号ＰＬＬＯＦ
Ｆは、Ｌレベルであるとき、ＰＬＬ回路３０を活性化
し、ＳＶＩＨディテクタ４２を不活性化する。
体記憶装置１１〜１８を移行させるとき、Ｌレベルのロ
ウアドレスストローブ信号／ＲＡＳ、Ｌレベルのコラム
アドレスストローブ信号／ＣＡＳ、Ｌレベルのライトイ
ネーブル信号／ＷＥ、Ｈレベルのアドレス信号ＡＤＤ７
およびＨレベルのバンクアドレス信号ＢＡ１が半導体モ
ジュール１００，１１０に入力されるため、テストモー
ドエントリ回路４０は、Ｈレベルの信号ＭＲＳ、Ｈレベ
ルのアドレス信号ＡＤＤ７およびＨレベルのバンクアド
レス信号ＢＡ１をレジスタードバッファ２０から受け
る。したがって、ＡＮＤゲート４１は、Ｈレベルの信号
ＰＬＬＯＦＦを発生する。この信号ＰＬＬＯＦＦは、Ｈ
レベルであるときＰＬＬ回路３０を不活性化し、ＳＶＩ
Ｈディテクタ４２を活性化する。また、信号ＰＬＬＯＦ
Ｆは、Ｌレベルであるとき、ＰＬＬ回路３０を活性化
し、ＳＶＩＨディテクタ４２を不活性化する。
【００９８】ＳＶＩＨディテクタ４２は、Ｈレベルの信
号ＰＬＬＯＦＦにより活性化され、外部から直接入力さ
れた信号ＥＸＴＢＡ０の電圧レベルを基準電圧レベルＶ
ＲＥＦと比較する。そして、ＳＶＩＨディテクタ４２
は、信号ＥＸＴＢＡ０の電圧レベルが基準電圧レベルＶ
ＲＥＦよりも高いときＨレベルの信号ＳＶＩＨＯＮをＳ
ＶＩＨ発生回路４３へ出力し、信号ＥＸＴＢＡ０の電圧
レベルが基準電圧レベルＶＲＥＦよりも低いときＬレベ
ルの信号ＳＶＩＨＯＮをＳＶＩＨ発生回路４３へ出力す
る。
号ＰＬＬＯＦＦにより活性化され、外部から直接入力さ
れた信号ＥＸＴＢＡ０の電圧レベルを基準電圧レベルＶ
ＲＥＦと比較する。そして、ＳＶＩＨディテクタ４２
は、信号ＥＸＴＢＡ０の電圧レベルが基準電圧レベルＶ
ＲＥＦよりも高いときＨレベルの信号ＳＶＩＨＯＮをＳ
ＶＩＨ発生回路４３へ出力し、信号ＥＸＴＢＡ０の電圧
レベルが基準電圧レベルＶＲＥＦよりも低いときＬレベ
ルの信号ＳＶＩＨＯＮをＳＶＩＨ発生回路４３へ出力す
る。
【００９９】半導体記憶装置１１〜１８をテストモード
へ移行させるとき、信号ＥＸＴＢＡ０は、通常使用範囲
の電圧レベルよりも高い電圧レベルから成るので、ＳＶ
ＩＨディテクタ４２はＨレベルの信号ＳＶＩＨＯＮをＳ
ＶＩＨ発生回路４３へ出力する。
へ移行させるとき、信号ＥＸＴＢＡ０は、通常使用範囲
の電圧レベルよりも高い電圧レベルから成るので、ＳＶ
ＩＨディテクタ４２はＨレベルの信号ＳＶＩＨＯＮをＳ
ＶＩＨ発生回路４３へ出力する。
【０１００】ＳＶＩＨ発生回路４３は、Ｈレベルの信号
ＳＶＩＨＯＮが入力されると、通常使用範囲の電圧レベ
ルよりも高い電圧レベルから成るＨレベルの信号ＳＶＩ
Ｈを発生し、その発生したＨレベルの信号ＳＶＩＨを半
導体記憶装置１１〜１８へ出力する。また、ＳＶＩＨ発
生回路４３は、Ｌレベルの信号ＳＶＩＨＯＮが入力され
ると、基準電圧レベルＶＲＥＦよりも低い電圧レベルか
ら成るＬレベルの信号ＳＶＩＨを発生し、その発生した
Ｌレベルの信号ＳＶＩＨを半導体記憶装置１１〜１８へ
出力する。
ＳＶＩＨＯＮが入力されると、通常使用範囲の電圧レベ
ルよりも高い電圧レベルから成るＨレベルの信号ＳＶＩ
Ｈを発生し、その発生したＨレベルの信号ＳＶＩＨを半
導体記憶装置１１〜１８へ出力する。また、ＳＶＩＨ発
生回路４３は、Ｌレベルの信号ＳＶＩＨＯＮが入力され
ると、基準電圧レベルＶＲＥＦよりも低い電圧レベルか
ら成るＬレベルの信号ＳＶＩＨを発生し、その発生した
Ｌレベルの信号ＳＶＩＨを半導体記憶装置１１〜１８へ
出力する。
【０１０１】図５を参照して、ＳＶＩＨディテクタ４２
は、ＰチャネルＭＯＳトランジスタ４２１〜４２３，４
２８，４２９，４３５，４３６と、ＮチャネルＭＯＳト
ランジスタ４３０〜４３２とを含む。
は、ＰチャネルＭＯＳトランジスタ４２１〜４２３，４
２８，４２９，４３５，４３６と、ＮチャネルＭＯＳト
ランジスタ４３０〜４３２とを含む。
【０１０２】ＰチャネルＭＯＳトランジスタ４２１〜４
２３は、ノード４２４と接地ノード４２５との間に直列
に接続される。ＰチャネルＭＯＳトランジスタ４２１
は、ノード４２４上の電圧を基板電圧として受け、ノー
ド４２４とノード４２６との間にダイオード接続され
る。ＰチャネルＭＯＳトランジスタ４２２は、ノード４
２６上の電圧を基板電圧として受け、ノード４２６とノ
ード４２７との間にダイオード接続される。Ｐチャネル
ＭＯＳトランジスタ４２３は、ノード４２７上の電圧を
基板電圧として受け、ノード４２７と接地ノード４２５
との間にダイオード接続される。
２３は、ノード４２４と接地ノード４２５との間に直列
に接続される。ＰチャネルＭＯＳトランジスタ４２１
は、ノード４２４上の電圧を基板電圧として受け、ノー
ド４２４とノード４２６との間にダイオード接続され
る。ＰチャネルＭＯＳトランジスタ４２２は、ノード４
２６上の電圧を基板電圧として受け、ノード４２６とノ
ード４２７との間にダイオード接続される。Ｐチャネル
ＭＯＳトランジスタ４２３は、ノード４２７上の電圧を
基板電圧として受け、ノード４２７と接地ノード４２５
との間にダイオード接続される。
【０１０３】したがって、ＰチャネルＭＯＳトランジス
タ４２１〜４２３は、各々抵抗として機能し、ノード４
２４に供給された電圧ＳＶの電圧レベルを３分の１に分
圧し、その分圧した電圧１／３ＳＶをノード４２７から
ＮチャネルＭＯＳトランジスタ４３０のゲート端子へ供
給する。
タ４２１〜４２３は、各々抵抗として機能し、ノード４
２４に供給された電圧ＳＶの電圧レベルを３分の１に分
圧し、その分圧した電圧１／３ＳＶをノード４２７から
ＮチャネルＭＯＳトランジスタ４３０のゲート端子へ供
給する。
【０１０４】ＰチャネルＭＯＳトランジスタ４２８およ
びＮチャネルＭＯＳトランジスタ４３０は、電源ノード
４３３とノード４３８との間に直列に接続される。Ｐチ
ャネルＭＯＳトランジスタ４２９およびＮチャネルＭＯ
Ｓトランジスタ４３１は、電源ノード４３３とノード４
３８との間に直列に接続される。ＰチャネルＭＯＳトラ
ンジスタ４２８およびＮチャネルＭＯＳトランジスタ４
３０は、ＰチャネルＭＯＳトランジスタ４２９およびＮ
チャネルＭＯＳトランジスタ４３１に対して並列に接続
される。ノード４３７上の電圧は、ＰチャネルＭＯＳト
ランジスタ４２８，４２９のゲート端子に供給される。
ＰチャネルＭＯＳトランジスタ４２８，４２９は、電源
ノード４３３に供給された電源電圧ＥＸＶＤＤを基板電
圧として受ける。ＮチャネルＭＯＳトランジスタ４３０
は、電圧１／３ＳＶをゲート端子に受け、ＮチャネルＭ
ＯＳトランジスタ４３１は、基準電圧ＶＲＥＦとして電
圧１／２ＥＸＶＤＤをゲート端子に受ける。Ｎチャネル
ＭＯＳトランジスタ４３２は、ノード４３８と接地ノー
ド４２５との間に接続され、テストモードエントリ回路
４０からの信号ＰＬＬＯＦＦをゲート端子に受ける。
びＮチャネルＭＯＳトランジスタ４３０は、電源ノード
４３３とノード４３８との間に直列に接続される。Ｐチ
ャネルＭＯＳトランジスタ４２９およびＮチャネルＭＯ
Ｓトランジスタ４３１は、電源ノード４３３とノード４
３８との間に直列に接続される。ＰチャネルＭＯＳトラ
ンジスタ４２８およびＮチャネルＭＯＳトランジスタ４
３０は、ＰチャネルＭＯＳトランジスタ４２９およびＮ
チャネルＭＯＳトランジスタ４３１に対して並列に接続
される。ノード４３７上の電圧は、ＰチャネルＭＯＳト
ランジスタ４２８，４２９のゲート端子に供給される。
ＰチャネルＭＯＳトランジスタ４２８，４２９は、電源
ノード４３３に供給された電源電圧ＥＸＶＤＤを基板電
圧として受ける。ＮチャネルＭＯＳトランジスタ４３０
は、電圧１／３ＳＶをゲート端子に受け、ＮチャネルＭ
ＯＳトランジスタ４３１は、基準電圧ＶＲＥＦとして電
圧１／２ＥＸＶＤＤをゲート端子に受ける。Ｎチャネル
ＭＯＳトランジスタ４３２は、ノード４３８と接地ノー
ド４２５との間に接続され、テストモードエントリ回路
４０からの信号ＰＬＬＯＦＦをゲート端子に受ける。
【０１０５】したがって、ＰチャネルＭＯＳトランジス
タ４２８，４２９およびＮチャネルＭＯＳトランジスタ
４３０，４３１は、ＮチャネルＭＯＳトランジスタ４３
０のゲート端子に供給された電圧１／３ＳＶを、Ｎチャ
ネルＭＯＳトランジスタ４３１のゲート端子に供給され
た電圧１／２ＥＸＶＤＤと差動比較し、その比較結果に
応じてＨレベルまたはＬレベルの信号ＳＶＩＨＯＮを出
力する。電圧１／３ＳＶの電圧レベルが電圧１／２ＥＸ
ＶＤＤの電圧レベルよりも高いとき、ノード４３４上の
電圧はノード４３７上の電圧よりも高くなるので、ＳＶ
ＩＨディテクタ４２は、Ｈレベルの信号ＳＶＩＨＯＮを
出力する。また、電圧１／３ＳＶの電圧レベルが電圧１
／２ＥＸＶＤＤの電圧レベルよりも低いとき、ノード４
３４上の電圧はノード４３７上の電圧よりも低くなるの
で、ＳＶＩＨディテクタ４２は、Ｌレベルの信号ＳＶＩ
ＨＯＮを出力する。
タ４２８，４２９およびＮチャネルＭＯＳトランジスタ
４３０，４３１は、ＮチャネルＭＯＳトランジスタ４３
０のゲート端子に供給された電圧１／３ＳＶを、Ｎチャ
ネルＭＯＳトランジスタ４３１のゲート端子に供給され
た電圧１／２ＥＸＶＤＤと差動比較し、その比較結果に
応じてＨレベルまたはＬレベルの信号ＳＶＩＨＯＮを出
力する。電圧１／３ＳＶの電圧レベルが電圧１／２ＥＸ
ＶＤＤの電圧レベルよりも高いとき、ノード４３４上の
電圧はノード４３７上の電圧よりも高くなるので、ＳＶ
ＩＨディテクタ４２は、Ｈレベルの信号ＳＶＩＨＯＮを
出力する。また、電圧１／３ＳＶの電圧レベルが電圧１
／２ＥＸＶＤＤの電圧レベルよりも低いとき、ノード４
３４上の電圧はノード４３７上の電圧よりも低くなるの
で、ＳＶＩＨディテクタ４２は、Ｌレベルの信号ＳＶＩ
ＨＯＮを出力する。
【０１０６】ＰチャネルＭＯＳトランジスタ４３５，４
３６は、電源ノード４３３と接地ノード４２５との間に
直列に接続される。ＰチャネルＭＯＳトランジスタ４３
５は、電源ノード４３３とノード４３９との間にダイオ
ード接続され、電源ノード４３３に供給された電源電圧
ＥＸＶＤＤを基板電圧として受ける。ＰチャネルＭＯＳ
トランジスタ４３６は、ノード４３９と接地ノード４２
５との間にダイオード接続され、ノード４３９上の電圧
を基板電圧として受ける。
３６は、電源ノード４３３と接地ノード４２５との間に
直列に接続される。ＰチャネルＭＯＳトランジスタ４３
５は、電源ノード４３３とノード４３９との間にダイオ
ード接続され、電源ノード４３３に供給された電源電圧
ＥＸＶＤＤを基板電圧として受ける。ＰチャネルＭＯＳ
トランジスタ４３６は、ノード４３９と接地ノード４２
５との間にダイオード接続され、ノード４３９上の電圧
を基板電圧として受ける。
【０１０７】したがって、ＰチャネルＭＯＳトランジス
タ４３５，４３６は、電源ノード４３３に供給された電
源電圧ＥＸＶＤＤを２分の１に分圧し、その分圧した１
／２ＥＸＶＤＤを基準電圧レベルＶＲＥＦとしてＮチャ
ネルＭＯＳトランジスタ４３１のゲート端子に供給す
る。
タ４３５，４３６は、電源ノード４３３に供給された電
源電圧ＥＸＶＤＤを２分の１に分圧し、その分圧した１
／２ＥＸＶＤＤを基準電圧レベルＶＲＥＦとしてＮチャ
ネルＭＯＳトランジスタ４３１のゲート端子に供給す
る。
【０１０８】半導体記憶装置１１〜１８をテストモード
へ移行させるとき、Ｈレベルの信号ＰＬＬＯＦＦがＡＮ
Ｄゲート４１から入力され、信号ＥＸＴＢＡ０を構成す
る３／２ＥＸＶＤＤよりも高い電圧が電圧ＳＶとして外
部から直接供給されるので、電圧１／３ＳＶの電圧レベ
ルは、電圧１／２ＥＸＶＤＤの電圧レベルよりも高くな
り、ＳＶＩＨディテクタ４２は、Ｈレベルの信号ＳＶＩ
ＨＯＮを出力する。また、通常動作時においては、Ｌレ
ベルの信号ＰＬＬＯＦＦがＡＮＤゲート４１から入力さ
れるので、ＳＶＩＨディテクタ４２は、活性化されず、
Ｌレベルの信号ＳＶＩＨＯＮを出力する。
へ移行させるとき、Ｈレベルの信号ＰＬＬＯＦＦがＡＮ
Ｄゲート４１から入力され、信号ＥＸＴＢＡ０を構成す
る３／２ＥＸＶＤＤよりも高い電圧が電圧ＳＶとして外
部から直接供給されるので、電圧１／３ＳＶの電圧レベ
ルは、電圧１／２ＥＸＶＤＤの電圧レベルよりも高くな
り、ＳＶＩＨディテクタ４２は、Ｈレベルの信号ＳＶＩ
ＨＯＮを出力する。また、通常動作時においては、Ｌレ
ベルの信号ＰＬＬＯＦＦがＡＮＤゲート４１から入力さ
れるので、ＳＶＩＨディテクタ４２は、活性化されず、
Ｌレベルの信号ＳＶＩＨＯＮを出力する。
【０１０９】図６を参照して、半導体記憶装置１１〜１
８のモード回路２８０に含まれるテストモード回路２８
００について説明する。テストモード回路２８００は、
ホールド回路２８１〜２８３と、ＡＮＤゲート２８４，
２８５と、ＳＶＩＨディテクタ２８６とを含む。
８のモード回路２８０に含まれるテストモード回路２８
００について説明する。テストモード回路２８００は、
ホールド回路２８１〜２８３と、ＡＮＤゲート２８４，
２８５と、ＳＶＩＨディテクタ２８６とを含む。
【０１１０】ホールド回路２８１は、レジスタードバッ
ファ２０から入力された信号ＭＲＳを一定期間ホールド
し、そのホールド信号ＭＲＳＨをＡＮＤゲート２８４，
２８５へ出力する。ホールド回路２８２は、レジスター
ドバッファ２０から入力されたバンクアドレス信号ＢＡ
１を一定期間ホールドし、そのホールド信号ＢＡ１Ｈを
ＡＮＤゲート２８４，２８５へ出力する。ホールド回路
２８３は、レジスタードバッファ２０から入力されたア
ドレス信号ＡＤＤ７を一定期間ホールドし、そのホール
ド信号ＡＤＤ７ＨをＡＮＤゲート２８４，２８５へ出力
する。
ファ２０から入力された信号ＭＲＳを一定期間ホールド
し、そのホールド信号ＭＲＳＨをＡＮＤゲート２８４，
２８５へ出力する。ホールド回路２８２は、レジスター
ドバッファ２０から入力されたバンクアドレス信号ＢＡ
１を一定期間ホールドし、そのホールド信号ＢＡ１Ｈを
ＡＮＤゲート２８４，２８５へ出力する。ホールド回路
２８３は、レジスタードバッファ２０から入力されたア
ドレス信号ＡＤＤ７を一定期間ホールドし、そのホール
ド信号ＡＤＤ７ＨをＡＮＤゲート２８４，２８５へ出力
する。
【０１１１】ＡＮＤゲート２８５は、ホールド信号ＭＲ
ＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈの論理積を演算し、その演
算結果である信号ＳＶＤＥＮＥをＳＶＩＨディテクタ２
８６へ出力する。ＳＶＩＨディテクタ２８６は、図５に
示すＳＶＩＨディテクタ４２と同じ回路構成から成り、
ＳＶＩＨ発生回路４３からの信号ＳＶＩＨの電圧レベル
を基準電圧レベルＶＲＥＦと比較し、その比較結果に応
じた論理レベルから成る信号ＢＡ０ＳをＡＮＤゲート２
８４へ出力する。この場合、ＳＶＩＨディテクタ２８６
は、信号ＰＬＬＯＦＦに代えて信号ＳＶＤＥＮＥを活性
化信号としてＮチャネルＭＯＳトランジスタ４３２のゲ
ート端子に受ける。
ＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈの論理積を演算し、その演
算結果である信号ＳＶＤＥＮＥをＳＶＩＨディテクタ２
８６へ出力する。ＳＶＩＨディテクタ２８６は、図５に
示すＳＶＩＨディテクタ４２と同じ回路構成から成り、
ＳＶＩＨ発生回路４３からの信号ＳＶＩＨの電圧レベル
を基準電圧レベルＶＲＥＦと比較し、その比較結果に応
じた論理レベルから成る信号ＢＡ０ＳをＡＮＤゲート２
８４へ出力する。この場合、ＳＶＩＨディテクタ２８６
は、信号ＰＬＬＯＦＦに代えて信号ＳＶＤＥＮＥを活性
化信号としてＮチャネルＭＯＳトランジスタ４３２のゲ
ート端子に受ける。
【０１１２】ＡＮＤゲート２８４は、ホールド信号ＭＲ
ＳＨ、ホールド信号ＢＡ１Ｈ、ホールド信号ＡＤＤ７Ｈ
および信号ＢＡ０Ｓの論理積を演算してテストモード信
号ＴＭを出力する。
ＳＨ、ホールド信号ＢＡ１Ｈ、ホールド信号ＡＤＤ７Ｈ
および信号ＢＡ０Ｓの論理積を演算してテストモード信
号ＴＭを出力する。
【０１１３】半導体記憶装置１１〜１８をテストモード
へ移行させるとき、Ｈレベルの信号ＭＲＳ、Ｈレベルの
バンクアドレス信号ＢＡ１、およびＨレベルのアドレス
信号ＡＤＤ７がレジスタードバッファ２０から入力さ
れ、通常使用範囲の電圧レベルよりも高い電圧レベルか
ら成る信号ＳＶＩＨがテストモードエントリ回路４０か
ら入力されるので、ホールド回路２８１はＨレベルのホ
ールド信号ＭＲＳＨをＡＮＤゲート２８４，２８５へ出
力し、ホールド回路２８２はＨレベルのホールド信号Ｂ
Ａ１ＨをＡＮＤゲート２８４，２８５へ出力し、ホール
ド回路２８３はＨレベルのホールド信号ＡＤＤ７ＨをＡ
ＮＤゲート２８４，２８５へ出力する。そして、ＡＮＤ
ゲート２８５は、Ｈレベルのホールド信号ＭＲＳＨ，Ｂ
Ａ１Ｈ，ＡＤＤ７Ｈに基づいてＨレベルの信号ＳＶＤＥ
ＮＥをＳＶＩＨディテクタ２８６へ出力する。そうする
と、ＳＶＩＨディテクタ２８６は、ＨレベルのＳＶＤＥ
ＮＥによって活性化され、信号ＳＶＩＨの電圧レベルを
基準電圧レベルＶＲＥＦと比較し、Ｈレベルの信号ＢＡ
０ＳをＡＮＤゲート２８４へ出力する。そして、ＡＮＤ
ゲート２８４は、Ｈレベルのホールド信号ＭＲＳＨ，Ｂ
Ａ１Ｈ，ＡＤＤ７Ｈと、Ｈレベルの信号ＢＡ０Ｓとに基
づいてＨレベルのテストモード信号ＴＭを出力する。
へ移行させるとき、Ｈレベルの信号ＭＲＳ、Ｈレベルの
バンクアドレス信号ＢＡ１、およびＨレベルのアドレス
信号ＡＤＤ７がレジスタードバッファ２０から入力さ
れ、通常使用範囲の電圧レベルよりも高い電圧レベルか
ら成る信号ＳＶＩＨがテストモードエントリ回路４０か
ら入力されるので、ホールド回路２８１はＨレベルのホ
ールド信号ＭＲＳＨをＡＮＤゲート２８４，２８５へ出
力し、ホールド回路２８２はＨレベルのホールド信号Ｂ
Ａ１ＨをＡＮＤゲート２８４，２８５へ出力し、ホール
ド回路２８３はＨレベルのホールド信号ＡＤＤ７ＨをＡ
ＮＤゲート２８４，２８５へ出力する。そして、ＡＮＤ
ゲート２８５は、Ｈレベルのホールド信号ＭＲＳＨ，Ｂ
Ａ１Ｈ，ＡＤＤ７Ｈに基づいてＨレベルの信号ＳＶＤＥ
ＮＥをＳＶＩＨディテクタ２８６へ出力する。そうする
と、ＳＶＩＨディテクタ２８６は、ＨレベルのＳＶＤＥ
ＮＥによって活性化され、信号ＳＶＩＨの電圧レベルを
基準電圧レベルＶＲＥＦと比較し、Ｈレベルの信号ＢＡ
０ＳをＡＮＤゲート２８４へ出力する。そして、ＡＮＤ
ゲート２８４は、Ｈレベルのホールド信号ＭＲＳＨ，Ｂ
Ａ１Ｈ，ＡＤＤ７Ｈと、Ｈレベルの信号ＢＡ０Ｓとに基
づいてＨレベルのテストモード信号ＴＭを出力する。
【０１１４】図２〜図７を参照して、半導体モジュール
１００，１１０において半導体記憶装置１１〜１８をテ
ストモードへ移行させる動作について説明する。半導体
記憶装置１１〜１８をテストモードへ移行させるとき、
Ｌレベルのロウアドレスストローブ信号／ＲＡＳ、Ｌレ
ベルのコラムアドレスストローブ信号／ＣＡＳ、Ｌレベ
ルのライトイネーブル信号／ＷＥ、Ｈレベルのバンクア
ドレス信号ＢＡ１、およびＨレベルのアドレス信号ＡＤ
Ｄ７が外部端子からレジスタードバッファ２０へ入力さ
れ、通常使用範囲の電圧レベルよりも高い電圧レベルか
ら成る信号ＥＸＴＢＡ０がテストモードエントリ回路４
０へ直接入力される。
１００，１１０において半導体記憶装置１１〜１８をテ
ストモードへ移行させる動作について説明する。半導体
記憶装置１１〜１８をテストモードへ移行させるとき、
Ｌレベルのロウアドレスストローブ信号／ＲＡＳ、Ｌレ
ベルのコラムアドレスストローブ信号／ＣＡＳ、Ｌレベ
ルのライトイネーブル信号／ＷＥ、Ｈレベルのバンクア
ドレス信号ＢＡ１、およびＨレベルのアドレス信号ＡＤ
Ｄ７が外部端子からレジスタードバッファ２０へ入力さ
れ、通常使用範囲の電圧レベルよりも高い電圧レベルか
ら成る信号ＥＸＴＢＡ０がテストモードエントリ回路４
０へ直接入力される。
【０１１５】そうすると、レジスタードバッファ２０
は、Ｌレベルのロウアドレスストローブ信号／ＲＡＳ、
Ｌレベルのコラムアドレスストローブ信号／ＣＡＳ、お
よびＬレベルのライトイネーブル信号／ＷＥの論理積を
演算し、その演算結果であるＨレベルの信号ＭＲＳをク
ロック信号ＣＬＫに同期して半導体記憶装置１１〜１８
およびテストモードエントリ回路４０へ出力する。ま
た、レジスタードバッファ２０は、Ｈレベルのバンクア
ドレス信号ＢＡ１、およびＨレベルのアドレス信号ＡＤ
Ｄ７を所定の電圧レベルから成るＨレベルのバンクアド
レス信号ＢＡ１、およびＨレベルのアドレス信号ＡＤＤ
７に変換した後、クロック信号ＣＬＫに同期してＨレベ
ルのバンクアドレス信号ＢＡ１、およびＨレベルのアド
レス信号ＡＤＤ７を半導体記憶装置１１〜１８およびテ
ストモードエントリ回路４０へ出力する。
は、Ｌレベルのロウアドレスストローブ信号／ＲＡＳ、
Ｌレベルのコラムアドレスストローブ信号／ＣＡＳ、お
よびＬレベルのライトイネーブル信号／ＷＥの論理積を
演算し、その演算結果であるＨレベルの信号ＭＲＳをク
ロック信号ＣＬＫに同期して半導体記憶装置１１〜１８
およびテストモードエントリ回路４０へ出力する。ま
た、レジスタードバッファ２０は、Ｈレベルのバンクア
ドレス信号ＢＡ１、およびＨレベルのアドレス信号ＡＤ
Ｄ７を所定の電圧レベルから成るＨレベルのバンクアド
レス信号ＢＡ１、およびＨレベルのアドレス信号ＡＤＤ
７に変換した後、クロック信号ＣＬＫに同期してＨレベ
ルのバンクアドレス信号ＢＡ１、およびＨレベルのアド
レス信号ＡＤＤ７を半導体記憶装置１１〜１８およびテ
ストモードエントリ回路４０へ出力する。
【０１１６】テストモードエントリ回路４０において
は、ＡＮＤゲート４１は、Ｈレベルの信号ＭＲＳと、Ｈ
レベルのバンクアドレス信号ＢＡ１と、Ｈレベルのアド
レス信号ＡＤＤ７との論理積を演算してＨレベルの信号
ＰＬＬＯＦＦをＳＶＩＨディテクタ４２およびＰＬＬ回
路３０へ出力する。ＳＶＩＨディテクタ４２は、Ｈレベ
ルの信号ＰＬＬＯＦＦによって活性化され、通常使用範
囲の電圧レベルよりも高い電圧レベルから成る信号ＥＸ
ＴＢＡ０の電圧レベルを基準電圧レベルＶＲＥＦと比較
し、Ｈレベルの信号ＳＶＩＨＯＮをＳＶＩＨ発生回路４
３へ出力する。そして、ＳＶＩＨ発生回路４３は、Ｈレ
ベルの信号ＳＶＩＨＯＮに基づいて、通常使用範囲の電
圧レベルよりも高い高電圧レベルから成る信号ＳＶＩＨ
を発生し、その発生した信号ＳＶＩＨを半導体記憶装置
１１〜１８へ出力する。つまり、実施の形態１において
は、通常使用範囲の電圧レベルよりも高い高電圧レベル
から成る信号ＳＶＩＨを半導体モジュール１００，１１
０の内部で発生する。
は、ＡＮＤゲート４１は、Ｈレベルの信号ＭＲＳと、Ｈ
レベルのバンクアドレス信号ＢＡ１と、Ｈレベルのアド
レス信号ＡＤＤ７との論理積を演算してＨレベルの信号
ＰＬＬＯＦＦをＳＶＩＨディテクタ４２およびＰＬＬ回
路３０へ出力する。ＳＶＩＨディテクタ４２は、Ｈレベ
ルの信号ＰＬＬＯＦＦによって活性化され、通常使用範
囲の電圧レベルよりも高い電圧レベルから成る信号ＥＸ
ＴＢＡ０の電圧レベルを基準電圧レベルＶＲＥＦと比較
し、Ｈレベルの信号ＳＶＩＨＯＮをＳＶＩＨ発生回路４
３へ出力する。そして、ＳＶＩＨ発生回路４３は、Ｈレ
ベルの信号ＳＶＩＨＯＮに基づいて、通常使用範囲の電
圧レベルよりも高い高電圧レベルから成る信号ＳＶＩＨ
を発生し、その発生した信号ＳＶＩＨを半導体記憶装置
１１〜１８へ出力する。つまり、実施の形態１において
は、通常使用範囲の電圧レベルよりも高い高電圧レベル
から成る信号ＳＶＩＨを半導体モジュール１００，１１
０の内部で発生する。
【０１１７】そうすると、ＰＬＬ回路３０はＨレベルの
信号ＰＬＬＯＦＦにより不活性化され、半導体記憶装置
１１〜１８は、５０ＭＨｚ以上の周波数から成るクロッ
ク信号ＣＬＫに同期した動作状態から開放され、低速で
の動作が可能になる。
信号ＰＬＬＯＦＦにより不活性化され、半導体記憶装置
１１〜１８は、５０ＭＨｚ以上の周波数から成るクロッ
ク信号ＣＬＫに同期した動作状態から開放され、低速で
の動作が可能になる。
【０１１８】一方、半導体記憶装置１１〜１８において
は、モード回路２８０に含まれるテストモード回路２８
００は、Ｈレベルの信号ＭＲＳ、Ｈレベルのバンクアド
レス信号ＢＡ１、およびＨレベルのアドレス信号ＡＤＤ
７をレジスタードバッファ２０から受け、高電圧レベル
から成る信号ＳＶＩＨをテストモードエントリ回路４０
から受ける。そして、テストモード回路２８００におい
ては、ホールド回路２８１は、Ｈレベルの信号ＭＲＳを
ホールドしてホールド信号ＭＲＳＨをＡＮＤゲート２８
４，２８５へ出力し、ホールド回路２８２は、Ｈレベル
のバンクアドレス信号ＢＡ１をホールドしてホールド信
号ＢＡ１ＨをＡＮＤゲート２８４，２８５へ出力し、ホ
ールド回路２８３は、Ｈレベルのアドレス信号ＡＤＤ７
をホールドしてホールド信号ＡＤＤ７ＨをＡＮＤゲート
２８４，２８５へ出力する。
は、モード回路２８０に含まれるテストモード回路２８
００は、Ｈレベルの信号ＭＲＳ、Ｈレベルのバンクアド
レス信号ＢＡ１、およびＨレベルのアドレス信号ＡＤＤ
７をレジスタードバッファ２０から受け、高電圧レベル
から成る信号ＳＶＩＨをテストモードエントリ回路４０
から受ける。そして、テストモード回路２８００におい
ては、ホールド回路２８１は、Ｈレベルの信号ＭＲＳを
ホールドしてホールド信号ＭＲＳＨをＡＮＤゲート２８
４，２８５へ出力し、ホールド回路２８２は、Ｈレベル
のバンクアドレス信号ＢＡ１をホールドしてホールド信
号ＢＡ１ＨをＡＮＤゲート２８４，２８５へ出力し、ホ
ールド回路２８３は、Ｈレベルのアドレス信号ＡＤＤ７
をホールドしてホールド信号ＡＤＤ７ＨをＡＮＤゲート
２８４，２８５へ出力する。
【０１１９】ＡＮＤゲート２８５は、Ｈレベルのホール
ド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈの論理積を演算
してＨレベルの信号ＳＶＤＥＮＥをＳＶＩＨディテクタ
２８６へ出力する。そして、ＳＶＩＨディテクタ２８６
は、Ｈレベルの信号ＳＶＤＥＮＥによって活性化され、
信号ＳＶＩＨの電圧レベルを基準電圧レベルＶＲＥＦと
比較してＨレベルの信号ＢＡ０ＳをＡＮＤゲート２８４
へ出力する。
ド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈの論理積を演算
してＨレベルの信号ＳＶＤＥＮＥをＳＶＩＨディテクタ
２８６へ出力する。そして、ＳＶＩＨディテクタ２８６
は、Ｈレベルの信号ＳＶＤＥＮＥによって活性化され、
信号ＳＶＩＨの電圧レベルを基準電圧レベルＶＲＥＦと
比較してＨレベルの信号ＢＡ０ＳをＡＮＤゲート２８４
へ出力する。
【０１２０】そうすると、ＡＮＤゲート２８４は、Ｈレ
ベルのホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈお
よびＨレベルの信号ＢＡ０Ｓの論理積を演算してＨレベ
ルのテストモード信号ＴＭを出力する。これによって、
半導体記憶装置１１〜１８は、各々テストモードへ移行
される。
ベルのホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈお
よびＨレベルの信号ＢＡ０Ｓの論理積を演算してＨレベ
ルのテストモード信号ＴＭを出力する。これによって、
半導体記憶装置１１〜１８は、各々テストモードへ移行
される。
【０１２１】テストモードへの移行時、ＰＬＬ回路３０
は不活性化され、半導体モジュール１００，１１０内で
発生された高電圧レベルから成る信号ＳＶＩＨが半導体
記憶装置１１〜１８へ出力されるので、半導体記憶装置
１１〜１８は、５０ＭＨｚ以上の周波数から成るクロッ
ク信号ＣＬＫに同期した動作状態から開放され、テスト
モード回路２８００は、クロック信号ＣＬＫの周波数に
依存せずに高電圧レベルから成る信号ＳＶＩＨを検出し
てテストモード信号ＴＭを発生できる。
は不活性化され、半導体モジュール１００，１１０内で
発生された高電圧レベルから成る信号ＳＶＩＨが半導体
記憶装置１１〜１８へ出力されるので、半導体記憶装置
１１〜１８は、５０ＭＨｚ以上の周波数から成るクロッ
ク信号ＣＬＫに同期した動作状態から開放され、テスト
モード回路２８００は、クロック信号ＣＬＫの周波数に
依存せずに高電圧レベルから成る信号ＳＶＩＨを検出し
てテストモード信号ＴＭを発生できる。
【０１２２】この場合、ＳＶＩＨディテクタ２８６は、
Ｈレベルの信号ＳＶＤＥＮＥが入力される前からＨレベ
ルの信号ＳＶＩＨが入力されるので、Ｈレベルの信号Ｓ
ＶＤＥＮＥがＡＮＤゲート２８５から入力されると同時
に信号ＳＶＩＨの検出動作が行なわれるので、テストモ
ード回路２８００は、従来よりも早くテストモード信号
ＴＭを発生できる。
Ｈレベルの信号ＳＶＤＥＮＥが入力される前からＨレベ
ルの信号ＳＶＩＨが入力されるので、Ｈレベルの信号Ｓ
ＶＤＥＮＥがＡＮＤゲート２８５から入力されると同時
に信号ＳＶＩＨの検出動作が行なわれるので、テストモ
ード回路２８００は、従来よりも早くテストモード信号
ＴＭを発生できる。
【０１２３】半導体記憶装置１１〜１８は、上述した動
作によってテストモードへ移行された後、アドレス信号
ＡＤＤ０〜ＡＤＤｎおよびデータが外部端子から入力さ
れ、特殊動作におけるテストが行なわれる。メモリセル
アレイ３２０に含まれる複数のメモリセルへデータを入
出力する動作は、周知であるので、ここでの説明は省略
する。
作によってテストモードへ移行された後、アドレス信号
ＡＤＤ０〜ＡＤＤｎおよびデータが外部端子から入力さ
れ、特殊動作におけるテストが行なわれる。メモリセル
アレイ３２０に含まれる複数のメモリセルへデータを入
出力する動作は、周知であるので、ここでの説明は省略
する。
【０１２４】実施の形態１によれば、複数の半導体記憶
装置が組込まれ、５０ＭＨｚ以上の高周波数から成るク
ロック信号に同期して動作する半導体モジュールは、テ
ストモードへの移行時、クロック信号を発生するＰＬＬ
回路を不活性化し、通常使用範囲の電圧レベルよりも高
い電圧レベルから成る信号を内部で発生して半導体記憶
装置へ供給するので、複数の半導体記憶装置の各々は、
半導体モジュールに組込まれた状態で特殊動作をテスト
するテストモードへ移行可能である。
装置が組込まれ、５０ＭＨｚ以上の高周波数から成るク
ロック信号に同期して動作する半導体モジュールは、テ
ストモードへの移行時、クロック信号を発生するＰＬＬ
回路を不活性化し、通常使用範囲の電圧レベルよりも高
い電圧レベルから成る信号を内部で発生して半導体記憶
装置へ供給するので、複数の半導体記憶装置の各々は、
半導体モジュールに組込まれた状態で特殊動作をテスト
するテストモードへ移行可能である。
【０１２５】［実施の形態２］図８を参照して、実施の
形態２による半導体モジュール１００Ａ，１１０Ａは、
実施の形態１による半導体モジュール１００，１１０の
テストモードエントリ回路４０を信号発生回路４０Ａに
代えたものであり、その他は、半導体モジュール１０
０，１１０と同じである。ただし、レジスタードバッフ
ァ２０は、実施の形態１における機能に加え、テストモ
ードへの移行時、通常使用範囲の電圧レベルよりも高い
電圧レベルから成る信号ＥＸＴＢＡ０を、モジュール内
部で使用される電圧レベルに変換せずに半導体記憶装置
１１〜１８に直接供給する機能を有する。なお、半導体
モジュール１００Ａ，１１０Ａは、図１に示す半導体モ
ジュール１００，１１０に代えてモジュール１０に使用
され、ＲＤＩＭＭを構成するものである。
形態２による半導体モジュール１００Ａ，１１０Ａは、
実施の形態１による半導体モジュール１００，１１０の
テストモードエントリ回路４０を信号発生回路４０Ａに
代えたものであり、その他は、半導体モジュール１０
０，１１０と同じである。ただし、レジスタードバッフ
ァ２０は、実施の形態１における機能に加え、テストモ
ードへの移行時、通常使用範囲の電圧レベルよりも高い
電圧レベルから成る信号ＥＸＴＢＡ０を、モジュール内
部で使用される電圧レベルに変換せずに半導体記憶装置
１１〜１８に直接供給する機能を有する。なお、半導体
モジュール１００Ａ，１１０Ａは、図１に示す半導体モ
ジュール１００，１１０に代えてモジュール１０に使用
され、ＲＤＩＭＭを構成するものである。
【０１２６】図９を参照して、信号発生回路４０Ａは、
ＡＮＤゲート４００から成る。ＡＮＤゲート４００は、
レジスタードバッファ２０から入力された信号ＭＲＳ、
バンクアドレス信号ＢＡ１、およびアドレス信号ＡＤＤ
７の論理積を演算し、その演算結果を信号ＢＰＡＳＯＮ
としてレジスタードバッファ２０へ出力する。
ＡＮＤゲート４００から成る。ＡＮＤゲート４００は、
レジスタードバッファ２０から入力された信号ＭＲＳ、
バンクアドレス信号ＢＡ１、およびアドレス信号ＡＤＤ
７の論理積を演算し、その演算結果を信号ＢＰＡＳＯＮ
としてレジスタードバッファ２０へ出力する。
【０１２７】図１０を参照して、レジスタードバッファ
２０は、回路２１を含む。回路２１は、インバータ２１
１〜２１４と、ＰチャネルＭＯＳトランジスタ２１５と
から成る。インバータ２１１およびインバータ２１２
は、ノード２１６とノード２１７との間に並列に接続さ
れ、ラッチ回路を構成する。インバータ２１３は、ノー
ド２１７とノード２１８との間に接続される。Ｐチャネ
ルＭＯＳトランジスタ２１５は、ノード２１６とノード
２１８との間に接続される。インバータ２１１は、Ｌレ
ベルのアドレス遷移許可信号ＡＤＴＳが入力されると活
性化され、信号ＥＸＴＢＡ０の論理レベルを反転する。
インバータ２１２は、ノード２１７上の信号の論理レベ
ルを反転してノード２１６へ出力する。インバータ２１
３は、ノード２１７上の信号の論理レベルを反転してノ
ード２１８へ出力する。
２０は、回路２１を含む。回路２１は、インバータ２１
１〜２１４と、ＰチャネルＭＯＳトランジスタ２１５と
から成る。インバータ２１１およびインバータ２１２
は、ノード２１６とノード２１７との間に並列に接続さ
れ、ラッチ回路を構成する。インバータ２１３は、ノー
ド２１７とノード２１８との間に接続される。Ｐチャネ
ルＭＯＳトランジスタ２１５は、ノード２１６とノード
２１８との間に接続される。インバータ２１１は、Ｌレ
ベルのアドレス遷移許可信号ＡＤＴＳが入力されると活
性化され、信号ＥＸＴＢＡ０の論理レベルを反転する。
インバータ２１２は、ノード２１７上の信号の論理レベ
ルを反転してノード２１６へ出力する。インバータ２１
３は、ノード２１７上の信号の論理レベルを反転してノ
ード２１８へ出力する。
【０１２８】したがって、インバータ２１１，２１２に
より構成されるラッチ回路は、通常使用範囲の電圧レベ
ルよりも高い電圧レベルから成るＨレベルの信号ＥＸＴ
ＢＡ０が入力されると、接地電圧から成るＬレベルの信
号をノード２１７へ出力し、インバータ２１３は、供給
された電源電圧から成るＨレベルの信号を出力する。イ
ンバータ２１３には、半導体モジュール１００Ａ，１１
０Ａ内で使用される電圧レベルから成る電源電圧が供給
されるので、通常使用範囲の電圧レベルよりも高い電圧
レベルから成る信号ＥＸＴＢＡ０が外部から入力されて
も、ＰチャネルＭＯＳトランジスタ２１５がオフされて
いるとき、信号ＥＸＴＢＡ０の電圧レベルはインバータ
２１３に供給される電源電圧の電圧レベルに変換され
る。
より構成されるラッチ回路は、通常使用範囲の電圧レベ
ルよりも高い電圧レベルから成るＨレベルの信号ＥＸＴ
ＢＡ０が入力されると、接地電圧から成るＬレベルの信
号をノード２１７へ出力し、インバータ２１３は、供給
された電源電圧から成るＨレベルの信号を出力する。イ
ンバータ２１３には、半導体モジュール１００Ａ，１１
０Ａ内で使用される電圧レベルから成る電源電圧が供給
されるので、通常使用範囲の電圧レベルよりも高い電圧
レベルから成る信号ＥＸＴＢＡ０が外部から入力されて
も、ＰチャネルＭＯＳトランジスタ２１５がオフされて
いるとき、信号ＥＸＴＢＡ０の電圧レベルはインバータ
２１３に供給される電源電圧の電圧レベルに変換され
る。
【０１２９】インバータ２１４は、信号発生回路４０Ａ
からの信号ＢＰＡＳＯＮを反転してＰチャネルＭＯＳト
ランジスタ２１５のゲート端子に出力する。したがっ
て、信号発生回路４０ＡからＨレベルの信号ＢＰＡＳＯ
Ｎが入力されると、インバータ２１４は、Ｌレベルの信
号をＰチャネルＭＯＳトランジスタ２１５のゲート端子
へ出力し、ＰチャネルＭＯＳトランジスタ２１５はオン
される。
からの信号ＢＰＡＳＯＮを反転してＰチャネルＭＯＳト
ランジスタ２１５のゲート端子に出力する。したがっ
て、信号発生回路４０ＡからＨレベルの信号ＢＰＡＳＯ
Ｎが入力されると、インバータ２１４は、Ｌレベルの信
号をＰチャネルＭＯＳトランジスタ２１５のゲート端子
へ出力し、ＰチャネルＭＯＳトランジスタ２１５はオン
される。
【０１３０】半導体記憶装置１１〜１８をテストモード
へ移行させるとき、Ｈレベルのアドレス遷移許可信号Ａ
ＤＴＳが外部端子から入力され、Ｈレベルの信号ＢＰＡ
ＳＯＮが信号発生回路４０Ａから入力される。したがっ
て、インバータ２１１は不活性化され、ＰチャネルＭＯ
Ｓトランジスタ２１５はオンされる。その結果、信号Ｅ
ＸＴＢＡ０は、高電圧レベルを保持したままＰチャネル
ＭＯＳトランジスタ２１５を介してノード２１８へ供給
される。
へ移行させるとき、Ｈレベルのアドレス遷移許可信号Ａ
ＤＴＳが外部端子から入力され、Ｈレベルの信号ＢＰＡ
ＳＯＮが信号発生回路４０Ａから入力される。したがっ
て、インバータ２１１は不活性化され、ＰチャネルＭＯ
Ｓトランジスタ２１５はオンされる。その結果、信号Ｅ
ＸＴＢＡ０は、高電圧レベルを保持したままＰチャネル
ＭＯＳトランジスタ２１５を介してノード２１８へ供給
される。
【０１３１】一方、半導体記憶装置１１〜１８をテスト
モードへ移行させないとき、Ｌレベルのアドレス遷移許
可信号ＡＤＴＳが外部から入力され、信号発生回路４０
ＡからＬレベルの信号ＢＰＡＳＯＮが入力される。した
がって、インバータ２１１は活性化され、ＰチャネルＭ
ＯＳトランジスタ２１５はオフされる。その結果、信号
ＥＸＴＢＡ０は、インバータ２１１〜２１３により電圧
レベルを半導体モジュール１００，１１０の内部で使用
される電圧レベルに変換されてノード２１８へ供給され
る。なお、インバータ２１４およびＰチャネルＭＯＳト
ランジスタ２１５は、バイパス回路を構成する。
モードへ移行させないとき、Ｌレベルのアドレス遷移許
可信号ＡＤＴＳが外部から入力され、信号発生回路４０
ＡからＬレベルの信号ＢＰＡＳＯＮが入力される。した
がって、インバータ２１１は活性化され、ＰチャネルＭ
ＯＳトランジスタ２１５はオフされる。その結果、信号
ＥＸＴＢＡ０は、インバータ２１１〜２１３により電圧
レベルを半導体モジュール１００，１１０の内部で使用
される電圧レベルに変換されてノード２１８へ供給され
る。なお、インバータ２１４およびＰチャネルＭＯＳト
ランジスタ２１５は、バイパス回路を構成する。
【０１３２】図８〜図１１を参照して、半導体モジュー
ル１００Ａ，１１０Ａにおいて半導体記憶装置１１〜１
８をテストモードへ移行させる動作について説明する。
Ｌレベルのロウアドレスストローブ信号／ＲＡＳ、Ｌレ
ベルのコラムアドレスストローブ信号／ＣＡＳ、Ｌレベ
ルのライトイネーブル信号／ＷＥ、Ｈレベルのバンクア
ドレス信号ＢＡ１、およびＨレベルのアドレス信号ＡＤ
Ｄ７が外部から入力され、レジスタードバッファ２０が
Ｈレベルの信号ＭＲＳ、Ｈレベルのバンクアドレス信号
ＢＡ１、およびＨレベルのアドレス信号ＡＤＤ７を半導
体記憶装置１１〜１８および信号発生回路４０Ａへ出力
までの動作は実施の形態１における説明と同じである。
ル１００Ａ，１１０Ａにおいて半導体記憶装置１１〜１
８をテストモードへ移行させる動作について説明する。
Ｌレベルのロウアドレスストローブ信号／ＲＡＳ、Ｌレ
ベルのコラムアドレスストローブ信号／ＣＡＳ、Ｌレベ
ルのライトイネーブル信号／ＷＥ、Ｈレベルのバンクア
ドレス信号ＢＡ１、およびＨレベルのアドレス信号ＡＤ
Ｄ７が外部から入力され、レジスタードバッファ２０が
Ｈレベルの信号ＭＲＳ、Ｈレベルのバンクアドレス信号
ＢＡ１、およびＨレベルのアドレス信号ＡＤＤ７を半導
体記憶装置１１〜１８および信号発生回路４０Ａへ出力
までの動作は実施の形態１における説明と同じである。
【０１３３】そして、実施の形態２においては、半導体
記憶装置１１〜１８をテストモードへ移行させるとき、
さらに、Ｈレベルのアドレス遷移許可信号ＡＤＴＳおよ
び通常使用範囲の電圧レベルよりも高い高電圧レベルか
ら成る信号ＥＸＴＢＡ０が外部からレジスタードバッフ
ァ２０へ入力される。
記憶装置１１〜１８をテストモードへ移行させるとき、
さらに、Ｈレベルのアドレス遷移許可信号ＡＤＴＳおよ
び通常使用範囲の電圧レベルよりも高い高電圧レベルか
ら成る信号ＥＸＴＢＡ０が外部からレジスタードバッフ
ァ２０へ入力される。
【０１３４】Ｈレベルの信号ＭＲＳ、Ｈレベルのバンク
アドレス信号ＢＡ１、およびＨレベルのアドレス信号Ａ
ＤＤ７が入力されると、信号発生回路４０Ａは、Ｈレベ
ルの信号ＢＰＡＳＯＮを発生し、その発生した信号ＢＰ
ＡＳＯＮをレジスタードバッファ２０へ出力する。
アドレス信号ＢＡ１、およびＨレベルのアドレス信号Ａ
ＤＤ７が入力されると、信号発生回路４０Ａは、Ｈレベ
ルの信号ＢＰＡＳＯＮを発生し、その発生した信号ＢＰ
ＡＳＯＮをレジスタードバッファ２０へ出力する。
【０１３５】そうすると、レジスタードバッファ２０に
含まれる回路２１においては、インバータ２１１は不活
性化され、インバータ２１４は、Ｈレベルの信号ＢＰＡ
ＳＯＮを反転したＬレベルの信号をＰチャネルＭＯＳト
ランジスタ２１５のゲート端子へ出力する。そして、Ｐ
チャネルＭＯＳトランジスタ２１５はオンされ、高電圧
レベルから成る信号ＥＸＴＢＡ０を、その電圧レベルを
保持したままノード２１８へ供給する。そして、レジス
タードバッファ２０は、高電圧レベルから成る信号ＳＶ
ＩＨを半導体記憶装置１１〜１８へ出力する。
含まれる回路２１においては、インバータ２１１は不活
性化され、インバータ２１４は、Ｈレベルの信号ＢＰＡ
ＳＯＮを反転したＬレベルの信号をＰチャネルＭＯＳト
ランジスタ２１５のゲート端子へ出力する。そして、Ｐ
チャネルＭＯＳトランジスタ２１５はオンされ、高電圧
レベルから成る信号ＥＸＴＢＡ０を、その電圧レベルを
保持したままノード２１８へ供給する。そして、レジス
タードバッファ２０は、高電圧レベルから成る信号ＳＶ
ＩＨを半導体記憶装置１１〜１８へ出力する。
【０１３６】実施の形態２においても、Ｈレベルの信号
ＭＲＳ、Ｈレベルのバンクアドレス信号ＢＡ１、Ｈレベ
ルのアドレス信号ＡＤＤ７、および高電圧レベルから成
る信号ＳＶＩＨが半導体記憶装置１１〜１８へ供給され
るので、半導体記憶装置１１〜１８のテストモード回路
２８００におけるテストモード移行時の動作は実施の形
態１における説明と同じである。
ＭＲＳ、Ｈレベルのバンクアドレス信号ＢＡ１、Ｈレベ
ルのアドレス信号ＡＤＤ７、および高電圧レベルから成
る信号ＳＶＩＨが半導体記憶装置１１〜１８へ供給され
るので、半導体記憶装置１１〜１８のテストモード回路
２８００におけるテストモード移行時の動作は実施の形
態１における説明と同じである。
【０１３７】なお、実施の形態２においては、ＰＬＬ回
路３０を不活性化させないが、レジスタードバッファ２
０に含まれる回路２１は、信号ＢＰＡＳＯＮがＨレベル
になると高電圧レベルから成る信号ＳＶＩＨを半導体記
憶装置１１〜１８のテストモード回路２８００へ出力す
るので、テストモード回路２８００は、５０ＭＨｚ以上
の周波数から成るクロック信号ＣＬＫの１サイクル内に
おいて信号ＳＶＩＨを検出してテストモード信号ＴＭを
発生することができる。したがって、半導体記憶装置１
１〜１８が５０ＭＨｚ以上の高周波数から成るクロック
信号ＣＬＫに同期して動作する動作状態においても、半
導体記憶装置１１〜１８はモジュールに組込まれた状態
でテストモードへ移行可能である。
路３０を不活性化させないが、レジスタードバッファ２
０に含まれる回路２１は、信号ＢＰＡＳＯＮがＨレベル
になると高電圧レベルから成る信号ＳＶＩＨを半導体記
憶装置１１〜１８のテストモード回路２８００へ出力す
るので、テストモード回路２８００は、５０ＭＨｚ以上
の周波数から成るクロック信号ＣＬＫの１サイクル内に
おいて信号ＳＶＩＨを検出してテストモード信号ＴＭを
発生することができる。したがって、半導体記憶装置１
１〜１８が５０ＭＨｚ以上の高周波数から成るクロック
信号ＣＬＫに同期して動作する動作状態においても、半
導体記憶装置１１〜１８はモジュールに組込まれた状態
でテストモードへ移行可能である。
【０１３８】その他は、実施の形態１と同じである。な
お、実施の形態２においては、信号発生回路４０Ａと、
レジスタードバッファ２０に含まれる回路２１とにより
テストモードエントリ回路が構成される。
お、実施の形態２においては、信号発生回路４０Ａと、
レジスタードバッファ２０に含まれる回路２１とにより
テストモードエントリ回路が構成される。
【０１３９】実施の形態２によれば、半導体モジュール
は、テストモードへの移行時、外部から供給された通常
使用範囲の電圧レベルよりも高い電圧レベルから成る信
号を直接半導体記憶装置へ供給するテストモードエント
リ回路を備えるので、半導体モジュールに組込まれた状
態で半導体記憶装置をテストモードへ移行できる。
は、テストモードへの移行時、外部から供給された通常
使用範囲の電圧レベルよりも高い電圧レベルから成る信
号を直接半導体記憶装置へ供給するテストモードエント
リ回路を備えるので、半導体モジュールに組込まれた状
態で半導体記憶装置をテストモードへ移行できる。
【０１４０】［実施の形態３］図１２を参照して、実施
の形態３による半導体モジュール１００Ｂ，１１０Ｂ
は、半導体モジュール１００，１１０のテストモードエ
ントリ回路４０を削除し、半導体記憶装置１１〜１８を
半導体記憶装置１１Ａ〜１８Ａに代えたものであり、そ
の他は、半導体モジュール１００，１１０と同じであ
る。ただし、半導体モジュール１００Ｂ，１１０Ｂにお
いては、高電圧レベルから成る信号ＥＸＴＢＡ０は外部
から供給されない。また、レジスタードバッファ２０
は、テストモードへの移行時、信号ＭＲＳ、バンクアド
レス信号ＢＡ１、およびアドレス信号ＡＤＤ７に加え、
アドレス信号ＡＤＤ９を半導体記憶装置１１Ａ〜１８Ａ
へ出力する。なお、半導体モジュール１００Ｂ，１１０
Ｂは、図１に示す半導体モジュール１００，１１０に代
えてモジュール１０に使用され、ＲＤＩＭＭを構成する
ものである。
の形態３による半導体モジュール１００Ｂ，１１０Ｂ
は、半導体モジュール１００，１１０のテストモードエ
ントリ回路４０を削除し、半導体記憶装置１１〜１８を
半導体記憶装置１１Ａ〜１８Ａに代えたものであり、そ
の他は、半導体モジュール１００，１１０と同じであ
る。ただし、半導体モジュール１００Ｂ，１１０Ｂにお
いては、高電圧レベルから成る信号ＥＸＴＢＡ０は外部
から供給されない。また、レジスタードバッファ２０
は、テストモードへの移行時、信号ＭＲＳ、バンクアド
レス信号ＢＡ１、およびアドレス信号ＡＤＤ７に加え、
アドレス信号ＡＤＤ９を半導体記憶装置１１Ａ〜１８Ａ
へ出力する。なお、半導体モジュール１００Ｂ，１１０
Ｂは、図１に示す半導体モジュール１００，１１０に代
えてモジュール１０に使用され、ＲＤＩＭＭを構成する
ものである。
【０１４１】図１３を参照して、半導体記憶装置１１Ａ
〜１８Ａは、半導体記憶装置１１〜１８のモード回路２
８０をモード回路２８０Ａに代えたものであり、その他
は、半導体記憶装置１１〜１８と同じである。モード回
路２８０Ａは、テストモード回路２８００に代えてテス
トモード回路２８００Ａを含む。
〜１８Ａは、半導体記憶装置１１〜１８のモード回路２
８０をモード回路２８０Ａに代えたものであり、その他
は、半導体記憶装置１１〜１８と同じである。モード回
路２８０Ａは、テストモード回路２８００に代えてテス
トモード回路２８００Ａを含む。
【０１４２】図１４を参照して、テストモード回路２８
００Ａは、テストモード回路２８００のＡＮＤゲート２
８４を削除し、ホールド回路２８７、ＡＮＤゲート２８
８，２９１、およびＯＲゲート２８９を追加したもので
あり、その他はテストモード回路２８００と同じであ
る。
００Ａは、テストモード回路２８００のＡＮＤゲート２
８４を削除し、ホールド回路２８７、ＡＮＤゲート２８
８，２９１、およびＯＲゲート２８９を追加したもので
あり、その他はテストモード回路２８００と同じであ
る。
【０１４３】テストモード回路２８００Ａにおいては、
ホールド回路２８１〜２８３は、それぞれ、ホールドし
たホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７ＨをＡＮ
Ｄゲート２８５，２８８，２９１へ出力する。また、Ｓ
ＶＩＨディテクタ２８６は、信号ＢＡ０ＳをＯＲゲート
２８９へ出力する。
ホールド回路２８１〜２８３は、それぞれ、ホールドし
たホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７ＨをＡＮ
Ｄゲート２８５，２８８，２９１へ出力する。また、Ｓ
ＶＩＨディテクタ２８６は、信号ＢＡ０ＳをＯＲゲート
２８９へ出力する。
【０１４４】ホールド回路２８７は、レジスタードバッ
ファ２０から入力されたアドレス信号ＡＤＤ９を一定期
間ホールドし、ホールド信号ＡＤＤ９ＨをＡＮＤゲート
２８８へ出力する。ＡＮＤゲート２８８は、４つのホー
ルド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈ，ＡＤＤ９Ｈ
の論理積を演算し、その演算結果を信号ＳＶＩＨＯＦＦ
としてＯＲゲート２８９へ出力する。ＯＲゲート２８９
は、信号ＳＶＩＨＯＦＦと信号ＢＡ０Ｓとの論理和を演
算し、その演算結果を信号ＢＡ０ＳＭとしてＡＮＤゲー
ト２９１へ出力する。ＡＮＤゲート２９１は、３つのホ
ールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈと信号ＢＡ
０ＳＭとの論理積を演算してテストモード信号ＴＭを出
力する。
ファ２０から入力されたアドレス信号ＡＤＤ９を一定期
間ホールドし、ホールド信号ＡＤＤ９ＨをＡＮＤゲート
２８８へ出力する。ＡＮＤゲート２８８は、４つのホー
ルド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈ，ＡＤＤ９Ｈ
の論理積を演算し、その演算結果を信号ＳＶＩＨＯＦＦ
としてＯＲゲート２８９へ出力する。ＯＲゲート２８９
は、信号ＳＶＩＨＯＦＦと信号ＢＡ０Ｓとの論理和を演
算し、その演算結果を信号ＢＡ０ＳＭとしてＡＮＤゲー
ト２９１へ出力する。ＡＮＤゲート２９１は、３つのホ
ールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈと信号ＢＡ
０ＳＭとの論理積を演算してテストモード信号ＴＭを出
力する。
【０１４５】実施の形態３においては、通常使用範囲の
電圧レベルよりも高い電圧レベルから成る信号ＳＶＩＨ
は、半導体記憶装置１１Ａ〜１８Ａに供給されないの
で、ＳＶＩＨディテクタ２８６は、基準電圧レベルＶＲ
ＥＦよりも低い電圧を受ける。したがって、テストモー
ドへの移行要求の有無に拘わらず、ＳＶＩＨディテクタ
２８６は、Ｌレベルの信号ＢＡ０ＳをＯＲゲート２８９
へ出力する。
電圧レベルよりも高い電圧レベルから成る信号ＳＶＩＨ
は、半導体記憶装置１１Ａ〜１８Ａに供給されないの
で、ＳＶＩＨディテクタ２８６は、基準電圧レベルＶＲ
ＥＦよりも低い電圧を受ける。したがって、テストモー
ドへの移行要求の有無に拘わらず、ＳＶＩＨディテクタ
２８６は、Ｌレベルの信号ＢＡ０ＳをＯＲゲート２８９
へ出力する。
【０１４６】半導体記憶装置１１Ａ〜１８Ａをテストモ
ードへ移行させるとき、Ｌレベルのロウアドレスストロ
ーブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストロー
ブ信号／ＣＡＳ、Ｌレベルのライトイネーブル信号／Ｗ
Ｅ、Ｈレベルのバンクアドレス信号ＢＡ１、およびＨレ
ベルのアドレス信号ＡＤＤ７，ＡＤＤ９が外部から入力
されるので、レジスタードバッファ２０は、Ｈレベルの
信号ＭＲＳ、Ｈレベルのバンクアドレス信号ＢＡ１、お
よびＨレベルのアドレス信号ＡＤＤ７，ＡＤＤ９を半導
体記憶装置１１Ａ〜１８Ａへ出力する。
ードへ移行させるとき、Ｌレベルのロウアドレスストロ
ーブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストロー
ブ信号／ＣＡＳ、Ｌレベルのライトイネーブル信号／Ｗ
Ｅ、Ｈレベルのバンクアドレス信号ＢＡ１、およびＨレ
ベルのアドレス信号ＡＤＤ７，ＡＤＤ９が外部から入力
されるので、レジスタードバッファ２０は、Ｈレベルの
信号ＭＲＳ、Ｈレベルのバンクアドレス信号ＢＡ１、お
よびＨレベルのアドレス信号ＡＤＤ７，ＡＤＤ９を半導
体記憶装置１１Ａ〜１８Ａへ出力する。
【０１４７】したがって、ホールド回路２８１は、Ｈレ
ベルのホールド信号ＭＲＳＨをＡＮＤゲート２８５，２
８８，２９１へ出力し、ホールド回路２８２は、Ｈレベ
ルのホールド信号ＢＡ１ＨをＡＮＤゲート２８５，２８
８，２９１へ出力し、ホールド回路２８３は、Ｈレベル
のホールド信号ＡＤＤ７ＨをＡＮＤゲート２８５，２８
８，２９１へ出力し、ホールド回路２８７は、Ｈレベル
のホールド信号ＡＤＤ９ＨをＡＮＤゲート２８８へ出力
する。
ベルのホールド信号ＭＲＳＨをＡＮＤゲート２８５，２
８８，２９１へ出力し、ホールド回路２８２は、Ｈレベ
ルのホールド信号ＢＡ１ＨをＡＮＤゲート２８５，２８
８，２９１へ出力し、ホールド回路２８３は、Ｈレベル
のホールド信号ＡＤＤ７ＨをＡＮＤゲート２８５，２８
８，２９１へ出力し、ホールド回路２８７は、Ｈレベル
のホールド信号ＡＤＤ９ＨをＡＮＤゲート２８８へ出力
する。
【０１４８】そうすると、ＡＮＤゲート２８５は、Ｈレ
ベルのホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈの
論理積を演算してＨレベルの信号ＳＶＤＥＮＥをＳＶＩ
Ｈディテクタ２８６へ出力する。ＳＶＩＨディテクタ２
８６は、Ｈレベルの信号ＳＶＤＥＮＥによって活性化さ
れ、上述したように基準電圧レベルＶＲＥＦよりも低い
電圧が、常時、供給されるので、Ｌレベルの信号ＢＡ０
ＳをＯＲゲート２８９へ出力する。
ベルのホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈの
論理積を演算してＨレベルの信号ＳＶＤＥＮＥをＳＶＩ
Ｈディテクタ２８６へ出力する。ＳＶＩＨディテクタ２
８６は、Ｈレベルの信号ＳＶＤＥＮＥによって活性化さ
れ、上述したように基準電圧レベルＶＲＥＦよりも低い
電圧が、常時、供給されるので、Ｌレベルの信号ＢＡ０
ＳをＯＲゲート２８９へ出力する。
【０１４９】一方、ＡＮＤゲート２８８は、Ｈレベルの
ホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈ，ＡＤＤ
９Ｈの論理積を演算してＨレベルの信号ＳＶＩＨＯＦＦ
をＯＲゲート２８９へ出力する。そして、ＯＲゲート２
８９は、Ｈレベルの信号ＳＶＩＨＯＦＦとＬレベルの信
号ＢＡ０Ｓとの論理和を演算してＨレベルの信号ＢＡ０
ＳＭをＡＮＤゲート２９１へ出力する。そうすると、Ａ
ＮＤゲート２９１は、Ｈレベルのホールド信号ＭＲＳ
Ｈ、Ｈレベルのホールド信号ＢＡ１Ｈ、Ｈレベルのホー
ルド信号ＡＤＤ７Ｈ、およびＨレベルの信号ＢＡ０ＳＭ
の論理積を演算してＨレベルのテストモード信号ＴＭを
出力する。
ホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈ，ＡＤＤ
９Ｈの論理積を演算してＨレベルの信号ＳＶＩＨＯＦＦ
をＯＲゲート２８９へ出力する。そして、ＯＲゲート２
８９は、Ｈレベルの信号ＳＶＩＨＯＦＦとＬレベルの信
号ＢＡ０Ｓとの論理和を演算してＨレベルの信号ＢＡ０
ＳＭをＡＮＤゲート２９１へ出力する。そうすると、Ａ
ＮＤゲート２９１は、Ｈレベルのホールド信号ＭＲＳ
Ｈ、Ｈレベルのホールド信号ＢＡ１Ｈ、Ｈレベルのホー
ルド信号ＡＤＤ７Ｈ、およびＨレベルの信号ＢＡ０ＳＭ
の論理積を演算してＨレベルのテストモード信号ＴＭを
出力する。
【０１５０】テストモード回路２８００Ａは、ＳＶＩＨ
ディテクタ２８６がＨレベルの信号ＢＡ０Ｓを出力する
場合、またはＡＮＤゲート２８８がＨレベルの信号ＳＶ
ＩＨＯＦＦを出力する場合、Ｈレベルのテストモード信
号ＴＭを出力する。したがって、Ｈレベルの信号ＭＲ
Ｓ、Ｈレベルのバンクアドレス信号ＢＡ１、Ｈレベルの
アドレス信号ＡＤＤ７、および通常使用範囲の電圧レベ
ルよりも高い電圧レベルから成る信号ＳＶＩＨが入力さ
れるとき、テストモード回路２８００Ａは、ホールド回
路２８１〜２８３と、ＡＮＤゲート２８５と、ＳＶＩＨ
ディテクタ２８６と、ＯＲゲート２８９と、ＡＮＤゲー
ト２９１とによりＨレベルのテストモード信号ＴＭを出
力する。また、Ｈレベルの信号ＭＲＳ、Ｈレベルのバン
クアドレス信号ＢＡ１、およびＨレベルのアドレス信号
ＡＤＤ７，ＡＤＤ９が入力されるとき、テストモード回
路２８００Ａは、ホールド回路２８１〜２８３，２８７
と、ＡＮＤゲート２８８と、ＯＲゲート２８９と、ＡＮ
Ｄゲート２９１とによりＨレベルのテストモード信号Ｔ
Ｍを出力する。
ディテクタ２８６がＨレベルの信号ＢＡ０Ｓを出力する
場合、またはＡＮＤゲート２８８がＨレベルの信号ＳＶ
ＩＨＯＦＦを出力する場合、Ｈレベルのテストモード信
号ＴＭを出力する。したがって、Ｈレベルの信号ＭＲ
Ｓ、Ｈレベルのバンクアドレス信号ＢＡ１、Ｈレベルの
アドレス信号ＡＤＤ７、および通常使用範囲の電圧レベ
ルよりも高い電圧レベルから成る信号ＳＶＩＨが入力さ
れるとき、テストモード回路２８００Ａは、ホールド回
路２８１〜２８３と、ＡＮＤゲート２８５と、ＳＶＩＨ
ディテクタ２８６と、ＯＲゲート２８９と、ＡＮＤゲー
ト２９１とによりＨレベルのテストモード信号ＴＭを出
力する。また、Ｈレベルの信号ＭＲＳ、Ｈレベルのバン
クアドレス信号ＢＡ１、およびＨレベルのアドレス信号
ＡＤＤ７，ＡＤＤ９が入力されるとき、テストモード回
路２８００Ａは、ホールド回路２８１〜２８３，２８７
と、ＡＮＤゲート２８８と、ＯＲゲート２８９と、ＡＮ
Ｄゲート２９１とによりＨレベルのテストモード信号Ｔ
Ｍを出力する。
【０１５１】そして、Ｈレベルの信号ＭＲＳ、Ｈレベル
のバンクアドレス信号ＢＡ１、Ｈレベルのアドレス信号
ＡＤＤ７、および通常使用範囲の電圧レベルよりも高い
電圧レベルから成る信号ＳＶＩＨは、実施の形態１にお
けるテストモード回路２８００がＨレベルのテストモー
ド信号ＴＭを発生する場合に入力される信号である。し
たがって、Ｈレベルの信号ＭＲＳ、Ｈレベルのバンクア
ドレス信号ＢＡ１、Ｈレベルのアドレス信号ＡＤＤ７、
および通常使用範囲の電圧レベルよりも高い電圧レベル
から成る信号ＳＶＩＨによって構成される信号を第１の
テストモード移行信号とすると、テストモード回路２８
００Ａは、第１のテストモード移行信号と異なり、Ｈレ
ベルの信号ＭＲＳ、Ｈレベルのバンクアドレス信号ＢＡ
１、およびＨレベルのアドレス信号ＡＤＤ７，ＡＤＤ９
から成る第２のテストモード移行信号をレジスタードバ
ッファ２０から受けてＨレベルのテストモード信号ＴＭ
を発生する。その結果、テストモード回路２８００Ａ
は、第１のテストモード移行信号によってＨレベルのテ
ストモード信号ＴＭを発生する回路と、第２のテストモ
ード移行信号によってＨレベルのテストモード信号ＴＭ
を発生する回路とから成る回路である。
のバンクアドレス信号ＢＡ１、Ｈレベルのアドレス信号
ＡＤＤ７、および通常使用範囲の電圧レベルよりも高い
電圧レベルから成る信号ＳＶＩＨは、実施の形態１にお
けるテストモード回路２８００がＨレベルのテストモー
ド信号ＴＭを発生する場合に入力される信号である。し
たがって、Ｈレベルの信号ＭＲＳ、Ｈレベルのバンクア
ドレス信号ＢＡ１、Ｈレベルのアドレス信号ＡＤＤ７、
および通常使用範囲の電圧レベルよりも高い電圧レベル
から成る信号ＳＶＩＨによって構成される信号を第１の
テストモード移行信号とすると、テストモード回路２８
００Ａは、第１のテストモード移行信号と異なり、Ｈレ
ベルの信号ＭＲＳ、Ｈレベルのバンクアドレス信号ＢＡ
１、およびＨレベルのアドレス信号ＡＤＤ７，ＡＤＤ９
から成る第２のテストモード移行信号をレジスタードバ
ッファ２０から受けてＨレベルのテストモード信号ＴＭ
を発生する。その結果、テストモード回路２８００Ａ
は、第１のテストモード移行信号によってＨレベルのテ
ストモード信号ＴＭを発生する回路と、第２のテストモ
ード移行信号によってＨレベルのテストモード信号ＴＭ
を発生する回路とから成る回路である。
【０１５２】図１２〜図１５を参照して、半導体モジュ
ール１００Ｂ，１１０Ｂにおいて半導体記憶装置１１Ａ
〜１８Ａをテストモードへ移行させる動作について説明
する。Ｌレベルのロウアドレスストローブ信号／ＲＡ
Ｓ、Ｌレベルのコラムアドレスストローブ信号／ＣＡ
Ｓ、Ｌレベルのライトイネーブル信号／ＷＥ、Ｈレベル
のバンクアドレス信号ＢＡ１、およびＨレベルのアドレ
ス信号ＡＤＤ７が外部から入力され、レジスタードバッ
ファ２０がＨレベルの信号ＭＲＳ、Ｈレベルのバンクア
ドレス信号ＢＡ１、およびＨレベルのアドレス信号ＡＤ
Ｄ７を半導体記憶装置１１Ａ〜１８Ａへ出力までの動作
は実施の形態１における説明と同じである。
ール１００Ｂ，１１０Ｂにおいて半導体記憶装置１１Ａ
〜１８Ａをテストモードへ移行させる動作について説明
する。Ｌレベルのロウアドレスストローブ信号／ＲＡ
Ｓ、Ｌレベルのコラムアドレスストローブ信号／ＣＡ
Ｓ、Ｌレベルのライトイネーブル信号／ＷＥ、Ｈレベル
のバンクアドレス信号ＢＡ１、およびＨレベルのアドレ
ス信号ＡＤＤ７が外部から入力され、レジスタードバッ
ファ２０がＨレベルの信号ＭＲＳ、Ｈレベルのバンクア
ドレス信号ＢＡ１、およびＨレベルのアドレス信号ＡＤ
Ｄ７を半導体記憶装置１１Ａ〜１８Ａへ出力までの動作
は実施の形態１における説明と同じである。
【０１５３】そして、実施の形態３においては、半導体
記憶装置１１Ａ〜１８Ａをテストモードへ移行させると
き、さらに、Ｈレベルのアドレス信号ＡＤＤ９が外部か
らレジスタードバッファ２０へ入力される。レジスター
ドバッファ２０は、アドレス信号ＡＤＤ７と同じように
Ｈレベルのアドレス信号ＡＤＤ９を半導体記憶装置１１
Ａ〜１８Ａへ出力する。
記憶装置１１Ａ〜１８Ａをテストモードへ移行させると
き、さらに、Ｈレベルのアドレス信号ＡＤＤ９が外部か
らレジスタードバッファ２０へ入力される。レジスター
ドバッファ２０は、アドレス信号ＡＤＤ７と同じように
Ｈレベルのアドレス信号ＡＤＤ９を半導体記憶装置１１
Ａ〜１８Ａへ出力する。
【０１５４】そうすると、テストモード回路２８００Ａ
は、Ｈレベルの信号ＭＲＳ、Ｈレベルのバンクアドレス
信号ＢＡ１、およびＨレベルのアドレス信号ＡＤＤ７，
ＡＤＤ９を受け、ホールド回路２８１〜２８３は、それ
ぞれ、Ｈレベルのホールド信号ＭＲＳＨ，ＢＡ１Ｈ，Ａ
ＤＤ７ＨをＡＮＤゲート２８５，２８８，２９１へ出力
し、ホールド回路２８７は、Ｈレベルのホールド信号Ａ
ＤＤ９ＨをＡＮＤゲート２８８へ出力する。
は、Ｈレベルの信号ＭＲＳ、Ｈレベルのバンクアドレス
信号ＢＡ１、およびＨレベルのアドレス信号ＡＤＤ７，
ＡＤＤ９を受け、ホールド回路２８１〜２８３は、それ
ぞれ、Ｈレベルのホールド信号ＭＲＳＨ，ＢＡ１Ｈ，Ａ
ＤＤ７ＨをＡＮＤゲート２８５，２８８，２９１へ出力
し、ホールド回路２８７は、Ｈレベルのホールド信号Ａ
ＤＤ９ＨをＡＮＤゲート２８８へ出力する。
【０１５５】ＡＮＤゲート２８５は、Ｈレベルのホール
ド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈの論理積を演算
してＨレベルの信号ＳＶＤＥＮＥをＳＶＩＨディテクタ
２８６へ出力する。ＳＶＩＨディテクタ２８６は、Ｈレ
ベルの信号ＳＶＤＥＮＥが入力されると、上述したよう
にＬレベルの信号ＢＡ０ＳをＯＲゲート２８９へ出力す
る。
ド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈの論理積を演算
してＨレベルの信号ＳＶＤＥＮＥをＳＶＩＨディテクタ
２８６へ出力する。ＳＶＩＨディテクタ２８６は、Ｈレ
ベルの信号ＳＶＤＥＮＥが入力されると、上述したよう
にＬレベルの信号ＢＡ０ＳをＯＲゲート２８９へ出力す
る。
【０１５６】一方、ＡＮＤゲート２８８は、Ｈレベルの
ホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈ，ＡＤＤ
９Ｈの論理積を演算してＨレベルの信号ＳＶＩＨＯＦＦ
をＯＲゲート２８９へ出力する。そして、ＯＲゲート２
８９は、Ｈレベルの信号ＳＶＤＥＮＥとＬレベルの信号
ＢＡ０Ｓとの論理和を演算してＨレベルの信号ＢＡ０Ｓ
ＭをＡＮＤゲート２９１へ出力する。
ホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈ，ＡＤＤ
９Ｈの論理積を演算してＨレベルの信号ＳＶＩＨＯＦＦ
をＯＲゲート２８９へ出力する。そして、ＯＲゲート２
８９は、Ｈレベルの信号ＳＶＤＥＮＥとＬレベルの信号
ＢＡ０Ｓとの論理和を演算してＨレベルの信号ＢＡ０Ｓ
ＭをＡＮＤゲート２９１へ出力する。
【０１５７】そうすると、ＡＮＤゲート２９１は、Ｈレ
ベルのホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈお
よびＨレベルの信号ＢＡ０ＳＭの論理積を演算してＨレ
ベルのテストモード信号ＴＭを出力する。これによっ
て、半導体記憶装置１１Ａ〜１８Ａは、テストモードへ
移行される。
ベルのホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈお
よびＨレベルの信号ＢＡ０ＳＭの論理積を演算してＨレ
ベルのテストモード信号ＴＭを出力する。これによっ
て、半導体記憶装置１１Ａ〜１８Ａは、テストモードへ
移行される。
【０１５８】その他は、実施の形態１と同じである。実
施の形態３によれば、半導体モジュールを構成する半導
体記憶装置は、ロウアドレスストローブ信号／ＲＡＳ等
の制御信号、バンクアドレス信号、およびアドレス信号
に基づいてテストモードへ移行するテストモード信号Ｔ
Ｍを発生するテストモード回路を含むので、半導体モジ
ュールは、通常使用範囲の電圧レベルよりも高い電圧レ
ベルから成る信号が外部から供給されなくても、特殊動
作をテストするテストモードへ半導体記憶装置を移行さ
せることができる。
施の形態３によれば、半導体モジュールを構成する半導
体記憶装置は、ロウアドレスストローブ信号／ＲＡＳ等
の制御信号、バンクアドレス信号、およびアドレス信号
に基づいてテストモードへ移行するテストモード信号Ｔ
Ｍを発生するテストモード回路を含むので、半導体モジ
ュールは、通常使用範囲の電圧レベルよりも高い電圧レ
ベルから成る信号が外部から供給されなくても、特殊動
作をテストするテストモードへ半導体記憶装置を移行さ
せることができる。
【０１５９】［実施の形態４］図１６を参照して、実施
の形態４による半導体モジュール１００Ｃ，１１０Ｃ
は、半導体モジュール１００，１１０の半導体記憶装置
１１〜１８を半導体記憶装置１１Ｂ〜１８Ｂに代えたも
のであり、その他は、半導体モジュール１００，１１０
と同じである。ただし、テストモードエントリ回路４０
は、信号ＭＲＳ、バンクアドレス信号ＢＡ１、およびア
ドレス信号ＡＤＤ７に基づいて発生した信号ＰＬＬＯＦ
ＦをＰＬＬ回路３０へ出力しない。
の形態４による半導体モジュール１００Ｃ，１１０Ｃ
は、半導体モジュール１００，１１０の半導体記憶装置
１１〜１８を半導体記憶装置１１Ｂ〜１８Ｂに代えたも
のであり、その他は、半導体モジュール１００，１１０
と同じである。ただし、テストモードエントリ回路４０
は、信号ＭＲＳ、バンクアドレス信号ＢＡ１、およびア
ドレス信号ＡＤＤ７に基づいて発生した信号ＰＬＬＯＦ
ＦをＰＬＬ回路３０へ出力しない。
【０１６０】なお、半導体モジュール１００Ｃ，１１０
Ｃは、図１に示す半導体モジュール１００，１１０に代
えてモジュール１０に使用され、ＲＤＩＭＭを構成する
ものである。
Ｃは、図１に示す半導体モジュール１００，１１０に代
えてモジュール１０に使用され、ＲＤＩＭＭを構成する
ものである。
【０１６１】図１７を参照して、半導体記憶装置１１Ｂ
〜１８Ｂは、半導体記憶装置１１〜１８のモード回路２
８０をモード回路２８０Ｂに代えたものであり、その他
は、半導体記憶装置１１〜１８と同じである。なお、半
導体記憶装置１１Ｂ〜１８Ｂにおいては、バッファ２０
０は、ラッチしたロウアドレスストローブ信号／ＲＡＳ
をロウ制御回路２３０へ出力するとともに、内部ロウア
ドレスストローブ信号ｉｎｔ．ＲＡＳをモード回路２８
０Ｂへ出力する。また、バッファ２１０は、ラッチした
コラムアドレスストローブ信号／ＣＡＳをコラム制御回
路２４０へ出力するとともに、内部コラムアドレススト
ローブ信号ｉｎｔ．ＣＡＳをモード回路２８０Ｂへ出力
する。さらに、バッファ２２０は、ラッチしたライトイ
ネーブル信号／ＷＥを書込制御回路２５０へ出力すると
ともに、内部ライトイネーブル信号ｉｎｔ．ＷＥをモー
ド回路２８０Ｂへ出力する。
〜１８Ｂは、半導体記憶装置１１〜１８のモード回路２
８０をモード回路２８０Ｂに代えたものであり、その他
は、半導体記憶装置１１〜１８と同じである。なお、半
導体記憶装置１１Ｂ〜１８Ｂにおいては、バッファ２０
０は、ラッチしたロウアドレスストローブ信号／ＲＡＳ
をロウ制御回路２３０へ出力するとともに、内部ロウア
ドレスストローブ信号ｉｎｔ．ＲＡＳをモード回路２８
０Ｂへ出力する。また、バッファ２１０は、ラッチした
コラムアドレスストローブ信号／ＣＡＳをコラム制御回
路２４０へ出力するとともに、内部コラムアドレススト
ローブ信号ｉｎｔ．ＣＡＳをモード回路２８０Ｂへ出力
する。さらに、バッファ２２０は、ラッチしたライトイ
ネーブル信号／ＷＥを書込制御回路２５０へ出力すると
ともに、内部ライトイネーブル信号ｉｎｔ．ＷＥをモー
ド回路２８０Ｂへ出力する。
【０１６２】モード回路２８０Ｂは、テストモード回路
２８０に代えてテストモード回路２８００Ｂを含む。
２８０に代えてテストモード回路２８００Ｂを含む。
【０１６３】図１８を参照して、テストモード回路２８
００Ｂは、ＭＲＳ信号発生回路５００と、テストモード
信号発生回路５１０と、活性化信号発生回路５２０と、
ＳＶＩＨディテクタ５３０とを含む。
００Ｂは、ＭＲＳ信号発生回路５００と、テストモード
信号発生回路５１０と、活性化信号発生回路５２０と、
ＳＶＩＨディテクタ５３０とを含む。
【０１６４】ＭＲＳ信号発生回路５００は、内部ロウア
ドレスストローブ信号ｉｎｔ．ＲＡＳ、内部コラムアド
レスストローブ信号ｉｎｔ．ＣＡＳ、および内部ライト
イネーブル信号ｉｎｔ．ＷＥの論理積を演算し、その演
算結果である信号ＭＲＳをテストモード信号発生回路５
１０へ出力する。
ドレスストローブ信号ｉｎｔ．ＲＡＳ、内部コラムアド
レスストローブ信号ｉｎｔ．ＣＡＳ、および内部ライト
イネーブル信号ｉｎｔ．ＷＥの論理積を演算し、その演
算結果である信号ＭＲＳをテストモード信号発生回路５
１０へ出力する。
【０１６５】テストモード信号発生回路５１０は、信号
ＭＲＳ、バンクアドレス信号ＢＡ１、およびアドレス信
号ＡＤＤ７に基づいて、ホールド信号ＭＲＳＨ，ＢＡ１
Ｈ，ＡＤＤ７Ｈおよび信号ＳＶＤＥＮＥを発生し、その
発生したホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈ
および信号ＳＶＤＥＮＥを活性化信号発生回路５２０へ
出力する。また、テストモード信号発生回路５１０は、
発生したホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈ
およびＳＶＩＨディテクタ５３０からの信号ＢＡ０Ｓに
基づいてテストモード信号ＴＭを発生する。
ＭＲＳ、バンクアドレス信号ＢＡ１、およびアドレス信
号ＡＤＤ７に基づいて、ホールド信号ＭＲＳＨ，ＢＡ１
Ｈ，ＡＤＤ７Ｈおよび信号ＳＶＤＥＮＥを発生し、その
発生したホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈ
および信号ＳＶＤＥＮＥを活性化信号発生回路５２０へ
出力する。また、テストモード信号発生回路５１０は、
発生したホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈ
およびＳＶＩＨディテクタ５３０からの信号ＢＡ０Ｓに
基づいてテストモード信号ＴＭを発生する。
【０１６６】活性化信号発生回路５２０は、テストモー
ド信号発生回路５１０からのホールド信号ＭＲＳＨ，Ｂ
Ａ１Ｈ，ＡＤＤ７Ｈおよび信号ＳＶＤＥＮＥに基づい
て、ＳＶＩＨディテクタ５３０を活性化するための信号
ＳＶＤＥＮＥＦを発生し、その発生した信号ＳＶＤＥＮ
ＥＦをＳＶＩＨディテクタ５３０へ出力する。
ド信号発生回路５１０からのホールド信号ＭＲＳＨ，Ｂ
Ａ１Ｈ，ＡＤＤ７Ｈおよび信号ＳＶＤＥＮＥに基づい
て、ＳＶＩＨディテクタ５３０を活性化するための信号
ＳＶＤＥＮＥＦを発生し、その発生した信号ＳＶＤＥＮ
ＥＦをＳＶＩＨディテクタ５３０へ出力する。
【０１６７】ＳＶＩＨディテクタ５３０は、Ｈレベルの
信号ＳＶＤＥＮＥＦが入力されると活性化され、信号Ｓ
ＶＩＨの電圧レベルを基準電圧レベルＶＲＥＦと比較
し、その比較結果に応じた論理レベルを有する信号ＢＡ
０Ｓをテストモード信号発生回路５１０および活性化信
号発生回路５２０へ出力する。
信号ＳＶＤＥＮＥＦが入力されると活性化され、信号Ｓ
ＶＩＨの電圧レベルを基準電圧レベルＶＲＥＦと比較
し、その比較結果に応じた論理レベルを有する信号ＢＡ
０Ｓをテストモード信号発生回路５１０および活性化信
号発生回路５２０へ出力する。
【０１６８】ＳＶＩＨディテクタ５３０は、図５に示す
回路構成から成り、信号ＳＶＩＨの電圧レベルが基準電
圧レベルＶＲＥＦよりも高いときＨレベルの信号ＢＡ０
Ｓを発生し、信号ＳＶＩＨの電圧レベルが基準電圧レベ
ルＶＲＥＦよりも低いときＬレベルの信号ＢＡ０Ｓを発
生する。
回路構成から成り、信号ＳＶＩＨの電圧レベルが基準電
圧レベルＶＲＥＦよりも高いときＨレベルの信号ＢＡ０
Ｓを発生し、信号ＳＶＩＨの電圧レベルが基準電圧レベ
ルＶＲＥＦよりも低いときＬレベルの信号ＢＡ０Ｓを発
生する。
【０１６９】図１９を参照して、テストモード信号発生
回路５１０は、ホールド回路５１１〜５１３と、ＡＮＤ
ゲート５１４，５１５とから成る。ホールド回路５１１
は、ＭＲＳ信号発生回路５００からのＭＲＳ信号を一定
期間ホールドし、そのホールド信号ＭＲＳＨをＡＮＤゲ
ート５１４，５１５および活性化信号発生回路５２０へ
出力する。ホールド回路５１２は、レジスタードバッフ
ァ２０から入力されたバンクアドレス信号ＢＡ１を一定
期間ホールドし、そのホールド信号ＢＡ１ＨをＡＮＤゲ
ート５１４，５１５および活性化信号発生回路５２０へ
出力する。ホールド回路５１３は、レジスタードバッフ
ァ２０から入力されたアドレス信号ＡＤＤ７を一定期間
ホールドし、そのホールド信号ＡＤＤ７ＨをＡＮＤゲー
ト５１４，５１５および活性化信号発生回路５２０へ出
力する。
回路５１０は、ホールド回路５１１〜５１３と、ＡＮＤ
ゲート５１４，５１５とから成る。ホールド回路５１１
は、ＭＲＳ信号発生回路５００からのＭＲＳ信号を一定
期間ホールドし、そのホールド信号ＭＲＳＨをＡＮＤゲ
ート５１４，５１５および活性化信号発生回路５２０へ
出力する。ホールド回路５１２は、レジスタードバッフ
ァ２０から入力されたバンクアドレス信号ＢＡ１を一定
期間ホールドし、そのホールド信号ＢＡ１ＨをＡＮＤゲ
ート５１４，５１５および活性化信号発生回路５２０へ
出力する。ホールド回路５１３は、レジスタードバッフ
ァ２０から入力されたアドレス信号ＡＤＤ７を一定期間
ホールドし、そのホールド信号ＡＤＤ７ＨをＡＮＤゲー
ト５１４，５１５および活性化信号発生回路５２０へ出
力する。
【０１７０】ＡＮＤゲート５１４は、３つのホールド信
号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈの論理積を演算して
信号ＳＶＤＥＮＥを活性化信号発生回路５２０へ出力す
る。ＡＮＤゲート５１５は、３つのホールド信号ＭＲＳ
Ｈ，ＢＡ１Ｈ，ＡＤＤ７Ｈおよび信号ＢＡ０Ｓの論理積
を演算してテストモード信号ＴＭを発生する。
号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤＤ７Ｈの論理積を演算して
信号ＳＶＤＥＮＥを活性化信号発生回路５２０へ出力す
る。ＡＮＤゲート５１５は、３つのホールド信号ＭＲＳ
Ｈ，ＢＡ１Ｈ，ＡＤＤ７Ｈおよび信号ＢＡ０Ｓの論理積
を演算してテストモード信号ＴＭを発生する。
【０１７１】図２０を参照して、活性化信号発生回路５
２０は、ＡＮＤゲート５２１とフリップフロップ５２２
とから成る。ＡＮＤゲート５２１は、ホールド信号ＭＲ
ＳＨと、ホールド信号ＢＡ１Ｈと、ホールド信号ＡＤＤ
７Ｈと、信号ＢＡ０Ｓの反転信号との論理積を演算し、
その演算結果をフリップフロップ５２２のリセット端子
ＲＥＳＥＴへ出力する。フリップフロップ５２２は、テ
ストモード信号発生回路５１０からの信号ＳＶＤＥＮＥ
をセット端子ＳＥＴに受け、リセットされるまで、Ｈレ
ベルの信号ＳＶＤＥＮＥＦをＳＶＩＨディテクタ５３０
へ出力する。
２０は、ＡＮＤゲート５２１とフリップフロップ５２２
とから成る。ＡＮＤゲート５２１は、ホールド信号ＭＲ
ＳＨと、ホールド信号ＢＡ１Ｈと、ホールド信号ＡＤＤ
７Ｈと、信号ＢＡ０Ｓの反転信号との論理積を演算し、
その演算結果をフリップフロップ５２２のリセット端子
ＲＥＳＥＴへ出力する。フリップフロップ５２２は、テ
ストモード信号発生回路５１０からの信号ＳＶＤＥＮＥ
をセット端子ＳＥＴに受け、リセットされるまで、Ｈレ
ベルの信号ＳＶＤＥＮＥＦをＳＶＩＨディテクタ５３０
へ出力する。
【０１７２】図１６〜図２１を参照して、半導体記憶装
置１１Ｂ〜１８Ｂがテストモードへ移行される動作につ
いて説明する。半導体記憶装置１１Ｂ〜１８Ｂがテスト
モードへ移行されるとき、Ｌレベルのロウアドレススト
ローブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストロ
ーブ信号／ＣＡＳ、Ｌレベルのライトイネーブル信号／
ＷＥ、Ｈレベルのバンクアドレス信号ＢＡ１、およびＨ
レベルのアドレス信号ＡＤＤ７が外部端子からレジスタ
ードバッファ２０へ入力され、通常使用範囲の電圧レベ
ルよりも高い高電圧レベルから成る信号ＥＸＴＢＡ０が
外部端子からテストモードエントリ回路４０へ直接入力
される。
置１１Ｂ〜１８Ｂがテストモードへ移行される動作につ
いて説明する。半導体記憶装置１１Ｂ〜１８Ｂがテスト
モードへ移行されるとき、Ｌレベルのロウアドレススト
ローブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストロ
ーブ信号／ＣＡＳ、Ｌレベルのライトイネーブル信号／
ＷＥ、Ｈレベルのバンクアドレス信号ＢＡ１、およびＨ
レベルのアドレス信号ＡＤＤ７が外部端子からレジスタ
ードバッファ２０へ入力され、通常使用範囲の電圧レベ
ルよりも高い高電圧レベルから成る信号ＥＸＴＢＡ０が
外部端子からテストモードエントリ回路４０へ直接入力
される。
【０１７３】そうすると、レジスタードバッファ２０
は、Ｌレベルのロウアドレスストローブ信号／ＲＡＳ、
Ｌレベルのコラムアドレスストローブ信号／ＣＡＳ、お
よびＬレベルのライトイネーブル信号／ＷＥに基づいて
Ｈレベルの信号ＭＲＳを生成し、Ｈレベルのバンクアド
レス信号ＢＡ１、Ｈレベルのアドレス信号ＡＤＤ７、お
よび生成したＨレベルの信号ＭＲＳをテストモードエン
トリ回路４０へ出力する。また、レジスタードバッファ
２０は、Ｌレベルのロウアドレスストローブ信号／ＲＡ
Ｓ、Ｌレベルのコラムアドレスストローブ信号／ＣＡ
Ｓ、およびＬレベルのライトイネーブル信号／ＷＥをク
ロック信号ＣＬＫに同期して半導体記憶装置１１Ｂ〜１
８Ｂへ出力し、Ｈレベルのバンクアドレス信号ＢＡ１、
およびＨレベルのアドレス信号ＡＤＤ７の電圧レベルを
半導体モジュール１００Ｃ，１１０Ｃ内で使用される電
圧レベルに変換し、その変換したＨレベルのバンクアド
レス信号ＢＡ１およびＨレベルのアドレス信号ＡＤＤ７
をクロック信号ＣＬＫに同期して半導体記憶装置１１Ｂ
〜１８Ｂへ出力する。
は、Ｌレベルのロウアドレスストローブ信号／ＲＡＳ、
Ｌレベルのコラムアドレスストローブ信号／ＣＡＳ、お
よびＬレベルのライトイネーブル信号／ＷＥに基づいて
Ｈレベルの信号ＭＲＳを生成し、Ｈレベルのバンクアド
レス信号ＢＡ１、Ｈレベルのアドレス信号ＡＤＤ７、お
よび生成したＨレベルの信号ＭＲＳをテストモードエン
トリ回路４０へ出力する。また、レジスタードバッファ
２０は、Ｌレベルのロウアドレスストローブ信号／ＲＡ
Ｓ、Ｌレベルのコラムアドレスストローブ信号／ＣＡ
Ｓ、およびＬレベルのライトイネーブル信号／ＷＥをク
ロック信号ＣＬＫに同期して半導体記憶装置１１Ｂ〜１
８Ｂへ出力し、Ｈレベルのバンクアドレス信号ＢＡ１、
およびＨレベルのアドレス信号ＡＤＤ７の電圧レベルを
半導体モジュール１００Ｃ，１１０Ｃ内で使用される電
圧レベルに変換し、その変換したＨレベルのバンクアド
レス信号ＢＡ１およびＨレベルのアドレス信号ＡＤＤ７
をクロック信号ＣＬＫに同期して半導体記憶装置１１Ｂ
〜１８Ｂへ出力する。
【０１７４】テストモードエントリ回路４０は、実施の
形態１において説明したように、Ｈレベルの信号ＭＲ
Ｓ、Ｈレベルのバンクアドレス信号ＢＡ１、Ｈレベルの
アドレス信号ＡＤＤ７および高電圧レベルから成る信号
ＥＸＴＢＡ０に基づいて高電圧レベルから成る信号ＳＶ
ＩＨを発生し、その発生した信号ＳＶＩＨを半導体記憶
装置１１Ｂ〜１８Ｂへ出力する。
形態１において説明したように、Ｈレベルの信号ＭＲ
Ｓ、Ｈレベルのバンクアドレス信号ＢＡ１、Ｈレベルの
アドレス信号ＡＤＤ７および高電圧レベルから成る信号
ＥＸＴＢＡ０に基づいて高電圧レベルから成る信号ＳＶ
ＩＨを発生し、その発生した信号ＳＶＩＨを半導体記憶
装置１１Ｂ〜１８Ｂへ出力する。
【０１７５】半導体記憶装置１１Ｂ〜１８Ｂにおいて
は、バッファ２００，２１０，２２０は、それぞれ、Ｈ
レベルの内部ロウアドレスストローブ信号ｉｎｔ．ＲＡ
Ｓ、Ｈレベルの内部コラムアドレスストローブ信号ｉｎ
ｔ．ＣＡＳ、およびＨレベルの内部ライトイネーブル信
号ｉｎｔ．ＷＥを発生してテストモード回路２８００Ｂ
へ出力する。テストモード回路２８００Ｂにおいては、
ＭＲＳ信号発生回路５００は、Ｈレベルの内部ロウアド
レスストローブ信号ｉｎｔ．ＲＡＳ、Ｈレベルの内部コ
ラムアドレスストローブ信号ｉｎｔ．ＣＡＳ、およびＨ
レベルの内部ライトイネーブル信号ｉｎｔ．ＷＥの論理
積を演算してＨレベルの信号ＭＲＳをテストモード信号
発生回路５１０へ出力する。テストモード信号発生回路
５１０のホールド回路５１１〜５１３は、それぞれ、Ｈ
レベルの信号ＭＲＳ、Ｈレベルのバンクアドレス信号Ｂ
Ａ１、およびＨレベルのアドレス信号ＡＤＤ７を一定期
間ホールドし、そのホールド信号ＭＲＳＨ，ＢＡ１Ｈ，
ＡＤＤ７ＨをＡＮＤゲート５１４，５１５および活性化
信号発生回路５２０へ出力する。ＡＮＤゲート５１４
は、Ｈレベルのホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤ
Ｄ７Ｈの論理積を演算してＨレベルの信号ＳＶＤＥＮＥ
を活性化信号発生回路５２０へ出力する。
は、バッファ２００，２１０，２２０は、それぞれ、Ｈ
レベルの内部ロウアドレスストローブ信号ｉｎｔ．ＲＡ
Ｓ、Ｈレベルの内部コラムアドレスストローブ信号ｉｎ
ｔ．ＣＡＳ、およびＨレベルの内部ライトイネーブル信
号ｉｎｔ．ＷＥを発生してテストモード回路２８００Ｂ
へ出力する。テストモード回路２８００Ｂにおいては、
ＭＲＳ信号発生回路５００は、Ｈレベルの内部ロウアド
レスストローブ信号ｉｎｔ．ＲＡＳ、Ｈレベルの内部コ
ラムアドレスストローブ信号ｉｎｔ．ＣＡＳ、およびＨ
レベルの内部ライトイネーブル信号ｉｎｔ．ＷＥの論理
積を演算してＨレベルの信号ＭＲＳをテストモード信号
発生回路５１０へ出力する。テストモード信号発生回路
５１０のホールド回路５１１〜５１３は、それぞれ、Ｈ
レベルの信号ＭＲＳ、Ｈレベルのバンクアドレス信号Ｂ
Ａ１、およびＨレベルのアドレス信号ＡＤＤ７を一定期
間ホールドし、そのホールド信号ＭＲＳＨ，ＢＡ１Ｈ，
ＡＤＤ７ＨをＡＮＤゲート５１４，５１５および活性化
信号発生回路５２０へ出力する。ＡＮＤゲート５１４
は、Ｈレベルのホールド信号ＭＲＳＨ，ＢＡ１Ｈ，ＡＤ
Ｄ７Ｈの論理積を演算してＨレベルの信号ＳＶＤＥＮＥ
を活性化信号発生回路５２０へ出力する。
【０１７６】活性化信号発生回路５２０は、Ｈレベルの
信号ＳＶＤＥＮＥをセット端子ＳＥＴに受け、Ｈレベル
の信号ＳＶＤＥＮＥＦをＳＶＩＨディテクタ５３０へ出
力する。ＳＶＩＨディテクタ５３０は、Ｈレベルの信号
ＳＶＤＥＮＥＦを受けると活性化される。そして、クロ
ック信号ＣＬＫの１サイクルにおける動作が終了する。
信号ＳＶＤＥＮＥをセット端子ＳＥＴに受け、Ｈレベル
の信号ＳＶＤＥＮＥＦをＳＶＩＨディテクタ５３０へ出
力する。ＳＶＩＨディテクタ５３０は、Ｈレベルの信号
ＳＶＤＥＮＥＦを受けると活性化される。そして、クロ
ック信号ＣＬＫの１サイクルにおける動作が終了する。
【０１７７】Ｈレベルの信号ＭＲＳ等が入力されてから
Ｈレベルの信号ＳＶＤＥＮＥＦがＳＶＩＨディテクタ５
３０へ入力されるまでの時間がＳＶＩＨディテクタ５３
０の起動時間であり、ＳＶＩＨディテクタ５３０の起動
動作がクロック信号ＣＬＫの１サイクル内に行なわれ
る。
Ｈレベルの信号ＳＶＤＥＮＥＦがＳＶＩＨディテクタ５
３０へ入力されるまでの時間がＳＶＩＨディテクタ５３
０の起動時間であり、ＳＶＩＨディテクタ５３０の起動
動作がクロック信号ＣＬＫの１サイクル内に行なわれ
る。
【０１７８】２サイクル目において、１サイクル目と同
じようにＨレベルの内部ロウアドレスストローブ信号ｉ
ｎｔ．ＲＡＳ等がテストモード回路２８００Ｂに入力さ
れると、ＳＶＩＨディテクタ５３０は、テストモードエ
ントリ回路４０から入力された信号ＳＶＩＨの電圧レベ
ルを基準電圧レベルＶＲＥＦと比較し、Ｈレベルの信号
ＢＡ０Ｓをテストモード信号発生回路５１０へ出力す
る。
じようにＨレベルの内部ロウアドレスストローブ信号ｉ
ｎｔ．ＲＡＳ等がテストモード回路２８００Ｂに入力さ
れると、ＳＶＩＨディテクタ５３０は、テストモードエ
ントリ回路４０から入力された信号ＳＶＩＨの電圧レベ
ルを基準電圧レベルＶＲＥＦと比較し、Ｈレベルの信号
ＢＡ０Ｓをテストモード信号発生回路５１０へ出力す
る。
【０１７９】そうすると、テストモード信号発生回路５
１０のＡＮＤゲート５１５は、Ｈレベルの信号ＢＡ０
Ｓ、およびＨレベルのホールド信号ＭＲＳＨ，ＢＡ１
Ｈ，ＡＤＤ７Ｈの論理積を演算してＨレベルのテストモ
ード信号ＴＭを発生する。これによって、半導体記憶装
置１１Ｂ〜１８Ｂはテストモードへ移行される。
１０のＡＮＤゲート５１５は、Ｈレベルの信号ＢＡ０
Ｓ、およびＨレベルのホールド信号ＭＲＳＨ，ＢＡ１
Ｈ，ＡＤＤ７Ｈの論理積を演算してＨレベルのテストモ
ード信号ＴＭを発生する。これによって、半導体記憶装
置１１Ｂ〜１８Ｂはテストモードへ移行される。
【０１８０】図２１に示すように、ＳＶＩＨディテクタ
５３０は、クロック信号ＣＬＫの１サイクル目で起動さ
れ、クロック信号ＣＬＫの２サイクル目で信号ＳＶＩＨ
の検出動作が行なわれる。実施の形態４においては、Ｓ
ＶＩＨディテクタ５３０の起動と信号ＳＶＩＨの検出と
を異なるサイクルで行なうことを特徴とする。これによ
り、各サイクルの時間を短くでき、ＳＶＩＨディテクタ
５３０は、５０ＭＨｚ以上の周波数から成るクロック信
号ＣＬＫに同期して起動動作と信号ＳＶＩＨの検出動作
が可能となる。
５３０は、クロック信号ＣＬＫの１サイクル目で起動さ
れ、クロック信号ＣＬＫの２サイクル目で信号ＳＶＩＨ
の検出動作が行なわれる。実施の形態４においては、Ｓ
ＶＩＨディテクタ５３０の起動と信号ＳＶＩＨの検出と
を異なるサイクルで行なうことを特徴とする。これによ
り、各サイクルの時間を短くでき、ＳＶＩＨディテクタ
５３０は、５０ＭＨｚ以上の周波数から成るクロック信
号ＣＬＫに同期して起動動作と信号ＳＶＩＨの検出動作
が可能となる。
【０１８１】その結果、半導体モジュール１００Ｃ，１
１０Ｃにおいては、５０ＭＨｚ以上の高周波数から成る
クロック信号ＣＬＫに同期して半導体記憶装置１１Ｂ〜
１８Ｂをモジュールに組込んだ状態でテストモードへ移
行できる。
１０Ｃにおいては、５０ＭＨｚ以上の高周波数から成る
クロック信号ＣＬＫに同期して半導体記憶装置１１Ｂ〜
１８Ｂをモジュールに組込んだ状態でテストモードへ移
行できる。
【０１８２】また、実施の形態４による半導体モジュー
ルは、図２２に示す半導体モジュール１００Ｄ，１１０
Ｄであってもよい。図２２を参照して、半導体モジュー
ル１００Ｄ，１１０Ｄは、半導体モジュール１００Ａ，
１１０Ａの半導体記憶装置１１〜１８を半導体記憶装置
１１Ｂ〜１８Ｂに代えたものであり、その他は、半導体
モジュール１００Ａ，１１０Ａと同じである。半導体モ
ジュール１００Ｄ，１１０Ｄにおいては、信号発生回路
４０Ａは、テストモードへの移行時、上述したようにＨ
レベルの信号ＢＰＡＳＯＮを発生し、レジスタードバッ
ファ２０に含まれる回路２１は、通常使用範囲の電圧レ
ベルよりも高い電圧レベルから成る信号ＥＸＴＢＡ０を
信号ＳＶＩＨとして半導体記憶装置１１Ｂ〜１８Ｂへ直
接供給する（図９および図１０参照）。
ルは、図２２に示す半導体モジュール１００Ｄ，１１０
Ｄであってもよい。図２２を参照して、半導体モジュー
ル１００Ｄ，１１０Ｄは、半導体モジュール１００Ａ，
１１０Ａの半導体記憶装置１１〜１８を半導体記憶装置
１１Ｂ〜１８Ｂに代えたものであり、その他は、半導体
モジュール１００Ａ，１１０Ａと同じである。半導体モ
ジュール１００Ｄ，１１０Ｄにおいては、信号発生回路
４０Ａは、テストモードへの移行時、上述したようにＨ
レベルの信号ＢＰＡＳＯＮを発生し、レジスタードバッ
ファ２０に含まれる回路２１は、通常使用範囲の電圧レ
ベルよりも高い電圧レベルから成る信号ＥＸＴＢＡ０を
信号ＳＶＩＨとして半導体記憶装置１１Ｂ〜１８Ｂへ直
接供給する（図９および図１０参照）。
【０１８３】したがって、半導体モジュール１００Ｄ，
１１０Ｄの半導体記憶装置１１Ｂ〜１８Ｂは、半導体モ
ジュール１００Ｃ，１１０Ｃの半導体記憶装置１１Ｂ〜
１８Ｂにおけるテストモードへの移行動作と同じ移行動
作によってテストモードへ移行される。
１１０Ｄの半導体記憶装置１１Ｂ〜１８Ｂは、半導体モ
ジュール１００Ｃ，１１０Ｃの半導体記憶装置１１Ｂ〜
１８Ｂにおけるテストモードへの移行動作と同じ移行動
作によってテストモードへ移行される。
【０１８４】その他は、実施の形態１と同じである。実
施の形態４によれば、半導体モジュールは、通常使用範
囲の電圧レベルよりも高い高電圧レベルから成るテスト
モード移行用の信号を半導体記憶装置に与える回路を備
え、半導体記憶装置は、高周波数から成るクロック信号
の異なる２つのサイクルで起動動作とテストモード移行
用の信号の検出動作とを行なう検出回路を含むので、半
導体記憶装置をモジュールに組込んだ状態でテストモー
ドへ移行できる。
施の形態４によれば、半導体モジュールは、通常使用範
囲の電圧レベルよりも高い高電圧レベルから成るテスト
モード移行用の信号を半導体記憶装置に与える回路を備
え、半導体記憶装置は、高周波数から成るクロック信号
の異なる２つのサイクルで起動動作とテストモード移行
用の信号の検出動作とを行なう検出回路を含むので、半
導体記憶装置をモジュールに組込んだ状態でテストモー
ドへ移行できる。
【０１８５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
【図１】 レジスタードＤＩＭＭの断面図である。
【図２】 実施の形態１による半導体モジュールの概略
ブロック図である。
ブロック図である。
【図３】 図２に示す半導体記憶装置の概略ブロック図
である。
である。
【図４】 図２に示すテストモードエントリ回路のブロ
ック図および回路図である。
ック図および回路図である。
【図５】 図４に示すＳＶＩＨディテクタの回路図であ
る。
る。
【図６】 図３に示すモード回路に含まれるテストモー
ド回路のブロック図および回路図である。
ド回路のブロック図および回路図である。
【図７】 図３に示す半導体記憶装置のテストモードへ
の移行動作を説明するための信号のタイミングチャート
である。
の移行動作を説明するための信号のタイミングチャート
である。
【図８】 実施の形態２による半導体モジュールの概略
ブロック図である。
ブロック図である。
【図９】 図８に示す信号発生回路の回路図である。
【図１０】 図８に示すレジスタードバッファに含まれ
る回路の回路図である。
る回路の回路図である。
【図１１】 図８に示す半導体記憶装置のテストモード
への移行動作を説明するための信号のタイミングチャー
トである。
への移行動作を説明するための信号のタイミングチャー
トである。
【図１２】 実施の形態３による半導体モジュールの概
略ブロック図である。
略ブロック図である。
【図１３】 図１２に示す半導体記憶装置の概略ブロッ
ク図である。
ク図である。
【図１４】 図１３に示すモード回路に含まれるテスト
モード回路のブロック図および回路図である。
モード回路のブロック図および回路図である。
【図１５】 図１３に示す半導体記憶装置のテストモー
ドへの移行動作を説明するための信号のタイミングチャ
ートである。
ドへの移行動作を説明するための信号のタイミングチャ
ートである。
【図１６】 実施の形態４による半導体モジュールの概
略ブロック図である。
略ブロック図である。
【図１７】 図１６に示す半導体記憶装置の概略ブロッ
ク図である。
ク図である。
【図１８】 図１７に示すモード回路に含まれるテスト
モード回路のブロック図である。
モード回路のブロック図である。
【図１９】 図１８に示すテストモード信号発生回路の
ブロック図および回路図である。
ブロック図および回路図である。
【図２０】 図１８に示す活性化信号発生回路の回路図
である。
である。
【図２１】 図１７に示す半導体記憶装置のテストモー
ドへの移行動作を説明するための信号のタイミングチャ
ートである。
ドへの移行動作を説明するための信号のタイミングチャ
ートである。
【図２２】 実施の形態４による半導体モジュールの他
の概略ブロック図である。
の概略ブロック図である。
【図２３】 半導体記憶装置に含まれる従来のテストモ
ード回路のブロック図および回路図である。
ード回路のブロック図および回路図である。
【図２４】 図２３に示すテストモード回路における動
作を説明するための信号のタイミングチャートである。
作を説明するための信号のタイミングチャートである。
１０ モジュール、１１〜１８，１１Ａ〜１８Ａ，１１
Ｂ〜１８Ｂ 半導体記憶装置、２０ レジスタードバッ
ファ、２１ 回路、３０ ＰＬＬ回路、４０テストモー
ドエントリ回路、４０Ａ 信号発生回路、４１，２８
４，２８５，２８８，２９１，４００，５１４，５１
５，５２１，６０４，６０５ ＡＮＤゲート、４２，２
８６，６０６ ＳＶＩＨディテクタ、４３ ＳＶＩＨ発
生回路、１００，１１０，１００Ａ，１１０Ａ，１００
Ｂ，１１０Ｂ，１００Ｃ，１１０Ｃ，１００Ｄ，１１０
Ｄ 半導体モジュール、１２０ 基板、２００，２１
０，２２０ バッファ、２１１〜２１４ インバータ、
２１５，４２１〜４２３，４２８，４２９，４３５，４
３６ ＰチャネルＭＯＳトランジスタ、２１６〜２１
８，４２４，４２６，４２７，４３４，４３７，４３
８，４３９ ノード、２３０ロウ制御回路、２４０ コ
ラム制御回路、２５０ 書込制御回路、２６０ ロウア
ドレスバッファ、２７０ コラムアドレスバッファ、２
８０，２８０Ａ，２８０Ｂ モード回路、２８１〜２８
３，２８７，５１１〜５１３，６０１〜６０３ ホール
ド回路、２８９ ＯＲゲート、２９０ コラムデコー
ダ、３００ センスアンプ、３１０ ロウデコーダ、３
２０ メモリセルアレイ、３３０ プリアンプ、３４０
出力バッファ、３５０ ライトドライバ、３６０ 入
力バッファ、３７０ 電圧発生回路、４２５ 接地ノー
ド、４３０〜４３２ ＮチャネルＭＯＳトランジスタ、
４３３ 電源ノード、５００ ＭＲＳ信号発生回路、５
１０ テストモード信号発生回路、５２０ 活性化信号
発生回路、５２２ フリップフロップ、５３０ ＳＶＩ
Ｈディテクタ、６００，２８００，２８００Ａ，２８０
０Ｂ テストモード回路。
Ｂ〜１８Ｂ 半導体記憶装置、２０ レジスタードバッ
ファ、２１ 回路、３０ ＰＬＬ回路、４０テストモー
ドエントリ回路、４０Ａ 信号発生回路、４１，２８
４，２８５，２８８，２９１，４００，５１４，５１
５，５２１，６０４，６０５ ＡＮＤゲート、４２，２
８６，６０６ ＳＶＩＨディテクタ、４３ ＳＶＩＨ発
生回路、１００，１１０，１００Ａ，１１０Ａ，１００
Ｂ，１１０Ｂ，１００Ｃ，１１０Ｃ，１００Ｄ，１１０
Ｄ 半導体モジュール、１２０ 基板、２００，２１
０，２２０ バッファ、２１１〜２１４ インバータ、
２１５，４２１〜４２３，４２８，４２９，４３５，４
３６ ＰチャネルＭＯＳトランジスタ、２１６〜２１
８，４２４，４２６，４２７，４３４，４３７，４３
８，４３９ ノード、２３０ロウ制御回路、２４０ コ
ラム制御回路、２５０ 書込制御回路、２６０ ロウア
ドレスバッファ、２７０ コラムアドレスバッファ、２
８０，２８０Ａ，２８０Ｂ モード回路、２８１〜２８
３，２８７，５１１〜５１３，６０１〜６０３ ホール
ド回路、２８９ ＯＲゲート、２９０ コラムデコー
ダ、３００ センスアンプ、３１０ ロウデコーダ、３
２０ メモリセルアレイ、３３０ プリアンプ、３４０
出力バッファ、３５０ ライトドライバ、３６０ 入
力バッファ、３７０ 電圧発生回路、４２５ 接地ノー
ド、４３０〜４３２ ＮチャネルＭＯＳトランジスタ、
４３３ 電源ノード、５００ ＭＲＳ信号発生回路、５
１０ テストモード信号発生回路、５２０ 活性化信号
発生回路、５２２ フリップフロップ、５３０ ＳＶＩ
Ｈディテクタ、６００，２８００，２８００Ａ，２８０
０Ｂ テストモード回路。
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フロントページの続き
(72)発明者 中井 潤
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 2G132 AA08 AG08 AH04 AK09 AK15
AL25
5B018 GA03 JA21 NA01 QA13
5L106 AA01 DD11 GG03
5M024 AA91 BB30 BB40 DD83 JJ02
KK40 MM04 PP01 PP02 PP03
PP05 PP07
Claims (18)
- 【請求項１】 半導体記憶装置が単体においてテストモ
ードへ移行する第１の速度よりも速い第２の速度で動作
する半導体モジュールであって、 前記第２の速度を実現する周波数から成るクロック信号
を発生するＰＬＬ回路と、 外部から入力された入力信号を内部で使用される電圧レ
ベルから成る入力信号に変換し、その変換した入力信号
を前記クロック信号に同期して出力するレジスタードバ
ッファ回路と、 前記レジスタードバッファ回路からの前記入力信号を受
け、前記クロック信号に同期して動作する複数の半導体
記憶装置と、 テストモードへの移行要求に応じて、前記複数の半導体
記憶装置の各々が単体でテストされるテストモードと同
じテストモードへ前記半導体記憶装置を移行させるため
のテストモード移行信号を生成し、その生成したテスト
モード移行信号を前記複数の半導体記憶装置の各々に与
えるテストモードエントリ回路とを備え、 前記複数の半導体記憶装置の各々は、 複数のメモリセルを含むメモリセルアレイと、 前記複数のメモリセルの各々にデータを入出力する周辺
回路と、 前記テストモード移行信号に基づいて、通常動作と異な
る特殊動作をテストするためのテストモード信号を発生
するテストモード回路とを含み、 前記周辺回路は、前記テストモード信号に応じて、前記
複数のメモリセルの各々に前記特殊動作をテストするた
めのデータの入出力を行なう、半導体モジュール。 - 【請求項２】 前記テストモード回路は、前記テストモ
ード移行信号の電圧レベルが基準電圧レベルよりも高い
とき前記テストモード信号を発生し、 前記テストモードエントリ回路は、前記基準電圧レベル
よりも高く、かつ、通常使用範囲の電圧レベルよりも高
い高電圧レベルから成るテストモード移行信号を生成し
て前記テストモード回路に与える、請求項１に記載の半
導体モジュール。 - 【請求項３】 前記テストモードエントリ回路は、前記
レジスタードバッファ回路から入力された前記テストモ
ードへの移行要求を示す所定の信号と外部から入力され
た前記高電圧レベルから成る外部入力信号とに基づい
て、前記ＰＬＬ回路を不活性化させる不活性化信号と前
記テストモード移行信号とを生成し、その生成した不活
性化信号を前記ＰＬＬ回路に与え、前記生成したテスト
モード移行信号を前記半導体記憶装置に与える、請求項
２に記載の半導体モジュール。 - 【請求項４】 前記テストモードエントリ回路は、 前記所定の信号に基づいて前記不活性化信号を生成する
第１の信号生成回路と、 前記不活性化信号を受けると活性化され、前記外部入力
信号の電圧レベルが基準電圧レベルよりも高いとき前記
テストモード移行信号を生成する第２の信号生成回路と
を含む、請求項３に記載の半導体モジュール。 - 【請求項５】 前記テストモードエントリ回路は、前記
テストモードへの移行要求を示す所定の信号と前記高電
圧レベルから成る外部入力信号とを外部から受け、前記
外部入力信号を前記テストモード移行信号として前記半
導体記憶装置に与える、請求項２に記載の半導体モジュ
ール。 - 【請求項６】 前記テストモードエントリ回路は、 前記所定の信号に基づいて前記外部入力信号を前記半導
体記憶装置へ直接導くためのバイパス信号を生成する信
号生成回路と、 前記バイパス信号に基づいて前記外部入力信号を前記半
導体記憶装置に直接与えるバイパス回路とを含む、請求
項５に記載の半導体モジュール。 - 【請求項７】 前記テストモード回路は、前記クロック
信号の１つのサイクルで活性化され、前記１つのサイク
ルに連続するもう１つのサイクルで前記テストモード移
行信号を検出して前記テストモード信号を発生する、請
求項２に記載の半導体モジュール。 - 【請求項８】 前記テストモード回路は、 前記レジスタードバッファ回路からの所定の信号に基づ
いて前記１つのサイクルにおいて活性化され、前記もう
１つのサイクルにおいて前記テストモード移行信号を検
出する検出回路と、 前記検出回路により前記テストモード移行信号が検出さ
れたとき、前記もう１つのサイクルにおいて前記テスト
モード信号を発生する信号発生回路とを含む、請求項７
に記載の半導体モジュール。 - 【請求項９】 前記検出回路は、 前記所定の信号に基づいて、前記１つのサイクルにおい
て活性化信号を生成する信号生成回路と、 前記活性化信号に基づいて、前記１つのサイクルにおい
て活性化され、前記もう１つのサイクルにおいて前記テ
ストモード移行信号の電圧レベルを前記基準電圧レベル
と比較して比較結果を出力する比較回路とから成り、 前記信号発生回路は、前記テストモード移行信号の電圧
レベルが前記基準電圧レベルよりも高いとき前記テスト
モード信号を発生する、請求項８に記載の半導体モジュ
ール。 - 【請求項１０】 半導体記憶装置が単体においてテスト
モードへ移行する第１の速度よりも速い第２の速度で動
作する半導体モジュールであって、 前記第２の速度を実現する周波数から成るクロック信号
を発生するＰＬＬ回路と、 外部から入力された入力信号を内部で使用される電圧レ
ベルから成る入力信号に変換し、その変換した入力信号
を前記クロック信号に同期して出力するレジスタードバ
ッファ回路と、 前記レジスタードバッファ回路からの入力信号を受け、
前記クロック信号に同期して動作する複数の半導体記憶
装置とを備え、 前記複数の半導体記憶装置の各々は、 複数のメモリセルを含むメモリセルアレイと、 前記複数のメモリセルの各々にデータを入出力する周辺
回路と、 テストモードへの移行時、前記レジスタードバッファ回
路から受けたテストモード移行信号に基づいて、通常動
作と異なる特殊動作をテストするためのテストモード信
号を発生するテストモード回路とを含み、 前記周辺回路は、前記テストモード信号に応じて、前記
複数のメモリセルの各々に前記特殊動作をテストするた
めのデータの入出力を行なう、半導体モジュール。 - 【請求項１１】 前記テストモード回路は、前記半導体
記憶装置が単体でテストモードへ移行されるときの第１
のテストモード移行信号と異なる第２のテストモード移
行信号に基づいて前記テストモード信号を発生する、請
求項１０に記載の半導体モジュール。 - 【請求項１２】 前記テストモード回路は、 前記第１のテストモード移行信号に基づいて前記テスト
モード信号を発生する第１の回路と、 前記第２のテストモード移行信号に基づいて前記テスト
モード信号を発生する第２の回路とから成り、 前記第２の回路は、前記第２のテストモード移行信号を
前記レジスタードバッファ回路から受ける、請求項１１
に記載の半導体モジュール。 - 【請求項１３】 半導体記憶装置が単体においてテスト
モードへ移行する第１の速度よりも速い第２の速度を実
現する周波数から成るクロック信号に同期して動作する
半導体モジュールに使用される半導体記憶装置であっ
て、 複数のメモリセルを含むメモリセルアレイと、 前記複数のメモリセルの各々にデータを入出力する周辺
回路と、 テストモードへの移行時、前記半導体モジュールに含ま
れるバッファ回路からのテストモード移行信号に基づい
て通常動作と異なる特殊動作をテストするためのテスト
モード信号を発生するテストモード回路とを含み、 前記周辺回路は、前記テストモード信号に応じて、前記
複数のメモリセルの各々に前記特殊動作をテストするた
めのデータの入出力を行なう、半導体記憶装置。 - 【請求項１４】 前記テストモード回路は、前記クロッ
ク信号の１つのサイクルで活性化され、前記１つのサイ
クルに連続するもう１つのサイクルで前記テストモード
移行信号を検出して前記テストモード信号を発生する、
請求項１３に記載の半導体記憶装置。 - 【請求項１５】 前記テストモード回路は、 前記バッファ回路からの所定の信号に基づいて前記１つ
のサイクルにおいて活性化され、前記もう１つのサイク
ルにおいて前記テストモード移行信号を検出する検出回
路と、 前記検出回路により前記テストモード移行信号が検出さ
れたとき、前記もう１つのサイクルにおいて前記テスト
モード信号を発生する信号発生回路とを含む、請求項１
４に記載の半導体記憶装置。 - 【請求項１６】 前記検出回路は、 前記所定の信号に基づいて、前記１つのサイクルにおい
て活性化信号を生成する信号生成回路と、 前記活性化信号に基づいて、前記１つのサイクルにおい
て活性化され、前記もう１つのサイクルにおいて前記テ
ストモード移行信号の電圧レベルを前記基準電圧レベル
と比較して比較結果を出力する比較回路とから成り、 前記信号発生回路は、前記テストモード移行信号の電圧
レベルが前記基準電圧レベルよりも高いとき前記テスト
モード信号を発生する、請求項１５に記載の半導体記憶
装置。 - 【請求項１７】 前記テストモード回路は、前記半導体
記憶装置が単体でテストモードへ移行されるときの第１
のテストモード移行信号と異なる第２のテストモード移
行信号に基づいて前記テストモード信号を発生する、請
求項１３に記載の半導体記憶装置。 - 【請求項１８】 前記テストモード回路は、 前記第１のテストモード移行信号に基づいて前記テスト
モード信号を発生する第１の回路と、 前記第２のテストモード移行信号に基づいて前記テスト
モード信号を発生する第２の回路とから成り、 前記第２の回路は、前記第２のテストモード移行信号を
前記バッファ回路から受ける、請求項１７に記載の半導
体記憶装置。
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