KR100596984B1 - 2차전지 보호회로의 불감응시간 설정회로 및 이를 이용한입/출력 방법 - Google Patents

2차전지 보호회로의 불감응시간 설정회로 및 이를 이용한입/출력 방법 Download PDF

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Abstract

입/출력시 공통으로 사용될 수 있는 입/출력 노드를 포함하는 2차전지 보호회로의 불감응시간 설정회로 및 그 입/출력 방법이 개시되어 있다. 입/출력시에 공통으로 입/출력 노드를 사용하기 위해 입력시에는 입/출력 노드에 이상전압이 인가되도록 한다. 이상전압이 인가되었을 경우 출력을 위한 연결을 끊고 이상전압이 입력되었음을 알리는 신호를 내부 회로로 전달한다. 이상전압은 불감응시간 설정회로의 전원전압보다 높거나, 접지전위보다 낮은 전압을 사용한다. 따라서, 입/출력 핀의 수를 최소화하여 생산단가를 낮추고, 사이즈를 줄일 수 있다.

Description

2차전지 보호회로의 불감응시간 설정회로 및 이를 이용한 입/출력 방법{BLIND TIME SETTING CIRCUIT OF SECONDARY BATTERY PROTECTION CIRCUIT AND INPUT/OUTPUT METHOD THERE OF}
도 1은 종래 기술에 따른 불감응시간 설정회로의 블록도이다.
도 2는 도 1에 도시된 클럭 발생회로의 회로도이다.
도 3은 본 발명의 일실시예에 따른 불감응시간 설정회로의 블록도이다.
도 4는 정상전압과 이상전압을 설명하기 위한 도면이다.
도 5a는 도 3에 도시된 이상전압 감지기의 일 예의 회로도이다.
도 5b는 도 3에 도시된 이상전압 감지기의 다른 예의 회로도이다.
도 6은 도 3에 도시된 클럭 발생회로의 바람직한 실시예의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
120 : 지연시간 발생회로 310 : 입/출력 노드
320 : 이상전압 감지기 330 : 클럭 발생회로
340 : 전환스위치
본 발명은 충전 가능한 2차전지를 보호하기 위한 2차전지 보호회로 기술에 대한 것으로 특히 2차전지 보호회로의 불감응시간 설정회로에 관한 것이다.
2차전지 보호회로는 충전 가능한 2차전지의 과충전 상태, 과방전 상태 및 과전류 상태 등을 검출하여 특정한 기능을 수행하여 2차전지를 보호하기 위한 회로이다.
2차전지 보호회로는 과충전 상태, 과방전 상태 및 과전류 상태 등을 검출하여야 하나 이러한 상태들이 검출되었을 때 즉시 2차전지 보호기능을 수행하지는 않는다. 즉, 일시적인 전류, 전압 변동에 의한 과충전, 과방전 또는 과전류 상태의 경우에는 2차전지 보호기능이 수행될 필요가 없어 이를 무시할 필요가 있다.
이러한 기능을 수행하기 위하여 2차전지 보호회로는 불감응시간 설정회로(blind time setting circuit)를 구비하여 일정한 시간동안 2차전지 보호회로가 과충전, 과방전 또는 과전류 상태에 있더라도 이를 무시하도록 한다.
한편, 이러한 2차전지 보호회로는 테스트시에 문제가 된다. 즉, 2차전지 보호회로 테스트를 수행할 경우에 불감응시간은 테스트 시간을 늘리고, 나아가 테스트 비용을 증가시키게 되는 문제를 야기한다. 테스트시에 과충전, 과방전 또는 과전류 상태가 불감응시간 이상 계속되도록 하여야 하기 때문이다.
미합중국 특허 제 6,518,729호에는 'SECONDARY BATTERY PROTECTION CIRCUIT CAPABLE OF REDUCING TIME FOR FUNCTIONAL TEST'가 개시되어 있다. 상기 미합중국 특허에 개시된 2차전지 보호회로는 별도의 테스트 입력핀을 두어 테스트시에 이 입력핀을 통하여 입력이 들어오면 불감응시간 설정회로 내의 클럭 발생회로의 클럭을 빠르게 하여 불감응시간을 줄이게 된다.
도 1은 상기 미국 특허에 개시된 종래 기술에 따른 불감응시간 설정회로의 블록도이다. 도 1을 참조하면 불감응시간 설정회로는 클럭 발생회로(110) 및 지연시간 발생회로(120)를 포함한다. 클럭 발생회로(110)는 과충전, 과방전 또는 과전류상태가 발생하면 클럭을 발생시켜 지연시간 발생회로(120)로 출력한다. 클럭 발생회로는 테스트시에 활성화된 테스트 입력(TEST)이 인가되면 발생시키는 클럭의 주기를 짧게 조절한다. 클럭의 주기를 짧게 하기 위해 클럭 발생회로 내의 복수의 충/방전부의 커패시터에 흐르는 전류를 조절한다. 즉, 테스트시에 충/방전부의 커패시터에 흐르는 전류를 증가시켜서 커패시터의 충/방전이 빠르게 되도록 하여 클럭의 주기가 짧아지도록 하는 것이다. 지연시간 발생회로(120)는 클럭 발생회로(110)로부터 클럭을 입력받아서 기설정된 불감응시간동안 2차전지 보호회로가 반응하지 않도록 한다. 지연시간 발생회로(120) 및 이를 포함하는 2차전지 보호회로의 동작은 상기 미합중국 특허에 상세하게 개시되어 있다.
도 2는 도 1에 도시된 클럭 발생회로의 회로도이다. 도 2를 참조하면 클럭 발생회로는 충/방전부(210)를 복수개 구비한다.
충/방전부(210)는 충방전용 트랜지스터(211), 커패시터(213), 충/방전 전류원(215), 조절 트랜지스터(217) 및 테스트 전류원(219)을 포함한다.
조절 트랜지스터(217)는 클럭을 빠르게 하기 위한 테스트 신호(TEST)가 활성화될 때에만 닫혀서 테스트 전류(ITEST)가 흐르도록 한다. 테스트 신호(TEST)가 비활성화 되었을 때의 클럭 발생회로의 동작은 상기 미합중국 특허 제 6,518,729호에 상세하게 개시되어 있다.
즉, 도 2에 도시된 클럭 발생회로는 테스트 신호(TEST)가 인가되었을 경우에 커패시터(213)에 흐르는 전류를 증가시켜서 클럭의 주기를 짧게 바꾸는 것이다. 따라서 불감응시간만큼 지연을 시킬 필요가 없어 테스트 수행시간을 줄이고, 나아가 테스트 비용을 절감하여 생산성을 향상시킬 수 있다.
그러나 도 1 및 도 2에 도시된 불감응시간 설정회로 및 클럭 발생회로는 빠른 클럭의 테스트 모드 동작을 위해 별도의 입력핀을 사용한다. 따라서 별도의 IO핀을 할당하여야 하며 이는 패키지 사이즈를 증가시키고, 나아가 칩 사이즈를 증가시킨다. 또한 생산비용을 상승시켜 제품의 가격경쟁력을 약화시키며 부가적인 전류부담을 야기하여 기판잡음을 발생시키고, 결국 동작속도가 저하되는 문제가 발생하게 된다.
또한 도 1 및 도 2에 도시된 방법에 의하여 클럭 발생회로의 클럭을 빠르게 하여도 클럭 발생회로의 출력은 도 1에 도시된 지연시간 발생회로(120)를 통하여 나가게 되므로 클럭 발생회로의 출력을 외부에서 확인할 수 있는 방법이 없다. 반도체 공정에서 클럭 발생회로의 주파수가 맞지 않거나 각각의 충/방전부가 가지는 지연시간이 산포를 가질 때 정확한 목표 값의 보정을 위해서 클럭 발생회로 출력을 여러 차례 측정할 필요가 있다. 상기 미합중국 특허에 개시된 바에 따르면 클럭 발생회로의 출력을 지연시간 발생회로를 통하여서만 측정할 수 있어 측정시간이 증가되는 문제가 있다.
도 2에 도시된 클럭 발생회로는 별도의 테스트 전류원(219)을 구비한다. 따라서 별도의 전류원을 구비하여야 하기 때문에 커런트 미러를 구성하는 트랜지스터 등을 포함하여야 하는 등 이를 구현하기 위한 하드웨어의 부담이 크다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 이상전압의 인가여부에 따라 입/출력에 공통으로 사용될 수 있는 입/출력 노드를 구비하는 2차전지의 불감응시간 설정회로를 제공하는 데 있다.
본 발명의 다른 목적은 이상전압의 인가여부에 따라 단일 노드를 통하여 입력 및 출력을 할 수 있는 2차전지 보호회로의 입/출력 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 이상전압의 인가여부에 따라 입/출력에 공통으로 사용될 수 있는 입/출력 노드를 구비하는 디지털 입/출력 회로를 제공하는 데 있다.
상기 목적을 달성하기 위한 2차전지 보호회로의 불감응시간 설정회로는, 전원전압 및 접지전위 사이의 전압인 정상전압이 인가되는 정상전압시에는 출력 노드로 사용되고, 상기 정상전압이 아닌 이상전압이 인가되는 이상전압시에는 입력 노 드로 사용되는 입/출력 노드, 입/출력 노드에 이상전압이 인가되는지 여부를 판단하는 이상전압 감지기, 정상전압시에 클럭을 발생시켜서 이를 입/출력 노드로 출력하고, 이상전압 감지기에서 이상전압을 감지하면 발생되는 클럭의 주기를 짧게 하는 클럭 발생회로, 이상전압 감지기에서 이상전압을 감지하면 클럭 발생회로의 출력 및 입/출력 노드 사이의 연결을 끊는 전환스위치, 클럭 발생회로가 발생시킨 클럭을 이용하여 기설정된 불감응시간동안 2차전지 보호회로가 반응하지 않도록 하는 지연시간 발생회로를 포함한다.
지연시간 발생회로는 미합중국 특허번호 제 6,518,729호에서 래치를 사용한 구현, 또는 일본 특허 출원번호 제 P2000-83375호에서 카운터를 사용한 구현 등 다양한 방법에 의하여 구현될 수 있다.
또한, 상기 본 발명의 다른 목적을 달성하기 위한 2차전지 보호회로의 입/출력 방법은 입/출력 노드의 전압이 이상전압인지 여부를 판단하는 단계, 입/출력 노드의 전압이 정상전압인 경우 제 1 주기 클럭을 발생시키고, 제 1 주기 클럭을 입/출력 노드로 출력하는 단계, 입/출력 노드의 전압이 이상전압인 경우 제 1 주기 클럭을 입/출력 노드로 출력하는 것을 멈추고, 제 1 주기 클럭보다 짧은 주기의 제 2 주기 클럭을 발생시키는 단계를 포함한다.
또한, 상기 본 발명의 또 다른 목적을 달성하기 위한 디지털 입/출력 회로는 전원전압 및 접지전위 사이의 전압인 정상전압이 인가되는 정상전압시에는 출력 노드로 사용되고, 상기 정상전압이 아닌 이상전압이 인가되는 이상전압시에는 입력 노드로 사용되는 입/출력 노드, 입/출력 노드에 이상전압이 인가되는지 여부를 판 단하는 이상전압 감지기, 정상전압시에는 비활성화 상태로 있다가 이상전압 감지기에서 이상전압을 감지하면 활성화되는 내부 입력노드, 및 정상전압시에는 내부 출력노드 및 상기 입/출력 노드를 연결시키다가 이상전압 감지기에서 이상전압을 감지하면 그 연결을 끊는 전환스위치를 포함한다.
따라서, 입/출력 핀을 공통으로 사용할 수 있어, 패키지 사이즈를 줄일 수 있고, 나아가 칩 사이즈를 줄일 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 3은 본 발명의 일실시예에 따른 불감응시간 설정회로의 블록도이다.
도 3을 참조하면 본 발명의 일실시예에 따른 불감응시간 설정회로는 입/출력 노드(310), 입/출력 전환기(315), 클럭 발생회로(330) 및 지연시간 발생회로(120)를 포함한다. 도 3에 도시된 지연시간 발생회로(120)는 도 1에 도시된 것 또는 유사한 것으로 구현할 수 있다.
입/출력 노드(310)는 그 전압이 불감응시간 설정회로의 전원전압(VDD) 및 접지전위 사이의 전압인 정상전압시에는 출력으로 사용되며, 정상전압이 아닌 이상전압이 인가되면 입력으로 사용된다. 즉, 정상전압시에는 클럭 발생회로(330)의 출력을 외부로 출력하는 출력 노드로 사용되며, 이상전압시에는 이상전압을 인가하여 클럭 발생회로(330)가 특정한 기능을 하도록 하는 입력 노드로 사용된다. 여기서 전원전압 및 접지전위 사이의 전압이란 전원전압 및 접지전위를 포함하는 개념임을 밝혀둔다.
도 4는 정상전압과 이상전압을 설명하기 위한 도면이다.
도 4를 참조하면 불감응시간 설정회로의 전원전압(VDD) 및 접지전위(Vss)사이의 전압이 정상전압이며, 전원전압(VDD)보다 크거나, 접지전위(Vss)보다 작은 경우의 전압이 이상전압인 것을 알 수 있다. 청구항에도 기재되어 있는 전원전압(VDD) 및 접지전위(Vss)는 불감응시간 설정회로 내부의 전원전압 및 접지전위임을 밝혀둔다.
다시 도 3을 참조하면, 입/출력 전환기(315)는 입/출력 노드(310)에 이상전압이 인가되는지 여부를 판단하여 그 판단결과를 클럭 발생회로(330)로 출력하고, 정상전압시에 클럭 발생회로(330)의 출력이 입/출력 노드(310)로 출력되도록 하고, 이상전압시에 클럭 발생회로(330)의 출력 및 입/출력 노드(310) 사이의 연결을 끊는다. 입/출력 전환기(315)는 이상전압 감지기(320) 및 전환 스위치(340)를 포함한다.
이상전압 감지기(320)는 입/출력 노드(310)의 전압이 이상전압인지 여부를 판단한다. 입/출력 노드(310)가 출력 노드로만 사용될 경우에 입/출력 노드(310)에는 불감응시간 설정회로의 전원전압(VDD) 및 접지전위(Vss) 사이의 전압만이 나올 수 있을 것이다. 따라서, 입/출력 노드(310)의 전압이 이상전압이 되려면 외부에서 입/출력 노드(310)에 이상전압을 인가하는 경우라야 할 것이다. 이와 같이 외부에서 입/출력 노드(310)에 이상전압을 인가하여 입/출력 노드의 전압이 전원전압(VDD)보다 높거나, 접지전위(Vss)보다 낮게 된 경우에 이상전압 감지기(320)에서 이를 감지하는 것이다. 이상전압 감지기(320)는 이상전압이 감지되었을 경우에 이상전압신호(ABNOR)를 활성화시킨다. 이상전압 감지기(320)의 세부 구현에 대해서는 후술한다.
클럭 발생회로(330)는 이상전압 감지기(320)로부터의 이상전압신호(ABNOR)가 활성화되지 않는 경우 정상 주기의 노멀 클럭을 발생시켜 이를 출력한다. 이상전압신호(ABNOR)가 활성화되면 클럭 발생회로(330)는 정상 주기보다 짧은 주기의 테스트 클럭을 발생시켜 이를 출력한다. 클럭 발생회로(330)는 도 2에 도시된 방법 외에도 다양한 방법에 의하여 구현할 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게는 자명한 것이다.
전환스위치(340)는 이상전압 감지기(320)로부터의 이상전압신호(ABNOR)가 활성화되지 아니하는 경우에는 클럭 발생회로(330)의 출력이 입/출력 노드(310)로 연결되도록 하여 입/출력 노드(310)가 클럭 발생회로(330)의 출력을 검출할 수 있는 출력노드로 사용되도록 한다. 이상전압 감지기(340)로부터의 이상전압신호(ABNOR)가 활성화되는 경우에 전환스위치(340)는 끊어지고, 따라서, 클럭 발생회로(330)의 출력이 입/출력 노드로 전달되지 않는다. 이 때 입/출력 노드(310)는 입력노드로 사용된다.
정리하면, 입/출력 노드(310)에 이상전압이 인가되지 아니하는 경우에 이상전압 감지기(320)는 이상전압신호(ABNOR)가 비활성화되도록 한다. 이러한 경우에 클럭 발생회로(330)는 정상주기의 노멀 클럭을 발생시킨다. 이 때 전환스위치(340)는 닫히게 되어 클럭 발생회로(330)의 출력 신호가 입/출력 노드(310)를 통하여 출 력되도록 한다.
입/출력 노드(310)에 이상전압이 인가되는 경우에 이상전압 감지기(320)가 이상전압신호(ABNOR)를 활성화시킨다. 이러한 경우에 클럭 발생회로(330)는 정상주기보다 짧은 주기의 테스트 클럭을 발생시킨다. 이 때 전환스위치(340)는 열리게 되어 클럭 발생회로(330)의 출력 신호가 입/출력 노드를 통하여 출력되는 것을 막는다. 따라서 이 때의 입/출력 노드(310)는 입력 노드로 사용된 것이다.
도 5a는 도 3에 도시된 이상전압 감지기의 일 예의 회로도이다.
도 5a를 참조하면, 이상전압 감지기는 피모스 트랜지스터(M1) 및 엔모스 트랜지스터(M2)를 포함한다. 피모스 트랜지스터(M1)는 다이오드 연결되어 있고, 소스가 전원전압(VDD)에, 게이트 및 드레인이 출력단자(OUT)에 연결되어 있다. 엔모스 트랜지스터(M2)는 게이트가 접지전위(Vss)에 연결되어 있고, 소스가 입력단자에 연결되어 있으며, 드레인이 출력단자(OUT)에 연결되어 있다.
도 5a에 개시된 이상전압 감지기는 공정시에 N-기판(substrate)으로 구현하는 경우에 해당하는 구현예이다. N-기판(substrate)으로 P-웰(well)안에 접지전위(Vss)보다 낮은 전압을 인가하여야 기판과 웰 사이에 기생적으로 존재하는 다이오드를 동작시키지 아니하고 올바르게 동작할 수 있기 때문에 이런 식으로 구현할 필요가 있다. 즉, N-기판의 경우에는 접지전위(Vss)보다 낮은 전압을 인가하고, P-기판의 경우에는 전원전압(VDD)보다 높은 전압을 인가하여야 기생 다이오드를 동작시키기 아니하고 올바르게 동작할 수 있다.
이하 도 5a에 도시된 이상전압 감지기의 동작을 살펴본다. 도 5a를 참조하 면, 입력단자(IN)에 인가되는 전압이 전원전압(VDD)에서 접지전위(Vss) 사이의 정상전압이라면 엔모스 트랜지스터(M2)가 오프된 상태가 유지되어 출력단자(OUT)의 전압이 전원전압(VDD)에 가깝게 유지된다.
입력단자(IN)에 인가되는 전압이 접지전위(Vss)보다 낮아져서 입력단자(IN)의 전압이 접지전위(Vss)에서 엔모스 트랜지스터(M2)의 문턱전압을 뺀 전압보다 낮아지게 되면 엔모스 트랜지스터(M2)가 온 되게 된다.
엔모스 트랜지스터(M2)가 온 되면, 출력단자(OUT)의 전압이 입력단자(IN)의 전압에 가깝게 떨어지게 된다.
따라서, 입력단자(IN)에 접지전위(Vss)보다 낮은 이상전압이 인가되는 경우에만 출력단자(OUT)의 전압이 낮아지게 된다. 따라서, 출력단자(OUT)의 전압이 소정의 기준전압보다 낮아지는 시점을 이상전압이 발생하는 시점으로 보고 이를 검출할 수 있는 것이다.
도 5a에 도시된 이상전압 감지기에서 피모스 트랜지스터(M1)는 부하의 역할을 하며, 이는 저항소자나 전류원 등으로 대체될 수 있는 것이다.
도 5b는 도 3에 도시된 이상전압 감지기의 다른 예의 회로도이다.
도 5b를 참조하면, 이상전압 감지기는 피모스 트랜지스터(M3) 및 엔모스 트랜지스터(M4)를 포함한다. 엔모스 트랜지스터(M4)는 다이오드 연결되어 있고, 소스가 접지전위(Vss)에, 게이트 및 드레인이 출력단자(OUT)에 연결되어 있다. 피모스 트랜지스터(M3)는 게이트가 전원전압(VDD)에 연결되어 있고, 소스가 입력단자에 연결되어 있으며, 드레인이 출력단자(OUT)에 연결되어 있다.
도 5b에 개시된 이상전압 감지기는 공정시에 P-기판(substrate)으로 구현하는 경우에 해당하는 구현예이다. P-기판(substrate)으로 N-웰(well)안에 전원전압(VDD)보다 높은 전압을 인가하여야 기판과 웰 사이에 기생적으로 존재하는 다이오드를 동작시키지 아니하고 올바르게 동작할 수 있기 때문에 이런 식으로 구현할 필요가 있다. 즉, P-기판의 경우에는 전원전압(VDD)보다 높은 전압을 인가하여야 기생 다이오드를 동작시키기 아니하고 올바르게 동작할 수 있다.
이하 도 5b에 도시된 이상전압 감지기의 동작을 살펴본다. 도 5b를 참조하면, 입력단자(IN)에 인가되는 전압이 전원전압(VDD)에서 접지전위(Vss) 사이의 정상전압이라면 피모스 트랜지스터(M3)가 오프된 상태가 유지되어 출력단자(OUT)의 전압이 접지전위(Vss)에 가깝게 유지된다.
입력단자(IN)에 인가되는 전압이 전원전압(VDD)보다 높아져서 입력단자(IN)의 전압이 전원전압(VDD)에다 피모스 트랜지스터(M3)의 문턱전압을 더한 전압보다 높아지게 되면 피모스 트랜지스터(M3)가 온 되게 된다.
피모스 트랜지스터(M3)가 온 되면, 출력단자(OUT)의 전압이 입력단자(IN)의 전압에 가깝게 올라가게 된다.
따라서, 입력단자(IN)에 전원전압(VDD)보다 높은 이상전압이 인가되는 경우에만 출력단자(OUT)의 전압이 높아지게 된다. 따라서, 출력단자(OUT)의 전압이 소정의 기준전압보다 높아지는 시점을 이상전압이 발생하는 시점으로 보고 이를 검출할 수 있는 것이다.
도 5b에 도시된 이상전압 감지기에서 엔모스 트랜지스터(M4)는 부하의 역할 을 하며, 이는 저항소자나 전류원 등으로 대체될 수 있는 것이다.
다만, 이상전압 검출기를 도 5a의 방법 또는 도 5b의 방법의 어느 방법으로 구현하느냐에 따라서, 이상전압이 검출되었을 때의 활성화상태를 달리 정의하여야 한다. 즉, 도 5a의 방법으로 구현하였을 경우에는 논리 0의 상태를 이상전압신호의 활성화로 보아야 하고, 도 5b의 방법으로 구현하였을 경우에는 논리 1의 상태를 이상전압신호의 활성화로 보아야 할 것이다. 따라서, 이상전압 검출기의 출력단에 반전기를 구비하여 원하는 상태를 이상전압신호의 활성화로 만들 수 있다.
도 6은 도 3에 도시된 클럭 발생회로의 바람직한 실시예의 회로도이다.
도 6을 참조하면, 클럭 발생회로는 복수개의 충/방전부(610-660)를 포함한다. 도 6에 도시된 충/방전부(610)는 도 2에 도시된 충/방전부(210)와 다르며, 충/방전부의 구성을 제외한 다른 구성은 도 2에 도시된 그것과 동일하다. 따라서, 도 6에 도시된 충/방전 회로는 도 2와의 차이점을 중심으로 설명한다.
도 6에 도시된 충/방전부(610)는 충방전용 트랜지스터(611), 커패시터(613), 충/방전 전류원(615), 제 1 조절 트랜지스터(617), 및 제 2 조절 트랜지스터(619)를 포함한다. 충방전용 트랜지스터(611), 커패시터(613), 충/방전 전류원(615) 및 제 1 조절 트랜지스터(617)는 각각 도 2에 도시된 충방전용 트랜지스터(211), 커패시터(213), 충/방전 전류원(215) 및 조절 트랜지스터(217)에 대응되며 그 기능도 동일하다. 다만 도 6에 도시된 충/방전부(610)는 도 2에 도시된 테스트 전류원(219)대신에, 제 1 조절 트랜지스터(617) 및 접지전위(Vss)사이에 연결되며 게이트가 충방전용 트랜지스터(611)의 게이트에 연결되는 제 2 조절 트랜지스터(619)를 구비한다.
도 6의 다른 충/방전부들(620- 650)도 상기 충/방전부(610)과 동일한 구성이며 이에 대한 자세한 설명은 생략한다. 다만, 충/방전부(660)에는 커패시터를 구비하지 않을 수 있다.
도 6의 클럭 발생회로는 1개 이상의 인버터(670, 680)를 포함할 수 있다.
도 6에 도시된 것과 같이 클럭 발생회로를 구현할 경우에는 복수개의 전류원을 더 구비하여야 하는 도 2의 경우와는 달리 단순히 복수개의 CMOS트랜지스터들을 추가하여 주기를 조절할 수 있는 클럭 발생회로를 구현할 수 있다. 따라서, 공정시 용이하게 회로를 구현할 수 있으며, 작은 사이즈로 구현할 수 있어 칩면적을 줄일 수 있다.
도 6의 충/방전부(610)에서 테스트 신호(TEST)가 비활성화되었을 경우에는 제 1 조절 트랜지스터(617)가 오프되어 도 2에 도시된 충/방전부(210)와 동일하게 동작한다.
테스트 신호(TEST)가 활성화되면 제 1 조절 트랜지스터(617)가 온 되고, 이 때에 충방전용 트랜지스터(611) 및 제 2 조절 트랜지스터(619)는 CMOS 인버터 구조를 형성하게 된다. 따라서, 이 경우에 도 6의 클럭 발생회로는 복수개의 인버터가 직렬 연결된 것 같이 되어 노멀 모드에 비하여 빠른 주기의 클럭을 제공하게 된다.
이와 같이 테스트 신호(TEST)가 활성화되는 경우에는 테스트만을 위한 클럭을 발생시키는 경우에 해당하여 온도 특성이나 전압 특성등이 중요하지 않게 된다.
상기 실시예를 통하여 2차전지 보호회로의 불감응시간 설정회로를 중심으로 설명하였으나, 본 발명의 기술사상은 불감응시간 설정회로에 한하지 아니한다. 즉, 전원전압과 접지전위 사이의 전압인 정상전압시에는 출력 노드로 사용되다가, 이상전압이 인가되면 입력 노드로 사용되는 디지털 방식의 입/출력 회로라면 본 발명의 기술사상의 범위 내로 볼 것이다. 특히 입력 동작시에 이상전압의 인가에 의하여 회로내부의 임의의 노드를 활성화시켜 회로가 이 노드의 활성화에 반응하여 원하는 동작을 수행하도록 한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 2차전지 보호회로의 불감응시간 설정회로 및 입/출력 방법은 노멀 모드에서는 클럭 발생회로의 출력을 검출할 수 있는 출력 핀으로 사용되고, 테스트 모드에서는 클럭 발생회로가 발생시키는 클럭의 주기를 짧게 하기 위한 입력 핀으로 사용되는 입/출력핀을 구비한다. 따라서, 패키지 사이즈를 줄일 수 있고, 나아가 칩 사이즈를 줄일 수 있어 가격경쟁력을 향상시킬 수 있다. 또한, 핀 하나를 입/출력시 공통으로 사용할 수 있어 입/출력핀 추가에 의한 부가적인 전류부담을 줄일 수 있어 기판잡음을 줄일 수 있고, 따라서 동작속도의 저하를 막을 수 있다. 또, 입/출력 핀을 입력으로 사용하기 위해서 이상전압을 인가함으로써, 입/출력 핀이 출력으로 사용될 경우에 출력전압의 스윙폭을 제한하지 아니하여 회로의 디지털 동작을 방해하지 않는다. 이는 공급전압이 점점 낮아지는 최근의 추세에서 큰 의미를 가진다.
또한 클럭 발생회로의 출력을 직접 외부에서 검출할 수 있게 되어 주파수의 산포 및 목표치의 보정을 위한 값을 빠른 시간안에 측정할 수 있다.

Claims (19)

  1. 전원전압 및 접지전위 사이의 전압인 정상전압이 인가되는 정상전압시에는 출력 노드로 사용되고, 상기 정상전압이 아닌 이상전압이 인가되는 이상전압시에는 입력 노드로 사용되는 입/출력 노드;
    상기 정상전압시에 제 1 클럭을 발생시켜서 출력하고, 상기 이상전압시에 제 2 클럭을 발생시켜서 출력하는 클럭 발생회로;
    상기 정상전압시에 상기 클럭 발생회로의 출력이 상기 입/출력 노드로 출력되도록 하고, 상기 이상전압시에 상기 클럭 발생회로의 출력 및 상기 입/출력 노드 사이의 연결을 끊는 전환스위치; 및
    상기 클럭 발생회로가 발생시킨 클럭을 이용하여 기설정된 불감응시간동안 2차전지 보호회로가 반응하지 않도록 하는 지연시간 발생회로를 포함하는 것을 특징으로 하는 2차전지 보호회로의 불감응시간 설정회로.
  2. 제 1 항에 있어서,
    상기 제 2 클럭은 상기 제 1 클럭에 비하여 짧은 주기를 가지는 것을 특징으로 하는 2차전지 보호회로의 불감응시간 설정회로.
  3. 제 1 항에 있어서,
    상기 이상전압 감지기는 상기 불감응시간 설정회로의 전원전압보다 높은 전압을 이상전압으로 판단하는 것을 특징으로 하는 2차전지 보호회로의 불감응시간 설정회로.
  4. 제 3 항에 있어서, 상기 이상전압 감지기는
    상기 입/출력 노드의 전압이 정상전압일 때에는 오프되고, 이상전압일 때에는 온 되는 피모스 트랜지스터; 및
    상기 피모스 트랜지스터가 온 되는 경우에 상기 이상전압 감지기의 출력노드의 전압을 변경하기 위한 부하를 포함하는 것을 특징으로 하는 2차전지 보호회로의 불감응시간 설정회로.
  5. 제 4 항에 있어서,
    상기 부하는 다이오드 연결된 엔모스 트랜지스터인 것을 특징으로 하는 2차전지 보호회로의 불감응시간 설정회로.
  6. 제 1 항에 있어서,
    상기 이상전압 감지기는 상기 불감응시간 설정회로의 접지전위보다 낮은 전압을 이상전압으로 판단하는 것을 특징으로 하는 2차전지 보호회로의 불감응시간 설정회로.
  7. 제 6 항에 있어서, 상기 이상전압 감지기는
    상기 입/출력 노드의 전압이 정상전압일 때에는 오프되고, 이상전압일 때에는 온 되는 엔모스 트랜지스터; 및
    상기 엔모스 트랜지스터가 온 되는 경우에 상기 이상전압 감지기의 출력노드의 전압을 변경하기 위한 부하를 포함하는 것을 특징으로 하는 2차전지 보호회로의 불감응시간 설정회로.
  8. 제 7 항에 있어서,
    상기 부하는 다이오드 연결된 피모스 트랜지스터인 것을 특징으로 하는 2차전지 보호회로의 불감응시간 설정회로.
  9. 제 1 항에 있어서, 상기 클럭 발생회로는
    충방전용 트랜지스터;
    상기 충방전용 트랜지스터에 병렬로 연결되는 커패시터;
    상기 커패시터에 전류를 흘리기 위한 충/방전 전류원;
    상기 커패시터에 연결되고 상기 이상전압 감지부에서 이상전압을 감지하였을 경우에 온 되는 제 1 조절트랜지스터; 및
    상기 제 1 조절트랜지스터가 온 되었을 경우에 상기 충방전용 트랜지스터와 CMOS인버터를 구성하는 제 2 조절 트랜지스터를 포함하는 충/방전부를 복수개 포함 하는 것을 특징으로 하는 2차전지 보호회로의 불감응시간 설정회로.
  10. 전원전압 및 접지전위 사이의 전압인 정상전압이 인가되는 정상전압시에는 출력 노드로 사용되고, 상기 정상전압이 아닌 이상전압이 인가되는 이상전압시에는 입력 노드로 사용되는 입/출력 노드;
    상기 정상전압시에 제 1 클럭을 발생시켜서 출력하고, 상기 이상전압시에 제 2 클럭을 발생시켜서 출력하는 클럭 발생회로;
    상기 입/출력 노드에 상기 이상전압이 인가되는지 여부를 판단하여 그 판단결과를 상기 클럭 발생회로로 출력하고, 상기 정상전압시에 상기 클럭 발생회로의 출력이 상기 입/출력 노드로 출력되도록 하고, 상기 이상전압시에 상기 클럭 발생회로의 출력 및 상기 입/출력 노드 사이의 연결을 끊는 입/출력 전환기; 및
    상기 클럭 발생회로가 발생시킨 클럭을 이용하여 기설정된 불감응시간동안 2차전지 보호회로가 반응하지 않도록 하는 지연시간 발생회로를 포함하는 것을 특징으로 하는 2차전지 보호회로의 불감응시간 설정회로.
  11. 전원전압 및 접지전위 사이의 전압인 정상전압이 인가되는 정상전압시에는 출력 노드로 사용되고, 상기 정상전압이 아닌 이상전압이 인가되는 이상전압시에는 입력 노드로 사용되는 입/출력 노드;
    상기 입/출력 노드에 상기 이상전압이 인가되는지 여부를 판단하는 이상전압 감지기;
    상기 정상전압시에는 비활성화 상태로 있다가 상기 이상전압 감지기에서 이상전압을 감지하면 활성화되는 내부 입력노드; 및
    상기 정상전압시에는 내부 출력노드 및 상기 입/출력 노드를 연결시키다가 상기 이상전압 감지기에서 상기 이상전압을 감지하면 그 연결을 끊는 전환스위치를 포함하는 것을 특징으로 하는 디지털 입/출력 회로.
  12. 제 11 항에 있어서,
    상기 이상전압 감지기는 상기 입/출력 회로의 전원전압보다 높은 전압을 이상전압으로 판단하는 것을 특징으로 하는 디지털 입/출력 회로.
  13. 제 12 항에 있어서,
    상기 이상전압 감지기는 상기 입/출력 노드의 전압이 정상전압일 때에는 오프되고, 이상전압일 때에는 온 되는 피모스 트랜지스터; 및
    상기 피모스 트랜지스터가 온 되는 경우에 상기 이상전압 감지기의 출력노드의 전압을 변경하기 위한 부하를 포함하는 것을 특징으로 하는 디지털 입/출력 회로.
  14. 제 13 항에 있어서,
    상기 부하는 다이오드 연결된 엔모스 트랜지스터인 것을 특징으로 하는 디지털 입/출력 회로.
  15. 제 11 항에 있어서,
    상기 이상전압 감지기는 상기 입/출력 회로의 접지전위보다 낮은 전압을 이상전압으로 판단하는 것을 특징으로 하는 디지털 입/출력 회로.
  16. 제 15 항에 있어서,
    상기 이상전압 감지기는 상기 입/출력 노드의 전압이 정상전압일 때에는 오프되고, 이상전압일 때에는 온 되는 엔모스 트랜지스터; 및
    상기 엔모스 트랜지스터가 온 되는 경우에 상기 이상전압 감지기의 출력노드의 전압을 변경하기 위한 부하를 포함하는 것을 특징으로 하는 디지털 입/출력 회로.
  17. 제 16 항에 있어서,
    상기 부하는 다이오드 연결된 피모스 트랜지스터인 것을 특징으로 하는 디지털 입/출력 회로.
  18. 입/출력 노드의 전압이 전원전압 및 접지전위 사이의 정상전압인지, 상기 정상전압이 아닌 이상전압인지 여부를 판단하는 단계;
    상기 입/출력 노드의 전압이 상기 정상전압인 경우 제 1 클럭을 발생시키고, 상기 제 1 클럭을 상기 입/출력 노드로 출력하는 단계; 및
    상기 입/출력 노드의 전압이 상기 이상전압인 경우 상기 제 1 클럭을 상기 입/출력 노드로 출력하는 것을 멈추고, 제 2 클럭을 발생시키는 단계를 포함하는 것을 특징으로 하는 2차전지 보호회로의 입/출력 방법.
  19. 제 18 항에 있어서,
    상기 제 2 주기 클럭은 상기 제 1 주기 클럭에 비하여 짧은 주기를 가지는 것을 특징으로 하는 2차전지 보호회로의 입/출력 방법.
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