KR20240002578A - Pbti를 모니터링하는 테스트 회로 및 이의 동작 방법 - Google Patents

Pbti를 모니터링하는 테스트 회로 및 이의 동작 방법 Download PDF

Info

Publication number
KR20240002578A
KR20240002578A KR1020220079919A KR20220079919A KR20240002578A KR 20240002578 A KR20240002578 A KR 20240002578A KR 1020220079919 A KR1020220079919 A KR 1020220079919A KR 20220079919 A KR20220079919 A KR 20220079919A KR 20240002578 A KR20240002578 A KR 20240002578A
Authority
KR
South Korea
Prior art keywords
voltage
power supply
potential
pbti
supply voltage
Prior art date
Application number
KR1020220079919A
Other languages
English (en)
Inventor
김민철
김미란
이창휘
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020220079919A priority Critical patent/KR20240002578A/ko
Priority to US18/079,489 priority patent/US20240003961A1/en
Priority to CN202310057116.8A priority patent/CN117310425A/zh
Publication of KR20240002578A publication Critical patent/KR20240002578A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2642—Testing semiconductor operation lifetime or reliability, e.g. by accelerated life tests
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/0038—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing pulses or pulse trains according to amplitude)
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16566—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533
    • G01R19/16576—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 comparing DC or AC voltage with one threshold
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
    • G01R31/2628—Circuits therefor for testing field effect transistors, i.e. FET's for measuring thermal properties thereof
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

본 기술은 PBTI를 모니터링하는 테스트 회로 및 이의 동작 방법에 관한 것으로, 테스트 회로는 전원 전압에 따라 구동되며, NMOS 트랜지스터의 PBTI(positive bias temperature instability) 열화량에 따라 상기 전원 전압과 같거나 또는 상기 전원 전압보다 전위가 낮은 출력 전압을 출력하는 PBTI 모니터링부; 및 상기 전원 전압과 상기 출력 전압의 전위를 비교하여 상기 PBTI 열화량을 판단하는 열화 판단부를 포함하며, 상기 PBTI 모니터링부는 상기 전원 전압과 접지 전압에 의해 구동되며, 상기 출력 전압을 수신하고, 수신된 상기 출력 전압을 반전시켜 출력 신호로 출력하는 인버터; 및 상기 전원 전압과 상기 접지 전압에 의해 구동되며, 상기 출력 신호와 상기 출력 전압을 논리 조합하여 상기 출력 전압으로 출력하는 낸드 게이트를 포함한다.

Description

PBTI를 모니터링하는 테스트 회로 및 이의 동작 방법{TEST CIRCUIT MONITORING PBTI AND OPERATING METHOD OF THEREOF}
본 발명은 테스트 회로 및 이의 동작 방법에 관한 것으로, 좀 더 자세하게는 PBTI를 모니터링하는 테스트 회로 및 이의 동작 방법에 관한 것이다.
트랜지스터는 바이어스(bias) 또는 온도에 의해 스트레스를 받게 된다. 스트레스로 인해 트랜지스터의 신뢰성이 감소할 수 있다. 트랜지스터의 신뢰성은 집적 회로의 수명, 즉 제품의 수명에 영향을 줄 수 있고 불량을 야기할 수 있다. 따라서, 테스트 과정에서 트랜지스터의 신뢰성이 평가되어야 한다.
NBTI(negative bias temperature instability) 또는 PBTI(positive bias temperature instability)로 인해, 트랜지스터의 문턱 전압이 증가하고 드레인 전류가 감소할 수 있다. 기존의 테스트 방법에서는 PBTI를 평가하기 위해 인버터 체인(inverter chain)의 전파 지연 또는 링 오실레이터(ring oscillator)의 클럭 특성(예를 들면, 주파수 또는 듀티비)이 테스트되었다. 이러한 테스트 회로는 대면적 회로 구성이 필요로 하며, 전류 기반 동작 방식으로 모니터링 및 결과 판단을 위한 별도의 회로 구성을 필요로 한다.
본 발명의 일 실시예는 면적이 감소된 테스트 회로 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 테스트 회로는 전원 전압에 따라 구동되며, NMOS 트랜지스터의 PBTI(positive bias temperature instability) 열화량에 따라 상기 전원 전압과 같거나 또는 상기 전원 전압보다 전위가 낮은 출력 전압을 출력하는 PBTI 모니터링부; 및 상기 전원 전압과 상기 출력 전압의 전위를 비교하여 상기 PBTI 열화량을 판단하는 열화 판단부를 포함하며, 상기 PBTI 모니터링부는 상기 전원 전압과 접지 전압에 의해 구동되며, 상기 출력 전압을 수신하고, 수신된 상기 출력 전압을 반전시켜 출력 신호로 출력하는 인버터; 및 상기 전원 전압과 상기 접지 전압에 의해 구동되며, 상기 출력 신호와 상기 출력 전압을 논리 조합하여 상기 출력 전압으로 출력하는 낸드 게이트를 포함한다.
본 발명의 실시 예에 따른 테스트 회로의 동작 방법은 전원 전압에 따라 구동되며, NMOS 트랜지스터의 PBTI(positive bias temperature instability) 열화량에 따라 상기 전원 전압과 같거나 또는 상기 전원 전압보다 전위가 낮은 출력 전압을 출력하는 PBTI 모니터링부; 및 상기 전원 전압과 상기 출력 전압의 전위를 비교하여 상기 PBTI 열화량을 판단하는 열화 판단부를 포함하는 테스트 회로가 제공되는 단계; 상기 전원 전압을 초기 설정 레벨로 설정하고, 상기 설정된 전원 전압을 상기 PBTI 모니터링부에 인가하는 단계; 상기 PBTI 모니터링부에서 출력되는 상기 출력 전압과 상기 설정된 전원 전압의 전위를 비교하는 단계; 및 상기 출력 전압의 전위가 상기 설정된 전원 전압의 전위보다 낮을 경우 상기 설정된 전원 전압의 전위에 대응하는 열화량을 확인하는 단계를 포함한다.
본 발명의 실시 예에 따른 테스트 회로의 동작 방법은 전원 전압에 따라 구동되며, NMOS 트랜지스터의 PBTI(positive bias temperature instability) 열화량에 따라 상기 전원 전압과 같거나 또는 상기 전원 전압보다 전위가 낮은 출력 전압을 출력하는 PBTI 모니터링부; 및 상기 전원 전압과 상기 출력 전압의 전위를 비교하여 상기 PBTI 열화량을 판단하는 열화 판단부를 포함하는 테스트 회로가 제공되는 단계; 허용 한계 열화량에 대응하는 검출 전압을 설정하는 단계; 상기 검출 전압을 전원 전압으로 설정하고, 상기 설정된 전원 전압을 상기 PBTI 모니터링부에 인가하는 단계; 상기 PBTI 모니터링부에서 출력되는 상기 출력 전압과 상기 설정된 전원 전압의 전위를 비교하는 단계; 및 상기 출력 전압과 상기 설정된 전원 전압의 비교 결과에 기초하여 디바이스 정상 또는 불량 여부를 판단하는 단계를 포함한다.
본 기술에 따르면, 테스트 회로의 구성을 간략화하여 면적을 감소시킬 수 있다
도 1은 본 발명의 실시 예에 따른 테스트 회로의 구성을 설명하기 위한 블록도이다.
도 2는 도 1의 PBTI 모니터링부를 설명하기 위한 구성도이다.
도 3은 도 1의 PBTI 모니터링부의 상세 회로도이다.
도 4는 본 발명의 실시 예에 따른 테스트 회로의 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 실시 예에 따른 테스트 회로의 동작을 설명하기 위한 전원 전압 및 출력 전압의 파형도이다.
도 6은 본 발명의 실시 예에 따른 테스트 회로의 동작을 설명하기 위한 검출 전압과 열화량을 나타내는 그래프이다.
도 7은 본 발명의 다른 실시 예에 따른 테스트 회로의 동작을 설명하기 위한 순서도이다.
도 8은 본 발명의 다른 실시 예에 따른 테스트 회로의 동작을 설명하기 위한 전원 전압 및 출력 전압의 파형도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 테스트 회로의 구성을 설명하기 위한 블록도이다.
테스트 회로(100)는 트랜지스터를 포함하는 전자 장치와 같은 디바이스에 포함될 수 있다. 테스트 회로(100)는 트랜지스터(transistor)의 신뢰성을 측정하기 위한 회로일 수 있다. PBTI(positive bias temperature instability)로 인해, 트랜지스터의 문턱 전압이 증가하고 드레인 전류가 감소할 수 있다. 테스트 회로(100)는 트랜지스터들로 구성되는 로직 게이트를 이용하여 PBTI로 인한 트랜지스터의 열화 정도를 측정할 수 있으며, 측정된 열화 정도에 따라 전자 장치에 포함된 트랜지스터들의 신뢰성을 판단할 수 있다.
도 1을 참조하면, 테스트 회로(100)는 PBTI 모니터링부(110)와 열화 판단부(120)를 포함하여 구성될 수 있다.
PBTI 모니터링부(110)는 전원 전압(VDD)에 따라 구동되며, 타겟 트랜지스터의 열화 정도에 따라 전원 전압(VDD)과 동일한 전위 레벨의 출력 전압(Vout)을 출력하거나, 전원 전압(VDD) 보다 낮은 전위 레벨의 출력 전압(Vout)을 출력할 수 있다. 예를 들어, PBTI 모니터링부(110)는 타겟 트랜지스터가 열화되어 문턱 전압이 상승할 경우 전원 전압(VDD) 보다 낮은 전위 레벨의 출력 전압(Vout)을 출력할 수 있다. 예를 들어, 출력 전압(Vout)은 전원 전압(VDD)의 1/2 레벨까지 낮을 수 있다. PBTI 모니터링부(110)에 인가되는 전원 전압(VDD)은 시간에 따라 점차 하향되도록 설정될 수 있다.
열화 판단부(120)는 출력 전압(Vout)을 수신하여 타겟 트랜지스터의 열화 여부를 판단할 수 있다. 예를 들어, 출력 전압(Vout)의 전위가 전원 전압(VDD)의 전위보다 낮을 경우 타겟 트랜지스터가 열화된 것으로 판단할 수 있다. 또한, 열화 판단부(120)는 타겟 트랜지스터의 열화 정도를 판단할 수 있다. 열화 판단부(120)는 트랜지스터의 열화량에 대응하는 검출 전압 레벨 정보를 저장할 수 있으며, 출력 전압(Vout)의 전위가 전원 전압(VDD)의 전위보다 낮아진 시점의 전원 전압(VDD)을 검출 전압 레벨로 판단하고, 이에 대응하는 열화량을 트랜지스터의 열화량으로 판단할 수 있다.
도 2는 도 1의 PBTI 모니터링부를 설명하기 위한 구성도이다.
도 2를 참조하면, PBTI 모니터링부(110)는 인버터(IV)와 낸드 게이트(ND)를 포함하여 구성될 수 있다.
인버터(IV)는 낸드 게이트(ND)의 출력 전압(Vout)을 수신하고 이를 반전시켜 출력할 수 있으며, 전원 전압(VDD)와 접지 전압(VSS)을 구동 전원으로 수신할 수 있다.
낸드 게이트(ND)는 인버터(IV)의 출력 신호와 출력 전압(Vout)을 수신하고, 이를 논리 조합하여 출력 전압(Vout)으로 출력할 수 있다. 낸드 게이트(ND)는 전원 전압(VDD)와 접지 전압(VSS)을 구동 전원으로 수신할 수 있다.
PBTI 모니터링부(110)는 인버터(IV) 및 낸드 게이트(ND)를 구성하는 트랜지스터들이 열화되지 않은 정상인 상태일 경우 전원 전압(VDD) 레벨의 출력 전압(Vout)을 출력한다.
예를 들어, 전원 전압(VDD)이 활성화되지 않은 초기 상태에서 출력 전압(Vout)은 접지 전압(VSS) 레벨을 가지며, 전원 전압(VDD)이 활성화되어 인가되는 시점에서부터 인버터(IV) 및 낸드 게이트(ND)가 구동되어 전원 전압(VDD) 레벨의 출력 전압(Vout)을 출력한다. 예를 들어, 출력 전압(Vout)이 접지 전압(VSS) 레벨인 경우, 인버터(IV)는 출력 전압(Vout)을 수신하여 전원 전압(VDD) 레벨의 출력 신호를 출력하고, 낸드 게이트(ND)는 인버터(IV)의 출력 신호에 응답하여 전원 전압(VDD) 레벨의 출력 전압(Vout)을 출력한다. 이 후, 전원 전압(VDD) 레벨의 출력 전압(Vout)에 응답하여 인버터(IV)의 출력 신호에 무관하게 전원 전압(VDD) 레벨의 출력 전압(Vout)을 계속적으로 출력한다.
PBTI 모니터링부(110)는 인버터(IV)를 구성하는 NMOS 트랜지스터, 즉 타겟 트랜지스터가 열화되어 문턱 전압이 상승한 경우, 일정 레벨의 전원 전압(VDD)이 인가되는 시점에서 전원 전압(VDD) 레벨보다 낮은 전위를 가지는 출력 전압(Vout)을 출력할 수 있다. 이는 후술하는 도 3을 통해 상세히 설명하도록 한다.
도 3은 도 1의 PBTI 모니터링부의 상세 회로도이다.
도 3을 참조하면, PBTI 모니터링부(110)는 인버터(IV) 및 낸드 게이트(ND)를 포함한다.
인버터(IV)는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)를 포함하여 구성될 수 있다. PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되며, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1) 각각의 게이트는 출력 노드(NO2)와 연결된다. PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)는 출력 전압(Vout)에 응답하여 턴온 또는 턴오프될 수 있다.
낸드 게이트(ND)는 PMOS 트랜지스터들(P2, P3) 및 NMOS 트랜지스터들(N2, N3)를 포함하여 구성될 수 있다.
PMOS 트랜지스터(P2) 및 PMOS 트랜지스터(P3)는 전원 전압(VDD)과 출력 노드(NO2) 사이에 병렬 연결된다. PMOS 트랜지스터(P2)의 게이트는 인버터(IV)의 출력 노드인 노드(NO1)과 연결되고, PMOS 트랜지스터(P3)의 게이트는 출력 노드(NO2)와 연결된다. 이에 따라, PMOS 트랜지스터(P2)는 노드(NO1)의 전위에 응답하여 턴온 또는 턴오프되고, PMOS 트랜지스터(P3)는 출력 노드(NO2)의 전위에 응답하여 턴온 또는 턴오프된다.
NMOS 트랜지스터(N2) 및 NMOS 트랜지스터(N3)는 출력 노드(NO2)와 접지 전압(VSS) 사이에 직렬 연결된다. NMOS 트랜지스터(N2)의 게이트는 출력 노드(NO2)와 연결되고, NMOS 트랜지스터(N3)의 게이트는 노드(NO1)과 연결된다. 이에 따라, NMOS 트랜지스터(N2)는 출력 노드(NO2)의 전위에 응답하여 턴온 또는 턴오프되고, NMOS 트랜지스터(N3)는 노드(NO1)의 전위에 응답하여 턴온 또는 턴오프된다.
타겟 트랜지스터, 즉 NMOS 트랜지스터(N1)가 열화되지 않은 상태에서 PBTI 모니터링부(110)의 동작을 설명하면 다음과 같다.
인버터(IV) 및 낸드 게이트(ND)는 전원 전압(VDD) 및 접지 전압(VSS)에 의해 구동된다.
인버터(IV)의 PMOS 트랜지스터(P1)는 초기 접지 전압(VSS)의 레벨을 가지는 출력 전압(Vout)에 응답하여 노드(NO1)에 전원 전압(VDD)을 인가한다. 또한, NMOS 트랜지스터(N1)는 초기 접지 전압(VSS)의 레벨을 가지는 출력 전압(Vout)에 응답하여 턴오프된다.
낸드 게이트(ND)의 PMOS 트랜지스터(P2)는 전원 전압(VDD)이 인가된 노드(NO1)의 전위에 응답하여 턴오프되고, NMOS 트랜지스터(N3)는 전원 전압(VDD)이 인가된 노드(NO1)의 전위에 응답하여 턴온된다. PMOS 트랜지스터(P3)는 초기 접지 전압(VSS)의 레벨을 가지는 출력 전압(Vout)에 응답하여 출력 노드(NO2)에 전원 전압(VDD)을 인가한다. 이에 따라, 출력 전압(Vout)은 전원 전압(VDD) 레벨로 상승하게 된다.
또한, 출력 전압(Vout)이 전원 전압(VDD) 레벨로 상승하게 되면, 인버터(IV)의 PMOS 트랜지스터(P1)는 출력 전압(Vout)에 응답하여 턴오프되고, NMOS 트랜지스터(N1)는 출력 전압(Vout)에 응답하여 노드(NO1)에 접지 전압(VSS)을 인가한다.
낸드 게이트(ND)의 PMOS 트랜지스터(P2)는 접지 전압(VSS)이 인가된 노드(NO1)의 전위에 응답하여 전원 전압(VDD)을 출력 노드(NO2)에 인가하고, NMOS 트랜지스터(N3)는 노드(NO1)의 전위에 응답하여 턴오프된다. 이에 따라 출력 전압(Vout)은 전원 전압(VDD) 레벨을 유지하게 된다.
타겟 트랜지스터, 즉 NMOS 트랜지스터(N1)가 열화되어 문턱 전압이 상승한 경우 PBTI 모니터링부(110)의 동작을 설명하면 다음과 같다.
인버터(IV) 및 낸드 게이트(ND)는 전원 전압(VDD) 및 접지 전압(VSS)에 의해 구동된다.
인버터(IV)의 PMOS 트랜지스터(P1)는 초기 접지 전압(VSS)의 레벨을 가지는 출력 전압(Vout)에 응답하여 노드(NO1)에 전원 전압(VDD)을 인가한다. 또한, NMOS 트랜지스터(N1)는 초기 접지 전압(VSS)의 레벨을 가지는 출력 전압(Vout)에 응답하여 턴오프된다.
낸드 게이트(ND)의 PMOS 트랜지스터(P2)는 전원 전압(VDD)이 인가된 노드(NO1)의 전위에 응답하여 턴오프되고, NMOS 트랜지스터(N3)는 전원 전압(VDD)이 인가된 노드(NO1)의 전위에 응답하여 턴온된다. PMOS 트랜지스터(P3)는 초기 접지 전압(VSS)의 레벨을 가지는 출력 전압(Vout)에 응답하여 출력 노드(NO2)에 전원 전압(VDD)을 인가한다. 이에 따라, 출력 전압(Vout)은 전원 전압(VDD) 레벨로 상승하게 된다.
출력 전압(Vout)이 전원 전압(VDD) 레벨로 상승하게 되면, 인버터(IV)의 PMOS 트랜지스터(P1)는 출력 전압(Vout)에 응답하여 턴오프되고, NMOS 트랜지스터(N1)는 출력 전압(Vout)에 응답하여 노드(NO1)에 접지 전압(VSS)을 인가한다. 그러나, NMOS 트랜지스터(N1)가 PBTI에 의해 열화된 경우, NMOS 트랜지스터(N1)의 문턱 전압이 증가하게 되고, 이로 인하여 노드(NO1)의 전위가 접지 전압(VSS)의 전위보다 높게 형성될 수 있다. 이에 따라 낸드 게이트(ND)의 PMOS 트랜지스터(P2)는 접지 전압(VSS)의 전위보다 높은 노드(NO1) 전위에 응답하여 완전 턴온되지 못한다. 이에 따라 출력 노드(NO2)의 전위가 전원 전압(VDD)보다 낮게 형성된다.
도 4는 본 발명의 실시 예에 따른 테스트 회로의 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 실시 예에 따른 테스트 회로의 동작을 설명하기 위한 전원 전압 및 출력 전압의 파형도이다.
도 6은 본 발명의 실시 예에 따른 테스트 회로의 동작을 설명하기 위한 검출 전압과 열화량을 나타내는 그래프이다.
도 1 내지 도 6을 참조하여, 본 발명의 실시 예에 따른 테스트 회로의 동작을 설명하면 다음과 같다.
단계 S410에서, 전원 전압(VDD)의 전위 레벨을 초기 설정하고, 초기 설정 전원 전압(VDD)을 테스트 회로(100)에 인가한다. 초기 설정 전원 전압(VDD)은 가장 높은 전원 전압 레벨로 설정하는 것이 바람직하다.
이에 따라, PBTI 모니터링부(110)는 초기 설정 전원 전압(VDD)에 따라 구동된다. PBTI 모니터링부(110)의 인버터(IV)는 초기 설정 전원 전압(VDD)와 접지 전압(VSS)을 구동 전원으로 수신하여 구동되며, 낸드 게이트(ND)의 출력 전압(Vout)을 수신하고 이를 반전시켜 출력할 수 있다. 낸드 게이트(ND)는 인버터(IV)의 출력 신호와 출력 전압(Vout)을 수신하고, 이를 논리 조합하여 출력 전압(Vout)으로 출력할 수 있다.
PBTI 모니터링부(110)는 앞서 도 3을 참조하여 설명한 바와 같이 인버터(IV)에 포함된 타겟 트랜지스터, 즉 NMOS 트랜지스터(N1)의 열화 정도에 따라 출력 전압(Vout)의 전위가 초기 설정 전원 전압(VDD)과 같거나 낮을 수 있다.
단계 S420에서, 열화 판단부(120)는 PBTI 모니터링부(110)에서 출력되는 출력 전압(Vout)을 수신하고, 출력 전압(Vout)과 현재 사용된 전원 전압(VDD)을 비교한다. 즉, 열화 판단부(120)는 출력 전압(Vout)의 전위가 전원 전압(VDD)의 전위와 같은지 또는 출력 전압(Vout)의 전위가 전원 전압(VDD) 보다 낮은지 판단한다.
앞선 단계 S420의 판단 결과, 출력 전압(Vout)의 전위가 전원 전압(VDD)의 전위와 같다고 판단될 경우(예), 단계 S430에서 현재 사용된 전원 전압(VDD)의 전위 레벨을 스텝 전압(ΔV)만큼 감소시켜 재설정한다.
재설정된 전원 전압(VDD)은 PBTI 모니터링부(110)에 인가되며, PBTI 모니터링부(110)는 재설정된 전원 전압(VDD)에 의해 구동되어 출력 전압(Vout)을 생성하여 출력한다. 이 후, 상술한 단계 S420부터 재수행한다.
앞선 단계 S420의 판단 결과, 출력 전압(Vout)의 전위가 전원 전압(VDD)의 전위보다 낮다고 판단될 경우(아니오), 단계 S440에서 열화 판단부(120)는 저장된 트랜지스터의 열화량에 대응하는 검출 전압 레벨 정보에 기초하여 현재 사용된 전원 전압(VDD)에 대응하는 타겟 트랜지스터의 열화량을 확인한다
예를 들어, 출력 전압(Vout)의 전위가 전원 전압(VDD)의 전위보다 낮다고 판단된 시점의 전원 전압(VDD)을 검출 전압(Vsense)으로 검출하고, 도 6과 같이 검출된 검출 전압(Vsense)에 대응하는 열화량을 확인한다.
상술한 바와 같이 본원 발명의 일 실시 예에 따른 테스트 회로의 동작에서는 전원 전압(VDD)을 테스트 회로(100)에 인가하되, PBTI 모니터링부(110)에서 출력되는 출력 전압(Vout)이 전원 전압(VDD) 보다 전위가 낮은지에 따라 트랜지스터의 열화 여부를 판단할 수 있다.
또한, 전원 전압(VDD)을 점진적으로 낮춰 인가함으로써, 출력 전압(Vout)이 전원 전압(VDD) 보다 전위가 낮은 타이밍에서의 전원 전압(VDD)을 검출 전압(Vsense)으로 검출하고, 검출된 검출 전압(Vsense)에 따라 트랜지스터의 열화량을 확인할 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 테스트 회로의 동작을 설명하기 위한 순서도이다.
도 8은 본 발명의 다른 실시 예에 따른 테스트 회로의 동작을 설명하기 위한 전원 전압 및 출력 전압의 파형도이다.
도 1 내지 도 3 및 도 6 내지 도 8을 참조하여, 본 발명의 다른 실시 예에 따른 테스트 회로의 동작을 설명하면 다음과 같다.
본 발명의 다른 실시 예에서는 테스트 회로(100)를 포함하는 디바이스의 제반 동작 중 열화 체크 동작을 수행하는 것을 예를 들어 설명한다.
단계 S710에서, 트랜지스터의 허용 한계 열화량을 설정하고, 설정된 허용 한계 열화량에 대응하는 검출 전압(Vsense)을 설정한다.
예를 들어, 트랜지스터의 허용 한계 열화량이 10%인 경우, 열화 판단부(120)는 트랜지스터의 열화량에 대응하는 검출 전압 레벨 정보에 기초하여 열화량이 10%에 대응하는 검출 전압(Vsense)을 확인할 수 있다.
단계 S720에서, 열화 판단부(120)는 설정된 검출 전압(Vsense)을 전원 전압(VDD)로 설정한다.
이 후, PBTI 모니터링부(110)는 설정된 전원 전압(VDD)에 따라 구동된다. PBTI 모니터링부(110)의 인버터(IV)는 초기 설정 전원 전압(VDD)와 접지 전압(VSS)을 구동 전원으로 수신하여 구동되며, 낸드 게이트(ND)의 출력 전압(Vout)을 수신하고 이를 반전시켜 출력할 수 있다. 낸드 게이트(ND)는 인버터(IV)의 출력 신호와 출력 전압(Vout)을 수신하고, 이를 논리 조합하여 출력 전압(Vout)으로 출력할 수 있다.
PBTI 모니터링부(110)는 앞서 도 3을 참조하여 설명한 바와 같이 인버터(IV)에 포함된 타겟 트랜지스터, 즉 NMOS 트랜지스터(N1)의 열화 정도에 따라 출력 전압(Vout)의 전위가 전원 전압(VDD)과 같거나 낮을 수 있다.
단계 S730에서, 열화 판단부(120)는 PBTI 모니터링부(110)에서 출력되는 출력 전압(Vout)을 수신하고, 출력 전압(Vout)과 전원 전압(VDD)을 비교한다. 즉, 열화 판단부(120)는 출력 전압(Vout)의 전위가 전원 전압(VDD)의 전위와 같은지 또는 출력 전압(Vout)의 전위가 전원 전압(VDD) 보다 낮은지 판단한다.
앞선 단계 S730의 판단 결과, 전원 전압(VDD)과 출력 전압(Vout)의 전위가 같다고 판단될 경우(예), 열화 판단부(120)는 NMOS 트랜지스터(N1)의 열화 정도가 허용 한계 열화량보다 낮다고 판단한다. 이에 따라 테스트 회로(100)를 포함하는 디바이스는 정상 상태인 것으로 판단한다(S740).
앞선 단계 S730의 판단 결과, 전원 전압(VDD)의 전위보다 출력 전압(Vout)의 전위가 낮다고 판단될 경우(아니오), 열화 판단부(120)는 NMOS 트랜지스터(N1)의 열화 정도가 허용 한계 열화량을 초과한 것으로 판단한다. 이에 따라 테스트 회로(100)를 포함하는 디바이스는 PBTI 열화가 한계 열화량을 초과하여 불량 상태인 것으로 판단한다(S750).
상술한 열화 체크 동작에 따라 디바이스의 정상 또는 불량 판단을 할 수 있다.
100: 테스트 회로
110: PBTI 모니터링부
120: 열화 판단부
IV: 인버터
ND: 낸드 게이트

Claims (15)

  1. 전원 전압에 따라 구동되며, NMOS 트랜지스터의 PBTI(positive bias temperature instability) 열화량에 따라 상기 전원 전압과 같거나 또는 상기 전원 전압보다 전위가 낮은 출력 전압을 출력하는 PBTI 모니터링부; 및
    상기 전원 전압과 상기 출력 전압의 전위를 비교하여 상기 PBTI 열화량을 판단하는 열화 판단부를 포함하며,
    상기 PBTI 모니터링부는 상기 전원 전압과 접지 전압에 의해 구동되며, 상기 출력 전압을 수신하고, 수신된 상기 출력 전압을 반전시켜 출력 신호로 출력하는 인버터; 및
    상기 전원 전압과 상기 접지 전압에 의해 구동되며, 상기 출력 신호와 상기 출력 전압을 논리 조합하여 상기 출력 전압으로 출력하는 낸드 게이트를 포함하는 테스트 회로.
  2. 제 1 항에 있어서,
    상기 인버터는 상기 전원 전압과 상기 접지 전압 사이에 직렬 연결된 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하며,
    상기 NMOS 트랜지스터는 상기 PBTI 열화량에 따라 문턱 전압이 가변되는 테스트 회로.
  3. 제 2 항에 있어서,
    상기 인버터는 상기 NMOS 트랜지스터의 상기 PBTI 열화량에 따라 상기 전원 전압의 전위를 가지는 상기 출력 전압을 반전시켜 상기 접지 전압의 전위를 가지는 상기 출력 신호를 출력하거나, 상기 전원 전압의 전위보다 낮고 상기 접지 전압보다 높은 전위를 가지는 상기 출력 신호를 출력하는 테스트 회로.
  4. 제 3 항에 있어서,
    상기 낸드 게이트는 상기 출력 신호가 상기 전원 전압의 전위보다 낮고 상기 접지 전압보다 높은 전위를 가질 경우 상기 전원 전압보다 낮은 전위의 상기 출력 전압을 생성하여 출력하는 테스트 회로.
  5. 제 1 항에 있어서,
    상기 열화 판단부는 상기 PBTI 열화량에 대응하는 검출 전압 레벨 정보를 저장하는 테스트 회로.
  6. 제 5 항에 있어서,
    상기 열화 판단부는 상기 출력 전압의 전위가 상기 전원 전압의 전위보다 낮은 경우, 상기 전원 전압을 상기 검출 전압 레벨로 판단하고, 상기 검출 전압 레벨에 대응하는 열화량을 상기 PBTI 열화량으로 판단하는 테스트 회로.
  7. 전원 전압에 따라 구동되며, NMOS 트랜지스터의 PBTI(positive bias temperature instability) 열화량에 따라 상기 전원 전압과 같거나 또는 상기 전원 전압보다 전위가 낮은 출력 전압을 출력하는 PBTI 모니터링부; 및 상기 전원 전압과 상기 출력 전압의 전위를 비교하여 상기 PBTI 열화량을 판단하는 열화 판단부를 포함하는 테스트 회로가 제공되는 단계;
    상기 전원 전압을 초기 설정 레벨로 설정하고, 상기 설정된 전원 전압을 상기 PBTI 모니터링부에 인가하는 단계;
    상기 PBTI 모니터링부에서 출력되는 상기 출력 전압과 상기 설정된 전원 전압의 전위를 비교하는 단계; 및
    상기 출력 전압의 전위가 상기 설정된 전원 전압의 전위보다 낮을 경우 상기 설정된 전원 전압의 전위에 대응하는 열화량을 확인하는 단계를 포함하는 테스트 회로의 동작 방법.
  8. 제 7 항에 있어서,
    상기 출력 전압의 전위가 상기 설정된 전원 전압의 전위와 같을 경우, 상기 설정된 전원 전압을 스텝 전압만큼 감소시켜 재설정한 후, 상기 설정된 전원 전압을 상기 PBTI 모니터링부에 인가하는 단계부터 재수행되는 테스트 회로의 동작 방법.
  9. 제 7 항에 있어서,
    상기 PBTI 모니터링부는 상기 출력 전압을 수신하고 이를 반전시켜 출력 신호로 출력하는 인버터와 상기 출력 전압과 상기 출력 신호를 수신하여 이들을 논리 조합하여 상기 출력 전압으로 출력하는 낸드 게이트를 포함하며,
    상기 설정된 전원 전압을 상기 PBTI 모니터링부에 인가하는 단계에서, 상기 인버터는 상기 PPBTI 열화량에 따라 접지 전압의 전위를 가지는 상기 출력 신호를 출력하거나, 상기 설정된 전원 전압의 전위보다 낮고 상기 접지 전압보다 높은 전위를 가지는 상기 출력 신호를 출력하는 테스트 회로의 동작 방법.
  10. 제 9 항에 있어서,
    상기 설정된 전원 전압을 상기 PBTI 모니터링부에 인가하는 단계에서, 상기 낸드 게이트는 상기 출력 신호가 상기 설정된 전원 전압의 전위보다 낮고 상기 접지 전압보다 높은 전위를 가질 경우 상기 설정된 전원 전압보다 낮은 전위의 상기 출력 전압을 생성하여 출력하는 테스트 회로의 동작 방법.
  11. 전원 전압에 따라 구동되며, NMOS 트랜지스터의 PBTI(positive bias temperature instability) 열화량에 따라 상기 전원 전압과 같거나 또는 상기 전원 전압보다 전위가 낮은 출력 전압을 출력하는 PBTI 모니터링부; 및 상기 전원 전압과 상기 출력 전압의 전위를 비교하여 상기 PBTI 열화량을 판단하는 열화 판단부를 포함하는 테스트 회로가 제공되는 단계;
    허용 한계 열화량에 대응하는 검출 전압을 설정하는 단계;
    상기 검출 전압을 전원 전압으로 설정하고, 상기 설정된 전원 전압을 상기 PBTI 모니터링부에 인가하는 단계;
    상기 PBTI 모니터링부에서 출력되는 상기 출력 전압과 상기 설정된 전원 전압의 전위를 비교하는 단계; 및
    상기 출력 전압과 상기 설정된 전원 전압의 비교 결과에 기초하여 디바이스 정상 또는 불량 여부를 판단하는 단계를 포함하는 테스트 회로의 동작 방법.
  12. 제 11 항에 있어서.
    상기 출력 전압의 전위가 상기 설정된 전원 전압의 전위와 같을 경우, 상기 PBTI 열화량이 상기 허용 한계 열화량보다 낮은 것으로 판단하여 상기 디바이스 정상으로 판단하는 테스트 회로의 동작 방법.
  13. 제 11 항에 있어서.
    상기 출력 전압의 전위가 상기 설정된 전원 전압의 전위보다 낮은 경우, 상기 PBTI 열화량이 상기 허용 한계 열화량을 초과한 것으로 판단하여 상기 디바이스 불량으로 판단하는 테스트 회로의 동작 방법.
  14. 제 11 항에 있어서,
    상기 PBTI 모니터링부는 상기 출력 전압을 수신하고 이를 반전시켜 출력 신호로 출력하는 인버터와 상기 출력 전압과 상기 출력 신호를 수신하여 이들을 논리 조합하여 상기 출력 전압으로 출력하는 낸드 게이트를 포함하며,
    상기 설정된 전원 전압을 상기 PBTI 모니터링부에 인가하는 단계에서, 상기 인버터는 상기 PPBTI 열화량에 따라 접지 전압의 전위를 가지는 상기 출력 신호를 출력하거나, 상기 설정된 전원 전압의 전위보다 낮고 상기 접지 전압보다 높은 전위를 가지는 상기 출력 신호를 출력하는 테스트 회로의 동작 방법.
  15. 제 14 항에 있어서,
    상기 설정된 전원 전압을 상기 PBTI 모니터링부에 인가하는 단계에서, 상기 낸드 게이트는 상기 출력 신호가 상기 설정된 전원 전압의 전위보다 낮고 상기 접지 전압보다 높은 전위를 가질 경우 상기 설정된 전원 전압보다 낮은 전위의 상기 출력 전압을 생성하여 출력하는 테스트 회로의 동작 방법.
KR1020220079919A 2022-06-29 2022-06-29 Pbti를 모니터링하는 테스트 회로 및 이의 동작 방법 KR20240002578A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220079919A KR20240002578A (ko) 2022-06-29 2022-06-29 Pbti를 모니터링하는 테스트 회로 및 이의 동작 방법
US18/079,489 US20240003961A1 (en) 2022-06-29 2022-12-12 Test circuit monitoring pbti and operating method thereof
CN202310057116.8A CN117310425A (zh) 2022-06-29 2023-01-16 监测pbti的测试电路及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220079919A KR20240002578A (ko) 2022-06-29 2022-06-29 Pbti를 모니터링하는 테스트 회로 및 이의 동작 방법

Publications (1)

Publication Number Publication Date
KR20240002578A true KR20240002578A (ko) 2024-01-05

Family

ID=89241439

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220079919A KR20240002578A (ko) 2022-06-29 2022-06-29 Pbti를 모니터링하는 테스트 회로 및 이의 동작 방법

Country Status (3)

Country Link
US (1) US20240003961A1 (ko)
KR (1) KR20240002578A (ko)
CN (1) CN117310425A (ko)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815970B2 (en) * 2001-08-31 2004-11-09 Texas Instruments Incorporated Method for measuring NBTI degradation effects on integrated circuits
US6879177B1 (en) * 2003-12-09 2005-04-12 International Business Machines Corporation Method and testing circuit for tracking transistor stress degradation
US7642864B2 (en) * 2008-01-29 2010-01-05 International Business Machines Corporation Circuits and design structures for monitoring NBTI (negative bias temperature instability) effect and/or PBTI (positive bias temperature instability) effect
US9086865B2 (en) * 2012-07-09 2015-07-21 International Business Machines Corporation Power napping technique for accelerated negative bias temperature instability (NBTI) and/or positive bias temperature instability (PBTI) recovery
US9857409B2 (en) * 2013-08-27 2018-01-02 Synopsys, Inc. Negative bias thermal instability stress testing of transistors
US10782336B2 (en) * 2016-03-25 2020-09-22 International Business Machines Corporation BTI degradation test circuit
KR102413192B1 (ko) * 2017-11-03 2022-06-24 삼성전자주식회사 Nbti 또는 pbit를 모니터링하는 테스트 회로

Also Published As

Publication number Publication date
CN117310425A (zh) 2023-12-29
US20240003961A1 (en) 2024-01-04

Similar Documents

Publication Publication Date Title
US6242936B1 (en) Circuit for driving conductive line and testing conductive line for current leakage
US7531836B2 (en) Body bias compensation for aged transistors
US7212022B2 (en) System and method for measuring time dependent dielectric breakdown with a ring oscillator
JP4974886B2 (ja) 負バイアス温度不安定性を測定するシステム及び方法
US10429434B2 (en) On-chip reliability monitor and method
US7235998B1 (en) System and method for measuring time dependent dielectric breakdown with a ring oscillator
US8248095B2 (en) Compensating for aging in integrated circuits
US9564884B1 (en) Circuitry and method for measuring negative bias temperature instability (NBTI) and hot carrier injection (HCI) aging effects using edge sensitive sampling
US20170017572A9 (en) Compensating for Aging in Integrated Circuits
US10969420B2 (en) Test circuits for monitoring NBTI or PBTI
US9742406B2 (en) Circuit skew compensation trigger system
US10114068B1 (en) Methods and apparatus for monitoring aging effects on an integrated circuit
US9798599B2 (en) Apparatus for monitoring operating conditions of a logic circuit to determine failure of one or more latches
US5703512A (en) Method and apparatus for test mode entry during power up
US6879177B1 (en) Method and testing circuit for tracking transistor stress degradation
US6765414B2 (en) Low frequency testing, leakage control, and burn-in control for high-performance digital circuits
US9536625B1 (en) Circuitry and method for critical path timing speculation in RAMs
KR20240002578A (ko) Pbti를 모니터링하는 테스트 회로 및 이의 동작 방법
US7295055B2 (en) Device for eliminating clock signal noise in a semiconductor integrated circuit
US5912562A (en) Quiescent current monitor circuit for wafer level integrated circuit testing
US6237115B1 (en) Design for testability in very high speed memory
US7224198B2 (en) Input and output circuit and method of operation thereof
US9960770B2 (en) Semiconductor integrated circuit device regarding the detection of degradation
US7898270B2 (en) Circuit for testing internal voltage of semiconductor memory apparatus
US7382671B2 (en) Method for detecting column fail by controlling sense amplifier of memory device