CN203588103U - 电路装置 - Google Patents

Abstract

本实用新型的名称是电路装置。根据本公开内容的一个方面，提供了一种电路装置，所述电路装置包括：电子部件，其被耦接到至少一个公共电源节点并且被配置成提供具有时间变化的第一信号，所述时间变化基于经由所述至少一个公共电源节点的电力供应；耦接到所述电子部件的检测电路，所述检测电路被配置成检测所述第一信号并且基于所述第一信号的时间变化来提供数字开关阵列控制信号；以及开关阵列，其被耦接在所述至少一个公共电源节点与至少一个电力供应源之间，所述开关阵列被配置成基于所述数字开关阵列控制信号来控制经由所述至少一个公共电源节点的电力供应。

Description

电路装置

技术领域

本实用新型一般地涉及电路装置和用于操作电路装置的方法。 

背景技术

工艺和环境变化(PVT)可能影响电路的性能。可能期望提供可以使电路能够迅速地对这样的变化作出反应的概念。 

在深亚微米CMOS(互补金属氧化物半导体)技术中，数字电路对工艺和环境变化(PVT)的延迟灵敏度显著地提高，工艺和环境变化即例如电源电压和温度的动态变化。例如，在40nm和28nm CMOS技术中如传统时序签核中所使用的大约100mV的电压降(10％VDD)可能导致大约20～30％的频率下降。 

由于难以在电路尺度上建模的、不可预见的环境变化以及全局和局部工艺变化，所以常规地实现大的性能裕度以确保即使对于最坏情况也有适当的电路操作。裕度的主要部分计及额定电路延迟的大约30-40％的环境变化(电压降和温度)。 

随着技术缩减(technology shrink)，延迟灵敏度可以进一步提高，导致环境变化的影响更深。此外，由于更复杂的微体系结构的实现而引起的更复杂的电路结构可能导致对PVT变化更高的电路灵敏度。因此，对于传统签核来说，技术缩减以及微体系结构改变可能要求较高的性能裕度。 

除技术问题之外，日益增加的电路复杂度，例如多核和众核微处理器中日益增加的微处理器内核的数目和/或高度集成的片上系统(SoC)中的大量异构功能单元可能导致局部变化和快速改变的操作条件。因此可能期望对环境变化全局地以及局部地作出反应，即可能需 要分布式的感测和反应系统。 

即使存在用来在负载电流的已知增加之前调整例如电源电压的技术，这些技术也仍然缺少非常迅速地对如可能由系统的中断处理所引起的负载电流的不可预见的增加作出反应的能力。 

像过去几年中关于自适应系统和监测概念的许多出版物展示的那样，性能裕度通过对延迟变化的几乎“瞬时”的反应的减少一般而言引起了大家极大的兴趣。 

解决自适应系统和监测概念的常规方法的目标是速度裕度的减少和延迟变化的补偿。 

常规地，传感器和监测器电路被实现来测量诸如电源电压、温度、老化和工艺的特定电路参数以能够分析芯片状态。关于芯片状态的知识可以允许诸如电源电压的操作参数的静态和动态调整，以在操作期间例如针对慢工艺小片(slow process die)或者在温度诱发的延迟变化的情况下确保适当的电路操作。 

常规地，工艺类别已经由监测电路性能确定。为了计及工艺变化，从预定查找表(LUT)中获取对应的电压设置(例如VDD设置)以确保电路以正确的性能操作。但是除静态工艺变化之外，诸如电压降、温度和老化的动态变化也可能影响电路性能。为了允许性能裕度的减少，电路性能也必须适应于动态变化。这还能够通过使用用于感测的监测电路和LUT来实现，所述LUT包含关于补偿由温度变化诱发的延迟改变的、例如ΔVDD的量的信息。 

除裕度减少之外，对PVT变化的电路灵敏度的显著增加在可能具有引起系统故障的电位的、快速和显著的动态变化事件的情况下可能要求一种在电路级上的应急处理。因为大部分低功率电路和系统出于功率原因已经使用了动态电压缩放(DVS)，所以根据预定芯片状态来调整电源电压常规地是文献中首选的措施。 

抑制PVT对电路性能的影响的常规概念通常基于诸如电源电压、温度、老化和工艺的单个参数的测量。为了抑制PVT诱发的性能变化， 根据常规技术或者需要多维查找表(LUT)将若干个电路参数映射到单一调节器值，或者必须基于每一个参数测量的测量来采取各种对策。 

自适应/动态VDD技术的常规方法在图30中被示出。如图所示，根据常规方法，VDD调整通过PMU(电源管理单元)根据当前芯片状态来完成。芯片状态通过监测例如工艺类别(快、慢)、温度、老化等而获取。对于特定一组参数，VDD调整的量被存储在查找表中。根据所存储的值，PMU调节电源电压VDD。如能够看出的那样，这个过程可能花费大量的时间，例如若干微秒。 

电源电压的调整常规地通过改变所实现的电压调节器的设置来实现。 

在公共DC-DC降压变换器情况下，例如电源电压的动态变化的时间尺度(纳秒时间尺度)远小于电压调节器根据所改变的设置进行电压调整所花费的时间(10-100微秒)。因此，不能够通过改变如在低功率电路和系统中使用的公共DC-DC降压变换器的电压调节器设置来补偿快速动态变化。 

即使更快的低压差电压调节器(LDO)也可能无法在纳秒尺度上调整电源电压。LDO的基本原理是感测VDD并将其与预定义基准电压相比较。如果所感测到的电压不同于基准，则更高电位的电压源与VDD之间的串联电阻器的阻抗被改变。为了允许快速调整，需要高带宽误差放大器。实现基于LDO的调节方案有两个主要缺点。一方面LDO电路包含很大比例的模拟电路或模块，如误差放大器和基准电路(带隙基准)或比较器。与全数字解决方案相比，模拟电路通常相当大并且不像数字概念那样随技术调整规模。另一方面，由于感测VDD，电压调节器仅对电源电压的变化而不对例如温度诱发的延迟改变作出反应。从而，这些种类的调节器不能够被用作单一解决方案以允许补偿变化诱发的延迟改变，即在预定义电路性能下的稳定操作。因此基于LDO的快速电压调节技术将必须与另外的自适应电路概念结合以还补偿温度和老化诱发的延迟变化。 

发明内容

根据本公开内容的一个方面的电路装置可以包括：电子部件，其被耦接到至少一个公共电源节点并且被配置成提供具有时间变化的第一信号，所述时间变化基于(例如取决于)经由所述至少一个公共电源节点的电力供应；耦接到所述电子部件的检测电路，所述检测电路被配置成检测所述第一信号并且基于(例如根据)所述第一信号的时间变化来提供数字开关阵列控制信号；以及开关阵列，其被耦接在所述至少一个公共电源节点与至少一个电力供应源之间，所述开关阵列被配置成基于(例如根据)所述数字开关阵列控制信号来控制经由所述至少一个公共电源节点的电力供应。 

根据本公开内容的另一方面的电路装置可以包括：延迟线，其被耦接到至少一个公共电源节点并且被配置成提供信号，其中所述信号的延迟取决于经由所述至少一个公共电源节点的电力供应；耦接到所述延迟线的时间至数字转换器，所述时间至数字转换器被配置成检测由所述延迟线所提供的所述信号并且根据所述信号的延迟来提供数字开关阵列控制信号；以及开关阵列，其被耦接在所述至少一个公共电源节点与至少一个电力供应源之间，所述开关阵列被配置成根据所述数字开关阵列控制信号来控制经由所述至少一个公共电源节点的电力供应。 

根据本公开内容的另一方面电路装置可以包括：振荡器，其被耦接到至少一个公共电源节点并且被配置成提供信号，其中所述信号的振荡频率取决于经由所述至少一个公共电源节点的电力供应；耦接到所述振荡器的检测电路，所述检测电路被配置成检测由所述振荡器所提供的所述信号，并且根据所述信号的振荡频率来提供数字开关阵列控制信号；以及开关阵列，其被耦接在所述至少一个公共电源节点与至少一个电力供应源之间，所述开关阵列被配置成根据所述数字开关阵列控制信号来控制经由所述至少一个公共电源节点的电力供应。 

根据本公开内容的另一方面的用于操作电路装置的方法可以包括：由耦接到至少一个公共电源节点的电子部件来提供信号，其中所述信号的时间变化取决于经由所述至少一个公共电源节点的电力供应；根据由所述电子部件所提供的所述信号的时间变化来提供数字开关阵列控制信号；以及根据所述数字开关阵列控制信号，借助于耦接在所述至少一个公共电源节点与至少一个电力供应源之间的开关阵列来控制经由所述至少一个公共电源节点的电力供应。 

附图说明

在附图中，相近的附图标记通常贯穿不同的视图表示相同的部件。附图不一定按比例绘制，而是通常将重点放在示意本实用新型的原理上。在以下描述中，参考以下附图来描述本实用新型的各个方面，在附图中： 

图1A示出了根据本公开内容的一方面的电路装置； 

图1B示出了根据本公开内容的一方面的电路装置； 

图2示出了根据本公开内容的另一方面的用于操作电路装置的方法； 

图3示出了根据本公开内容的另一方面的电路装置； 

图4示出了根据本公开内容的另一方面的电路装置； 

图5示出了根据本公开内容的另一方面的电路装置； 

图6示出了示意根据本公开内容的各个方面的电路装置的功能原理的图； 

图7A示出了根据本公开内容的另一方面的电路装置； 

图7B示出了根据本公开内容的另一方面的电路装置； 

图8示出了根据本公开内容的另一方面的用于操作电路装置的方法； 

图9A至9C示出了供在根据本公开内容的各个方面的电路装置中使用的可编程延迟线的示例性实现； 

图10示出了供在延迟线中使用的固定延迟部分的示例性实现； 

图11示出了根据本公开内容的另一方面的电路装置； 

图12示出了根据本公开内容的另一方面的电路装置； 

图13示出了根据本公开内容的另一方面的电路装置； 

图14示出了根据本公开内容的另一方面的电路装置； 

图15示出了根据本公开内容的另一方面的电路装置； 

图16示出了根据本公开内容的另一方面的电路装置； 

图17示出了根据本公开内容的另一方面的电路装置； 

图18示出了根据本公开内容的另一方面的电路装置； 

图19示出了根据本公开内容的另一方面的电路装置； 

图20示出了根据本公开内容的另一方面的电路装置； 

图21示出了根据本公开内容的另一方面的电路装置； 

图22示出了根据本公开内容的另一方面的电路装置； 

图23示出了根据本公开内容的另一方面的电路装置； 

图24示出了根据本公开内容的另一方面的电路装置； 

图25示出了根据本公开内容的另一方面的电路装置； 

图26示出了根据本公开内容的另一方面的电路装置； 

图27A示出了根据本公开内容的另一方面的电路装置； 

图27B示出了根据本公开内容的另一方面的电路装置； 

图28A和28B示出了供在根据本公开内容的各个方面的电路装置中使用的基于环形振荡器的传感器的示例性实现； 

图29示出了根据本公开内容的另一方面的用于操作电路装置的方法； 

图30示出了常规的自适应/动态VDD技术。 

具体实施方式

以下详细描述参照附图，这些附图通过示意的方式示出了可按其实践本实用新型的、本公开内容的具体细节和方面。这些方面被充分 详细地描述以使本领域的技术人员能够实践本实用新型。可以利用本公开内容的其它方面，并且可以进行结构、逻辑和电气改变而不背离本实用新型的范围。本公开内容的各个方面不一定是互相排斥的，因为本公开内容的一些方面能够与本公开内容的一个或多个其他方面结合以形成新的方面。 

如本文所用的术语“耦接”或“连接”可以被理解为既包括直接“耦接”或“连接”也包括间接“耦接”或“连接”。 

图1A示出了根据本公开内容的一方面的电路装置100。 

电路装置100包括电子部件101。 

电子部件101被耦接到至少一个公共电源节点102。例如，电子部件101可以包括至少一个电源输入端，其可以被耦接到至少一个公共电源节点102。因此，电力可以经由该至少一个公共电源节点102供应给电子部件101。 

电子部件101被配置成提供信号103，其中信号103的时间变化取决于经由至少一个公共电源节点102的电力供应。换句话说，信号103的时间行为(temporal behavior)或时间特性可取决于经由至少一个公共电源节点102的电力供应。信号103可以例如在电子部件101的信号输出端101b处提供。 

作为示例，电子部件101可以包括或者可以是延迟线，例如可编程延迟线(参见例如图3)。在这种情况下，信号103可以是通过延迟线传播并且在延迟线的输出端处提供的信号，其中信号的传播延迟可以取决于经由至少一个公共电源节点102的电力供应。 

作为另一示例，电子部件101可以包括或者可以是振荡器，例如环形振荡器(参见例如图25)。在这种情况下，信号103可以是由振荡器所提供的信号，其中该信号的振荡频率可以取决于经由至少一个公共电源节点102的电力供应。 

如上所述，信号103的时间变化(例如通过延迟线传播的信号的信号传播延迟或者振荡器信号的振荡频率)取决于经由至少一个公共电 源节点102的电力供应。在信号103的时间变化偏离预定或额定行为(例如通过延迟线传播的信号的延迟偏离预定或额定信号延迟或者振荡器信号的振荡频率偏离预定或额定振荡器频率)的情况下，例如由于工艺和环境变化(PVT)，例如由于温度高于/低于额定温度的提高/降低，经由至少一个公共电源节点102的电力供应可以被控制(换句话说被改变)，使得信号103的时间变化可以返回到预定行为。 

经由至少一个公共电源节点102的电力供应控制可以通过耦接在至少一个公共电源节点102与至少一个电源107(在本文中也被称为电力供应源)之间的开关阵列106来实现。 

电路装置100还包括耦接到电子部件101的检测电路104。 

检测电路104被配置成检测由电子部件101所提供的信号103并根据由电子部件101所提供的信号103的时间变化来提供数字开关阵列控制信号105。换句话说，检测电路104可以被配置成将电子部件101的信号103的时间特性或时间行为转换成数字开关阵列控制信号105。 

作为示例，例如在电子部件101包括或者是延迟线(参见例如图3)的情况下，检测电路104可以包括或者可以是时间至数字转换器(TDC)。时间至数字转换器(TDC)可以例如被耦接到延迟线的输出端，并且可以被配置成检测在延迟线的输出端处提供的信号并根据该信号通过延迟线的传播延迟来提供数字开关阵列控制信号105。换句话说，TDC可以将延迟线的信号延迟转换成对应的数字开关阵列控制信号，其中当延迟改变时(例如由于PVT变化)，数字开关阵列控制信号可以改变。 

作为另一示例，例如在电子部件101包括或者是振荡器(参见例如图25)的情况下，检测电路104可以包括或者可以是频率确定电路。频率确定电路可以例如被耦接到振荡器的输出端，并且可以被配置成检测在振荡器的输出端处提供的信号并根据该信号的振荡频率来提供数字开关阵列控制信号105。换句话说，频率确定电路可以将振荡 器的振荡频率转换成对应的数字开关阵列控制信号，其中当振荡频率改变时(例如由于PVT变化)，数字开关阵列控制信号可以改变。 

电路装置100还包括耦接在至少一个公共电源节点102与至少一个电源107之间的开关阵列106。所述至少一个电源107可以提供上电源电压(upper supply voltage)(例如″VDD″)和/或下电源电压(lower supply voltage)(例如″VSS″)。开关阵列106被配置成根据数字开关阵列控制信号105来控制经由至少一个公共电源节点102的电力供应。为此目的，数字开关阵列控制信号105可以被耦接到开关阵列106的至少一个控制信号输入端116，如图所示。 

开关阵列106可以包括耦接在至少一个公共电源节点102与至少一个电源107之间的至少一个开关或多个开关(参见例如图11)。该(一个或多个)开关可以由数字开关阵列控制信号105来控制。例如，数字开关阵列控制信号105可以被提供给该(一个或多个)开关的相应的一个或多个控制端子。 

在示例中，开关阵列106的开关中的至少一个，例如多个开关，例如所有开关可以包括或者可以是晶体管，例如MOS晶体管，例如PMOS晶体管或NMOS晶体管(参见例如图14)。 

在另一示例中，所述开关中的至少一个，例如多个开关，例如所有开关可以包括或者可以是开关电流源，包括例如串联连接的开关(例如晶体管，例如MOS晶体管，例如PMOS晶体管或NMOS晶体管)与电流源(参见例如图15)。 

在另一示例中，所述开关中的至少一个，例如多个开关，例如所有开关可以包括或者可以是开关电流镜，包括例如串联连接的开关(例如晶体管，例如MOS晶体管，例如PMOS晶体管或NMOS晶体管)与电流镜(例如MOS电流镜，例如PMOS或NMOS电流镜)，参见例如图16。 

根据本公开内容的一个方面，开关阵列106中的一个或多个开关可以由数字开关阵列控制信号105来控制。例如，数字开关阵列控制 信号105可以是包含数个比特的数字输出字。在示例中，比特的数目可对应于或者等于开关阵列106中的将由数字开关阵列控制信号105来控制的开关的数目。然而，比特的数目不同于将由数字开关阵列控制信号来控制的开关的数目也可以是可能的，例如在多个开关由数字开关阵列控制信号105的同一比特来控制的情况下(参见例如图17)。 

示意性地，检测电路104检测由电子部件101所提供的信号103并根据信号103的时间变化来提供数字开关阵列控制信号105，而开关阵列106根据数字开关阵列控制信号105来控制经由至少一个公共电源节点102对电子部件101的电力供应，这些可以被认为是反馈环路或反馈控制。该反馈环路或反馈控制可以用于要保持在恒定性能下的电路111(例如功能电路，例如核心电路)的性能调节，电路111可以被耦接到至少一个公共电源节点102(如图1中的虚线所示)。 

检测电路104可以被耦接到至少一个公共电源节点102(如图1中的虚线所示)，以便开关阵列106还可以控制经由至少一个公共电源节点102对检测电路104的电力供应。替换地，检测电路104可以在没有开关阵列106耦接在中间的情况下被耦接到至少一个电源107。 

图1B示出了根据本公开内容的另一方面的电路装置150。 

电路装置150在某种程度上类似于图1A所示的电路装置100，并且一致的附图标记像在图1A中那样表示相同或相似的元件并且在此将不再详细地描述。对上面的描述进行了参考。 

电路装置150与电路装置100的不同之处在于，逻辑电路113(在本文中也被称作逻辑块或者简称为逻辑)被耦接在检测电路104与开关阵列106之间。逻辑电路113可以从检测电路104接收数字开关阵列控制信号105并且可以被配置成对数字开关阵列控制信号105应用某个操作或者执行一些功能并基于该操作向开关阵列106提供数字控制信号115。数字控制信号115可以是包含数个比特的数字输出字。数字控制信号115的比特的数目可以与由检测电路104所提供的数字开关阵列控制信号105的比特的数目相同。替换地，数字控制信号115 的比特的数目可以不同于数字开关阵列控制信号105的比特的数目。 

逻辑电路113可以例如实现以下功能中的至少一个：缓冲功能、迟滞功能、过滤功能、使能-禁用功能、逐位重映射功能、编码功能、解码功能、压缩功能、解压缩功能。替换地或另外地，逻辑电路113可实现其他功能。 

例如，逻辑电路113可以被配置成实现线性映射，例如将数字开关阵列控制信号105的比特映射到数字控制信号115的比特。 

作为另一示例，逻辑电路113可以被配置为数字滤波器。该滤波器例如可以被调谐以获得改进的反馈控制稳定性。例如，滤波器可以被配置成过滤数字开关阵列控制信号105的高频部分。 

电路装置100和150可以被用来调节电路111的性能。为此目的，电子部件101可以被配置成使得由电子部件101所提供的信号103的额定时间变化等于或者基本上等于由电路111的至少一个电路结构所提供的信号的额定时间变化。例如，在电子部件101被配置为延迟线的情况下，该延迟线的额定信号延迟可以等于或者基本上等于电路111中的至少一个电路结构的额定信号延迟。此外，延迟线的信号延迟对于PVT变化的灵敏度可以例如等于或者基本上等于电路111的至少一个电路结构的信号延迟对于PVT变化的灵敏度，如将在下面进一步描述的那样。 

图2示出了根据本公开内容的另一方面的用于操作电路装置的方法200。 

在202中，耦接到至少一个公共电源节点的电子部件产生信号，其中该信号的时间变化取决于经由所述至少一个公共电源节点的电力供应。所述电子部件例如可以根据本公开内容的一个或多个方面被配置，例如被配置为延迟线或振荡器(例如环形振荡器)。 

在204中，检测电路基于由电子部件在步骤202中产生的信号的时间变化来产生数字开关阵列控制信号。检测电路可以例如根据本公开内容的一个或多个方面被配置，例如被配置为时间至数字转换器 (TDC)或频率确定电路。 

在206中，耦接在所述至少一个公共电源节点与至少一个电源(或电力供应源)之间的开关阵列基于在步骤204中产生的数字开关阵列控制信号来控制经由所述至少一个公共电源节点的电力供应。例如可以根据本公开内容的一个或多个方面来配置所述开关阵列。 

图3示出了根据本公开内容的另一方面的电路装置300。 

电路装置300包括配置为延迟线301的电子部件。延迟线301可以包括第一电源输入端301c，其可以被耦接到第一公共电源节点302。因此，电力可以经由第一公共电源节点302供应给延迟线301。第一公共电源节点302处的电压水平被表示为VDDvir。第一公共电源节点302处的电压水平VDDvir可以示意性地表示有效上电源电压(在本文中也被称为虚拟上电源电压)。延迟线301可以进一步包括第二电源输入端301d，其可以被耦接到第二公共电源节点302’。第二公共电源节点302’可以被耦接到第二电源307b(在本文中也被称为第二电力供应源)。第二电源307b可以是提供例如如图3所示的下电源电压VSS的下电源。示意性地，延迟线301可以被耦接在第一公共电源节点302处的虚拟上电源电压VDDvir与第二公共电源节点302’处的下电源电压VSS之间。 

延迟线301被配置成提供信号303。由延迟线301所提供的信号303可以是这样的信号：该信号在延迟线301的信号输入端301a处进入延迟线301、沿信号传播路径通过延迟线301传播并且以特定时间延迟在延迟线301的信号输出端301b处离开延迟线301。在信号输入端301a处进入延迟线301的信号可以例如是时钟信号CLK，如图3所示。可以在电路装置300的信号输入端308(在本文中也被称为时钟信号输入端)处提供时钟信号CLK，所述信号输入端308可以被耦接到延迟线301的信号输入端301a，如图所示。 

延迟线301可例如包括在延迟线301的信号输入端301a与信号输出端301b之间的信号传播路径上的一个或多个延迟元件或结构(换句 话说是可以对沿信号传播路径传播的信号具有延迟作用的元件或结构)(参见例如图9A至9C以及图10)。例如，延迟线301可以包括与要以恒定性能操作的电路311(例如核心电路)的元件或结构相似或一致的一个或多个元件或结构。这样的元件或结构的示例可以包括但不限于关键路径(critical path)、关键路径的副本(replica)、存储路径、存储路径的副本、输入/输出(I/O)路径、I/O路径的副本(参见例如图10)。在延迟线301的信号输出端301b处提供的信号303的(额定)时间延迟可以例如通过存在于延迟线301的信号输入端301a与信号输出端301b之间的信号传播路径上的延迟元件或结构的数目和/或类型来确定。 

根据本公开内容的一个方面，延迟线301可以被配置为可编程延迟线(PDL)。在这种情况下，延迟线301的(额定)信号传播延迟可以例如通过设置存在于信号传播路径上的“活动”延迟元件或结构的数目和/或类型而被编程或者设置。为此目的，延迟线301可以例如包括用于设置延迟线301的(额定)信号传播延迟的信号传播延迟设置输入端。 

信号303通过延迟线301的延迟取决于经由第一公共电源节点302的电力供应。换句话说，通过延迟线301的信号传播延迟可能尤其受到经由第一公共电源节点302对延迟线301的电力供应的影响。例如，信号传播延迟301可以取决于有效上电源电压VDDvir与下电源电压VSS之间的差，即VDDvir-VSS。例如，根据本公开内容的一个方面，提高第一公共电源节点302处的电压水平VDDvir(或者增加经由第一公共电源节点302的电荷注入)可导致信号传播延迟的减小，而降低电压水平VDDvir(或者减少经由第一公共电源节点302的电荷注入)可导致信号传播延迟的增加。示意性地，当电压差VDDvir-VSS增加时，通过延迟线301传播的信号可以“更快”，而当VDDvir-VSS减小时，则“更慢”。 

因此，在延迟线301的信号传播延迟偏离预定值或额定值的情况下，例如由于PVT变化，例如由于温度变化或电源电压的改变，第一公共电源节点302处的电压水平VDDvir(或经由第一公共电源节点 302的电荷注入)可以被控制，使得延迟线301的信号传播延迟返回到预定值或额定值。例如，如果延迟线301的信号传播延迟增加到预定值或额定值以上，则第一公共电源节点302处的电压水平VDDvir(或经由第一公共电源节点302的电荷注入)可以被提高以再次减小信号传播延迟。另一方面，如果延迟线301的信号传播延迟降低到预定值或额定值以下，则第一公共电源节点302处的电压水平VDDvir(或经由第一公共电源节点302的电荷注入)可以被降低以再次增加信号传播延迟。 

对第一公共电源节点302处的电压水平VDDvir(或对经由第一公共电源节点302的电荷注入)的控制可以借助于耦接在第一公共电源节点302与第一电源307a(在本文中也被称为第一电力供应源)之间的开关阵列106来实现。第一电源307a可以提供上电源电压VDD，如图所示。上电源电压VDD可以被耦接到开关阵列106中的数个(例如多个)开关中的每一个，参见例如图11。 

电路装置300还包括检测电路304，其被配置为时间至数字转换器(TDC)并且被耦接到延迟线301。TDC304可包括耦接到延迟线301的信号输出端301b的第一信号输入端304a，以及耦合到电路装置300的时钟信号输入端308的第二信号输入端304b。因此，由延迟线301所提供的信号303(示意性地为经延迟的时钟信号CLK)可以被施加到TDC304的第一信号输入端304a，并且(未经延迟的)时钟信号CLK可以被施加到TDC304的第二信号输入端304b。 

TDC304被配置成检测由延时线301所提供的信号303并根据信号303通过延迟线301的传播延迟来提供数字开关阵列控制信号105。示意性地，TDC304可以被配置成检测或测量施加到TDC304的第二信号输入端304b的未经延迟的时钟信号CLK与施加到TDC304的第一信号输入端304a的经延迟的信号303之间的时间延迟，并且将所检测到或测量到的时间延迟转换成数字开关阵列控制信号105。 

在图3的电路装置300中，数字开关阵列控制信号105被配置为 包含n个比特的数字输出字(n为正整数，即n≥1)。因此，在下文中数字开关阵列控制信号105还可以被称为n比特数字输出字。数字开关阵列控制信号105的比特的数目n可以对应于开关阵列106的开关的数目，所述开关可以根据n比特数字输出字105被断开和闭合，如将进一步在下面更详细地描述的那样。由TDC304所提供的n比特数字输出字105可以例如是与时间延迟相对应的温度计码表示。在这种情况下，n个比特中的每个比特控制开关阵列106中的相应的开关可以是可能的。换句话说，根据给定比特的状态，相应的开关可以断开或闭合。 

TDC304的第一电源输入端304d可以被耦接到第一公共电源节点302以及由此耦接到虚拟上电源电压，而TDC304的第二电源输入端304e可以被耦接到第二公共电源节点302’以及由此耦接到下电源电压VSS。示意性地，TDC304可以被耦接在第一公共电源节点302处的虚拟上电源电压VDDvir与第二公共电源节点302’处的下电源电压VSS之间。 

电路装置300还包括耦接在第一公共电源节点302与第一电源307a之间的开关阵列106。 

开关阵列106被配置成根据数字开关阵列控制信号105来控制经由第一公共电源节点302的电力供应。为此目的，数字开关阵列控制信号105可以被耦接到开关阵列106的至少一个控制信号输入端116，如图所示。开关阵列106可以包括n个开关(n等于或大于一)，其中开关中的每一个都可以被耦接在第一公共电源节点302与由第一电源307a所提供的上电源电压VDD之间(参见例如图11)。 

该n个开关的开关状态(即断开或闭合)可以由n比特数字输出字105来控制。也就是说，该n个开关中的第一个开关的状态可以由n比特数字输出字105中的第一比特(例如被提供给第一个开关的控制端子)来控制，该n个开关中的第二个开关的状态可以由n比特数字输出字105中的第二比特(例如被提供给第二个开关的控制端子)来控制 等...，而该n个开关中的第n个开关的状态可以由n比特数字输出字105中的第n比特(例如被提供给第n个开关的控制端子)来控制。 

因此，取决于开关阵列106中的各个开关的开关状态(即断开或闭合)，开关阵列106可将上电源电压VDD连接到第一公共电源节点302多达n次。 

示意性地，TDC304检测由延迟线301所提供的信号303并根据信号303的延迟来提供数字开关阵列控制信号105，而开关阵列106根据数字开关阵列控制信号105来控制经由第一公共电源节点302对延迟线301的电力供应，这些可以被认为是反馈环路或反馈控制。 

根据本公开内容的一个方面，电路装置300可以进一步包括要以恒定性能操作的电路311(例如核心电路)。电路311的第一电源输入端311a可以被耦接到第一公共电源节点302以及由此耦接到虚拟上电源电压VDDvir，而电路311的第二电源输入端311b可以被耦接到第二公共电源节点302’以及由此耦接到下电源电压VSS。示意性地，电路311可以被耦接在第一公共电源节点302处的虚拟上电源电压VDDvir与第二公共电源节点302’处的下电源电压VSS之间。 

电路311可以驻留在与延迟线301相同的电压域中。也就是说，电路311或者电路311的元件或结构可以被馈送以与延迟线301相同的电源电压，即被馈送以经由第一公共电源节点302的虚拟上电源电压VDDvir和经由第二公共电源节点302’的下电源电压VSS，如图3所示。 

根据本公开内容的另一方面，延迟线301可具有与电路311的至少一个电路结构相似或一致的结构，所述电路311的至少一个电路结构例如为电路311的关键路径或关键路径的副本(如果存在于电路311中)、或电路311的I/O路径或I/O路径的副本(如果存在于电路311中)、或电路311的存储路径或存储路径的副本(如果存在于电路311中)或其他结构。因此，延迟线301的(额定)信号传播延迟和/或延迟线301的信号传播延迟对工艺和环境变化(PVT)的灵敏度可以与电路311的 对应电路结构相似或相同。换句话说，延迟线301可以按与电路311的对应电路结构相似或一致的方式对PVT变化作出反应，并且借助于反馈环路对虚拟上电源电压VDDvir的电压水平进行控制对电路311的电路结构的信号延迟可能具有与对延迟线301的信号延迟的影响相同的影响。 

在图3所示的电路装置300中，TDC304的第一电源输入端304d被耦接到第一公共电源节点302以及由此耦接到虚拟上电源电压VDDvir，而TDC304的第二电源输入端304e被耦接到第二公共电源节点302’以及由此耦接到下电源电压VSS。因此，TDC304示意性地驻留在与延迟线301和电路311相同的电压域中，以便开关阵列106还可以控制经由第一公共电源节点302对TDC304的电力供应。替换地，TDC304可以在没有开关阵列106耦合在中间的情况下被耦接到上电源电压VDD。 

示意性地，图3示出了电路装置的示例，其中上电源电压VDDvir的水平可以借助于反馈环路来控制。替换地或另外地，下电源电压VSSvir的水平可以被控制，如将与图4和图5相结合地所描述的那样。 

图4示出了根据本公开内容的另一方面的电路装置400。 

电路装置400在某种程度上类似于图3所示的电路装置300，并且一致的附图标记像在图3中那样表示相同或相似的元件并且在此将不再详细地描述。对上面的描述进行了参考。 

电路装置400与电路装置300的不同之处在于，开关阵列106被耦接在第二公共电源节点302’与第二电源307b之间，而第一公共电源节点302在没有开关阵列耦接在中间的情况下被耦连到第一电源307a。 

在电路装置400中，由时间至数字转换器(TDC)304所提供的数字开关阵列控制信号105被配置为m比特数字输出字(m为正整数)以控制开关阵列106。数字开关阵列控制信号105的比特的数目m可以对应于开关阵列106中的将由数字开关阵列控制信号105来控制的开关 的数目。 

在图4的电路装置400中，第二公共电源节点302’处的电压水平被表示为VSSvir。第二公共电源节点302’处的电压水平VSSvir可以示意性地表示有效下电源电压(在本文中也被称为虚拟下电源电压)。 

因此，在图4的电路装置400中，延迟线301、TDC304和电路311可以在每种情况下被耦接在第二公共电源节点302’处的虚拟下电源电压VSSvir与第一公共电源节点302处的上电源电压VDD之间，如图所示。 

在电路装置400中，信号303通过延迟线301的延迟取决于经由第二公共电源节点302’的电力供应。换句话说，通过延迟线301的信号传播延迟可能尤其受到经由第二公共电源节点302’对延迟线301的电力供应的影响。例如，信号传播延迟301可以取决于上电源电压VDD与有效下电源电压VSSvir之间的差，即VDD-VSSvir。例如，根据本公开内容的一个方面，降低第二公共电源节点302’处的电压水平VSSvir(或者增加经由第二公共电源节点302’的电荷流出)可以导致信号传播延迟的减小，而提高电压水平VSSvir(或者减少经由第二公共电源节点302’的电荷流出)可以导致信号传播延迟的增加。示意性地，当电压差VDD-VSSvir增加时，通过延迟线301的信号传播可以“更快”，而当VDD-VSSvir减小时，则“更慢”。 

因此，在延迟线301的信号传播延迟偏离预定值或额定值的情况下，例如由于PVT变化，例如由于温度变化或电源电压改变，第二公共电源节点302’处的电压水平VSSvir(或经由第二公共电源节点302’的电荷流出)可以被控制(即提高或者降低)，使得延迟线301的信号传播延迟返回到预定值。 

例如，如果延迟线301的信号传播延迟增加到预定值或额定值以上，则可以降低第二公共电源节点302’处的电压水平VSSvir(或者可以增加经由第二公共电源节点302’的电荷流出)以再次减小信号传播延迟。另一方面，如果延迟线301的信号传播延迟降低到预定值或额 定值以下，则可以提高第二公共电源节点302’处的电压水平VSSvir(或者可以减少经由第二公共电源节点302’的电荷流出)以再次增加信号传播延迟。 

对第二公共电源节点302’处的电压水平VSSvir(或对经由第二公共电源节点302’的电荷流出)的控制可以借助于耦接在第二公共电源节点302’与第二电源307b之间的开关阵列106来实现。第二电源307b可以被耦接到开关阵列106的数个(例如多个)开关中的每一个，参见例如图11。 

开关阵列106被配置成根据数字开关阵列控制信号105(m比特数字输出字)来控制经由第二公共电源节点302’的电力供应。为此目的，数字开关阵列控制信号105可以被耦接到开关阵列106的至少一个控制信号输入端116，如图所示。开关阵列106可以包括m个开关(m等于或大于一)，其中所述开关中的每一个都可以被耦接在第二公共电源节点302’与由第二电源307b所提供的下电源电压VSS之间。 

根据本公开内容的一个方面，开关阵列106的m个开关中的第一个开关的状态(即断开或闭合)可以由m比特数字输出字105中的第一比特来控制，该m个开关中的第二个开关的状态可以由m比特数字输出字105中的第二比特来控制等...，而该m个开关中的第m个开关的状态可以由m比特数字输出字105中的第m比特来控制。 

因此，取决于开关阵列106中的各个开关的开关状态(即断开或闭合)，开关阵列106可以将下电源电压VSS连接到第二公共电源节点302’多达m次。 

示意性地，TDC304检测由延迟线301所提供的信号303并根据信号303的延迟来提供数字开关阵列控制信号105，而开关阵列106根据数字开关阵列控制信号105来控制经由第二公共电源节点302’对延迟线301的电力供应，这些可以被认为是反馈环路或反馈控制。 

示意性地，在电路装置400中，第二公共电源节点302’处的虚拟下电源电压VSSvir的水平可由开关阵列106来控制，以及因此延迟线 301的信号传播延迟可以被控制。 

电路装置400中的电路311可以驻留在与延迟线301相同的电压域中。也就是说，电路311或者电路311的元件或结构可以被馈送以与延迟线301相同的电源电压，即被馈送以经由第一公共电源节点302的上电源电压VDD和经由第二公共电源节点302’的虚拟下电源电压VSSvir，如图4所示。 

根据本公开内容的一个方面，电路装置400中的延迟线301可具有与电路311的至少一个电路结构相似或一致的结构，所述电路311的至少一个电路结构例如为电路311的关键路径或关键路径的副本(如果存在于电路311中)、或电路311的I/O路径或I/O路径的副本(如果存在于电路311中)、或电路311的存储路径或存储路径的副本(如果存在于电路311中)或其他结构。因此，延迟线301的(额定)信号传播延迟和/或延迟线301的信号传播延迟对工艺和环境变化(PVT)的灵敏度可以与电路311的对应电路结构相似或相同。换句话说，延迟线301可以按与电路311的对应电路结构相似或一致的方式对PVT变化作出反应，并且借助于反馈环路对虚拟下电源电压VSSvir的电压水平进行控制对电路311的电路结构的信号延迟可能具有与对延迟线301的信号延迟的影响相同的影响。 

在图4所示的电路装置400中，TDC304的第一电源输入端304d被耦接到第一公共电源节点302以及由此耦接到上电源电压VDD，而TDC304的第二电源输入端304e被耦接到第二公共电源节点302’以及由此耦接到虚拟下电源电压VSSvir。因此，TDC304示意性地驻留在与延迟线301和电路311相同的电压域中，以便开关阵列106还可以控制经由第二公共电源节点302’对TDC304的电力供应。替换地，TDC304的第二电源输入端304e可以在没有开关阵列106耦接在中间的情况下被耦接到下电源电压VSS。 

图5示出了根据本公开内容的另一方面的电路装置500。 

电路装置500在某种程度上类似于图3和图4所示的电路装置 300、400，并且一致的附图标记像在图3和图4中那样表示相同或相似的元件并且在此将不再详细地描述。对上面的描述进行了参考。 

电路布置500包括开关阵列106，其具有包括耦接在第一公共电源节点302与提供上电源电压VDD的第一电源307a之间的n个开关的第一部分106a，以及包括耦接在第二公共电源节点302’与提供下电源电压VSS的第二电源307b之间的m个开关的第二部分106b。电路装置500的开关阵列106的第一部分106a可以按与图3所示的电路装置300的开关阵列106相同或相似的方式来配置，而电路装置500的开关阵列106的第二部分106b可以按与图4所示的电路装置400的开关阵列106相同或相似的方式来配置。 

在电路装置500中，时间至数字转换器(TDC)304被配置成提供包含n+m个比特的数字输出字(n等于或大于一，并且m等于或大于一)作为数字开关控制信号105以控制开关阵列106的第一部分106a和第二部分106b。数目n可以对应于开关阵列106的第一部分106a中将由数字开关控制信号105控制的开关的数目，而数目m可以对应于开关阵列106的第二部分106b中将由数字开关控制信号105控制的开关的数目。示意性地，n+m比特数字输出字105中的n个比特可以被用来控制开关阵列106的第一部分106a中的n个开关，而n+m比特数字输出字105中的m个比特可以被用来控制开关阵列106的第二部分106b中的m个开关，如图5所示。 

示意性地，在电路装置500中，第一公共电源节点302处的虚拟上电源电压VDDvir的水平可以由开关阵列106的第一部分106a来控制，而第二公共电源节点302’处的虚拟下电源电压VSSvir的水平可以由开关阵列106的第二部分106b来控制，并且因此可以控制延迟线301的信号传播延迟，如上所述。 

示意性地，TDC304检测由延迟线301所提供的信号303并根据信号303的延迟来提供数字开关阵列控制信号105，而开关阵列106根据数字开关阵列控制信号105来控制经由第一和第二公共电源节点 302、302’对延迟线301的电力供应，这些可以被认为是反馈环路或反馈控制。 

电路装置500中的电路311可以驻留在与延迟线301相同的电压域中。也就是说，电路311或者电路311的元件或结构可以被馈送以与延迟线301相同的电源电压，即馈送以经由第一公共电源节点302的虚拟上电源电压VDDvir和经由第二公共电源节点302’的虚拟下电源电压VSSvir，如图5所示。 

在图5所示的电路装置500中，TDC304的第一电源输入端304d被耦接到第一公共电源节点302处的虚拟上电源电压VDDvir，而TDC304的第二电源输入端304e被耦接到第二公共电源节点302’处的虚拟下电源电压VSSvir。因此，TDC304示意性地驻留在与延迟线301和电路311相同的电压域中，以便开关阵列106还可以控制经由第一公共电源节点302和第二公共电源节点302’对TDC304的电力供应。替换地，TDC304的第一电源输入端304d可以被耦接到上电源电压VDD和/或TDC304的第二电源输入端304e可以在没有开关阵列106耦接在中间的情况下被耦接到下电源电压VSS。 

在图3的电路装置300中，假定开关阵列106的所有开关都被耦接在VDD与VDDvir之间。然而，根据本公开内容的另一方面，开关阵列106中的一个或多个开关被耦接在VDDvir与VSS之间也是可能的(参见例如图11和图18)。 

类似地，在图4的电路装置400中，假定开关阵列106的所有开关都被耦接在VSSvir与VSS之间。然而，根据本公开内容的另一方面，开关阵列106中的一个或多个开关被耦接在VDD与VSSvir之间也是可能的(参见例如图20)。 

类似地，在图5的电路装置500中，假定开关阵列106的第一部分106a的所有开关都被耦接在VDD与VDDvir之间，并且开关阵列106的第二部分106b的所有开关都被耦接在VSSvir与VSS之间。然而，根据本公开内容的另一方面，开关阵列106的第一部分106a 中的一个或多个开关被耦接在VDDvir与VSS之间和/或开关阵列106的第二部分106b中的一个或多个开关被耦接在VDD与VSSvir之间也是可能的(参见例如图20)。 

图6示出了示意地示出根据本公开内容的一方面的、本文所述的各种电路装置的功能原理的图600。 

如1120所示，CMOS电路的速度可能受到以下作用中的一个或多个的影响：电源电压VDD的变化(上电源电压VDD作为示例在图6中被示出，然而VSS的变化也可具有类似的作用)、工艺变化、温度变化、电路老化。特别地，CMOS电路延迟可以非线性方式对前述参量中的一个或多个的变化作出响应，例如对电源电压VDD的变化作出响应，如1130所示。 

根据本公开内容的一个方面，CMOS电路对前述参量中的一个或多个的灵敏度可以经由时间至数字转换器(TDC)304被直接映射到时域，如箭头1140所指示的那样。为此目的，延迟线301，例如图6所示的可编程延迟线(PDL)可以被提供，并且可取决于前述参量中的一个或多个的、PDL301的输出信号的延迟可以由TDC304来测量并且被转换成具有温度计码(在本例中为″110...″)的数字输出字105，如1150所示。PDL301的设置或编程(由箭头1145指示)可以例如允许对特定核心速度要求的适应和/或允许校准。 

如箭头1160所指示的那样，TDC输出可以被直接映射到分布式开关阵列106的输入端，所述分布式开关阵列106包括耦接在公共电源节点302与多个电源电压VDD之间的多个(例如FET)开关。三个开关和对应的三个电源电压VDD作为示例被示出，然而开关和电源电压的数目可以不同于三个；一般而言，开关和电源电压的数目可以等于或大于一。TDC304的数字输出字105的温度计码可以包含所有计时信息，包括对非常短(例如纳秒)的时间尺度上的变化作用。 

借助于开关阵列106(示意性地通过控制断开和闭合的开关的数目)，公共电源节点302处的电压水平VDDvir可以被修正。示意性 地，公共电源节点302处的电压VDDvir可以表示虚拟或有效上电源电压，其被用来为数字域1110(例如核心域)中的一个或多个电路并且还为PDL301和TDC304供电，如图所示。 

因此，用于时间延迟信息到电压修正的转换的快速反馈环路可以经由开关阵列106(按断开开关的数目编码)来直接实现，如箭头1170所指示的那样。 

示意性地，如图6所示，可以根据预定义的性能/速度目标提供允许电源电压的快速调整的反馈解决方案。因为测量基于延迟，所以可能不再需要单个操作条件到电路性能的映射，所述单个操作条件诸如为电源电压VDD、温度T、电路老化等。因而，还可能不再需要查找表。 

应该注意的是，尽管上电源电压的调整在图6中作为示例被示出，但是借助于如所描述的类似反馈解决方案来调整下电源电压(参见例如图4)或上电源电压和下电源电压两者(参见例如图5)也是可能的。 

图7A示出了根据本公开内容的另一方面的电路装置700。 

电路装置700包括延迟线301、时间至数字转换器(TDC)304和要以恒定性能操作的核心电路611。延迟线301、TDC304和核心电路611全部驻留在相同的电压域610中(在本文中也被称为核心电压域)，所述电压域610由第一公共电源节点302处的虚拟上电源电压VDDvir和第二公共电源节点302’处的下电源电压VSS来限定。换句话说，在图7A所示的示例中，延迟线301、TDC304和核心电路611全部都被馈送以相同的电源电压，即经由第一公共电源节点302的VDDvir和经由第二公共电源节点302’的VSS。 

延迟线301可以根据本文所述的一个或多个方面，例如按与上述一个或多个电路装置的延迟线301类似的方式来配置，并且可以提供信号303，其中信号303的延迟取决于经由第一公共电源节点302的电力供应。 

TDC304可以根据本文所述的一个或多个方面，例如按与上述 一个或多个电路装置的TDC304类似的方式来配置，并且可检测由延迟线301所提供的信号303，以及根据信号303的延迟来提供数字开关阵列控制信号105(n比特数字输出字)。 

电路装置700还包括电力管理单元(PMU)620，其提供第一电源307a，例如如图所示的第一上电源电压VDD、第二电源307b，例如如图所示的下电源电压VSS以及第三电源307c(在本文中也被称为第三电力供应源)，例如如图所示的第二上电源电压″VDDmain″。 

如图所示，PMU620的第三电源307c被耦接到第一公共电源节点302，并且向第一公共电源节点302提供第二上电源电压″VDDmain″。 

此外，PMU620的第二电源307b被耦接到第二公共电源节点302’，并且向第二公共电源节点302’提供下电源电压VSS。 

电路装置700还包括开关阵列106，其被耦接在第一公共电源节点302与第一电源307a之间。换句话说，PMU620的第一电源307a被耦接到开关阵列106并向开关阵列106提供第一上电源电压VDD。 

开关阵列106可以根据本文所述的一个或多个方面，例如按与上述一个或多个电路装置的开关阵列106类似的方式来配置，并且可以被配置成控制经由第一公共电源节点302对驻留在核心电压域610中的元件(例如延迟线301、TDC304和核心电路611)的电力供应。为此目的，开关阵列106可以包括并联耦接在第一公共电源节点302与第一电源307a(例如所示出的示例中的第一上电源电压VDD)之间的n个开关，并且由数字开关阵列控制信号(n比特数字输出字)105来控制。 

图7B示出了根据本公开内容的另一方面的电路装置750。 

电路装置750在某种程度上类似于图7A所示的电路装置700，并且一致的附图标记像在图7A中那样表示相同或相似的元件并且在此将不再详细地描述。对上面的描述进行了参考。 

电路装置750与电路装置700的不同之处在于，电路装置750包括开关阵列106，其中开关阵列106的第一部分106a被耦接在第一 公共电源节点302与第一电源307a(例如所示出的示例中的第一上电源电压VDD)之间，而开关阵列106的第二部分106b被耦接在第一公共电源节点302与第三电源307c(例如所示出的示例中的第二上电源电压VDDmain)之间，并且TDC304被配置成提供n+m比特数字输出字作为数字开关阵列控制信号105以控制开关阵列106的第一和第二部分106a、106b。 

开关阵列106的第一部分106a可以按与图7A的电路装置700的开关阵列106类似的方式来配置，并且可以被配置成控制经由第一公共电源节点302对驻留在核心电压域610中的元件的电力供应。为此目的，开关阵列106的第一部分106a可包括并联耦接在第一公共电源节点302与第一电源307a(例如所示出的示例中的第一上电源电压VDD)之间的n个开关，并且由数字开关阵列控制信号(n+m比特数字输出字)105中的n个比特来控制，如图所示。 

开关阵列106的第二部分106b可以按与开关阵列106第一部分106a类似的方式来配置，并且可以被配置成控制经由第一公共电源节点302对驻留在核心电压域610中的元件的电力供应。为此目的，开关阵列106的第二部分106b可包括并联耦接在第一公共电源节点302与第三电源307c(例如所示出的示例中的第二上电源电压VDDmain)之间的m个开关，并且由数字开关阵列控制信号(n+m比特数字输出字)105中的m个比特来控制，如图所示。 

在电路装置700和750中，第三电源307c(即第二上电源电压VDDmain)可以被用作主电源，而第一电源307a(例如第一上电源电压VDD)可以被用作驻留在核心电压域610中的元件(例如延迟线301、TDC304和核心电路611)的附加电源。示意性地，电路装置700和750示出了用于电路装置的示例，其中用于核心电压域610的主电流可以从第三电源307c(主电源)提取，而同时例如在“紧急情况”下，例如如果在第一公共电源节点302处的虚拟上电源电压VDDvir的水平中存在显著下降，则可以根据需要从第一电源307a(附加电源)提取附加 的电流。例如，第一上电源电压VDD可以高于第二上电源电压VDDmain。 

图8示出了根据本公开内容的另一方面的用于操作电路装置(举例来说诸如本文所述的电路装置中的一个或多个)的方法800。 

在820中，耦接到至少一个公共电源节点的延迟线提供信号，其中该信号的延迟取决于经由该至少一个公共电源节点的电力供应。延迟线和/或信号可以例如根据本公开内容的一个或多个方面来配置。 

在840中，耦接到延迟线的检测电路例如根据由该延迟线所提供的信号的延迟来提供数字开关阵列控制信号。数字开关阵列控制信号和/或检测电路可以例如根据本公开内容的一个或多个方面来配置。 

在860中，耦接在至少一个公共电源节点与至少一个电源(或电力供应源)之间的开关阵列例如根据数字开关阵列控制信号来控制经由至少一个公共电源节点的电力供应。开关阵列可以例如根据本公开内容的一个或多个方面来配置。 

在下文中，将参考在图3中作为示例示出的电路装置300来描述本公开内容的各个方面(类似考虑可以适用于本文所述的其他电路装置)。 

根据本公开内容的一个方面，信号303的延迟可以被测量并转换成数字输出字105。数字输出字可以被用作包含n个开关(n≥1)的开关阵列106的输入字，所述n个开关可以根据该输入字，即根据所测量到的延迟而断开和闭合。因此，时间信息可以被转换成电压，例如所监测的电路311(例如应该以恒定性能操作的电路，例如核心电路)的电源电压。 

由于对工艺和环境变化(PVT)的延迟敏感度随着进一步的技术缩减而提高，基于延迟的测量对于感测PVT可能是非常有吸引力的。 

根据本公开内容的另一方面，可以使用延迟线301、时间至数字转换器(TDC)304以及n个开关的阵列106(开关阵列)来实现延迟测量和电力供应控制。 

延迟线301、TDC304和要以恒定性能操作的电路311(例如核心电路)可以位于相同的电压域(核心电压域)中。例如由电力管理单元(PMU)所提供的电源307a(例如VDD)被连接到开关阵列106。将电源307a(例如VDD)连接到核心电压域的断开和闭合的开关的数目取决于TDC304的输出，并且确定核心电压域的有效电源电压(VDDvir)。因而，可以实现从TDC304的输出端到TDC304的电源的反馈环路。 

每个时钟周期，延迟线301的延迟可以被测量并且可以由TDC304的信号输出端304c处的数字温度计码来表示。TDC304的输出字105充当开关阵列106的输入字。举例来说，如果延迟线301的传播延迟例如由于电压降事件而增加，则TDC304的温度计码将改变。在这种情况下，开关阵列106的控制可以按这样的方式实现：即连接VDD与VDDvir的开关的数目增加，导致电荷注入增加，并且因此使沿延迟线301的信号传播加速。 

如果传播延迟减小，则将VDD连接到VDDvir的开关的数目减少，导致所注入的电荷受限。因此，延迟再次增加。 

因此，由于PVT变化而引起的性能改变可以通过调节电荷注入并且因此调节电路的有效电源电压VDDvir而被抑制。 

新的调节概念的方面包括例如： 

a.根据新概念的调节器输入基于延迟测量。 

b.新概念是全数字的。因此，电路可以用非常小的占用面积(footprint)来实现，并且可以容易地缩放为未来的技术节点。电路可以被容易地嵌入所有异构和同构数字SoC(片上系统)产品中。 

c.由于全数字实现的能力，所以可以容易地实现全数字测试概念，例如BIST(内建自测试)。 

d.总反馈环路可以用硬件实现。因此可以避免控制器的使用和/或对软件开发作出的附加努力。给予电路的唯一输入可能是可编程延迟线(PDL)的设置。 

在下文中描述了根据本公开内容的各个方面在电路装置中使 用的延迟线(DL)、时间至数字转换器(TDC)以及开关阵列(SA)的各个方面。 

延迟线(DL)： 

延迟线可以充当延迟传感器的一部分。其延迟灵敏度可以与核心的灵敏度匹配以确保核心在动态变化的情况下以恒定性能操作。为此目的，延迟线可以包括不同的电路结构，诸如一个或多个关键路径、关键路径的副本、存储路径、存储路径的副本、I/O路径、I/O路径的副本等。 

延迟线可以例如被实现为可编程延迟线(PDL)。在这种情况下，核心的目标性能可以通过改变PDL的传播延迟来调整。例如，对于以动态电压和频率缩放(DVFS)操作的系统，延迟线可以被实现为PDL以针对任何使用情况确保正确的性能调节。 

图9A至9C示出了供在根据本公开内容的各个方面的电路装置中使用的可编程延时线的示例性实现。 

根据图9A所示的第一示例的可编程延迟线(PDL)900包括串联耦接在延迟线900的信号输入端804与信号输出端805之间的第一至第n可编程延迟元件801_1、801_2、...、801_n(三个延迟元件801_1、801_2、801_3作为示例被示出(即n＝3)，然而数目n可以不同于于三；一般而言，n可以等于或大于一，即n≥1)。 

每个延迟元件801_i(i＝1、2、...、n)包括缓冲门802和可编程多路复用器803，所述缓冲门802被耦接到延迟元件801_i的信号输入端801a，所述可编程多路复用器803具有第一信号输入端803a、第二信号输入端803b、编程输入端803c和信号输出端803d，所述第一信号输入端803a被耦接到延迟元件的801_i的信号输入端801a，所述第二信号输入端803b被耦接到缓冲门802，所述信号输出端803d被耦接到延迟元件801_i的信号输出端801b。根据延迟元件801_i的多路复用器803的编程状态，在延迟元件801_i的信号输入端801a处进入延迟元件801_i的信号将在有或没有预定单位时间延迟的情况下在 延迟元件801_i的信号输出端801b处离开延迟元件801_i。 

每个延迟元件801_i(i＝1、2、...、n)的多路复用器803的状态，以及由此延迟元件801_i的状态可以通过将延迟控制字提供给多路复用器803的编程输入端803c而被编程。通过对PDL900的单独的延迟元件801_1、801_2、...、801_n的状态进行编程，PDL900的总时间延迟可被设置。总时间延迟可以对应于由单独的延迟元件801_1、801_2、...、801_n所诱发的单位时间延迟的总和。 

根据图9B所示的第二示例的可编程延迟线920包括串联耦接在延迟线920的信号输入端804与信号输出端805之间的第一至第n可编程延迟元件801_1、801_2、...、801_n(三个延迟元件801_1、801_2、801_3作为示例被示出(即n＝3)；然而延迟元件的数目n可以不同于三；一般而言，n可以等于或大于一，即n≥1)。 

延迟线920与延迟线900的不同之处在于，延迟线920的第i延迟元件801_i(i＝1、2、...、n)包括2^i-1个缓冲门802，所述缓冲门802被串联耦接在延迟元件801_i的信号输入端801a与延迟元件801_i的多路复用器803的第二信号输入端803b之间。也就是说，在所示出的示例中，第一延迟元件801_1包括2⁰＝1个缓冲门802，第二延迟元件801_2包括2¹＝2个缓冲门802，而第三延迟元件801_3包括2²＝4个缓冲门802。 

像在延迟线900中那样，延迟线920的每个延迟元件801_i(i＝1、2、...、n)的多路复用器803的状态，以及由此延迟元件801_i的状态可以通过将延迟控制字提供给多路复用器803的编程输入端803c而被编程。通过对PDL920的单独的延迟元件801_1、801_2、...、801_n的状态进行编程，PDL 920的总时间延迟可被设置。示意性地，PDL 920允许总时间延迟的二进制编码。 

根据图9C所示的第三示例的可编程延迟线940包括耦接到延迟线940的信号输入端804与信号输出端805之间的信号传播路径806的第一至第n可编程延迟元件801_1、801_2、...、801_n(六个延迟元 件801_1、801_2、801_3、801_4、801_5、801_6作为示例被示出(即n＝6)；然而延迟元件的数目n可以不同于六；一般而言，n可以大于或等于一，即n≥1)。 

每个延迟元件801_i(i＝1、2、...、n)包括串联耦接在信号传播路径806与电源(例如下电源电压VSS)之间的开关807(例如如图所示的晶体管)和电容元件808(例如电容器)，其中第i延迟元件801_i的电容元件808具有电容2^i-1*C(C是常数)。也就是说，在所示出的示例中，第一延迟元件801_1的电容元件808具有电容2⁰*C＝C，第二延迟元件801_2的电容元件808具有电容2¹*C＝2C，第三延迟元件801_3的电容元件808具有电容2²*C＝4C，第四延迟元件801_4的电容元件808具有电容2³*C＝8C，第五延迟元件801_5的电容元件808具有电容2⁴*C＝16C，第六延迟元件801_6的电容元件808具有电容2⁵*C＝32C。 

一个或多个缓冲门809可选地可以例如以有规律的间隔布置在信号传播路径806上，如图所示。 

延迟线940的每个延迟元件801_i(i＝1、2、...、n)的开关807的状态，以及由此延迟元件801_i的状态可通过将延迟控制字提供给开关807的编程输入端807a(例如晶体管开关的栅极端子，如图所示)而被编程。通过对PDL940的单独的延迟元件801_1、801_2、...、801_n的开关807的开关状态(即断开或闭合)进行编程，可以设置PDL940的总时间延迟。示意性地，PDL940允许总时间延迟的二进制编码。 

如本领域的普通技术人员将容易地理解的那样，图9A至9C所示的PDL实现仅被用作示例，并且可编程延迟线的许多其他实现可以被用在本文所述的电路装置中。此外，应当理解的是，PDL不需要完全由可编程延迟元件构成，而是还可以包括提供固定延迟的部分。换句话说，PDL的总时间延迟可以由固定延迟部分和可编程延迟部分组成。例如，可以将PDL配置为使得PDL的总时间延迟的大约80％由固定延迟部分诱发，而仅PDL的总时间延迟的大约20％由可编程延 迟部分引起，前述百分比当然仅是示例性的值并且固定延迟与可编程延迟之间的其他比例也是可能的。 

PDL的固定延迟部分可以例如包括或由一个或多个通用路径结构、可配置的所谓的金丝雀电路(canary circuit)(关键电路的副本)或关键路径或关键路径的部分构成，所述通用路径结构举例来说诸如为一个或多个反相器链、缓冲器链、与非(NAND)/或非(NOR)链等。 

图10是示意了这样的固定延迟部分的示例性实现的图1000，其中1010示出了由串联耦接的多个与(AND)逻辑门所实现的通用路径的示例，1020示出了由串联耦接的多个缓冲门所实现的通用路径的另一示例，以及1030示出了由串联耦接的多个不同逻辑门(即根据所示出的示例的与门、缓冲门、或非门、非(NOT)门、或(OR)门以及与非门)所实现的关键路径或关键路径的副本的示例。同样地，如本领域的普通技术人员将容易地理解的那样，图10所示的实现仅被用作示例，并且固定延迟部分的许多其他实现可以被用在PDL中。 

时间至数字转换器(TDC)： 

性能调节的准确度可直接地与TDC的分辨率成比例。TDC的分辨率越高，性能调节可以越准确。 

两个延迟测量之间的延迟可以具有与时钟周期时间相同的时间尺度，以便快速的、周期到周期的延迟变化可以被补偿。 

开关阵列(SA)： 

开关阵列可包括可以按各种方式连接的一个或多个开关，例如连接VDD与VDDvir的开关、和/或连接VSS与VSSvir的开关、和/或在VDD与VSSvir之间形成开关捷径(switched shortcut)的开关、和/或在VDDvir与VSS之间形成开关捷径的开关，其中VDD与VDDvir之间的开关和VDDvir与VSS之间的开关的示例在图11中被示出。 

图11示出了根据本公开内容的另一方面的电路装置1100。 

电路装置1100包括可编程延迟线(PDL)301、时间至数字转换器(TDC)304和要保持在恒定性能下的核心电路(核心)611，PDL301、 TDC304和核心电路611全部驻留在相同的电压域610(核心电压域)中，所述电压域610由第一公共电源节点302处的虚拟上电源电压VDDvir和第二公共电源节点302’处的下电源电压VSS来限定。换句话说，电压域610内的所有电路都可以被连接到相同的电源电压，即所示出的示例中的VDDvir和VSS。 

时钟信号CLK可以被供应给电路装置1100的时钟信号输入端308。时钟信号输入端308可以被耦接到PDL301的时钟信号输入端301a并且耦接到TDC304的时钟信号输入端304b，如图所示。根据本公开内容的另一方面，寄存器可以被耦接在电路装置1100的时钟信号输入端308与PDL301的时钟信号输入端301a之间。在这种情况下，时钟信号CLK可以被耦接到该寄存器的第一信号输入端，数据信号可以被耦接到该寄存器的第二信号输入端，并且该寄存器的信号输出端可以被耦接到PDL301的时钟信号输入端301a(未示出，参见例如图13)。 

时钟信号CLK(或由耦接在电路装置1100的时钟信号输入端308与PDL301的时钟信号输入端301a之间的寄存器所供应的输出信号)可以通过PDL301传播，并且可以在信号输出端301b(“DL输出”)处以特定时间延迟作为图11所示的信号303离开PDL301。 

PDL301的额定信号传播延迟可以经由在电路装置1100的信号输入端309处提供的信号“PDL设置”(在本文中也被称为PDL设置输入端)来设置。PDL301的信号输入端301e可以被耦接到电路装置1100的PDL设置输入端309以接收信号“PDL设置”，如图所示。由信号“PDL设置”所设置的额定信号传播延迟可以例如对应于核心电路611的某个信号传播路径上的信号延迟。换句话说，PDL301可以被编程或者设置以类似于核心电路611中的信号传播路径，使得PDL301的信号延迟行为类似于核心电路611的信号传播路径的信号延迟行为。特别地，举例来说诸如温度变化或核心电压域610的电源电压变化的PVT变化对PDL301的信号延迟可以具有与对核心电路 611的信号传播路径的信号延迟的影响相同或近似相同的影响。 

电路装置1100还包括开关阵列106。开关阵列106的第一部分106a包括耦接在第一公共电源节点302与提供n个上电源电压VDD的第一电源307a之间的n个开关1050_1、1050_2、...、1050_n(n为等于或大于一的整数，即n≥1)，其中开关1050_1、1050_2、...、1050_n中的每一个都被耦接在第一公共电源节点302与n个上电源电压VDD中的相应一个之间。上电源电压VDD可以全都具有相同的值或者为相同的电压(如图所示)，或者它们可以是不同的。开关阵列106的第一部分106a中的n个开关1050_1、1050_2、...、1050_n被配置为PMOS晶体管，如图所示。然而，替换地，开关1050_1、1050_2、...、1050_n中的一个或多个可以被不同地配置，例如配置为NMOS晶体管、开关电流源或开关电流镜，替换地对开关使用另一适当的实现。 

开关阵列106的第二部分106b包括耦接在第一公共电源节点302与第二公共电源节点302’之间的m个开关1051_1、1051_2、...、1051_m(m为等于或大于一的整数，即m≥1)。示意性地，开关阵列106的第二部分106b中的m个开关1051_1、1051_2、...、1051_m被耦接在第一公共电源节点302处的虚拟上电源电压VDDvir与第二公共电源节点302’处的下电源电压VSS之间。开关阵列106的第二部分106b中的m个开关1051_1、1051_2、...、1051_m被配置为NMOS晶体管，如图所示。然而，替换地，开关1051_1、1051_2、...、1051_m中的一个或多个可以被不同地配置，例如配置为PMOS晶体管、开关电流源或开关电流镜，替换地对开关使用另一适当的实现。 

TDC304提供数字开关阵列控制信号105(即这个示例中的n+m比特数字输出字)，其中数字开关阵列控制信号105中的n个比特被用来控制开关阵列106的第一部分106a中的n个开关1050_1、1050_2、...、1050_n，而数字开关阵列控制信号105中的m个比特被用来控制开关阵列106的第二部分106b中的m个开关1051_1、1051_2、...、1051_m。数字开关阵列控制信号(n+m比特数字输出字)105 取决于信号303的所测量到的时间延迟，所述信号303在PDL301的信号输出端301b(“DL输出”)处提供并且经由TDC304的信号输入端304a(“DL输入”)被TDC304检测到。 

图12示出了根据本公开内容的另一方面的电路装置1200。 

电路装置1200在某种程度上类似于图3所示的电路装置300，并且一致的附图标记像在图3中那样表示相同或相似的元件并且在此将不再详细地描述。对上面的描述进行了参考。 

电路装置1200与电路装置300的不同之处在于，逻辑电路115(在本文中也被称为逻辑块或者简称为逻辑)被耦接在TDC304的信号输出端304c与开关阵列106之间。例如，逻辑电路115可以包括耦接到TDC的信号输出端304c的信号输入端115a，以及耦接到开关阵列106的至少一个控制信号输入端116的信号输出端115b，如图所示。逻辑电路115可以从TDC304接收数字开关阵列控制信号105(即根据所示出的示例的n比特数字输出字)，并可以被配置成对数字开关阵列控制信号105应用某个操作并基于该操作向开关阵列106提供控制信号1205。控制信号1205可以是包含m个比特的数字输出字，如图所示。控制信号1205的比特的数目m可以与由TDC304所提供的数字开关阵列控制信号105的比特的数目n相同。替换地，m不同于n，例如小于n或大于n。 

逻辑电路115可以例如实现以下功能中的至少一个：缓冲功能、迟滞功能、过滤功能、使能-禁用功能，逐位重映射功能、编码功能、解码功能、压缩功能、解压缩功能。替换地或另外地，逻辑电路115可以实现其他功能。 

例如，逻辑电路115可以被配置成实现线性映射，例如将数字开关阵列控制信号105的n个比特映射到控制信号1205的m个比特。 

作为另一示例，逻辑电路115可被配置为数字滤波器(例如但不一定被耦接到时钟信号CLK)。该滤波器可以例如被调谐以获得改进的反馈控制稳定性。例如，滤波器可以被配置成过滤数字开关阵列控 制信号105的高频部分。 

根据本公开内容的一个方面，电路装置的全数字反馈环路可以包括延迟线(例如PDL)、时间至数字转换器(TDC)以及一个或多个开关的阵列(开关阵列)。反馈可以通过调整虚拟电源电压(例如虚拟上电源电压VDDvir)来实现，其中通过根据延迟线的电源电压相关的传播延迟的基于时间至数字的测量来改变连接虚拟电源电压(例如VDDvir)与例如由系统PMU所提供的至少一个电源电压(例如上电源电压VDD)的开关的数目而调整虚拟电源电压。因此，可以实现纯数字电路，其可以在非常短的(例如纳秒)时间尺度内将延迟变化转换成电压。因此，可以实现以恒定性能的电路操作。 

图13示出了根据本公开内容的另一方面的电路装置1300。 

电路装置1300包括可编程延迟线(PDL)301、耦接到PDL301的时间至数字转换器(TDC)304以及要保持在恒定性能下的核心电路(核心)611。PDL301、TDC304和核心电路611(并且可能是图13未示出的其他元件、电路或电路结构)驻留在公共电压域610中，所述公共电压域610由公共电源节点302处的虚拟上电源电压VDDvir和下电源电压VSS来限定。示意性地，电压域610内的所有电路或电路元件(包括PDL301、TDC304和核心电路611)都可以被连接到VDDvir和VSS。 

电路装置1300还包括耦接在公共电源节点302与第一电源307a之间的开关阵列106。 

第一电源307a可以提供多个第一上电源电压VDD，如图所示。下电源电压VSS可以由第二电源电压307b来提供，如图所示。第一电源307a和/或第二电源307b例如可以由电力管理单元(PMU)(未示出，参见例如图7A)来提供。 

PDL301的信号输入端301a可以被耦接到寄存器1320的信号输出端1320c。时钟信号CLK可以被耦接到寄存器1320的第一输入端1320a(在本文中也被称为时钟信号输入端1320a)，而数据信号″D″ 可以被耦接到寄存器1320的第二输入端1320b(在本文中也被称为数据信号输入端1320b)，如图所示。 

可编程延迟线(PDL)301的延迟由时间数字至转换器(TDC)304来测量。 

TDC304包括串联耦接的多个级1340_1、1340_2、...、1340_n，其中所述级1340_1、1340_2、...、1340_n中的每一个都包括采样寄存器1341和缓冲门1342。七个级1340_1、1340_2、...、1340_7(即n＝7)作为示例被示出。然而，级的数目n可以不同于七。一般而言，n可以等于或大于一，即n≥1。每一级1340_k(k＝1、2、...、n)的采样寄存器1341的第一信号输入端1341a(也被称为时钟信号输入端)可以被耦接到时钟信号CLK，如图所示。每一级1340_k(k＝1、2、...、n)的采样寄存器1341的第二信号输入端1341b(也被称为时钟信号输入端)和缓冲门1342的信号输入端1342a可以被耦接到前一级1340_k-1的缓冲门1342的信号输出端1342b，或者在第一级1340_1情况下，被耦接到PDL301的信号输出端301b，如图所示。 

TDC304的级1340_1、1340_2、...、1340_n的采样寄存器1341被耦接(例如直接耦接)到开关阵列106，所述开关阵列106包括多个开关1350_1、1350_2、...、1350_n。特别地，每一级1340_k(k＝1、2、...、n)的采样寄存器1341的信号输出端1341c可以被连接到所述多个开关1350_1、1350_2、...、1350_n中的相应开关1350_k(k＝1、2、...、n)的控制端子。例如，TDC304的第一级1340_1的寄存器1341的输出端1341c可以被耦接到开关阵列106的第一开关1350_1的控制端子，TDC304的第二级1340_2的寄存器1341的输出端1341c可以被耦接到开关阵列106的第二开关1350_2的控制端子等，...，以及TDC304的第n级1340_n的寄存器1341的输出端1341c可以被耦接到开关阵列106的第n开关1350_n的控制端子，...，等，如图所示。 

开关1350_1、1350_2、...、1350_n可以例如被实现为晶体管，例如实现为PMOS晶体管(参见例如图4)。然而，替换地，开关1350_1、 1350_2、...、1350_n中的一个或多个可以被不同地实现。 

在时钟信号CLK的每一个时钟周期中，TDC304可以提供数字开关阵列控制信号105(数字输出字)，其具有温度计码(数个数字″1″，后面是数个数字″0″)。数字输出字105中的1的数目和0的数目取决于PDL301的信号延迟并且可以随时钟周期改变。开关阵列106中的断开和闭合开关的数目对应于数字输出字105中的1和0的数目。例如，在图13所示的示例中，TDC304将序列″1110000...″(即输出字105的第一至第三比特是″1″，而剩余的比特是″0″)作为数字输出字105提供给开关阵列106，并且相应地，开关阵列106的第一至第三开关1350_1、1350_2、1350_3可以断开，而开关阵列106的剩余的开关1350_4、...、1350_n可以根据数字输出字105而被闭合。 

如果PDL301的延迟增加，则TDC304的采样寄存器1341中的0的数目增加，从而导致将VDD与VDDvir连接在一起的开关的数目上升。示意性地，图13中的数字输出字″1110000...″中的″1″到″0″转变(transition)将向左移位(shift)，并且开关阵列106中的闭合开关的数目将相应地增加。因此，从VDD向VDDvir注入的电荷的量可以增加，从而允许更高的电流从VDD流向VDDvir。因此，VDDvir可以稍微增加，导致PDL301的传播延迟减小。因此，该电路可以抑制PVT诱发的延迟变化。 

如果PDL301的延迟减小，则TDC304的采样寄存器1341中的0的数目减少，从而导致将VDD与VDDvir连接在一起的开关的数目变小。示意性地，图13中的数字输出字″1110000...″中的″1″到″0″转变将向右移位，并且开关阵列106中的断开开关的数目将相应地增加。因此，从VDD向VDDvir注入的电荷的量可以减少，降低了从VDD流向VDDvir的电流。因此，VDDvir可以稍微降低，导致PDL301的传播延迟增加。 

为了设置核心电路611的目标性能，PDL301可以被调整成移位TDC304内的″1″到″0″转变。换句话说，PDL301可以被编程以设 置PDL301的输出信号的额定延迟，并且对应地，设置TDC304的额定数字输出字以及断开和闭合开关106的额定数目，这又对应于从VDD向VDDvir注入的电荷的额定量，以及由此对应于对驻留在电压域610中的核心电路611的额定电力供应。 

在示例性实现中，开关阵列106可以包括至少一个附加开关1355，其被耦接在公共电源节点302与第三电源307c之间。第三电源307c可以提供第二上电源电压VDDmain，如图所示。该至少一个附加开关1355可以例如被配置成设置或者控制到公共电源节点302的偏移电力供应(offset power supply)。为此目的，控制信号″Offset_EN″可以被施加到至少一个附加开关1355的控制端子，如图所示。 

第二上电源电压VDDmain可以与第一上电源电压VDD电压相同，或者可以是不同的电压。例如，第一上电源电压VDD可以等于或大于第二上电源电压VDDmain。 

示意性地，图13示出了将切换的并联开关(switched parallel switches)用于通过开关电荷注入的性能调节的一个示例。在下文中，将描述使用开关电荷注入的原理来实现基于延迟测量的性能调整的另外的示例。 

图14示出了根据本公开内容的另一方面的电路装置1400。 

电路装置1400在某种程度上类似于图13所示的电路装置1300，并且一致的附图标记像在图13中那样表示相同或相似的元件并且在此将不再详细地描述。对上面的描述进行了参考。 

在电路装置1400中，开关阵列106包括耦接在公共电源节点302与第一电源307a之间的多个PMOS开关1450_1、1450_2、...、1450_n。换句话说，在电路装置1400中，多个PMOS开关1450_1、1450_2、...、1450_n可以用于经由公共电源节点302的开关电荷注入。七个PMOS开关1450_1、1450_2、...、1450_n(即n＝7)作为示例被示出在图14中。然而，开关的数目n也可以不同于七。一般而言，n可以大于或等于一，即n≥1。 

由TDC304的寄存器1341所提供的数字开关阵列控制信号105(数字输出字)可以被耦接到PMOS开关1450_1、1450_2、...、1450_n的栅极端子，如图所示。例如，数字开关阵列控制信号105的每个比特可以被用来控制PMOS开关1450_1、1450_2、...、1450_n中的相应一个开关，如图所示。 

每个PMOS开关1450_k(k＝1、2、3、...、n)可以具有预定的长度L_k和宽度W_k，如图所示。PMOS开关1450_1、1450_2、...、1450_n的长度L_k和/或宽度W_k对于所有开关来说可以是相同的。 

替换地，PMOS开关1450_1、1450_2、...、1450_n中的至少一个可以具有不同的长度和/或宽度。例如，PMOS开关1450_1、1450_2、...、1450_n或者PMOS开关1450_1、1450_2、...、1450_n的长度和/或宽度可以被配置为使得由断开开关所注入的电荷的量从开关到开关单调或严格单调地减小。例如，如果由每个开关1450_k(k＝1、2、3、...、n)所注入的电荷的量被表示为I_k，则下面的情况可适用：I₁≥I₂≥I₃≥...≥I_n-1≥I_n(单调减小)，或I₁＞I₂＞I₃＞...＞I_n-1＞I_n(严格单调减小)，或I₁≥I₂≥...≥I_j＝I_j+1＝...＝I_n-1＝I_n(2≤j≤n)，或I₁＞I₂＞...＞I_j＝I_j+1＝...＝I_n-1＝I_n(2≤j≤n)。示意性地，与对应于位置更远离PDL301的信号输出端301b的TDC级的开关相比，对应于位置更靠近PDL301的信号输出端301b的TDC级的开关可以注入更多的电荷。这例如可以具有这样的效果：即PDL301的信号延迟的增加(这导致TDC304的数字输出字105中的″1″到″0″转变的左移，以及由此导致开关阵列106中的“断开”到“闭合”转变的左移)可以被更快地补偿。 

如图14所示，用于偏移电力供应控制的至少一个附加开关1455也可以被实现为具有例如长度L₀和宽度W₀的PMOS开关。 

在另一实现(未示出)中，电路装置1400的PMOS开关1450_1、1450_2、...、1450_n中的一个或多个(例如全部)可以由NMOS开关替换。在这种情况下，由TDC304的对应的(一个或多个)寄存器1341所提供的数字输出字105的(一个或多个)比特可被反转，例如通过在 (一个或多个)寄存器1341的输出端与对应的(一个或多个)NMOS开关的栅极端子之间耦接反相器元件。同样地，在另一实现中，PMOS开关1355可以由NMOS开关替换。 

示意性地，图14示出了电路装置的示例，其中到公共电源节点302的电荷注入可以借助于PMOS开关来控制。在另一实现中，电荷注入可以借助于开关电流镜来控制，如图15所示。 

图15示出了根据本公开内容的另一方面的电路装置1500。 

电路装置1500在某种程度上类似于图14所示的电路装置1400，并且一致的附图标记像在图14中那样表示相同或相似的元件并且在此将不再详细地描述。对上面的描述进行了参考。 

电路装置1500与电路装置1400的不同之处在于，电路装置1400的PMOS开关1450_1、1450_2、...、1450_n在电路装置1500中由开关电流源1550_1、1550_2、...、1550_n替换。每个开关电流源1550_k(k＝1、2、...、n)可以包括PMOS开关(类似于图14中的PMOS开关1450_k)与电流源的串联连接，并且提供电流I_k，如图所示。 

示意性地，在电路装置1500中，多个开关电流源1550_1、1550_2、...、1550_n可以用于经由公共电源节点302的开关电荷注入。七个开关电流源1550_1、1550_2、...、1550_n(即n＝7)作为示例被示出在图15中。然而，开关电流源的数目n可以不同于七。一般而言，n可以大于或等于一，即n≥1。 

类似于图14，由TDC304的寄存器1341所提供的数字开关阵列控制信号105(数字输出字)可以被耦接到开关电流源1550_1、1550_2、...、1550_n的PMOS开关的栅极端子，如图所示。 

对于所有开关电流源1550_1、1550_2、...、1550_n来说，由开关电流源1550_1、1550_2、...、1550_n所提供的电流I_k可以是相同的(即I₁＝I₂＝I₃＝...＝I_n)。换句话说，对于所有电流源来说，由单独的开关电流源1550_1、1550_2、...、1550_n所注入的电荷的量可以是相同的。 

替换地，开关电流源1550_1、1550_2、...、1550_n中的至少一个可提供具有不同幅值的电流。例如，类似地像在上文中与图14的电路装置1400中的PMOS开关1450_1、1450_2、...、1450_n相结合地描述的那样，图15的电路装置1500的开关电流源1550_1、1550_2、...、1550_n可以被配置为使得由电流源1550_1、1550_2、...、1550_n所注入的电荷的量(即电流I_k)从电流源到电流源单调或严格单调地减小。例如，下面的情况可适用：I₁≥I₂≥I₃≥...≥I_n-1≥I_n(单调减小)，或I₁＞I₂＞I₃＞...＞_In-1＞I_n(严格单调减小)，或I₁≥I₂≥...≥I_j＝I_j+1＝...＝I_n-1＝I_n(2≤j≤n)，或I₁＞I₂＞...＞I_j＝I_j+1＝...＝I_n-1＝I_n(2≤j≤n)。 

如图15所示，用于偏移电力控制的电路装置1400的附加PMOS开关1455还可以由开关电流源1555替换，所述开关电流源1555被实现为PMOS开关(其可以类似于图14中的PMOS开关1455)与电流源的串联连接，其中PMOS开关被耦接到偏移控制信号″Offset_EN″，开关电流源1555提供电流I₀。 

在另一实现(未示出)中，电路装置1500中的开关电流源1550_1、1550_2、...、1550_n的PMOS开关中的一个或多个(例如全部)可以由NMOS开关替换。在这种情况下，由TDC304的对应的(一个或多个)寄存器1341所提供的数字输出字105的(一个或多个)比特可被反转，例如通过在(一个或多个)寄存器1341的输出端与(一个或多个)对应的NMOS开关的栅极端子之间耦接反相器元件。同样地，在另一实现中，开关电流源1555的PMOS开关可由NMOS开关替换。 

示意性地，图15示出了电路装置的示例，其中到公共电源节点302的电荷注入可以借助于开关电流源来控制。在另一实现中，电荷注入可以借助于开关电流镜来控制，如图16示出。 

图16示出了根据本公开内容的另一方面的电路装置1600。 

电路装置1600在某种程度上类似于图14所示的电路装置1400，并且一致的附图标记像在图14中那样表示相同或相似的元件并且在此将不再详细地描述。对上面的描述进行了参考。 

电路装置1600与电路装置1400的不同之处在于，电路装置1400的PMOS开关1450_1、1450_2、...、1450_n在电路装置1600中由开关电流镜1650_1、1650_2、...、1650_n替换。每个开关电流镜1650_k(k＝1、2、...、n)可以包括PMOS开关(类似于图14中的PMOS开关1450_k)与具有长度L_k和宽度W_k的第一PMOS电流镜晶体管的串联连接，如图所示。公共的第二PMOS电流镜晶体管1660可以被耦接在第一上电源电压VDD与偏置电压V_Bias之间，并且第二PMOS电流镜晶体管1660的栅极端子可以被耦接到偏置电压V_Bias并进一步耦接到所有开关电流镜1650_1、1650_2、...、1650_n的第一PMOS电流镜晶体管的栅极端子，如图所示。 

示意性地，在电路装置1600中，多个开关电流镜1650_1、1650_2、...、1650_n可以用于经由公共电源节点302的开关电荷注入。七个开关电流镜1650_1、1650_2、...、1650_n(即n＝7)作为示例被示出在图16中。然而，开关电流镜的数目n可以不同于七。一般而言，n可以大于或等于一，即n≥1。 

类似于图14和15，由TDC304的寄存器1341所提供的数字开关阵列控制信号105(数字输出字)可以被耦接到开关电流镜1650_1、1650_2、...、1650_n的PMOS开关的栅极端子，如图所示。 

由单独的开关电流镜1650_k所提供的电流I_k可以由相应的第一电流镜晶体管的长度L_k和/或宽度W_k来确定。 

对于所有开关电流镜1650_1、1650_2、...、1650_n来说，由开关电流镜1650_1、1650_2、...、1650_n所提供的电流可以是相同的。换句话说，对于所有电流镜来说，由单独的开关电流镜1650_1、1650_2、...、1650_n所注入的电荷的量可以是相同的。 

替换地，开关电流镜1650_1、1650_2、...、1650_n中的至少一个可以提供具有不同幅值的电流。例如，类似地像在上文中与图14的电路装置1400中的PMOS开关1450_1、1450_2、...、1450_n相结合地描述的那样，图16的电路装置1600中的开关电流镜1650_1、 1650_2、...、1650_n的第一电流镜晶体管的长度L_k和/或宽度W_k可以被配置为使得由电流镜1650_1、1650_2、...、1650_n所注入的电荷的量(即电流I_k)从电流镜到电流镜单调或严格单调地减小。例如，下面的情况可适用：I₁≥I₂≥I₃≥...≥I_n-1≥I_n(单调减小)，或I₁＞I₂＞I₃＞...＞I_n-1＞I_n(严格单调减小)，或I₁≥I₂≥...≥I_j＝I_j+1＝...＝I_n-1＝I_n(2≤j≤n)，或I₁＞I₂＞...＞I_j＝I_j+1＝...＝I_n-1＝I_n(2≤j≤n)。 

如图16所示，用于偏移电力控制的电路装置1400的PMOS开关1455还可以由电流镜1655替换，所述电流镜1655被实现为PMOS开关(其可以类似于图14的PMOS开关1455)与具有例如长度L₀和宽度W₀的第一电流镜晶体管的串联连接，其中PMOS开关被耦接到偏移控制信号″Offset_EN″，如图所示。 

在另一实现(未示出)中，电路装置1600中的开关PMOS电流镜1650_1、1650_2、...、1650_n中的一个或多个(例如全部)可以由开关NMOS电流镜替换。在这种情况下，由TDC304的对应的(一个或多个)寄存器1341所提供的数字输出字105的(一个或多个)比特可以被反转，例如通过在(一个或多个)寄存器1341的输出端与对应的(一个或多个)NMOS开关的栅极端子之间耦接反相器元件。同样的，在另一实现中，PMOS电流镜1655可以由NMOS电流镜替换。 

示意性地，图16示出了电路装置的示例，其中到公共电源节点302的电荷注入可以借助于开关电流镜来控制。 

图17示出了根据本公开内容的另一方面的电路装置1700。 

电路装置1700在某种程度上类似于图14所示的电路装置1400，并且一致的附图标记像在图14中那样表示相同或相似的元件并且在此将不再详细地描述。对上面的描述进行了参考。 

电路装置1700与电路装置1400的不同之处在于，电路装置1700中的开关阵列106具有第一部分106a和第二部分106b，所述第一部分106a包括耦接在第一公共电源节点302与第一电源307a之间的n个PMOS开关1450_1、1450_2、...、1450_n(在所示出的示例中n ＝7，然而n可以不同于七；一般而言，n可以大于或等于一，即n≥1)，并且所述第二部分106b包括耦接在第二公共电源节点302’与第二电源307b之间的m个NMOS开关1750_1、1750_2、...、1750_m(在所示出的示例中m＝7，然而m可以不同于七；一般而言，m可以大于或等于一，即m≥1；尽管相同数目的PMOS和NMOS开关作为示例被示出(即n＝m)，但是一般而言，NMOS开关的数目不必等于PMOS开关的数目)。第二公共电源节点302’处的电压水平可以被表示为VSSvir并可以对应于虚拟或有效下电源电压，如在本文上面所描述的那样。示意性地，驻留在核心电压域610中的元件或电路可以被耦接在(第一)公共电源节点302处的虚拟上电源电压VDDvir与第二公共电源节点302’处的虚拟下电源电压VSSvir之间。换句话说，电压域610内的所有电路都可以被连接到VDDvir和VSSvir，如图所示。 

开关阵列106的第一部分106a可以按与图14所示的电路装置1400中的开关阵列106相同或相似的方式来配置。 

第二电源307b可以提供多个下电源电压VSS，并且每个NMOS开关1750_k(k＝1、2、...、m)可以被耦接在第二公共电源节点302’与所述多个下电源电压VSS中的相应一个之间，如图所示。 

开关阵列106的第一部分106a的PMOS开关1450_1、1450_2、...、1450_n和开关阵列106的第二部分106b的NMOS开关1750_1、1750_2、...、1750_m两者都可以通过由TDC304所提供的数字开关阵列控制信号105来控制，如图所示。特别地，TDC304的第k级1340_k(k＝1、2、3、...)的采样寄存器1341的输出端可以被耦接到第k个PMOS开关1450_k的控制端子(栅极端子)，并且(经由相应的反相器元件1756)耦接到第k个NMOS开关1750_k的控制端子(栅极端子)，如图所示。因此，开关阵列106的第一部分106a中的第k个PMOS开关1450_k和开关阵列106的第二部分106b中的第k个NMOS开关1750_k可以同时被断开或者闭合。 

在示例性实现中，开关阵列106或开关阵列106的第二部分 106b可以进一步包括至少一个附加开关1755(例如具有例如长度L₀和宽度W₀的NMOS开关，如图所示)，其被耦接在第二公共电源节点302’与第四电源307d之间。第四电源307d可以提供第二下电源电压VSSmain，如图所示。至少一个附加开关1755可以例如被配置成设置或者控制到第二公共电源节点302’的偏移电力供应。为此目的，偏移控制信号″Offset_EN″可以被施加到至少一个附加开关1755的控制端子(例如栅极端子)，如图所示。 

第二下电源电压VSSmain可以与(第一)下电源电压VSS电压相同，或者可以是不同的电压。例如，(第一)下电源电压VSS可以等于或小于第二下电源电压VSSmain。 

示意性地，图17示出了电路装置的示例，其中PMOS和NMOS开关可以用于通过VDDvir和VSSvir电位经由开关设置的调整来控制经由第一和第二公共电源节点302、302’的电力供应。因此，可以实现例如核心电路611的性能调节。 

应该注意的是，根据替换的实现，图17所示的PMOS开关中的一个或多个可以由NMOS开关替换，和/或图17所示的NMOS开关中的一个或多个可以由PMOS开关替换。此外，使用例如开关电流源或开关电流镜而不是MOS开关可以是可能的，例如按在上文中与图15和16相结合地描述的类似的方式。 

图18示出了根据本公开内容的另一方面的电路装置1800。 

电路装置1800在某种程度上类似于图14所示的电路装置1400，并且一致的附图标记像在图14中那样表示相同或相似的元件并且在此将不再详细地描述。对上面的描述进行了参考。 

电路装置1800与电路装置1400的不同之处在于，电路装置1800中的开关阵列106包括多个开关，例如n个开关，其中开关阵列106中的第一至第k个开关1850_1、...、1850_k(对应于TDC304的第一至第k级1340_1、1340_2、...、1340_k)被耦接在公共电源节点302与提供上电源电压VDD的第一电源307a之间，而开关阵列106中的 第(k+1)至第n个开关1850_k+1、...、1850_n(对应于TDC304的第(k+1)至第n级1340_k+1、1340_k+2、...、1340_n)被耦接在公共电源节点302与提供下电源电压VSS的第二电源307b之间。换句话说，n个开关中的前k个开关可以被耦接在VDD与VDDvir之间，而剩余的n-k个开关可以被耦接在VDDvir与VSS之间。 

开关阵列106中的第一至第k个开关例如可以被配置为PMOS开关，而第(k+1)至第n个开关可以例如被配置为NMOS开关。在图18所示的示例中，开关阵列106中的第一至第三个开关1850_1、1850_2、1850_3(对应于TDC304的第一至第三级1340_1、1340_2、1340_3)被耦接在公共电源节点302之间并且被配置为PMOS开关，开关阵列106中的第四至第七个开关1850_4、1850_5、1850_6、1850_7(对应于TDC304的第四至第七级1340_4、1340_5、1340_6、1340_7)被耦接在公共电源节点302与第二电源307b之间并且被配置为NMOS开关，如图所示，即在该示例中n＝7并且k＝3。如将容易地理解的那样，n和k可以是不同的。例如，n可以是大于一的整数(即n≥2)，而k可以是小于n的正整数(即1≤k＜n)。 

耦接在公共电源节点302与第一电源307a之间(即在VDDvir与VDD之间)的开关的数目k可以对应于数字输出字305中的″1″的数目，其在额定操作条件下，例如当公共电源节点302处的电压水平VDDvir具有额定值″VDDvir，nom″时，对应于PDL301的信号延迟。对应地，耦接在公共电源节点302与第二电源307b之间(即在VDDvir与VSS之间)的开关的数目n-k可以对应于数字输出字305中的″0″的数目，其在额定操作条件下对应于PDL301的信号延迟。例如，在图18所示的示例中，在额定操作条件下(例如当VDDvir具有额定值″VDDvir，nom″时)，与PDL301的信号延迟相对应的数字输出字105可以是″1110000″，并且对应地，第一至第三个开关1850_1、1850_2、1850_3可以被耦接在VDDvir与VDD之间，同时第四至第七个开关1850_4、1850_5、1850_6、1850_7可以被耦接在VDDvir与VSS之间。 

示意性地，在电路装置1800中，通过电荷注入(使用PMOS开关1850_1、1850_2、1850_3)和分流调节(使用NMOS开关1850_4、1850_5、1850_6、1850_7)可以实现对经由公共电源节点302的电力供应的控制，以及由此实现例如核心电路611的性能调节。 

例如，如果PDL301的延迟增加，则数字输出字105中的前导″1″将向左移动。因此，附加电荷可以由将VDDvir连接到VDD的PMOS开关1850_1、1850_2、1850_3中的一个或多个注入。这可以导致对核心电压域610的电力供应的增加，并且因此，PDL延迟可以再次减小。 

例如，如果数字输出字″1110000″中的前导″1″向左移动一个位置(即从″1110000″→″1100000″转变)，则PMOS开关1850_3将闭合并且将VDD连接到VDDvir，从而导致附加的电荷注入。如果数字输出字″1110000″中的前导″1″向左移动两个位置(即从″1110000″→″1000000″转变)，则PMOS开关1850_3和1850_2将闭合并且将VDD连接到VDDvir，从而导致更多的附加电荷注入等。 

另一方面，如果PDL301的延迟减小，例如在电压过冲的情况下，则数字输出字105中的前导″1″将向右移动。因此，电荷可以通过将VDDvir连接到VSS的NMOS开关1850_4、1850_5、1850_6、1850_7中的一个或多个从VDDvir流出(dump)。这可以导致对核心电压域610的电力供应的降低，并且因此，PDL延迟可以再次增加。 

例如，如果数字输出字″1110000″中的前导″1″向右移动一个位置(即从″1110000″→″1111000″转变)，则NMOS开关1850_4将闭合并且将VDDvir连接到VSS，从而导致电荷从VDDvir向VSS流出。如果数字输出字″1110000″中的前导″1″向右移动两个位置(即从″1110000″→″1111100″转变)，则NMOS开关1850_4和1850_5将闭合并且将VDDvir连接到VSS，从而导致更多的电荷从VDDvir向VSS流出等。 

示意性地，电路装置1800的开关阵列106可以包括第一部分 106a和第二部分106b，所述第一部分106a包含耦接在公共电源节点302与上电源电压VDD之间的第一至第k个开关，所述第二部分106b包含耦接在公共电源节点302与下电源电压VSS之间的第(k+1)至第n个开关。第一至第k个开关可以被用来增加到公共电源节点302的电荷注入，而第(k+1)至第n个开关可以用来使电荷从公共电源节点302流出。 

第一至第k个开关可以例如被配置为PMOS开关而第(k+1)至第n个开关可以例如被配置为NMOS开关。然而，如将容易地理解的那样，PMOS开关中的一个或多个可以被配置为NMOS开关，和/或NMOS开关中的一个或多个可以被配置为PMOS开关。在这种情况下，反相器可以例如被耦接在相应开关的控制端子与TDC304的对应的采样寄存器1341之间。此外，使用开关电流源或开关电流镜也可以是可能的，如在本文上面所描述的那样。 

图19示出了根据本公开内容的另一方面的电路装置1900。 

电路装置1900在某种程度上类似于图17所示的电路装置1700，并且一致的附图标记像在图17中那样表示相同或相似的元件并且在此将不再详细地描述。对上面的描述进行了参考。 

电路装置1900与电路装置1700的不同之处在于，开关阵列106的第一部分106a的n个PMOS开关1450_1、1450_2、...、1450_n中的第一至第k个PMOS开关1450_1、1450_2、...、1450_k(在所示出的示例中k＝5并且n＝7；然而，一般而言n可以是大于一的整数，而k可以是大于或等于一且小于n的整数，即n＞1且1≤k＜n)被耦接在第一公共电源节点302处的虚拟上电源电压VDDvir与第一上电源电压VDD(由第一电源307a提供)之间，而开关阵列106的第一部分106a的n个PMOS开关1450_1、1450_2、...、1450_n中的第(k+1)至第n个PMOS开关1450_k+1、1450_k+2、...、1450_n被耦接在第一公共电源节点302处的虚拟上电源电压VDDvir与第一下电源电压VSS(由第二电源307b提供)之间。 

电路装置1900与电路装置1700的不同之处还在于，开关阵列106的第二部分106b的m个NMOS开关1750_1、1750_2、...、1750_m中的第一至第i个NMOS开关1750_1、1750_2、...、1750_i(在所示出的示例中i＝5并且m＝7；然而，一般而言m可以是大于一的整数，而i可以是大于或等于一且小于m的整数，即m＞1且1≤i＜m；此外，m可以等于或不同于n，并且i可以等于或不同于k)被耦接在第二公共电源节点302’处的虚拟下电源电压VSSvir与第一下电源电压VSS(由第二电源307b提供)之间，而第(i+1)至第m个NMOS开关1750_i+1、1750_i+2、...、1750_m被耦接在第一公共电源节点302处的虚拟上电源电压VDDvir与第一下电源电压VSS(由第二电源307b提供)之间。 

示意性地，图19示出了电路装置的示例，其中PMOS和NMOS开关可以用于通过电荷注入和分流调节的能力的性能调节。 

图20显示了根据本公开内容的另一方面的电路装置2000。 

电路装置2000在某种程度上类似于图19所示的电路装置1900，并且一致的附图标记像在图19中那样表示相同或相似的元件并且在此将不再详细地描述。对上面的描述进行了参考。 

电路装置2000与电路装置1900的不同之处在于，开关阵列106的第二部分106b中的第(i+1)至第m个NMOS开关1750_i+1、1750_i+2、...、1750_m(即所示出的示例中的第六个NMOS开关1750_6和第七个NMOS开关1750_7)被耦接在第二公共电源节点302’处的虚拟下电源电压VSSvir与第一上电源电压VDD(由第一电源307a提供)之间。 

示意性地，图20的电路装置2000表示电路装置的另一示例，其中PMOS和NMOS开关可以用于通过电荷注入和分流调节的能力的性能调节。 

在电路装置2000中，开关阵列106的第一部分106a的PMOS开关1450_1、1450_2、...、1450_5中的每一个都可以将VDD连接到 VDDvir(由图20中的区域″A″指示)。因此，从VDD向第一共用电源节点302的电荷注入可以被控制，并且VDDvir可以根据PMOS开关1450_1、1450_2、...、1450_5中有多少断开或闭合而被提高或降低。由于PDL301的信号延迟可取决于电压差ΔV＝VDDvir-VSSvir(即ΔV的增加可能减小信号延迟，而ΔV的减小可能增加信号延迟)，所以VDDvir的提高可以减小PDL301的信号延迟，而VDDvir的降低可以增加PDL301的信号延迟。 

此外，开关阵列106的第二部分106b的NMOS开关1750_1、1750_2、...、1750_5中的每一个都可以将VSS连接到VSSvir(由图20中区域″B″指示)。因此，从第二公共电源节点302’到VSS的电荷流出可以被控制，并且VSSvir可以根据NMOS开关1750_1、1750_2、...、1750_5中有多少断开或闭合而被降低或提高。由于PDL301的信号延迟可取决于ΔV＝VDDvir-VSSvir，所以VSSvir的降低可以减小PDL301的信号延迟，而VSSvir的提高可以增加PDL301的信号延迟。 

此外，开关阵列106的第一部分106a的PMOS开关1450_6和1450_7中的每一个都可以将VDDvir连接到VSS(由图20中的区域″C″指示)。因此，从第一公共电源节点302到VSS的电荷流出可以被控制，并且VDDvir可以根据PMOS开关1450_6、1450_7中有多少断开或闭合而被降低或提高。由于PDL301的信号延迟可取决于ΔV＝VDDvir-VSSvir，所以VDDvir的降低可以增加PDL301的信号延迟，而VDDvir的提高可以增加PDL301的信号延迟。 

此外，开关阵列106的第二部分106b的NMOS开关1750_6、1750_7中的每一个都可以将VDD连接到VSSvir(由图20中的区域″D″指示)。因此，从VDD向第二公共电源节点302’的电荷注入可以被控制，并且VSSvir可以根据NMOS开关1750_6、1750_7中有多少断开或闭合而被提高或降低。由于PDL301的信号延迟可以取决于ΔV＝VDDvir-VSSvir，所以VSSvir的提高可以增加PDL301的信号延迟，而VSSvir的降低可以减小PDL301的信号延迟。 

如将容易地理解的那样，单独区域″A″、″B″、″C″和″D″中的开关的数目可以不同于图20所示的那些。此外，PMOS开关可以由NMOS开关替换并且反之亦然，如在本文上面所描述的那样。此外，使用除MOS开关外的其他类型的开关可以是可能的，例如开关电流源或开关电流镜或其他开关。此外，只存在区域″A″、″B″、″C″和″D″中的三个可以是可能的。此外，只存在区域“A”、″B″、″C″和″D″中的两个区域可以是可能的，例如区域″A″和″C″、或区域″A″和″D″、或区域″B″和″C″、或区域″B″和″D″。 

图21示出了根据本公开内容的另一方面的电路装置2100。电路装置2100可以允许时间交织的性能测量和调节，如将在下面所描述的那样。 

电路装置2100在某种程度上类似于图14所示的电路装置1400，并且一致的附图标记像在图14中那样表示相同或相似的元件并且在此将不再详细地描述。对上面的描述进行了参考。 

电路装置2100与电路装置1400的不同之处在于，电路装置2100包括附加的延迟线，在这个示例中是附加的可编程延迟线(PDL)2101，以及耦接到附加PDL2101的、附加的时间至数字转换器(TDC)2104。附加PDL2101和附加TDC2104可以驻留在公共电压域610中，所述公共电压域610由公共电源节点302处的虚拟上电源电压VDDvir和由第二电源307b所提供的下电源电压VSS来限定。换句话说，附加PDL2101和附加TDC2104可被连接到VDDvir和VSS。 

附加PDL2101可以与PDL301类似或一致地来配置。特别地，附加PDL2101可以被配置为使得附加PDL2101的(额定)信号延迟与PDL301的(额定)信号延迟一致。例如，附加PDL2101中的信号传播路径可以被配置为使得它的(额定)信号延迟与PDL301中的信号传播路径的(额定)信号延迟一致。例如，附加PDL2101的信号传播路径可以与PDL301的信号传播路径一致(例如，附加PDL2101和PDL301可以具有相同的延迟元件)。然而，附加PDL2101的信号传播路径还 可以不同于PDL301的信号传播路径，而两个PDL的(额定)延迟时间是相同的。 

附加PDL2101的信号输入端301a可以被耦接到附加寄存器2120的信号输出端1320c。数据信号″D″可以被耦接到附加寄存器2120的第二信号输入端1320b(在本文中也被称为数据信号输入端)，如图所示。耦接到附加寄存器2120的数据信号输入端1320b的数据信号″D″可以例如与耦接到寄存器1320的数据信号输入端1320b的数据信号″D″相同。此外，时钟信号CLK可以经由反相器元件2156耦接到附加寄存器2120的第一信号输入端1320a(在本文中也被称为时钟信号输入端)，如图所示。因此，时钟信号CLK可以180°的相移被提供给附加寄存器2120。 

附加的可编程延迟线(PDL)2101的延迟可以由附加的时间至数字转换器(TDC)2104来测量，并且可以被转换成附加的数字开关阵列控制信号2105，其可以被用来控制开关阵列106的多个附加开关2150_1、2150_2、...、2150_m，如将在下面所描述的那样。 

附加TDC2104包括串联耦接的多个级1340_1、1340_2、...、1340_m，其中所述级1340_1、1340_2、...、1340_m中的每一个都包括采样寄存器1341和缓冲门1342，类似于TDC304。七个级1340_1、1340_2、...、1340_7(即m＝7)作为示例被示出。然而，级的数目m可以不同于七。一般而言，m可以等于或大于一，即m≥1。此外，附加TDC2104中的级的数目可以等于或者可以不同于TDC304中的级的数目，即m＝n或m≠n。每一级1340_k(k＝1、2、...、m)的采样寄存器1341的第一信号输入端1341a(也被称为时钟信号输入端)可以被耦接到时钟信号CLK，如图所示。每一级1340_k(k＝1、2、...、m)的采样寄存器1341的第二信号输入端1341b(也被称为数据信号输入端)和缓冲门1342的信号输入端1342a可以被耦接到前一级1340_k-1的缓冲门1342的输出端1342b，或者在第一级1340_1的情况下，耦接到附加PDL2101的信号输出端301b，如图所示。 

附加TDC2104的级1340_1、1340_2、...、1340_m的采样寄存器1341被耦接(例如直接耦接)到开关阵列106，所述开关阵列106包括多个附加开关2150_1、2150_2、...、2150_m。特别地，附加TDC2104的每一级1340_k的采样寄存器1341的信号输出端1341c可以被连接到所述多个附加开关2150_1、2150_2、...、2150_m中的相应附加开关2150_k的控制端子。例如，附加TDC2104的第一级1340_1的寄存器1341的输出端1341c可以被耦接到开关阵列106中的第一个附加开关2150_1的控制端子，附加TDC2104的第二级1340_2的寄存器1341的输出端1341c可以被耦接到开关阵列106中的第二个附加开关2150_2的控制端子，...，附加TDC2104的第m级1340_m的寄存器1341的输出端1341c可以被耦接到开关阵列106中的第m个附加开关2150_m的控制端子，...，等，如图所示。 

附加开关2150_1、2150_2、...、2150_m可以被实现为晶体管，例如实现为PMOS晶体管(如图所示)。替换地，附加开关2150_1、2150_2、...、2150_m中的一个或多个可以被不同地实现。 

附加TDC2104可以按与TDC304类似的方式提供附加的数字开关阵列控制信号(数字输出字)2105，其具有温度计码(例如数个数字″1″，后面是数个数字″0″)。开关阵列106中的附加开关2150_1、2150_2、...、2150_m的断开和闭合开关的数目对应于附加的数字输出字2105中的1和0的数目。例如，在图21所示的示例中，附加TDC2104将序列″1111000...″(即附加输出字2105的第一至第四比特是″1″，而剩余的比特是″0″)作为附加的数字输出字2105提供给开关阵列106，并且相应地，借助于附加的数字输出字2105，开关阵列106的第一至第四附加开关2150_1、2150_2、2150_3、2150_4可以被断开，而开关阵列106的剩余附加开关2150_5、...、2150_m可以被闭合。 

如果附加PDL2101的延迟增加，则附加TDC2104的采样寄存器1341中的0的数目增加，从而导致开关阵列106中将VDD与VDDvir连接在一起的附加开关的数目上升。示意性地，附加的数字 输出字2105中的″1″到″0″转变将向左移位，并且开关阵列106中的附加开关2150_1、2150_2、...、2150_m的闭合开关的数目将相应地增加。因而，从VDD向VDDvir注入的电荷的量可以被增加，从而允许更高的电流从VDD流向VDDvir。因此，VDDvir可以稍微提高。 

如果附加PDL2101的延迟减小，则附加TDC2104的采样寄存器1341中的0的数目减少，从而导致将VDD与VDDvir连接在一起的附加开关2150_1、2150_2、...、2150_m的数目增加。示意性地，附加的数字输出字2105中的″1″到″0″转变将向右移位，并且开关阵列106中的附加开关2150_1、2150_2、...、2150_m的断开开关的数目将相应地增加。因而，从VDD向VDDvir注入的电荷的量可以被减少，从而减少从VDD流向VDDvir的电流。因此，VDDvir可以稍微降低。 

示意性地，图21示出了电路装置的示例，其允许借助于添加至少一个附加的测量电路(即延迟线和TDC的组合)进行时间交织的性能测量和调节。在图21的电路装置2100中，仅添加了一个附加测量电路(延迟线+TDC)，然而也可以添加两个或更多个附加测量电路。 

附加延迟线2101和TDC2104的测量以稍微的时移Δt开始，其中0＜Δt＜T_CLK(T_CLK为时钟周期)，例如Δt＝T_CLK/n(n为测量电路的数目)，但是其他值也可以是可能的(连续测量之间的时移随测量变化而改变也可以是可能的，例如第一测量与连续的第二测量之间的时移可以不同于第二测量与连续的第三测量之间的时移)。因此，对于一个附加测量电路(像在图21的电路装置2100中那样)，电路性能可以每时钟周期被调节两次，对于两个附加测量电路，电路性能可以每时钟周期被调节三次，对于三个附加的测量电路，电路性能可以每时钟周期被调节四次等。 

单独的测量电路的测量之间的时移Δt例如可以通过使用时钟周期的特定相移来实现(例如在两个测量电路的情况下为180°，如图21所示，或者在p个测量电路的情况下为360°/p(p＝3、4、5、6...)，但是其他值也可以是可能的)。替换地，时移Δt可以例如通过使用一 个或多个延迟元件来实现。 

示意性地，可以提供多个测量电路(每个测量电路都包括PDL和TDC)，其中每个测量电路可以将测量电路的PDL的信号延迟转换成对应的数字开关阵列控制信号以控制开关阵列的开关的对应子阵列，并且其中，单独的测量电路的数字开关阵列控制信号被时移时间间隔Δt(0＜Δt＜T_CLK)以便开关的子阵列被连续地控制。借助于使用如上所述的子时钟周期时移延迟测量的时间交织的测量，性能调节的时间分辨率可以被提高。 

图22示出了根据本公开内容的另一方面的电路装置2200。电路装置2200允许使用分层电路拓扑结构对全局和局部环境变化进行独立的补偿，如将在下面所描述的那样。 

电路装置2200在某种程度上类似于图14所示的电路装置1400，并且一致的附图标记像在图14中那样表示相同或相似的元件并且在此将不再详细地描述。对上面的描述进行了参考。 

电路装置2200与电路装置1400的不同之处在于，电路装置2200包括附加的延迟线，在这个示例中为附加的可编程延迟线(PDL)2201，以及耦接到附加PDL2201的、附加的时间至数字转换器(TDC)2204。附加PDL2201和附加TDC2204可以驻留在公共电压域2210中，所述公共电压域2210由第三电源307c所提供的上电源电压VDDmain和第二电源307b所提供的下电源电压VSS来限定。换句话说，附加PDL2201和附加TDC2204可以被连接到VDDmain和VSS。示意性地，电路装置2200可以具有两个公共电压域，即由VDDvir和VSS所限定的(第一)公共电压域610，PDL301、TDC304(在图22中被标记为″TDC1″)和核心电路610可以位于所述(第一)公共电压域610中，以及由VDDmain和VSS所限定的(第二)公共电压域2210，附加PDL2201和附加TDC2204(在图22中被标记为″TDC2″)可以位于所述(第二)公共电压域2210中。 

附加PDL2201可以与PDL301类似或一致地来配置。特别地， 附加PDL2201可以被配置为使得附加PDL2201的(额定)信号延迟与PDL301的(额定)信号延迟相同或基本上相同。例如，附加PDL2201中的信号传播路径可以被配置为使得它的(额定)信号延迟与PDL301中的信号传播路径的(额定)信号延迟一致。例如，附加PDL2201的信号传播路径可以与PDL301的信号传播路径一致(例如，附加PDL2201和PDL301可以具有相同的延迟元件)。然而，附加PDL2201的信号传播路径还可以不同于PDL301的信号传播路径，而两个PDL的(额定)延迟时间是相同的或基本上相同的。此外，PDL301和2201具有不同的(额定)延迟时间也可以是可能的。 

附加PDL2201的信号输入端301a可以被耦接到附加寄存器2220的信号输出端1320c。附加寄存器2220可以进一步包括第一信号输入端1320a(在本文中也被称为时钟信号输入端)和第二信号输入端1320b(在本文中也被称为数据信号输入端)。 

在电路装置2200中，第一时钟信号CLK1可以被耦接到寄存器1320的时钟信号输入端1320a，并且第二时钟信号CLK2可以被耦接到附加寄存器2220的时钟信号输入端1320a，以及第一数据信号D1可以被耦接到寄存器1320的数据信号输入端1320b，并且第二数据信号D2可以被耦接到附加寄存器2220的数据信号输入端1320b，如图所示。 

第一时钟信号CLK1和第二时钟信号CLK2例如可以具有相同的频率，或者可以是相同的信号。替换地，时钟信号CLK1和CLK2可以是不同的信号。例如，CLK1和CLK2可以具有不同的频率。 

第一数据信号D1和第二数据信号D2可以是相同的信号。替换地，数据信号D1和D2可以是不同的。 

附加的可编程延迟线(PDL)2201的延迟可以由附加的时间至数字转换器(TDC)2204来测量，并且可以被转换成附加的数字开关阵列控制信号2205，其可以被用来控制开关阵列106的多个附加开关2250_1、2250_2、...、2250_m，如将在下面所描述的那样。 

附加TDC2204包括串联耦接的多个级1340_1、1340_2、...、1340_m，其中所述级1340_1、1340_2、...、1340_m中的每一个都包括采样寄存器1341和缓冲门1342，类似于TDC304。七个级1340_1、1340_2、...、1340_7(即m＝7)作为示例被示出。然而，级的数目m可以不同于七。一般而言，m可以等于或大于一，即m≥1。此外，附加TDC2204中的级的数目可以等于或者可以不同于TDC304中的级的数目，即m＝n或m≠n。每一级的采样寄存器1341的第一信号输入端1341a(也被称为时钟信号输入端)可以被耦接到第二时钟信号CLK2，如图所示。每一级1340_k(k＝1、2、...、m)的采样寄存器1341的第二信号输入端1341b(也被称为数据信号输入端)和缓冲门1342的信号输入端1342a可以被耦接到前一级1340_k-1的缓冲门1342的信号输出端1342b，或者在第一级1340_1情况下，耦接到附加PDL2201的信号输出端301b，如图所示。 

附加TDC2204的级1340_1、1340_2、...、1340_m的采样寄存器1341被耦接(例如直接耦接)到开关阵列106，所述开关阵列106包括多个附加开关2250_1、2250_2、...、2250_m。特别地，附加TDC2204的每一级1340_k的采样寄存器1341的信号输出端1341c可以被连接到多个附加开关2250_1、2250_2、...、2250_m中的相应附加开关2250_k的控制端子。例如，附加TDC2204的第一级1340_1的寄存器1341的信号输出端1341c可以被耦接到开关阵列106的第一个附加开关2250_1的控制端子，附加TDC2204的第二级1340_2的寄存器1341的信号输出端1341c可以被耦接到开关阵列106的第二个附加开关2250_2的控制端子等，...，以及附加TDC2204的第m级1340_m的寄存器1341的信号输出端1341c可以被耦接到开关阵列106的第m个附加开关2250_m的控制端子，...，等，如图所示。 

附加开关2250_1、2250_2、...、2250_m可以被实现为晶体管，例如实现为PMOS晶体管(如图所示)。替换地，附加开关2250_1、2250_2、...、2250_m中的一个或多个可以被不同地实现。 

附加TDC2204可以按与TDC304类似的方式提供附加的数字开关阵列控制信号(数字输出字)2205，其具有温度计码(例如数个数字″1″，后面是数个数字″0″)。开关阵列106中的附加开关2250_1、2250_2、...、2250_m的断开和闭合开关的数目对应于附加数字输出字2205中的1和0的数目。例如，在图22所示的示例中，附加TDC2204将序列″1111100...″作为附加数字输出字2205(即附加输出字2205的第一至第五比特是″1″，而剩余的比特是″0″)提供给开关阵列106，并且相应地，借助于附加数字输出字2205，开关阵列106的第一至第五附加开关2250_1、2250_2、2250_3、2250_4、2250_5可以被断开，而开关阵列106的剩余附加开关2250_6，...，2250_m可以被闭合。 

如果附加PDL2201的延迟增加，则附加TDC2204的采样寄存器1341中的0的数目增加，从而导致开关阵列106中将VDD与VDDvir连接在一起的附加开关的数目上升。示意性地，附加数字输出字2205中的″1″到″0″转变将向左移位，并且开关阵列106中的附加开关2250_1、2250_2、...、2250_m的闭合开关的数目将相应地增加。因此，从VDD向VDDvir注入的电荷的量可以被增加，从而允许更高的电流从VDD流向VDDvir。因此，VDDvir可以稍微提高。 

如果附加PDL2201的延迟减小，则附加TDC2204的采样寄存器1341中的0的数目减少，从而导致将VDD与VDDvir连接在一起的附加开关2250_1、2250_2、...、2250_m的数目减少。示意性地，附加数字输出字2205中的″1″到″0″转变将向右移位，并且开关阵列106中的附加开关2250_1、2250_2、...、2250_m的断开开关的数目将相应地增加。因而，从VDD向VDDvir注入的电荷的量可以被减少，从而减少从VDD流向VDDvir的电流。因此，VDDvir可以稍微降低。 

示意性地，图22示出了电路装置的示例，其中性能调节被分成对局部和全局诱发的延迟变化的独立补偿。 

因为动态延迟变化可能是由全局环境变化(例如电压调节器)或局部环境变化(例如由于局部电负载变化而导致的电压降)引起的，因 此分层拓扑结构能够通过分开的测量将对局部和全局变化源的补偿分开。为此目的，可实现至少两个测量电路(在图22中由“全局”和“局部”来指示)，每个都包括延迟线(例如PDL)和TDC。对全局变化进行补偿的一个(“全局”)被连接到VDDmian和VSS，另一个(“局部”)被连接到VDDvir和VSS。例如，受保护的电压域(即由VDDvir和VSS所限定的电压域610)内的局部电压降现在仅由被TDC304断开和闭合的开关1450_k(k＝1、2、...、n)来补偿，而连接到附加TDC2204的输出端的开关2250_k(k＝1、2、...、m)仅在全局延迟变化的情况下被断开和闭合。 

因为全局和局部变化的时间尺度可能不同(例如全局变化可能具有比局部变化低的频率)，所以关于调节和测量分辨率的需求可能也不同，例如测量电路可以在不同的时钟频率下操作(即时钟信号CLK1和CLK2可以具有不同的频率，如上所述)。 

图23示出了根据本公开内容的另一方面的电路装置2300。电路装置2300在某种程度上类似于图22所示的电路装置2200，并且一致的附图标记像在图22中那样表示相同或相似的元件并且在此将不再详细地描述。对上面的描述进行了参考。 

示意性地，图23示出了分层调节概念实现的示例性示意。 

块2340(标记为“全局”)包含测量电路(包括PDL2201和TDC2204)，所述测量电路被连接到VDDmain和VSS并监测通过改变操作温度所引起的全局动态延迟变化以及从PMU620分配的全局电力供应的变化。 

块2350和2360(每个都标记为“局部”)包含测量电路(分别包括PDL301和TDC304(块2350)以及PDL2301和TDC2304(块2360))，所述测量电路监测相应子电路611和2311的局部电力供应，例如多核和众核设计上的微处理器核。任何局部出现的延迟变化都可以由局部测量电路来感测。 

局部以及全局测量电路被连接到开关阵列106、2306，并提供 数字开关阵列控制信号(数字输出字)105、2205和2305以实现延迟变化的补偿，调整由块2350和2360的设备所看到的有效电源电压VDDvir。 

测量电路的时钟频率(即图23所示的时钟信号CLK1、CLK2、CLK3的频率)可以是相同的或者可以是不同的。 

图24示出了根据本公开内容的另一方面的电路装置2400。 

示意性地，图24示出了本文所述的调节概念到标准单元CMOS逻辑块的可能实现的布局视图。除公共电力开关概念(由分布式PFET电力开关1455实现)之外，电路装置2400还包括局部分布的开关阵列106，其可由不同的测量电路(传感器元件)2444或者如图24所示的那样由相同的测量电路(传感器元件)2444来控制。(一个或多个)测量电路2444可包括PDL和耦接到PDL的TDC，并且可基于PDL的信号传播延迟来提供数字开关阵列控制信号105。用于至少一个附加电源307a(这里为VDD)的附加电力轨(rail)2460可以被提供，并且可以被连接到用于主电源307c(VDDmain)的标准电力轨2461。 

在测量电路2444的PDL中的传播延迟增加情况下，开关阵列106的断开开关的数目上升，这导致从VDD向VDDmain的电荷注入。在整个芯片上，开关阵列106可以被分布在功能标准单元2411之间。功能标准单元2411可以驻留在与测量电路2444相同的电压域中并且可以示意性地表示要保持在恒定性能下的电路。测量电路2444被连接到VDDmain(经由PFET电力开关1455)并且连接到VDD(经由开关阵列106的开关)。因此，来自VDD的任何电荷注入可以立即被测量电路2444的PDL和TDC看到，即在至少一个时钟周期内可能存在从电荷注入到延迟测量的瞬时反馈，从而实现电路速度根据先前测量的延迟改变的快速调整。 

图25示出了根据本公开内容的另一方面的电路装置2500。 

电路装置2500在某种程度上类似于图3所示的电路装置300，并且一致的附图标记像在图3中那样表示相同或相似的元件并且在此 将不再详细地描述。对上面的描述进行了参考。 

电路装置2500包括传感器电路2544。传感器电路2544可以包括振荡器2501和耦接到振荡器2501的检测电路2504。 

振荡器2501可以例如被配置为环形振荡器。 

检测电路2504可以例如包括或者被配置为频率确定电路。 

传感器电路2544可以进一步包括信号输入端2544a，其可以被耦接到电路装置2500的时钟信号输入端308。 

传感器电路2544可以进一步包括信号输出端2544b。数字开关阵列控制信号105可以在传感器电路2544的信号输出端2544b处提供，如图所示。 

传感器电路2544可以进一步包括可以被耦接到第一公共电源节点302的第一电源输入端2544c。因此，电力可以经由第一公共电源节点302而被供应给传感器电路2544，例如供应给振荡器2501(例如环形振荡器)，以及供应给检测电路2504(例如频率确定电路)。如图25所示，第一公共电源节点302处的电压水平被表示为VDDvir。第一公共电源节点302处的电压水平VDDvir可以示意性地表示虚拟上电源电压(在本文中也被称为有效上电源电压)。 

传感器电路2544可以进一步包括可以经由第二公共电源节点302’耦接到第二电源307b的第二电源输入端2544d。第二电源307b可以是提供例如如图25所示的下电源电压VSS的下电源。示意性地，传感器电路2544可以被耦接在第一公共电源节点302处的虚拟上电源电压VDDvir与第二公共电源节点302’处的下电源电压VSS之间。 

振荡器2501被配置成提供信号(由图25中的箭头2503指示)。信号2503可以在振荡器2501的信号输出端处提供。 

由振荡器2501所提供的信号2503可以是振荡信号。信号2503的振荡频率可以取决于经由第一公共电源节点302的电力供应。例如，信号2503的振荡频率可以取决于电压差VDDvir-VSS。换句话说，该振荡频率可以受经由第一公共电源节点302对振荡器2501的电力 供应影响或控制。例如，根据本公开内容的一个方面，提高第一公共电源节点302处的电压水平VDDvir(或者增加经由第一公共电源节点302的电荷注入)可导致信号2503的振荡频率的增加，而降低电压水平VDDvir(或者减少经由第一公共电源节点302的电荷注入)可导致信号2503的振荡频率的减小。 

因此，在振荡器2501的信号2503的振荡频率偏离预定值或额定值的情况下，例如由于工艺和环境变化(PVT)，第一公共电源节点302处的电压水平VDDvir(或经由第一公共电源节点302的电荷注入)可以被控制，使得振荡器2501的振荡频率返回到预定值。例如，如果信号2503的振荡频率增加到预定值以上，则第一公共电源节点302处的电压水平VDDvir(或经由第一公共电源节点302的电荷注入)可以被降低以再次减小振荡频率。另一方面，如果振荡器2501的信号2503的振荡频率减小到预定值以下，则第一公共电源节点302处的电压水平VDDvir(或经由第一公共电源节点302的电荷注入)可以被提高以再次增加振荡频率。 

对第一公共电源节点302处的电压水平VDDvir(或对经由第一公共电源节点302的电荷注入)的控制可以借助于耦接在第一公共电源节点302与第一电源307a之间的开关阵列106来实现。第一电源307a可以是上电源。第一电源307a可以提供例如至少一个上电源电压VDD，如图所示。虽然在图25中未示出，但是第一电源307a可以提供多个上电源电压VDD，例如n个上电源电压VDD，其中所述n个上电源电压VDD中的每一个都可以被耦接到开关阵列106的n个开关中的相应一个，类似于在本文上面与其他电路装置相结合地描述的那样。 

电路装置2500还包括耦接到振荡器2501的检测电路2504。检测电路2504可以例如被配置为频率确定电路。检测电路2504可以被耦接到振荡器2501的信号输出端。 

检测电路2504可以被配置成检测由振荡器2501所提供的信号 2503，并根据信号2503的振荡频率来提供数字开关阵列控制信号105。 

示意性地，检测电路2504可以被配置成测量由振荡器2501所提供的振荡信号2503的振荡频率，并且配置成将所测量到的频率转换成数字开关阵列控制信号105。 

数字开关阵列控制信号105可以被配置成包含p个比特的数字输出字(p为正整数，即p≥1)。 

电路装置2500还包括耦接在第一公共电源节点302与第一电源307a之间的开关阵列106。 

开关阵列106被配置成根据数字开关阵列控制信号105来控制经由第一公共电源节点302的电力供应。为此目的，数字开关阵列控制信号105(p比特数字输出字)可以被耦接到开关阵列106的至少一个控制信号输入端116，如图所示。 

由检测电路2504所提供的数字开关阵列控制信号105的p个比特可以是二进制码表示，其对应于由振荡器2501所提供的信号2503的振荡频率。换句话说，p个比特中的第i个比特(1≤i≤p)控制开关阵列106中的2^i-1个开关可以是可能的，其中由p个比特中的两个不同比特所控制的开关也是不同的。也就是说，数字开关阵列控制信号105的p个比特的第一比特可以控制开关阵列106的2⁰＝1个开关，p个比特中的第二比特可以控制不同于由第一比特所控制的开关的2¹＝2个开关，p个比特中的第三比特可以控制不同于由第一和第二比特所控制的开关的2²＝4个开关，p个比特中的第四比特可以控制不同于由第一至第三比特所控制的开关的2³＝8个开关等，...，而p个比特中的第p比特可以控制不同于由第一至第(p-1)比特所控制的开关的2^p-1个开关。为此目的，数字开关阵列控制信号105的单独比特在每种情况下可以被耦接到开关阵列106的相应数目的开关。 

应当注意，术语“对应于振荡频率的二进制码表示”不应该被理解为“振荡器频率的二进制编码”。换句话说，数字开关阵列控制信号105的比特序列一般而言将不表示振荡器频率的实际值的二进制 编码，而是将表示基于该振荡器频率的值的数字值。 

替换地，将具有二进制码表示的数字开关阵列控制信号105转换成具有温度计码表示的控制信号(使用例如二进制码至温度计码转换电路，如图26所示)并且将具有温度计码表示的控制信号提供给开关阵列106可以是可能的。在这种情况下，具有温度计码表示的控制信号的单独比特可以按与在本文上面与各种电路装置相结合地描述的类似的方式耦接到开关阵列106的开关。 

电路装置2500可以进一步包括要以恒定性能操作的电路311(例如核心电路)。电路311的第一电源输入端311a可以被耦接到第一公共电源节点302，而电路311的第二电源输入端311b可以经由第二公共电源节点302’耦接到下电源电压VSS。示意性地，电路311可以被耦接在第一公共电源节点302处的虚拟上电源电压VDDvir与第二公共电源节点302’处的下电源电压VSS之间。 

电路311可以驻留在与传感器电路2544相同的电压域中。也就是说，电路311或者电路311的元件或结构可以被馈送以与传感器电路2544相同的电源电压，即被馈送以经由第一公共电源节点302的虚拟上电源电压VDDvir和经由第二公共电源节点302’的下电源电压VSS，如图25所示。 

示意性地，电路装置2500与图3的电路装置300的不同之处在于，电路装置300的延迟线301和时间至数字转换器(TDC)304在电路装置2500中已由传感器电路2544替换，所述传感器电路2544包括振荡器2501(例如环形振荡器)和检测电路2504(例如频率确定电路)。振荡器2501的振荡频率可以在图25的电路装置2500中被测量，并且基于所测量到的振荡频率，数字开关阵列控制信号105可以被提供给开关阵列106以控制经由公共电源节点302的电力供应，而不是测量延迟线的信号延迟，如在上文中与各种电路装置相结合地描述的那样。因此，可以实现反馈环路。 

图26示出了根据本公开内容的另一方面的电路装置2600。 

电路装置2600在某种程度上类似于图25所示的电路装置2500，并且一致的附图标记像在图25中那样表示相同或相似的元件并且在此将不再详细地描述。对上面的描述进行了参考。 

电路装置2600与电路装置2500的不同之处在于，电路装置2600另外包括二进制码至温度计码转换器(在本文中也被称为B2T转换器或者简称为转换器)2645，其被耦接在传感器电路2544与开关阵列106之间。转换器2645可以包括信号输入端2645a和信号输出端2645b，所述信号输入端2645a可以被耦接到传感器电路2544的信号输出端2544b，而所述信号输出端2645b可以被耦接到开关阵列106的至少一个控制信号输入端116。转换器2645可以进一步包括第一电源输入端2645c和第二电源输入端2645d，所述第一电源输入端2645c可以被耦接至第一公共电源节点302，而所述第二电源输入端2645d可以经由第二公共电源节点302’耦接到第二电源307b。 

传感器电路2544可以按与电路装置2500中的类似的方式被配置，并且可以包括振荡器2501(例如环形振荡器)和检测电路2504(例如频率确定电路)，所述检测电路2504被耦接到振荡器2501并检测由振荡器2501所提供的信号2503。检测电路2504可以根据由振荡器2501所提供的信号2503的所测量到的振荡频率来提供数字开关阵列控制信号105。 

在电路装置2600中，数字开关阵列控制信号105可以是包含p个比特(p≥1)的数字输出字，其中p个比特可以是与所测量到的频率相对应的二进制码表示。二进制码至温度计码转换器2645可以检测数字开关阵列控制信号105(p比特数字输出字)并将信号105转换成包含n个比特(n≥1)的控制信号2605，其中所述n个比特可以是与数字开关阵列控制信号105的二进制码表示相对应的温度计码表示。具有温度计码的控制信号2605进而可以被用来控制开关阵列106的开关。 

因此，除了如在图25的电路装置2500中那样替换了延迟线和TDC之外，电路装置2600还包括二进制码至温度计码转换器2645， 以用于将p比特数字输出字105(由检测电路2504提供并具有二进制码)转换成n比特数字控制信号2605以控制开关阵列106的开关。 

如将容易地理解的那样，可以在本文所述的各种其他电路装置中，例如在图4、5、6A、6B、10以及12至24所示的电路装置中进行如图25所示的、延迟线和TDC由振荡器(例如环形振荡器)和检测电路(例如频率确定电路)的类似替换以及如图26所示的、二进制码至温度计码转换器的可能提供。 

可以通过上述替换获得的电路装置的另外的示例在图27A和图27B中被示出。 

图27A示出了根据本公开内容的另一方面的电路装置2700。电路装置2700基于图7B所示的电路装置750，其中延迟线301和TDC304由基于环形振荡器的传感器2544替换，如在本文上面所描述的那样。基于环形振荡器的传感器2544可以包括提供振荡信号的环形振荡器以及检测电路(例如频率确定电路)，所述检测电路根据振荡器的信号的振荡频率来提供数字开关阵列控制信号105。数字开关阵列控制信号105可以是p比特数字输出字并且可以具有二进制码。数字开关阵列控制信号105被提供给开关阵列106，其中例如p个比特中的q个比特(1≤q＜p)可以被用来控制开关阵列106的第一部分106a中的开关，而p个比特中的剩余的p-q个比特可以被用来控制开关阵列106的第二部分106b中的开关，如图所示。 

图27B示出了根据本公开内容的另一方面的电路装置2750。 

电路装置2750基于图27A的电路装置2700，并另外包括耦接在基于环形振荡器的传感器2544与开关阵列106之间的二进制码至温度计码(B2T)转换器2645。转换器2645可以被配置成将由基于环形振荡器的传感器2544的检测电路所提供的p比特数字开关阵列控制信号105转换成具有n+m个比特和温度计码的控制信号2605。具有温度计码的控制信号2605进而被提供给开关阵列106，其中例如n+m个比特中的n个比特可以被用来控制开关阵列106的第一部分106a 中的开关，而n+m个比特中的剩余的m个比特可以被用来控制开关阵列106的第二部分106b中的开关，如图所示。 

图28A和图28B示出了根据本公开内容的各个方面的供在电路装置中使用的基于环形振荡器的传感器的示例性实现。 

图28A是示意基于环形振荡器频率的测量的VDD传感器的示例性实现的示意性视图2800。 

VDD传感器包括环形振荡器2501。环形振荡器2501可以包括信号输入端2501a(″EN″)。环形振荡器2501可以借助于在信号输入端2501a处提供的使能信号来使能。环形振荡器2501可以进一步包括信号输出端2501b。环形振荡器2501可以在信号输出端2501b处提供振荡信号2503。环形振荡器2501可以进一步包括第一电源输入端2501c，其可以被耦接到公共电源节点302处的虚拟上电源电压VDDvir。环形振荡器2501可以进一步包括第二电源输入端2501d，其可以被耦接到由第二电源307b所提供的下电源电压VSS。 

VDD传感器可以进一步包括耦接到环形振荡器2501的第一计数器2820(“计数振荡器(CO)”)。第一计数器2820可以包括第一信号输入端2820a(″EN″)，其可以被耦接到VDD传感器的第一信号输入端2835a。第一计数器2820可以借助于在VDD传感器的第一信号输入端2835a处提供的使能信号来使能。第一计数器2820可以进一步包括第二信号输入端2820b(″RingoIn″)，其可以被耦接到环形振荡器2501的信号输出端2501b。第一计数器2820可以使用第二信号输入端2820b来检测环形振荡器2501的振荡信号2503。第一计数器2820可以进一步包括第三信号输入端2820c(″Reset″)，其可以被耦接到VDD传感器的第三信号输入端2835c。第一计数器2820可以进一步包括可以被耦接到开关阵列106的信号输出端2820d(未示出，参见例如图25)，所述开关阵列105可以被耦接在公共电源节点302与提供上电源电压VDD的第一电源302a之间，如本文在上文中所描述的那样。第一计数器2820可以在信号输出端2820d处提供数字开关阵列 控制信号105以控制开关阵列106中的(一个或多个多个)开关。 

VDD传感器可以进一步包括第二计数器2830(“计数器时间基准(CTR)”)。第二计数器2830可包括第一信号输入端2830a(″EN″)，其可以被耦接到VDD传感器的第一信号输入端2835a。第二计数器2830可以进一步包括第二信号输入端2830b(″TimeRef″)，其可以被耦接到VDD传感器的第二信号输入端2835b。第二计数器2830可以进一步包括第三信号输入端2830c(″Reset″)，其可以被耦接到VDD传感器的第三信号输入端2835c。第二计数器2830可以进一步包括信号输出端2830d(″Overflow″)。溢出信号可以由第二计数器2830在信号输出端2830d处提供。 

VDD传感器可以进一步包括异或(XOR)逻辑门2840，其可以被耦接在第二计数器2830与环形振荡器2501之间。异或逻辑门2840可包括第一信号输入端2840a，其可以被被耦合到VDD传感器的第一信号输入端2835a。异或逻辑门2840可以进一步包括第二信号输入端2840b，其可以被耦接到第二计数器2830的信号输出端2830d(″Overflow″)。 

环形振荡器2501、第一计数器2820(“计数振荡器(CO)”)和第二计数器2830(“计数器时间基准(CTR)”)可以借助于具有数字值″1″的使能信号(EN＝″1″)而启动(使能)，所述使能信号在VDD传感器的第一信号输入端2835a处提供。 

一旦第二计数器2830(“计数器时间基准(CTR)”)被启动，它就可以计数时间基准″TimeRef″的周期的固定数目。一旦第二计数器2830溢出，则具有数字值″1″的溢出信号(Overflow＝″1″)可以在第二计数器2830的信号输出端2830d处提供，以及由此具有数字值″0″的输出信号可以在异或逻辑门2840的信号输出端2840c处提供，以便环振荡器2501可以被停止(禁用)。 

第一计数器2820(“计数振荡器(CO)”)可以技术环形振荡器2501在这个固定时间基准期间的振荡。因为环形振荡器2501以电源 电压VDDvir操作，所述电源电压VDDvir可以例如由于电源网(powersupply grid)中的电力供应变化而变化，所以每次测量之后的计数可以根据电源网中的电力变化而变化。换句话说，环形振荡器在固定时间基准期间的振荡数目可以取决于到环形振荡器2501的电力供应。例如，环形振荡器在固定时间基准期间的振荡数目(即振荡器频率)可以随着VDDvir的提高而增加，并且可以随着VDDvir的降低而减小。 

通过在VDD传感器的第三信号输入端2835c处提供复位信号，第一计数器2820和第二计数器2830可以被复位以用于下一次测量。 

图28B是示意基于环形振荡器频率的测量的VDD传感器的另一示例性实现的示意性视图2850。 

图28B的VDD传感器类似于图28A的VDD传感器，并且另外包括耦接在第一计数器2820与开关阵列106之间的二进制码至温度计码转换器2645。转换器2645可以包括信号输入端2645a，其可以被耦接到第一计数器2820的信号输出端2820d，以接收由第一计数器2820所提供的数字开关阵列控制信号105。转换器2645可以进一步包括可以被耦接到开关阵列106的信号输出端2645b。转换器2645可以将可以具有二进制码的、第一计数器2820的数字开关阵列控制信号105转换成具有温度计码的控制信号2605，并且在信号输出端2645b处提供控制信号2605以控制开关阵列106的开关。 

图29示出了根据本公开内容的另一方面的用于操作电路装置的方法2900。 

在2902中，耦接到至少一个公共电源节点的振荡器提供信号，其中所述信号的振荡频率取决于经由所述至少一个公共电源节点的电力供应。振荡器可以例如根据本公开内容的一个或多个方面而被配置为例如环形振荡器。 

在2904中，耦接到振荡器的检测电路根据由振荡器所提供的信号的振荡频率来提供数字开关阵列控制信号。检测电路可以例如根据本公开内容的一个或多个方面而被配置为例如频率确定电路。 

在2906中，耦接在至少一个公共电源节点与至少一个电源(或电力供应源)之间的开关阵列例如根据数字开关阵列控制信号来控制经由至少一个公共电源节点的电力供应。该开关阵列例如可以根据本公开内容的一个或多个方面来配置。 

在下文中，本文所述的电路装置和方法的各个方面和潜在效果被论述。 

根据本公开内容的各个方面的电路装置可以允许使举例来说诸如核心电路的功能电路的性能保持恒定或基本上恒定。这样的功能电路的性能可以取决于PVT变化，即例如温度、电源电压、工艺、老化等的变化。前述参量或参数中的一个或多个的变化可以导致电路性能偏离电路的额定性能。 

为了补偿这样的PVT变化并维持功能电路的额定性能，根据本公开内容的各个方面的电路装置可以包括电子部件(例如延迟线(例如可编程延迟线)或振荡器(例如环形振荡器))，其提供信号(例如延时线的输出信号或振荡器的输出信号)，其中当PVT变化发生时信号的时间行为改变(例如当PVT变化发生时，延迟线的输出信号的信号延迟改变，或者振荡器的输出信号的振荡频率改变)。 

电子部件和功能电路可以驻留在公共电压域(例如核心电压域)中，并且到这个电压域的电力供应可以用反馈环路基于电子部件所提供的信号来控制。该反馈回路可以包括可以被耦接到电子部件并基于该电子部件的信号的时间行为(例如TDC提供与延迟线的信号延迟相对应的数字输出字；或者频率确定电路提供与振荡器的振荡频率相对应的数字输出字)向开关阵列提供数字开关阵列控制信号的检测电路。 

开关阵列可以包括耦接在电子部件和功能电路位于其中的电压域(例如核心电压域)与至少一个电源(例如上电源电压VDD和/或下电源电压VSS)之间的至少一个开关。数字开关阵列控制信号可确定开关阵列的(一个或多个)开关的开关状态(即断开或闭合)，换句话说就是断开和闭合的开关的数目，以便可以控制到公共电压域的电力供应。 

根据本公开内容的各个方面的电路装置可以对环境变化全局地以及局部地作出反应。因此，可以提供分布式的感测和反应系统。 

根据本公开内容的各个方面的电路装置可以具有非常迅速地对如可能例如由系统的中断处理所引起的负载电流的不可预见的增加作出反应的能力。 

根据本公开内容的各个方面的电路装置可降低速度裕度和/或补偿延迟变化。 

根据本公开内容的各个方面的电路装置可以提供对延迟变化的几乎“瞬时”的反应。 

根据本公开内容的各个方面的电路装置可以包括：电子部件，其被耦接到至少一个公共电源节点并被配置成提供信号，其中所述信号的时间变化取决于经过所述至少一个公共电源节点的电力供应；耦接到电子部件的检测电路，所述检测电路被配置成检测由电子部件所提供的信号并根据该信号的时间变化来提供数字开关阵列控制信号；以及开关阵列，其被耦接在所述至少一个公共电源节点与至少一个电源之间，所述开关阵列被配置成根据数字开关阵列控制信号来控制经由所述至少一个公共电源节点的电力供应。 

根据本公开内容的一个方面，所述至少一个电源可以包括或者可以是上电源(提供例如上电源电压)和/或下电源(提供例如下电源电压)。 

根据本公开内容的另一方面，所述检测电路可以被耦接到所述至少一个公共电源节点。 

根据本公开内容的另一方面，所述开关阵列可以包括耦接在所述至少一个公共电源节点与所述至少一个电源之间的至少一个开关或多个开关。 

根据本公开内容的另一方面，所述至少一个开关或所述多个开关可以包括或者可以是晶体管，例如场效应晶体管，例如MOS晶体管，例如PMOS晶体管和/或NMOS晶体管。 

根据本公开内容的另一方面，所述至少一个开关或所述多个开关可以包括或者可以是开关电流源。 

根据本公开内容的另一方面，所述至少一个开关或所述多个开关可以包括或者可以是开关电流镜，例如开关MOS电流镜，例如开关PMOS电流镜或开关NMOS电流镜。 

根据本公开内容的另一方面，所述数字开关阵列控制信号可以包括数字字。所述数字字可以包括至少一个比特或多个比特，其对应于所述开关阵列的所述至少一个开关或所述多个开关。 

根据本公开内容的另一方面，所述电子部件可以被耦接到第一公共电源节点和第二公共电源节点，其中所述开关阵列包括耦接在第一公共电源节点与第一电源之间的第一部分，所述第一部分例如包括至少一个第一开关或多个第一开关，并且其中所述开关阵列包括耦接在第二公共电源节点与第二电源之间的第二部分，所述第二部分例如包括至少一个第二开关或多个第二开关。 

根据本公开内容的另一方面，第一电源可以是上电源(提供例如上电源电压)，而第二电源可以是下电源(提供例如下电源电压)。 

根据本公开内容的另一方面，所述电路装置可以进一步包括耦接到至少一个公共电源节点的功能电路，例如核心电路，其中所述电子部件可以被配置为使得由该电子部件所提供的信号的额定时间变化等于或基本上等于由功能电路的至少一个电路结构所提供的信号的额定时间变化。 

根据本公开内容的另一方面，所述电子部件可以包括或者可以是延迟线，其中由所述电子部件所提供的信号是通过延迟线传播并且在延迟线的信号输出端处提供的信号，并且其中通过延迟线传播的信号的传播延迟取决于到所述至少一个公共电源节点的电力供应。 

根据本公开内容的另一方面，所述延迟线可以包括至少一个延迟元件或多个延迟元件。 

根据本公开内容的另一方面，所述延迟线可以包括以下电路结 构中的至少一个：关键路径或关键路径的副本；存储路径或存储路径的副本；输入/输出(I/0)路径或I/O路径的副本。 

根据本公开内容的另一方面，所述延迟线可以被配置为可编程延迟线。例如，所述延迟线可以被编程使得延迟线的额定信号延迟等于或基本上等于功能电路的至少一个电路结构的额定信号延迟。 

根据本公开内容的另一方面，所述延迟线可以包括用于设置延迟线的额定信号传播延迟的信号传播延迟设置输入端。 

根据本公开内容的另一方面，所述检测电路可以包括或者可以是耦接到延迟线的时间至数字转换器，所述时间至数字转换器被配置成检测在延迟线的输出端处提供的信号并根据信号通过该延迟线的传播延迟来提供数字开关阵列控制信号。 

根据本公开内容的另一方面，由时间至数字转换器所提供的数字开关阵列控制信号可以表示温度计码。 

根据本公开内容的另一方面，所述开关阵列可以包括耦接在所述至少一个公共电源节点与所述至少一个电源之间的多个开关；并且时间至数字转换器可以包括串联连接的多个级(也被称为采样级)，其被连接到延迟线的信号输出端，其中每一级的信号输出端可以在每种情况下被耦接到所述多个开关中的相应一个开关的控制端子。 

根据本公开内容的另一方面，所述开关阵列可以包括耦接在所述至少一个公共电源节点与所述至少一个电源之间的第一至第n个开关，n为等于或大于一的整数，例如大于一，其中时间至数字转换器可以包括串联连接的第一至第n级，其被连接到延迟线的信号输出端，并且其中每一级的信号输出端可以在每种情况下被耦接到第一至第n个开关中的相应一个开关的控制端子。 

根据本公开内容的另一方面，所述时间至数字转换器的每一级都可以包括采样寄存器，所述采样寄存器包括数据信号输入端、时钟信号输入端以及连接到该级的输出端的输出端。 

根据本公开内容的另一方面，所述电路装置可以包括寄存器， 该寄存器包括数据信号输入端、时钟信号输入端和输出端，其中寄存器的输出端可以被连接到延迟线的输入端；并且其中寄存器的时钟信号输入端和采样寄存器的时钟信号输入端可以被耦接到时钟信号。 

根据本公开内容的另一方面，所述开关阵列可以包括耦接在所述至少一个公共电源节点与所述至少一个电源之间的多个开关；其中所述多个开关中的第一开关可以被配置成将经由所述至少一个公共电源节点的电力供应改变第一量，其中所述多个开关中的第二开关可被配置成将经由所述至少一个公共电源节点的电力供应改变第二量，并且其中第二量可以不同于第一量。 

根据本公开内容的另一方面，第一开关可以包括或者可以是第一晶体管，例如MOS晶体管，例如PMOS晶体管或NMOS晶体管，其中第二开关可以包括或者可以是第二晶体管，例如MOS晶体管，例如PMOS晶体管或NMOS晶体管，其中第一和第二晶体管可以具有不同的长度或宽度，或者这两者都不同。 

根据本公开内容的另一方面，第一开关可以包括或者可以是与提供第一电流的第一电流源串联连接的第一晶体管(例如MOS晶体管，例如PMOS晶体管或NMOS晶体管)；并且第二开关可以包括或者可以是与提供第二电流的第二电流源串联连接的第二晶体管(例如MOS晶体管，例如PMOS晶体管或NMOS晶体管)；其中第一和第二电流可以具有不同的幅值。 

根据本公开内容的另一方面，所述开关阵列可以包括耦接在所述至少一个公共电源节点与所述至少一个电源之间的第一至第n个开关，n为等于或大于二的整数；其中时间至数字转换器可以包括串联连接的第一至第n级，其被连接到延迟线的信号输出端，其中每一级的信号输出端可以在每种情况下被耦接到第一至第n个开关中的相应一个开关的控制端子；并且其中所述第一至第n个开关中的至少第i个开关和第j个开关(j＞i)可以被配置为使得与第i个开关相比，第j个开关将到所述公共电源节点的电力供应改变更大的量。 

根据本公开内容的另一方面，所述至少一个公共电源节点可以包括第一公共电源节点，其中所述开关阵列可以包括第一至第n个开关，n为等于或大于二的整数；所述时间至数字转换器可以包括串联连接的第一至第n级，其被连接到延迟线的信号输出端，其中每一级的信号输出端可以在每种情况下被耦接到第一至第n个开关中的相应一个开关的控制端子；其中所述第一至第n个开关中的第一至第k个开关(k＜n)可以被耦接在第一公共电源节点与第一电源之间；并且其中所述第一至第n个开关中的第(k+1)至第n个开关可以被耦接在第一公共电源节点与第二电源之间。 

根据本公开内容的另一方面，所述第一电源可以是上电源(提供例如上电源电压)，而所述第二电源可以是下电源(提供例如下电源电压)。 

根据本公开内容的另一方面，所述电路装置可以包括逻辑电路，其被耦接在检测电路(例如时间至数字转换器)与开关阵列之间。 

根据本公开内容的另一方面，所述逻辑电路可以被配置成提供以下功能中的至少一个：缓冲功能；迟滞功能；过滤功能；使能/禁用功能；逐位重映射功能；编码功能；解码功能；压缩功能；解压缩功能。 

根据本公开内容的另一方面，所述电子部件可以包括或者可以是振荡器，例如环形振荡器；其中由电子部件所提供的信号可以是在振荡器的输出端处提供的信号；并且其中所述信号的振荡频率可以取决于到所述至少一个公共电源节点的电力供应。 

根据本公开内容的另一方面，所述检测电路可以包括或者可以是耦接到所述振荡器(例如环形振荡器)的频率确定电路，该频率确定电路被配置成检测在振荡器的输出端处提供的信号并根据该信号的振荡频率来提供数字开关阵列控制信号。 

根据本公开内容的另一方面，所述频率确定电路可以包括耦接到所述振荡器(例如环形振荡器)的输出端的计数器，并被配置成计算 所述振荡器在预定基准时间间隔期间的振荡数目。 

根据本公开内容的另一方面，所述检测电路可以包括使能电路，其被耦接到所述振荡器(例如环形振荡器)并被配置成在预定基准时间间隔内使能所述振荡器。 

根据本公开内容的另一方面，所述电路装置可以进一步包括二进制码至温度计码转换器，其被耦接在检测电路(例如频率确定电路，例如计数器的信号输出端)与开关阵列之间。 

根据本公开内容的另一方面，所述电路装置可以包括：至少一个附加电子部件，其被耦接到所述至少一个公共电源节点并被配置成提供至少一个附加信号，其中所述至少一个附加信号的时间变化取决于到所述至少一个公共电源节点的电力供应，并且其中所述至少一个附加信号被相对于电子部件的信号时移；至少一个附加检测电路，其被耦接到所述至少一个附加电子部件，所述至少一个附加检测电路被配置成检测由所述至少一个附加电子部件所提供的所述至少一个附加信号并根据所述至少一个附加信号的时间变化来提供至少一个附加数字开关阵列控制信号；其中所述开关阵列可以包括耦接在所述至少一个公共电源节点与所述至少一个电源之间的至少一个第一开关和至少一个附加开关；其中所述开关阵列可以被配置成根据所述数字开关阵列控制信号和所述至少一个附加数字开关阵列控制信号来控制到所述至少一个公共电源节点的电力供应；其中所述至少一个第一开关可以通过由检测电路所提供的数字开关阵列控制信号来控制，并且所述至少一个附加开关可以通过由所述至少一个附加检测电路所提供的所述至少一个附加数字开关阵列控制信号来控制。 

根据本公开内容的另一方面，所述至少一个附加电子部件可以包括至少一个附加延迟线；其中由所述至少一个附加电子部件所提供的至少一个附加信号可以是通过所述至少一个附加延迟线传播并且在所述至少一个附加延迟线的输出端处提供的信号；其中通过所述至少一个附加延迟线传播的信号的传播延迟可以取决于到所述至少一 个公共电源节点的电力供应。 

根据本公开内容的另一方面，所述至少一个附加延迟线可以包括至少一个延迟元件或多个延迟元件。 

根据本公开内容的另一方面，所述至少一个附加延迟线可以包括以下电路结构中的至少一个：关键路径或关键路径的副本；存储路径或存储路径的副本；I/O路径或I/O路径的副本。 

根据本公开内容的另一方面，所述至少一个附加延迟线可以被配置为可编程延迟线，其包括用于设置所述至少一个附加延迟线的额定信号传播延迟的信号传播延迟设置输入端。 

根据本公开内容的另一方面，所述至少一个附加检测电路可以包括耦接到所述至少一个附加延迟线的至少一个附加的时间至数字转换器，所述至少一个附加的时间至数字转换器被配置成检测在所述至少一个附加延迟线的输出端处提供的信号并根据所述信号通过所述至少一个附加延迟线的传播延迟来提供所述至少一个附加数字开关阵列控制信号。 

根据本公开内容的另一方面，由所述至少一个附加的时间至数字转换器所提供的至少一个附加数字开关阵列控制信号可以表示温度计码。 

根据本公开内容的另一方面，所述电路装置可以进一步包括至少一个附加逻辑电路，其被耦接在所述至少一个附加的时间至数字转换器与所述开关阵列之间。 

根据本公开内容的另一方面，所述至少一个附加逻辑电路可以被配置成提供以下功能中的至少一个：缓冲功能；迟滞功能；过滤功能；使能/禁用功能；逐位重映射功能；编码功能；解码功能；压缩功能；解压缩功能。 

根据本公开内容的另一方面，所述至少一个附加电子部件可以包括或者可以是至少一个附加振荡器(例如环形振荡器)；其中由所述至少一个附加电子部件所提供的信号可以是在所述至少一个附加振 荡器的输出端处提供的信号；其中所述信号的振荡频率可以取决于到所述至少一个公共电源节点的电力供应。 

根据本公开内容的另一方面，所述至少一个附加检测电路可以包括或者可以是耦接到所述至少一个附加振荡器的至少一个附加的频率确定电路，所述至少一个附加的频率确定电路被配置成检测在所述至少一个附加振荡器的输出端处提供的信号并根据所述信号的振荡频率来提供所述至少一个附加数字开关阵列控制信号。 

根据本公开内容的另一方面，所述至少一个附加的频率确定电路可以包括至少一个附加计数器，其被耦接到所述至少一个附加振荡器的输出端并且被配置成计算所述至少一个附加环形振荡器在预定基准时间间隔期间的振荡数目。 

根据本公开内容的另一方面，所述至少一个附加检测电路可以包括至少一个附加使能电路，其被耦接到所述至少一个附加振荡器并被配置成在预定基准时间间隔内使能所述至少一个附加振荡器。 

根据本公开内容的另一方面，所述至少一个附加检测电路可以包括至少一个附加的二进制码至温度计码转换器，其被耦接在所述至少一个附加计数器的输出端与所述开关阵列之间。 

根据本公开内容的另一方面，所述电路装置可以包括耦接到所述至少一个公共电源节点的至少一个功能电路，例如为至少一个核心电路。 

根据本公开内容的另一方面，所述电路装置可以进一步包括至少一个偏移控制开关，其被耦接在所述至少一个公共电源节点与主电源之间并且被配置成控制到所述至少一个公共电源节点的偏移电力供应。 

根据本公开内容的另一方面，所述电路装置可以进一步包括：附加电子部件，其被耦接到主电源并且被配置成提供附加信号，其中所述附加信号的时间变化可以取决于通过所述主电源的电力供应；耦接到所述附加电子部件的附加检测电路，所述附加检测电路被配置成 检测由所述附加电子部件所提供的附加信号并根据所述附加信号的时间变化来提供附加数字开关阵列控制信号；其中所述开关阵列可以包括耦接在所述至少一个公共电源节点与所述至少一个电源之间的至少一个第一开关，以及耦接在所述至少一个公共电源节点与所述主电源之间的至少一个附加开关；其中所述开关阵列可以被配置成根据所述数字开关阵列控制信号和所述附加数字开关阵列控制信号来控制经由所述至少一个公共电源节点的电力供应，其中所述至少一个第一开关可以由所述数字开关阵列控制信号来控制而所述至少一个附加开关可以由所述附加数字开关阵列控制信号来控制。 

根据本公开内容的另一方面，电路装置可以包括：电子部件，其被耦接到至少一个公共电源节点并被配置成提供信号；耦接到电子部件的检测电路，所述检测电路被配置成检测所述信号的取决于电源的信号传播延迟并根据所检测到的信号传播延迟来提供数字开关阵列控制信号；开关阵列，其被耦接在所述至少一个公共电源节点与至少一个电源之间，所述开关阵列被配置成根据所述数字开关阵列控制信号来控制到所述至少一个公共电源节点的电力供应。 

根据本公开内容的另一方面，电路装置可以包括：延迟线，其被耦接到至少一个公共电源节点并被配置成提供信号，其中所述信号的延迟取决于到所述至少一个公共电源节点的电力供应；耦接到延迟线的时间至数字转换器，所述时间至数字转换器被配置成检测由延迟线提供的信号并根据所述信号的延迟来提供数字开关阵列控制信号；开关阵列，其被耦接在所述至少一个公共电源节点与至少一个电源之间，所述开关阵列被配置成根据所述数字开关阵列控制信号来控制到所述至少一个公共电源节点的电力供应。 

所述延迟线可以被配置为可编程延迟线。 

所述开关阵列可以包括耦接在所述至少一个公共电源节点与所述至少一个电源之间的至少一个开关，所述至少一个开关由数字控制信号控制。 

所述电路装置可以进一步包括耦接到所述至少一个公共电源节点的功能电路，其中所述延迟线的额定信号延迟可以等于或基本上等于所述功能电路中的至少一个电路结构的额定信号延迟。 

根据本公开内容的另一方面，电路装置可以包括：振荡器，其被耦接到至少一个公共电源节点并被配置成提供信号，其中所述信号的振荡频率取决于到所述至少一个公共电源节点的电力供应；耦接到所述振荡器的检测电路，所述检测电路被配置成检测由所述振荡器所提供的信号并根据所述信号的振荡频率来提供数字开关阵列控制信号；开关阵列，其被耦接在所述至少一个公共电源节点与至少一个电源之间，所述开关阵列被配置成根据所述数字开关阵列控制信号来控制到所述至少一个公共电源节点的电力供应。 

所述开关阵列可以包括耦接在所述至少一个公共电源节点与所述至少一个电源之间的至少一个开关，所述至少一个开关由所述数字控制信号来控制。 

根据本公开内容的另一方面，用于操作电路装置的方法可以包括：由耦接到至少一个公共电源节点的电子部件来提供信号，其中所述信号的时间变化取决于到所述至少一个公共电源节点的电力供应；根据由所述电子部件所提供的所述信号的时间变化来提供数字开关阵列控制信号；根据所述数字开关阵列控制信号，借助于耦接在所述至少一个公共电源节点与至少一个电源之间的开关阵列来控制到所述至少一个公共电源节点的电力供应。 

根据本公开内容的另一方面，用于操作电路装置的方法可以包括：由耦接到至少一个公共电源节点的延迟线来提供信号，其中所述信号的延迟取决于到所述至少一个公共电源节点的电力供应；根据由所述延迟线所提供的所述信号的延迟来提供数字开关阵列控制信号；根据所述数字开关阵列控制信号，借助于耦接在所述至少一个公共电源节点与至少一个电源之间的开关阵列来控制到所述至少一个公共电源节点的电力供应。 

根据本公开内容的另一方面，用于操作电路装置的方法可以包括：由耦接到至少一个公共电源节点的振荡器来提供信号，其中所述信号的振荡频率取决于到所述至少一个公共电源节点的电力供应；根据由所述振荡器所提供的所述信号的振荡频率来提供数字开关阵列控制信号；根据所述数字开关阵列控制信号，借助于耦接在所述至少一个公共电源节点与至少一个电源之间的开关阵列来控制到所述至少一个公共电源节点的电力供应。 

虽然已经参照本公开内容的特定方面具体地示出和描述了本实用新型，但是本领域的技术人员应该理解的是，可以在其中作出形式和细节上的各种改变而不背离由所附权利要求所限定的本实用新型的精神和范围。本实用新型的范围因此由所附权利要求来指示，并且落入权利要求的等同内容的意义和范围之内的所有修改因此都旨在被包括。 

Claims (24)

1.一种电路装置，其包括： 

电子部件，其被耦接到至少一个公共电源节点并且被配置成提供具有时间变化的第一信号，所述时间变化基于经由所述至少一个公共电源节点的电力供应； 

耦接到所述电子部件的检测电路，所述检测电路被配置成检测所述第一信号并且基于所述第一信号的时间变化来提供数字开关阵列控制信号； 

开关阵列，其被耦接在所述至少一个公共电源节点与至少一个电力供应源之间，所述开关阵列被配置成基于所述数字开关阵列控制信号来控制经由所述至少一个公共电源节点的电力供应。 

2.根据权利要求1所述的电路装置， 

其中所述开关阵列包括耦接在所述至少一个公共电源节点与所述至少一个电力供应源之间的至少一个开关， 

其中所述至少一个开关包括以下各项中的至少一个： 

晶体管； 

开关电流源； 

开关电流镜。 

3.根据权利要求1所述的电路装置，其还包括： 

耦接到所述至少一个公共电源节点的功能电路，其具有用于提供第二信号的至少一个电路结构，其中所述第一信号的额定时间变化基本上等于所述第二信号的额定时间变化。 

4.根据权利要求1所述的电路装置， 

其中所述开关阵列包括耦接在所述至少一个公共电源节点与所述至少一个电力供应源之间的多个开关；并且 

其中所述数字开关阵列控制信号包括数字字，所述数字字包括与所述多个开关相对应的多个比特。 

5.根据权利要求1所述的电路装置， 

其中所述电子部件被耦接到第一公共电源节点和第二公共电源节点； 

其中所述开关阵列包括耦接在所述第一公共电源节点与第一电力供应源之间的第一部分；并且 

其中所述开关阵列包括耦接在所述第二公共电源节点与第二电力供应源之间的第二部分。 

6.根据权利要求1所述的电路装置， 

其中所述电子部件包括延迟线； 

其中所述第一信号是通过所述延迟线传播并且在所述延迟线的信号输出端处提供的信号； 

其中通过所述延迟线传播的所述信号的传播延迟基于经由所述至少一个公共电源节点的电力供应。 

7.根据权利要求6所述的电路装置， 

其中所述延迟线包括以下电路结构中的至少一个： 

关键路径或关键路径的副本； 

存储路径或存储路径的副本； 

输入输出路径或输入输出路径的副本。 

8.根据权利要求6所述的电路装置， 

其中所述延迟线被配置为可编程延迟线。 

9.根据权利要求6所述的电路装置， 

其中所述检测电路包括耦接到所述延迟线的时间至数字转换器， 所述时间至数字转换器被配置成检测在所述延迟线的信号输出端处提供的信号，并且配置成基于所述信号的传播延迟来提供所述数字开关阵列控制信号。 

10.根据权利要求9所述的电路装置， 

其中所述开关阵列包括耦接在所述至少一个公共电源节点与所述至少一个电力供应源之间的多个开关； 

其中所述时间至数字转换器包括连接到所述延迟线的信号输出端的、串联连接的多个级，其中每一级的信号输出端在每种情况下被耦接到所述多个开关中的相应一个开关的控制端子。 

11.根据权利要求1所述的电路装置， 

其中所述开关阵列包括耦接在所述至少一个公共电源节点与所述至少一个电力供应源之间的多个开关； 

其中所述多个开关中的第一开关被配置成将经由所述至少一个公共电源节点的电力供应改变第一量； 

其中所述多个开关中的第二开关被配置成将经由所述至少一个公共电源节点的电力供应改变第二量； 

其中所述第二量不同于所述第一量。 

12.根据权利要求1所述的电路装置， 

其还包括耦接在所述检测电路与所述开关阵列之间的逻辑电路。 

13.根据权利要求12所述的电路装置， 

其中所述逻辑电路被配置成提供以下功能中的至少一个： 

缓冲功能； 

迟滞功能； 

过滤功能； 

使能/禁用功能； 

逐位重映射功能； 

编码功能； 

解码功能； 

压缩功能； 

解压缩功能。 

14.根据权利要求1所述的电路装置， 

其中所述电子部件包括振荡器； 

其中所述第一信号是在所述振荡器的信号输出端处提供的信号； 

其中所述信号的振荡频率基于经由所述至少一个公共电源节点的电力供应。 

15.根据权利要求14所述的电路装置， 

其中所述振荡器是环形振荡器。 

16.根据权利要求14所述的电路装置， 

其中所述检测电路包括耦接到所述振荡器的频率确定电路，所述频率确定电路被配置成检测在所述振荡器的信号输出端处提供的所述第一信号，并且配置成基于所述信号的振荡频率来提供所述数字开关阵列控制信号。 

17.根据权利要求16所述的电路装置，其还包括： 

耦接在所述检测电路与所述开关阵列之间的二进制码至温度计码转换器。 

18.根据权利要求1所述的电路装置，其还包括： 

至少一个附加电子部件，其被耦接到所述至少一个公共电源节点并且被配置成提供至少一个附加信号，其中所述至少一个附加信号的时间变化取决于到所述至少一个公共电源节点的电力供应，并且其中 所述至少一个附加信号相对于所述第一信号被时移； 

至少一个附加检测电路，其被耦接到所述至少一个附加电子部件，所述至少一个附加检测电路被配置成检测所述至少一个附加信号并且配置成基于所述至少一个附加信号的时间变化来提供至少一个附加数字开关阵列控制信号； 

其中所述开关阵列包括耦接在所述至少一个公共电源节点与所述至少一个电力供应源之间的至少一个第一开关和至少一个附加开关； 

其中所述开关阵列被配置成基于所述数字开关阵列控制信号和所述至少一个附加数字开关阵列控制信号来控制到所述至少一个公共电源节点的电力供应； 

其中所述至少一个第一开关由所述数字开关阵列控制信号来控制，而所述至少一个附加开关由所述至少一个附加数字开关阵列控制信号来控制。 

19.根据权利要求1所述的电路装置，其还包括： 

附加电子部件，其被耦接到主电力供应源并且被配置成提供附加信号，其中所述附加信号的时间变化基于通过所述主电力供应源的电力供应； 

耦接到所述附加电子部件的附加检测电路，所述附加检测电路被配置成检测由所述附加电子部件所提供的所述附加信号，并且配置成基于所述附加信号的时间变化来提供附加数字开关阵列控制信号； 

其中所述开关阵列包括耦接在所述至少一个公共电源节点与所述至少一个电力供应源之间的至少一个第一开关，以及耦接在所述至少一个公共电源节点与所述主电力供应源之间的至少一个附加开关； 

其中所述开关阵列被配置成基于所述数字开关阵列控制信号和所述附加数字开关阵列控制信号来控制经由所述至少一个公共电源节点的电力供应， 

其中所述至少一个第一开关由所述数字开关阵列控制信号来控制，而所述至少一个附加开关由所述附加数字开关阵列控制信号来控制。 

20.一种电路装置，其包括： 

延迟线，其被耦接到至少一个公共电源节点并且被配置成提供信号，其中所述信号的延迟取决于经由所述至少一个公共电源节点的电力供应； 

耦接到所述延迟线的时间至数字转换器，所述时间至数字转换器被配置成检测由所述延迟线所提供的信号并且配置成根据所述信号的延迟来提供数字开关阵列控制信号； 

开关阵列，其被耦接在所述至少一个公共电源节点与至少一个电力供应源之间，所述开关阵列被配置成根据所述数字开关阵列控制信号来控制经由所述至少一个公共电源节点的电力供应。 

21.根据权利要求20所述的电路装置， 

其中所述延迟线被配置为可编程延迟线。 

22.根据权利要求20所述的电路装置，其还包括： 

功能电路，其被耦接到所述至少一个公共电源节点； 

其中所述延迟线被配置为使得所述延迟线的额定信号延迟基本上等于所述功能电路中的至少一个电路结构的额定信号延迟。 

23.一种电路装置，其包括： 

振荡器，其被耦接到至少一个公共电源节点并且被配置成提供信号，其中所述信号的振荡频率取决于经由所述至少一个公共电源节点的电力供应； 

耦接到所述振荡器的检测电路，所述检测电路被配置成检测由所述振荡器所提供的信号，并且配置成根据所述信号的振荡频率来提供 数字开关阵列控制信号； 

开关阵列，其被耦接在所述至少一个公共电源节点与至少一个电力供应源之间，所述开关阵列被配置成根据所述数字开关阵列控制信号来控制经由所述至少一个公共电源节点的电力供应。 

24.根据权利要求23所述的电路装置， 

其中所述振荡器是环形振荡器。 

Images