CN116529685A - 自适应电压控制器 - Google Patents

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H·潘特
A·罗伊
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Abstract

在某些方面，一种系统包括电压控制器，其中电压控制器包括开关和控制电路，开关耦合在电压供应轨与电压控制器的输出之间，开关中的每个开关具有控制输入，控制电路耦合到开关的控制输入。该系统还包括耦合到控制电路的定时电路，其中定时电路包括延迟线和触发器，触发器中的每个触发器具有输入和输出，其中触发器中的每个触发器的输入耦合到延迟线上的相应节点，并且触发器的输出耦合到控制电路。

Description

自适应电压控制器
相关申请的交叉引用
本申请要求于2020年11月25日向美国专利局提交的未决非临时申请序列号17/105,253的优先权和权益，该申请的全部内容并入本文，如下文完整所述，并且用于所有适用目的。
技术领域
本公开的各方面总体上涉及电源管理，并且更具体地涉及自适应电压控制器。
背景技术
电路(例如，处理器)可以从输入供电轨接收功率。在一些情况下，期望以比输入供电轨上的电源电压低的电压来操作电路(例如，以减少电路的功耗)。在这些情况下，耦合在输入供电轨与到电路的电压之间的电压控制器可以用于将电路的电压设置为低于输入电源电压的电压。
发明内容
以下是一个或多个实现方式的简化概述，以提供对这样的实现的基本理解。本发明内容不是所有预期实现的广泛概述，并且既不旨在标识所有实现方式的关键或基本元素，也不旨在界定任何或所有实现方式的范围。其唯一目的是以简化的形式呈现一个或多个实现方式的一些概念，作为稍后呈现的更详细描述的前奏。
第一方面涉及一种系统。该系统包括电压控制器，其中电压控制器包括开关和控制电路，开关耦合在电压供应轨与电压控制器的输出之间，开关中的每个开关具有控制输入，控制电路耦合到开关的控制输入。该系统还包括耦合到控制电路的定时电路，其中定时电路包括延迟线和触发器，触发器中的每个触发器具有输入和输出，其中触发器中的每个触发器的输入耦合到延迟线上的相应节点，并且触发器的输出耦合到控制电路。
第二方面涉及一种用于控制电路的电压的方法。该方法包括接收定时裕度信号和参考信号，将定时裕度信号与参考信号进行比较，并且基于比较调节在供电轨与电路之间被导通的开关的数目。
附图说明
图1示出了根据本公开的某些方面的多核系统的示例。
图2示出了根据本公开的某些方面的包括模拟低压差(LDO)调节器的电压控制器的示例。
图3示出了根据本公开的某些方面的包括数字LDO调节器的电压控制器的示例。
图4示出了根据本公开的某些方面的电压控制器的示例。
图5示出了根据本公开的某些方面的控制电路的示例性实现方式。
图6示出了根据本公开的某些方面的定时电路的示例性实现方式。
图7示出了根据本公开的某些方面的电压检测电路的示例性实现方式。
图8是示出根据本公开的某些方面的定时裕度的示例的时序图。
图9示出了根据本公开的某些方面的电路中的关键路径的示例。
图10示出了根据本公开的某些方面的信号发生器和延迟电路的示例性实现方式。
图11A是图示根据本公开的某些方面的延迟电路的操作的示例性时序图。
图11B是图示根据本公开的某些方面的延迟电路的操作的另一示例性时序图。
图12示出了根据本公开的某些方面的包括电压检测电路的下降缓解电路的示例。
图13是示出根据本公开的某些方面的用于控制电压的方法的示例的流程图。
具体实施方式
下面结合附图提出的详细描述旨在描述各种配置，而不是旨在表示可以实践本文中描述的概念的唯一配置。详细描述包括用于提供对各种概念的透彻理解的具体细节。然而，对于本领域技术人员来说明显的是，这些概念可以在没有这些具体细节的情况下实践。在某些情况下，众所周知的结构和组件以框图的形式示出，以避免混淆这样的概念。
图1示出了根据某些方面的多核系统100(也称为多核处理器)的示例。多核系统100包括多个中央处理单元(CPU)核130-1至130-4，其中每个核130-1至130-4可以以多个可选择性能模式中的一个性能模式进行操作。系统100可以采用动态电压频率缩放(DVFS)，其中每个核的频率和电压基于核的当前性能模式被动态缩放。例如，与较低性能模式相比，对于较高性能模式，电压和频率可以较高。
在图1中的示例中，核130-1至130-4在公共(即，共享)供电轨110上操作。在该示例中，系统100包括磁头开关115-1至115-4，其中磁头开关115-1至115-4中的每个磁头开关耦合在公共供电轨110与芯130-1至130-4中的相应芯之间。在图1中的示例中，每个磁头开关115-1至115-4用一个或多个晶体管(例如，一个或多个p型场效应晶体管(PFET))来实现。
系统100还包括电压控制器120-1至120-4，其中电压控制器120-1至120-4中的每个电压控制器耦合在公共供电轨110与核130-1至130-4中的相应核之间。如下面进一步讨论的，每个电压控制器120-1至120-4被配置为设置相应核130-1至130-4的电压(例如，基于核的性能模式)。因此，电压控制器120-1至120-4允许核130-1至130-4的电压被独立地设置(即，缩放)，即使它们共享供电轨110。例如，对于较低性能模式，核的电压可以设置为较低电压以节省功率，而对于较高性能模式，核的电压可以设置为较高电压以使得核能够以较高性能模式进行操作。
尽管图1示出了每个电压控制器120-1至120-4与相应核130-1至130-4的磁头开关115-1至115-4并联耦合，但应当理解，情况并非如此。例如，在一些实现方式中，每个磁头开关115-1至115-4可以并入相应核130-1至130-4的电压控制器120-1至120-4中，如下面进一步讨论的。
公共供电轨110上的电源电压VIN可以由耦合到供电轨110的电源管理集成电路(PMIC)提供。在该示例中，PMIC(未示出)可以基于核以最高性能模式进行操作来设置电源电压VIN。这是因为，以最高性能模式进行操作的核需要最高电压。例如，核130-1(标记为“CPU-0”)可以以最高性能模式(例如，“turbo”模式)进行操作，而其他核130-2至130-4(标记为“CPU-1”至“CPU-3”)可以以较低性能模式进行操作。在该示例中，公共供电轨110上的电源电压VIN基于由核130-1以最高性能模式进行操作所需要的电压来设置。在这种情况下，核130-1的磁头开关115-1导通，以向核130-1提供电源电压VIN。
因为其他核130-2至130-4以比核130-1低的性能模式进行操作，所以其他核130-2至130-4可以以比电源电压VIN低的电压进行操作，以降低这些核的功耗。在这点上，电压控制器120-2至120-4中的每个电压控制器基于相应核130-2至130-4的当前性能模式将相应核1301-2至1304的电压设置为低于VIN的相应电压。在这种情况下，由于核130-2至130-4的电压由相应电压控制器120-2至120-4控制，所以磁头开关115-2至115-4可以关断。
在现有技术中，电压控制器用低压差(LDO)电压调节器来实现。LDO调节器可以是模拟的或数字的。
图2示出了用模拟LDO调节器210实现的电压控制器的示例。LDO调节器210包括耦合在公共供电轨110与电路240(例如，核130-1至130-4中的相应核)之间的传输晶体管220(例如，PFET)。LDO调节器210还包括误差放大器230，误差放大器230具有耦合到传输晶体管220的栅极的输出、耦合到参考电压VREF的负输入、以及耦合到LDO调节器210的输出232的正输入，LDO调节器210将电压VDD提供给电路240。在操作中，放大器230在减小参考电压VREF与电压VDD之间的差(即，误差)的方向上调节传输晶体管220的栅极电压VG，这迫使电压VDD近似等于参考电压VREF。因此，在该示例中，通过相应地设置参考电压VREF，电压VDD被设置为电路240的期望电压。注意，电路240的磁头开关在图2中未示出。
用模拟LDO调节器来实现电压控制器的一个挑战是，模拟LDO调节器很复杂，并且难以用技术进行扩展。此外，模拟LDO调节器需要大的压降，这减小了电压VDD的操作范围。
图3示出了用数字LDO调节器310实现的电压控制器的示例。LDO调节器310包括耦合在公共供电轨110与电路340(例如，核130-1至130-4中的相应核)之间的开关320-1至320-N(例如，PFET)的阵列。LDO调节器310还包括电压比较器330和开关控制器335，开关控制器335可以由时钟信号CLKLDO计时。电压比较器330将参考电压VREF与LDO调节器310的输出332处的电压进行比较，并且基于该比较将比较信号输出到开关控制器335。比较信号指示电压VDD小于还是大于参考电压VREF。开关控制器335基于比较信号来控制导通(即，启用)的开关320-1至320-N的数目。更具体地，开关控制器335在减小电压VDD与参考电压VREF之间的差(即，误差)的方向上调节导通(即，启用)的开关320-1至320-N的数目。
数字LDO调节器与模拟LDO调节器相比具有一个或多个优点。例如，数字LDO调节器可以比模拟LDO调节器更容易地随技术而缩放，能够实现比模拟LDO调节器低的VDD以用于更低的电压操作，和/或具有比模拟LDO小的压降。然而，用数字LDO调节器来实现电压控制器的挑战在于，与模拟LDO相比，数字LDO调节器通常具有较慢的响应时间，导致输出电压中的幅度电压下降较大，从而降低了处理器性能。
图4示出了根据本公开的各方面的示例性电压控制器410。电压控制器410耦合在供电轨110与电路460之间。电路460可以包括CPU核(例如，CPU核130-1至130-4中的一个CPU核)、数字信号处理器、视频处理器或另一类型的处理器。电压控制器410被配置为控制提供给电路460的电压VDD。
电压控制器410包括耦合在供电轨110与电压控制器410的输出425之间的开关420-1至420-N的阵列，电压控制器410耦合到电路460(例如，CPU核)。在某些方面，开关420-1至420-N可以用磁头开关中的开关(例如，磁头开关115-1至115-4中的一个磁头开关)来实现。例如，磁头开关可以是包括并联耦合在供电轨110与电路460之间的多个开关的全局分布式磁头开关(GDHS)。在该示例中，开关420-1至420-N可以用GDHS的开关来实现。该示例的优点在于，电压控制器410可以控制GDHS中的现有开关的开/关状态以控制电压VDD，而不是使用单独的开关，从而减少面积和成本。因此，在该示例中，磁头开关并入电压控制器410中。
对于电路460要接收电源电压VIN的情况，电压控制器410可以导通所有开关420-1至420-N，以最小化供电轨110与电路460之间的电阻。例如，当电路460是多核系统(例如，多核系统100)中的CPU核，并且CPU核在多核系统中以最高性能模式操作时，可以这样做。下面进一步讨论电路460的电压VDD低于电源电压VIN的情况。
电压控制器410还包括控制电路435。控制电路435耦合到开关420-1至420-N的控制输入，并且经由相应控制信号(标记为“en[0]”至“en[N-1]”)控制每个开关420-1至420-N的开/关状态。对于开关420-1至420-N中的每个用相应晶体管(例如，PFET)实现的示例，每个开关的控制输入位于相应晶体管的栅极处。在图4中的示例中，每个开关420-1至420-N用相应PFET来实现。在该示例中，控制电路435可以通过将相应控制信号的电压设置为低(例如，近似地)来导通开关，并且通过将相应控制信号的电压设置为高(例如，近似VIN)来关断开关。应当理解，开关可以用一个以上的晶体管(例如，并联的多个晶体管)来实现。
控制电路435被配置为通过控制导通(即，启用)的开关420-1至420-N(例如，GDHS中的开关)的数目来调节电压控制器410的输出425处的电压VDD。更具体地，电压控制器410通过增加导通(即，启用)的开关420-1至420-N的数目来增加电压VDD。导通更多的开关420-1至420-N通过减小供电轨110与电路460之间的电阻来增加给定负载电流下的电压VDD。电压控制器410通过减少被导通的开关420-1至420-N的数目(即，增加被关断的开关420-1至420-N的数目)来降低电压VDD。关断更多的开关420-1至420-N通过增加供电轨110与电路460之间的电阻来降低给定负载电流下的电压VDD。
在图4中的示例中，控制电路435耦合到定时电路450。定时电路450被配置为生成指示电路460的定时裕度的定时裕度信号，并且在定时电路450的耦合到控制电路435的输出452处输出定时裕度信号。下面参考图6来讨论定时电路450的示例性实现方式。
在操作中，控制电路435将由定时裕度信号指示的定时裕度与目标定时裕度进行比较。控制电路435然后基于比较在减小由定时裕度信号指示的定时裕度与目标定时裕度之间的差(即，误差)的方向上调节电压VDD。例如，如果由定时裕度信号指示的定时裕度大于目标定时裕度，则控制电路435通过减少被导通的开关420-1至420-N的数目(即，增加被关断的开关420-1至420-N的数目)来降低到电路460的电压VDD。电压VDD的减小减小了电路460的定时裕度，在这种情况下，这减小了由定时裕度信号指示的定时裕度与目标定时裕度之间的差。如果由定时裕度信号指示的定时裕度小于目标定时裕度，则控制电路435通过增加被导通的开关420-1至420-N的数目来增加到电路460的电压VDD。电压VDD的增加增加了电路460的定时裕度，在这种情况下，这减小了由定时裕度信号指示的定时裕度与目标定时裕度之间的差。
因此，在该示例中，电压控制器410在减小电路460的定时裕度与目标定时裕度之间的差(即，误差)的方向上调节到电路460(即，CPU核)的电压VDD。换句话说，电压控制器410调节电压VDD以将电路460的定时裕度维持在目标定时裕度处或附近。因此，与传统的LDO调节器(例如，LDO调节器210或310)不同，电压控制器410不将电压VDD与参考电压VREF进行比较以调节电压VDD。
图5示出了根据某些方面的控制电路435的示例性实现方式。在该示例中，控制电路435包括比较器510和开关控制器520。开关控制器520耦合到开关420-1至420-N的控制输入。开关控制器520被配置为基于来自比较器510的比较信号经由相应控制信号(标记为“en[0]”至“en[N-1]”)来控制每个开关420-1至420-N的开/关状态，如下面进一步讨论的。对于开关420-1至420-N中的每个开关用相应晶体管(例如，PFET)实现的示例，每个开关的控制输入位于相应晶体管的栅极处。因此，在该示例中，开关控制器520耦合到实现开关420-1至420-N的晶体管(例如，PFET)的栅极。
比较器510具有第一输入512、第二输入514和输出516。比较器510的第一输入512被配置为接收指示目标定时裕度的参考信号。比较器510的第二输入514耦合到定时电路450的输出452，并且被配置为从定时电路450接收定时裕度信号。比较器510的输出516耦合到开关控制器520。
在操作中，比较器510将定时裕度信号与参考信号进行比较，并且基于比较生成比较信号。比较信号可以指示定时裕度信号小于还是大于参考信号。在一些实现方式中，比较信号还可以指示定时裕度信号与参考信号之间的差的大小。在该示例中，当由定时裕度信号指示的定时裕度大于由参考信号指示的目标定时裕度时，可以认为定时裕度信号大于参考信号，而当由定时裕度信号指示的定时裕度小于由参考信号指示的目标定时裕度时，可以认为定时裕度信号小于参考信号。
开关控制器520接收来自比较器510的比较信号，并且基于比较信号在减小来自定时电路450的定时裕度信号与参考信号之间的差(即，误差)的方向上调节电压VDD。例如，如果定时裕度信号大于参考信号，则开关控制器520通过减少被导通的开关420-1至420-N的数目来降低到电路460的电压VDD。在这种情况下，电压VDD的降低降低了电路460的定时裕度，这减小了定时裕度信号与参考信号之间的差。如果定时裕度信号小于参考信号，则开关控制器520通过增加被导通的开关420-1至420-N的数目来增加到电路460的电压VDD。电压VDD的增加增加了电路460的定时裕度，在这种情况下，这减小了定时裕度信号与参考信号之间的差。因此，在该示例中，开关控制器520在减小电路460的定时裕度与目标定时裕度之间的差(即，误差)的方向上调节到电路460(即，CPU核)的电压VDD。
在图5中的示例中，比较器510和开关控制器520接收用于比较器510和开关控制器520的定时操作的时钟信号CLKctrl。在一个示例中，对于时钟信号CLKctrl的每m个周期，比较器510将定时裕度信号与参考信号进行比较，并且基于该比较将比较信号输出到开关控制器520。此外，对于时钟信号CLKctrl的每m个周期，开关控制器520从比较器510接收比较信号，并且基于比较信号来调节导通(例如，启用)的开关420-1至420-N的数目。在该示例中，m可以是一或大于一。
如上所述，开关控制器520从比较器510接收比较信号，并且基于比较信号调节导通(例如，启用)的开关420-1至420-N的数目。在一个示例中，开关控制器520可以调节一次一个地被导通的开关420-1至420-N的数目。在该示例中，如果比较信号指示定时裕度信号大于参考信号，则开关控制器520关断开关420-1至420-N中的被导通的一个开关，以便将被导通的开关420-1至420-N的数目减少一。如果比较信号指示定时裕度信号小于参考信号，则开关控制器520导通开关420-1至420-N中的被关断的一个开关，以便将被导通的开关420-1至420-N的数目增加一。在该示例中，开关控制器520可以调节每次比较器510更新比较信号时被导通的开关420-1至420-N的数目，这可以在时钟信号CLKctrl的每m个周期发生一次，其中m可以是一或大于一。
然而，应当理解，本公开不限于上述示例。在一个示例中，来自比较器510的比较信号还可以指示定时裕度信号与参考信号之间的差的大小。在该示例中，开关控制器520可以根据定时裕度信号与参考信号之间的差的大小一次导通或关断多于一个开关。例如，如果比较信号指示定时裕度信号大于参考信号，则开关控制器520可以关断开关420-1至420-N中的k个开关，以将被导通的开关420-1至420-N的数目减少k。如果比较信号指示定时裕度信号小于参考信号，则开关控制器520可以导通开关420-1至420-N中的k个开关，以将被导通的开关420-1至420-N的数目增加k。在该示例中，k取决于定时裕度信号与参考信号之间的差的大小，其中k对于较大的大小可以较大，而对于较小的大小可以较小。
图6示出了根据某些方面的定时电路450的示例性实现方式。在该示例中，定时电路450被配置为在输入610处接收定时信号，并且对定时信号执行时间到数字转换以生成定时裕度信号。在该示例中，定时裕度信号是包括位(标记为“tdc[0]”至“tdc[n-1]”)的数字信号。换句话说，在该示例中，定时裕度信号是提供定时裕度的数字读数的数字码tdc[0:n-1]。如下面进一步讨论的，定时信号可以来自耦合到定时电路450的电压检测电路650。
在该示例中，参考信号也可以是指示目标定时裕度的数字码。在一个示例中，参考信号的数字码可以被存储在寄存器550中，该寄存器550具有耦合到比较器510的第一输入512的输出555，如图5所示。在该示例中，寄存器550被配置为通过将存储在寄存器550中的数字码输出到比较器510的第一输入512来向比较器510输出参考信号。在该示例中，目标定时裕度可以通过将与目标定时裕度相对应的数字码写入寄存器550来编程。
在该示例中，与LDO 210和310相比，寄存器550使用更少的功率、面积和复杂性来提供用于电压控制器410中的比较的参考信号。在将电压(例如，VDD)与参考电压(例如，VREF)进行比较的LDO中，通常使用模拟带隙参考电路来生成参考电压，该参考电压比寄存器550消耗更多的功率和面积并且实现起来更复杂。
在图6中的示例中，定时电路450包括延迟线615和耦合到延迟线615的多个触发器630-1至630-n。触发器630-1至630-n由时钟信号CLK来计时。时钟信号CLK可以与用于对比较器510和开关控制器520进行计时的时钟信号相同或不同。延迟线615具有耦合到定时电路450的输入610的输入618、和多个节点622-1至622-n，其中每个节点对应于沿着延迟线615的不同延迟。在图6中的示例中，延迟线615包括串联耦合的多个延迟缓冲器620-1至620-n，其中延迟缓冲器620-1至620-n中的每个的输出对应于节点622-1至622-n中的相应节点。在操作中，由定时电路450接收的定时信号传播通过延迟线615。每个延迟缓冲器620-1至620-n的输出在相应节点622-1至622-n处提供定时信号的不同延迟版本。
触发器630-1至630-n中的每个具有输入632-1至632-n、输出634-1至634-n和时钟输入636-1至636-n。每个触发器630-1至630-n的时钟输入636-1至636-n被配置为接收时钟信号CLK。每个触发器630-1至630-n被配置为在时钟信号CLK的边沿上锁存相应输入632-1至632-n处的位值，并且在相应输出634-1至634-n处输出所锁存的位值。时钟信号CLK的边沿可以是上升沿或下降沿，这取决于触发器630-1至630-n是用上升沿触发触发器还是用下降沿触发触发器来实现的。
每个触发器630-1至630-n的输入632-1至632-n耦合到延迟线615上的节点622-1至622-n中的相应节点。因此，每个触发器630-1至630-n的输入632-1至632-n接收定时信号的不同延迟版本。在图6中的示例中，每个触发器630-1至630-n的输入632-1至632-n耦合到延迟缓冲器620-1至620-n中的相应延迟缓冲器的输出。每个触发器630-1至630-n的输出634-1至634-n提供定时裕度信号的位(标记为“tdc[0]”至“tdc[n-1]”)中的相应位。在该示例中，每个触发器630-1至630-n在时钟信号CLK的边沿上锁存相应节点622-1至622-n处的位值，并且输出所锁存的位值作为定时裕度信号的相应位的位值。
在该示例中，触发器630-1至630-n的输出634-1至634-n耦合到比较器510的第二输入514，以向比较器510提供定时裕度信号的位(标记为“tdc[0]”至“tdc[n-1]”)。在一个示例中，触发器630-1至630-n的输出634-1至634-n可以并行地耦合到比较器510的第二输入514，以并行地向比较器510提供位(标记为“tdc[0]”至“tdc[n-1]”)。在另一示例中，触发器630-1至630-n的输出634-1至634-n可以经由并行到串行转换器(未示出)耦合到比较器510的第二输入514。在该示例中，并行到串行转换器并行地从触发器630-1至630-n的输出634-1至634-n接收位(标记为“tdc[0]”至“tdc[n-1]”)，并且串行地将位输出到比较器510的第二输入514。
在该示例中，定时电路450中的触发器630-1至630-n有效地提供用于测量定时裕度的多个阈值。例如，假定每个缓冲器620-1至620-n的延迟近似为Δt，则触发器630-1的输出634-1指示定时裕度高于还是低于Δt，触发器630-2的输出634-2指示定时裕度高于还是低于2Δt，触发器630-3的输出634-3指示定时裕度高于还是低于3Δt，以此类推。多个阈值向控制电路435提供可以用于控制开关420-1至420-N的附加信息。例如，附加信息可以用于确定所测量的定时裕度与目标定时裕度之间的差的大小、当控制电路435改变被导通的开关420-1至420-N的数目时定时裕度的斜率等。相反，由图3中的LDO 310使用的电压比较器330简单地提供关于电压VDD高于还是低于参考电压(其有效地充当单个电压阈值)的信息。
在该示例中，定时裕度信号和参考信号都是数字码。这允许比较器510用数字电路来实现，该数字电路与电压比较器330相比更易于实现并且能够更好地随工艺技术而缩放。相反，电压比较器330用模拟电路来实现，该模拟电路对工艺变化敏感并且不容易随工艺技术而缩放。
图7示出了根据某些方面的电压检测电路650的示例性实现方式。电压检测电路650具有输入712、第一输出714和第二输出716。在该示例中，电压检测电路650包括信号发生器720、延迟电路730和触发器740。延迟电路730可以被配置为使得延迟电路730的延迟近似于电路460中的关键路径中的延迟。例如，延迟电路730可以具有可编程延迟，该可编程延迟可以被编程为与电路460中的关键路径的延迟紧密匹配。在图7中的示例中，延迟电路730由来自电压控制器410的输出425的电压VDD供电(即，延迟电路730耦合到电压控制器410的输出425)，并且因此接收与电路460相同的电压。结果，由于电压VDD的变化而引起的延迟电路730的延迟的变化跟踪由于电压VDD的变化而引起的电路460中的关键路径的延迟的变化。因此，延迟电路730可以用于间接测量电路460中的关键路径中的定时裕度，如下面进一步讨论的。
在该示例中，信号发生器720具有输出722和时钟输入724。输出722耦合到延迟电路730的输入732，并且时钟输入724耦合到电压检测电路650的输入712，电压检测电路650被配置为接收时钟信号CLK。信号发生器720被配置为生成定时信号，该定时信号被输入到延迟电路730的输入732。如下面进一步讨论的，信号发生器720被配置为在时钟信号CLK的边沿上生成定时信号的边沿。例如，信号发生器720可以在时钟信号CLK的每p个周期生成定时信号的边沿，其中p可以是一或大于一。
触发器740具有输入742、输出744和时钟输入746。触发器740的输入742耦合到延迟电路730的输出734，并且触发器740的时钟输入746耦合到电压检测电路650的输入712，电压检测电路650被配置为接收时钟信号CLK。触发器740的输出744耦合到电压检测电路650的第一输出714。如下面进一步讨论的，触发器740被配置为输出指示是否存在定时误差的输出信号。
在操作中，信号发生器720在时钟信号CLK的边沿上生成定时信号的边沿。定时信号的边沿可以是上升沿或下降沿，时钟信号CLK的边沿可以是上升沿或上升沿。信号发生器720将定时信号的边沿输出到延迟电路730的输入732。如上所述，延迟电路730通过与电路460中的关键路径的延迟匹配或紧密匹配的延迟来将定时信号的边沿延迟。延迟电路730在延迟电路730的输出734处输出延迟之后的定时信号的边沿。延迟电路730的输出734处的边沿可以具有与延迟电路730的输入732处的边沿相同的边沿极性，或者具有相反的边沿极性，这取决于延迟电路730是否反转定时信号的边沿的极性。
触发器740然后可以尝试在时钟信号CLK的边沿上锁存定时信号的边沿。用于触发触发器740的时钟信号CLK的边沿可以与由信号发生器720用于生成定时信号的边沿的边沿间隔开时钟信号CLK的一个周期。在这点上，图8示出了触发器740的输入742处的定时信号的边沿810和触发器740的时钟输入746处的时钟信号CLK的边沿820的示例。在该示例中，触发器740具有建立时间，该建立时间可以被定义为定时信号的边沿810在时钟信号CLK的边沿820之前到达触发器740的输入742以便触发器740正确地锁存边沿810所需要的最小时间量。在该示例中，定时裕度近似等于定时信号的边沿810在时钟信号CLK的边沿820之前到达触发器740的输入742的时间量(标记为“T”)减去触发器740的建立时间。
在该示例中，如果定时信号的边沿810在建立时间开始之前到达触发器740的输入742，则触发器740成功锁存边沿810。这指示延迟电路730满足定时(即，没有定时误差)。由于延迟电路730的延迟与电路460中的关键路径的延迟紧密匹配，这也指示在电路460中的关键路径中满足定时。如果定时信号的边沿810在建立时间开始之后到达触发器740的输入742，则触发器740未能锁存定时信号的边沿810。这可以指示不满足定时(即，指示定时误差)。因此，触发器740的输出744指示是否存在定时误差。
在某些方面中，触发器740的输出可以用于检测电压VDD中的电压下降。这是因为，电压下降增加了延迟电路730中的延迟，这使定时信号的边沿810针对足够大的电压下降在建立时间开始之后到达触发器740的输入742。换句话说，足够大的电压下降导致触发器740未能锁存边沿810，并且因此未能在输出744处输出边沿810，这指示定时误差。因此，在该示例中，当触发器740的输出744指示由电压下降引起的定时误差时，电压VDD中的电压下降可以被检测到。换句话说，检测电路650基于电压下降对延迟电路730的延迟的影响来检测电压下降。
在该示例中，延迟电路730的输出734也耦合到电压检测电路650的第二输出716，电压检测电路650的第二输出716耦合到定时电路450的输入610。因此，在该示例中，延迟电路730的输出734处的定时信号提供被输入到定时电路450的定时信号。如上所述，定时电路450被配置为将定时信号转换为定时裕度信号。在该示例中，定时信号的边沿810在延迟电路730的延迟之后被输入到定时电路450的延迟线615。定时信号的边沿810被延迟线615进一步延迟，其中随着边沿810沿着延迟线615向下传播，边沿通过增加延迟而被延迟。延迟线615中的延迟缓冲器620-1至620-n的输出将边沿810的不同延迟版本输出到相应触发器630-1至630-n。在该示例中，每个触发器630-1至630-n试图在时钟信号CLK的边沿上锁存来自相应延迟缓冲器620-1至620-n的输出的定时信号的边沿810。用于触发触发器630-1至630-n的时钟信号CLK的边沿可以是用于触发电压检测电路650中的触发器740的时钟信号CL的相同边沿。
在该示例中，定时裕度由定时电路450中成功锁存定时信号的边沿810的触发器630-1至630-n的数目来指示。成功锁存定时信号的边沿810的触发器630-1至630-n的数目越大，定时裕度就越大。成功锁存边沿的触发器在相应输出处输出所锁存的边沿810。对于边沿810是下降沿的示例(如图8中的示例中所示)，成功锁存边沿的每个触发器630-1至630-n输出位值0。对于边沿810是上升沿的示例，成功锁存边沿的每个触发器630-1至630-n输出位值1。因此，在该示例中，在触发器630-1至630-n的输出634-1至634-n处的位值指示成功锁存定时信号的边沿810的触发器630-1至630-n的数目，这指示定时裕度。如上所述，触发器630-1至630-n的输出634-1至634-n提供定时裕度信号的位(标记为“tdc[0]”至“tdc[n-1]”)，这些位被并行或串行地输入到比较器510的第二输入514。
图9示出了根据某些方面的电路460中的关键路径905的示例。应当理解，图9所示的示例性关键路径905是为了说明的目的，而不是旨在将本公开限于特定关键路径。例如，电路460的关键路径可以取决于电路460的实现而改变。在一个示例中，电路460可以包括多个数据路径，其中数据路径中的一个数据路径是关键路径。在该示例中，关键路径可以是多个数据路径之中具有最小定时裕度的数据路径。电路中的关键路径905可以例如通过对电路460执行定时分析或通过本领域已知的另一技术来标识。
在图9中的示例中，关键路径905包括第一触发器910、延迟路径930和第二触发器920。第一触发器910具有输入912、输出914和时钟输入916。第一触发器910的输入912被配置为接收数据信号，并且时钟输入916被配置成接收时钟信号CLK。数据信号可以来自电路460的另一部分(未示出)，或者可以是输入到电路460的数据信号。
第二触发器920具有输入922、输出924和时钟输入926。延迟路径930耦合在第一触发器910的输出914与第二触发器920的输入922之间。第二触发器920的时钟输入926被配置为接收时钟信号CLK。在操作中，延迟路径930延迟来自第一触发器910的数据信号。第二触发器920的输出924可以耦合到电路460的另一部分或电路460的输出。
数据路径930可以包括对数据信号执行操作(例如，逻辑操作)的逻辑门和/或其他器件。图9示出了可以被包括在延迟路径930中的各种类型的逻辑门的示例。应当理解，延迟路径930不限于图9中的示例，并且延迟路径930可以包括逻辑门的各种组合，这取决于电路460的实现。延迟路径930基于例如延迟路径930中的逻辑门和逻辑门之间的连接的延迟的延迟，来将数据信号延迟。如图9所示，电压控制器410的电压VDD被提供给延迟路径930中的逻辑门，并且因此延迟路径930的延迟对电压VDD敏感。
在操作中，第一触发器910被配置为在时钟信号CLK的第一边沿(例如，上升沿)上锁存数据信号的位，并且在输出914处输出数据信号的所锁存的位。所锁存的位被输入到延迟路径930。延迟路径930在延迟路径930的延迟之后在触发器920的输入922处生成对应位。第二触发器920被配置为在时钟信号CLK的第二边沿(例如，上升沿)上锁存来自延迟路径930的位，并且在输出924处输出所锁存的位。时钟信号CLK的第一边沿和第二边沿可以间隔开时钟信号CLK的一个周期。在该示例中，关键路径905的定时裕度可以被定义为时钟信号CLK的第二边沿与位的边沿到达第二触发器920的输入922之间的时间量减去触发器920的建立时间。
延迟电路730的延迟可以被编程(即，调谐)以与延迟路径930的延迟紧密匹配，使得电压检测电路650的定时裕度与关键路径905的定时裕度紧密匹配。由于延迟电路730和延迟路径930从电压控制器410接收电压VDD，因此电压检测电路650的定时裕度跟踪由于电压VDD的变化而导致的关键路径905的定时裕度的变化。这允许延迟电路730间接测量电路460的定时裕度，并且因此间接测量定时裕度信号以指示电路460的定时裕度。使用具有与关键路径的延迟紧密匹配的延迟的延迟电路来监测关键路径的定时裕度可以称为关键路径监测。
为了使电路460正确地工作，关键路径905的定时裕度需要等于或大于零，而与时钟频率Fclk(即，时钟信号的频率)和电压VDD无关。由于这个原因，与电压VDD相比，由定时电路450输出的定时裕度信号为控制电路435提供电路460的当前操作条件的更精确的表示。当控制电路435基于定时裕度信号调节被导通的开关420-1至420-N的数目时，定时裕度信息向控制电路435提供电路功能的灵敏度的精确指示，该灵敏度随被导通的开关420-1至420-N的数目的变化而变化。
相反，在图3中的LDO 310中，电压VDD测量提供了基于硅表征的定时裕度的间接表示。确定与目标定时裕度相对应的电压VDD通常需要广泛的表征。
由于路径延迟对VDD的灵敏度在动态电压频率缩放(DVFS)条件下显著变化，因此这些类型的测量的差异尤为重要。例如，路径延迟对VDD的灵敏度从高DVFS条件(即，高VDD和Fclk值)到低DVFS条件(即，低VDD和Fclk值)显著增加。此外，路径延迟对VDD的灵敏度在很大程度上取决于工艺变化。由于这些原因，基于VDD测量的LDO(例如，LDO 310)的可接受的VDD变化在DVFS条件与工艺变化之间变化很大，对于给定产品和工艺技术，需要在硅中对其进行广泛表征。根据本公开的各方面的电压控制器410通过使用定时裕度测量而不是VDD测量来控制开关420-1至420-N来避免这种表征复杂性。
图10示出了根据本公开的某些方面的信号发生器720和延迟电路730的示例性实现方式。在该示例中，信号发生器720包括触发器1015、反相器1018和AND门1012。AND门1012具有经由反相器1018耦合到触发器1015的输出的一个输入、被配置为接收使能信号EN的另一输入、以及耦合到触发器1015的输入的输出。触发器1015的时钟输入由时钟信号CLK驱动。触发器1015的输出耦合到信号发生器720的输出722。
在操作中，当使能信号EN为1时，信号发生器720被启用。在这种情况下，触发器1015输出定时信号，该定时信号在时钟信号CLK的每个上升沿上切换逻辑状态(切换)。因此，在该示例中，信号发生器720在输出上升沿与输出下降沿之间交替。当使能信号EN为0时，信号发生器720被禁用。
在该示例中，延迟电路730包括快速路径1027、可调谐延迟器件1020、AND门1030、第一OR门1040、第一精细可调谐延迟器件1035、第二精细可调谐延迟器件1045、第一XOR门1070、第二XOR门1080和第二OR门1090。可调谐延迟器件1020的输入耦合到延迟电路730的输入732。快速路径1027绕过可调谐延迟器件1020，并且具有比可调谐延迟器件1020短得多的延迟。快速路径1027耦合到延迟电路730的输入732，如图10所示。
AND门1030的第一输入1032耦合到快速路径1027，并且AND门1030的第二输入1034耦合到可调谐延迟器件1020的输出。第一OR门1040的第一输入1042耦合到快速路径1027，并且第一OR门1040的第二输入1044耦合到可调谐延迟器件1020的输出。经由第一精细可调谐延迟器件1035，第一XOR门1070的第一输入1072耦合到快速路径1027，并且第一XOR门1070的第二输入1074耦合到AND门1030的输出。经由第二精细可调谐延迟器件1045，第二XOR门1080的第一输入1082耦合到快速路径1027，并且第二XOR门1080的第二输入1084耦合到第一OR门1040的输出。第二OR门1090的第一输入1092耦合到第一XOR门1070的输出，第二OR门1090的第二输入1094耦合到第二XOR门1080的输出，并且第二OR门1090的输出耦合到延迟电路730的输出734。
在图10中的示例中，可调谐延迟器件1020包括多路复用器1022和多个选择性延迟路径。在该示例中，可调谐延迟器件1020的延迟是通过对由多路复用器1022经由选择信号(标记为“td1”)而选择的延迟路径进行编程来编程的。多路复用器1022的输出耦合到可调谐延迟器件1020的输出。选择信号td1可以是指示多路复用器822要选择可选择延迟路径中的哪个延迟路径的数字码。因此，在该示例中，延迟电路730的延迟可以使用选择信号td1被编程。
现在将描述根据本公开的某些方面的图10所示的示例性电压检测电路650的操作。首先参考图11A描述根据某些方面的信号发生器720输出定时信号的上升沿的示例的操作。图11A是示出延迟电路730的输出处的信号的示例的时序图。
在该示例中，信号发生器720在时钟信号CLK的第一边沿1105上输出定时信号的上升沿。定时信号的上升沿经由快速路径1027(其绕过延迟器件1020)从信号发生器720的输出722快速传播到AND门1030的第一输入1032和第一XOR门1070的第一输入1072。来自快速路径1027的上升沿导致第一XOR门1070向第二OR门1090输出位值1。这是因为，第一XOR门1070的第二输入1074处的位值为0，因为定时信号的上升沿仍在传播通过延迟器件1020。由第一XOR门1070输出的位值1使得第二OR门1090在延迟电路730的输出734处输出位值1。这样做是为了将延迟电路730的输出734重置为1。这方面的示例在图11A中示出，其中延迟电路730的输出734在近似等于触发器1015的时钟到输出(“CLK-Q”)延迟、快速路径1027的延迟以及第一XOR门1070和第二OR门1090的延迟的延迟(标记为“Df”)之后被重置为1。
定时信号的上升沿传播通过延迟器件1020，并且在延迟器件1020的延迟之后由延迟器件1020输出。因此，在延迟器件1020的延迟之后，上升沿被输入到AND门1030的第二输入1034，这使得AND门1030输出上升沿。在第一精细可调谐延迟器件1035的延迟之后，上升沿传播到第一XOR门1070的第二输入1074。这使得第一XOR门1070输出下降沿，这使得第二OR门1090在延迟电路730的输出734处输出下降沿。这方面的示例在图11A中示出，图11A示出了延迟电路730的输出734处的下降沿1110的示例。下降沿1110从时钟信号CLK的第一边沿1105延迟近似可调谐延迟器件1020和第一精细可调谐延迟器件1035的延迟。
在该示例中，当触发器740在时钟信号CLK的第二边沿1120上成功锁存下降沿1110时，定时满足。注意，在该示例中，定时信号的边沿的极性被延迟电路730反转(即，延迟电路730的输出处的边沿1110是下降沿，而信号发生器720的输出处的边沿是上升沿)。在该示例中，如果触发器740成功锁存下降沿1110，则定时满足。在这种情况下，触发器740在输出744处输出位值0，以指示定时满足。如果触发器740未能锁存下降沿1110，则定时不满足。例如，当下降沿1110在触发器740的建立时间开始之后到达触发器740的输入742时，可以发生这种情况。
现在将参考图11B描述根据某些方面的信号发生器720输出定时信号的下降沿的示例的操作。图11B是示出延迟电路730的输出处的信号的示例的时序图。
在该示例中，信号发生器720在时钟信号CLK的第一边沿1155上输出定时信号的下降沿。定时信号的下降沿经由快速路径1027(其绕过延迟器件1020)从信号发生器720的输出722快速传播到第一OR门1040的第一输入1042和第二XOR门1080的第一输出1082。来自快速路径1027的下降沿导致第二XOR门1080向第二OR门1090输出位值1。这是因为，第二XOR门1080的第二输入1084处的位值仍然为1，因为定时信号的下降沿仍在传播通过延迟器件1020。由第二XOR门1080输出的位值1使得第二OR门1090在延迟电路730的输出734处输出位值1。这样做是为了将延迟电路730的输出734重置为1。这方面的示例在图11B中示出，其中延迟电路730的输出734在近似等于触发器1015的CLK-Q延迟、快速路径1027的延迟以及第二XOR门1080和第二OR门1090的延迟的延迟(标记为“Df”)之后被重置为1。
定时信号的下降沿传播通过延迟器件1020，并且在延迟器件1020的延迟之后由延迟器件1020输出。因此，在延迟器件1020的延迟之后，下降沿被输入到第一OR门1040的第二输入1044，这使得第一OR门1040输出下降沿。在第二精细可调谐延迟器件1045的延迟之后，下降沿传播到第二XOR门1080的第二输入1084。这使得第二XOR门1080输出下降沿，这使得第二OR门1090在延迟电路730的输出734处输出下降沿。这方面的示例在图11B中示出，图11B示出了延迟电路730的输出734处的下降沿1160的示例。下降沿1160从时钟信号CLK的第一边沿1155延迟了近似可调谐延迟器件1020和第二精细可调谐延迟器件1045的延迟。
在该示例中，当触发器740在时钟信号CLK的第二边沿1170上成功锁存下降沿1160时，定时满足。注意，在该示例中，定时信号的边沿在延迟电路730的输出和信号发生器720的输出处具有相同极性(即，下降)。在该示例中，如果触发器740成功锁存下降沿1160，则定时满足。在这种情况下，触发器740在输出744处输出位值0，以指示定时满足。如果触发器740未能锁存下降沿1160，则定时不满足。
因此，在该示例中，无论信号发生器720输出上升沿还是下降沿，用于确定定时是否满足的延迟电路730的输出734处的定时信号的边沿都是下降沿。对于信号发生器720输出上升沿的情况，边沿传播通过可调谐延迟器件1020和第一精细可调谐延迟器件1035。对于信号发生器720输出下降沿的情况，边沿传播通过可调谐延迟器件1020和第二精细可调谐延迟器件1045。因此，在该示例中，第一精细可调谐延迟器件1035和第二精细可调谐延迟器件1045允许分别对上升沿的延迟和下降沿的延迟进行精细调谐。在图10中的示例中，第一精细可调谐延迟器件1035的延迟由控制信号td2设置，并且第二精细可调谐延迟器件1045的延迟由控制信号td3设置。
在图10中的示例中，电压检测电路650还包括检查触发器1050，检查触发器1050具有经由快速路径1027耦合到信号发生器720的输出的输入1052、被配置为接收时钟信号CLK的时钟输入1056、以及输出1054。在操作中，检查触发器1050被配置为在时钟信号CLK的上升沿上锁存传播通过快速路径1027的定时信号，并且在输出1054处输出所锁存的定时信号。检查触发器1050的输出1054提供指示信号发生器720是否正确操作的检查信号。对于信号发生器720在时钟信号CLK的上升沿上交替输出上升沿和下降沿的示例，当信号发生器720正确操作时，检查触发器1050的输出1054在1与0之间切换。
在图10所图示的示例性实现方式中，用于确定定时是否满足的定时信号的边沿是下降沿。然而，应当理解，在其他实现方式中，用于确定定时是否满足的定时信号的边沿可以是上升沿。例如，反相器可以耦合在第二OR门1090的输出与延迟电路730的输出734之间，在这种情况下，用于确定定时是否满足的定时信号的边沿是上升沿。
图12示出了根据某些方面可以与电压控制器410一起使用的电压下降缓解电路1210(简称“下降缓解电路”)的示例。如下面进一步讨论的，下降缓解电路1210放松电压控制器410的瞬态响应时间。因此，就传统的数字LDO调节(例如，数字LDO调节器310)来说，电压控制器410的相对较慢的瞬态响应时间(例如，与模拟LDO调节器相比)不是问题。注意，为了便于说明，定时电路450、比较器510、开关控制器520和开关420-1至420-N在图12中未示出。
在图12中的示例中，下降缓解电路1210包括电压检测电路650、延迟电路1220、时钟控制器1230和时钟分频器1240。延迟电路1220具有输入1222和输出1224。延迟电路1220可以包括串联耦合的多个延迟缓冲器(未示出)，其中延迟缓冲器由电压VDD供电。结果，延迟电路1220的延迟受到电压VDD的影响(即，对电压VDD敏感)。延迟电路1220的输入1222被配置为接收时钟信号CLK。
在图12中的示例中，时钟信号CLK由耦合到延迟电路1220的输入1222的时钟源1215生成。时钟源1215可以用锁相环(PLL)、延迟锁相环(DLL)、振荡器或其任何组合来实现。时钟源1215由单独的电压VClock供电，使得电压VDD中的电压下降不影响时钟源1215。在图12中的示例中，电压检测电路650的输入712耦合到时钟源1215以从时钟源1215接收时钟信号CLK。
时钟分频器1240具有时钟输入1242、时钟输出1244和控制输入1246。时钟输入1242耦合到延迟电路1220的输出1224，并且被配置为接收由延迟电路1220延迟的时钟信号CLK。时钟分频器1240被配置为在控制器1230的控制下选择性地对时钟信号CLK的频率进行分频。时钟分频器1240的输出1244经由时钟路径1270耦合到电路460。时钟路径1270是向电路460提供时钟信号的路径，并且也可以称为时钟分发或另一术语。在图12中的示例中，时钟路径1270包括串联耦合并且由电压VDD供电的一个或多个延迟缓冲器1275-1至1275-k。因此，在该示例中，时钟信号CLK经由延迟电路1220和时钟路径1270被提供给电路460。电路460使用时钟信号CLK来对电路460(例如，CPU核)的操作进行计时。对于该示例，时钟信号CLK可以经由时钟路径1270被提供给图9中的示例中所示的示例性关键路径905中的触发器910和920。
控制器1230具有输入1232和输出1234。控制器1230的输入1232耦合到电压检测电路650的第一输出714。如上所述，电压检测电路650可以用于基于由电压下降引起的定时误差来检测电压VDD中的电压下降。在该示例中，控制器1230可以监测电压检测电路650的第一输出714处的输出信号，以通过电压检测电路650检测电压下降。控制器1230的输出1234耦合到时钟分频器1240的控制输入1246。控制器1230经由控制输入1246控制时钟分频器1240，如下面进一步讨论的。
当电压检测电路650检测到电压VDD中的电压下降(例如，由于电压下降而输出定时误差信号)时，控制器1230指示时钟分频器1240通过对时钟信号CLK的频率进行分频来临时降低到电路460的时钟信号的频率。时钟信号的频率的降低防止了电压下降导致电路460中的定时误差。例如，分频时钟信号可以经由时钟路径1270被提供给图9所示的示例性关键路径905中的触发器910和920，并且防止由于电压下降而导致的关键路径905中的定时误差。电压下降可能是由电路460的电流消耗的突然增加或其他原因引起的。
因此，在该示例中，控制器1230通过指示时钟分频器1240对时钟信号的频率进行分频来响应于由电压检测电路650检测到电压下降而执行下降缓解。例如，当控制器1230指示降低时钟频率时，时钟分频器1240可以将时钟频率降低一半或另一量。当电压下降不再被检测到时，控制器1230可以指示时钟分频器1240将时钟信号传递到电路460而不进行分频。在这种情况下，电路460处的时钟频率可以与时钟源1215的输出处的时钟频率相同。
为了使下降缓解有效，下降缓解电路1210需要在电压下降对电路460产生负面影响之前对电压下降做出响应。在这点上，延迟电路1220和时钟路径1270延迟(即，推迟)电压下降对电路460的影响，以向下降缓解电路1210提供足够的时间来响应于电压下降。这是因为，在电压下降时延迟电路1220和时钟路径1270中的时钟脉冲由于电压VDD的下降而被拉伸。这在多个时钟周期内有效地降低了输入到电路460的时钟信号的频率，这为下降缓解电路1210提供了足够的时间来检测电压下降并且使用时钟分频器1240来降低时钟信号的频率以缓解下降。因此，延迟电路1220和时钟路径1270放松了下降缓解电路1210的瞬态响应时间。
因为下降缓解电路1210缓解了电压下降对电路460的影响，所以电压控制器410不需要对电压下降做出快速响应。因此，电压控制器410的相对较慢的瞬态响应时间(例如，与模拟LDO相比)不像传统的数字LDO(例如，数字LDO 310)中那样是一个问题。由于这个原因，下降缓解电路1210允许电压控制器410保留数字LDO的优点，同时专门解决慢速瞬态响应时间的问题。
应当理解，本公开不限于图12所示的示例性下降缓解电路1210。也可以使用其他下降缓解电路来缓解电压下降，以解决电压控制器410的相对较慢的瞬态响应时间。
还应当理解，电压检测电路650的定时裕度可以设置为比电路460中的关键路径905的定时裕度稍小(例如，小1％到20％)。例如，可以这样做，使得在关键路径905之前在电压检测电路650中发生定时误差，这给了下降缓解电路1210时间，以便在下降导致关键路径905中的定时误差之前对检测到的电压下降作出响应。通过将延迟电路730的延迟编程为比关键路径905中的延迟路径930的延迟稍长(例如，长1％到20％)，可以将电压检测电路650的定时裕度设置为略小于电路460中的关键路径930的定时裕度。在该示例中，定时裕度信号指示定时裕度，该定时裕度略小于电路460中的关键路径的定时裕度。
通常，应当理解，定时裕度信号可以指示定时裕度，该定时裕度略小于上面参考图4至图12讨论的任何一个示例性实现方式中的电路460的实际定时裕度。这样做可以例如帮助确保在电路460的关键路径中不发生定时误差。如上所述，通过将延迟电路730的延迟编程为比关键路径905中的延迟路径930的延迟稍长(例如，长1％到20％)，可以将电压检测电路650的定时裕度设置为略小于电路460中的关键路径930的定时裕度。
图13图示了根据某些方面的用于控制电路的电压的方法1300的示例。电路(例如，电路460)可以包括CPU核(例如，CPU核130-1至130-4中的一个CPU核)、数字信号处理器、视频处理器或另一类型的处理器。
在框1310处，接收定时裕度信号和参考信号。例如，定时裕度信号和参考信号可以在比较器510处接收。参考信号可以指示目标定时裕度，并且定时裕度信号可以指示电路的定时裕度。
在框1320处，将定时裕度信号与参考信号进行比较。例如，比较器510可以将定时裕度信号与参考信号进行比较。
在框1330处，基于比较来调节在供电轨与电路之间被导通的开关的数目。例如，开关控制器520可以基于比较来调节被导通的开关的数目。开关可以对应于开关420-1至420-N，其中每个开关耦合在供电轨与电路之间。
在某些方面，调节被导通的开关的数目可以包括：如果定时裕度信号小于参考信号，则增加供电轨与电路之间被导通的开关的数目。在某些方面，调节被导通的开关的数目可以包括：如果定时裕度信号大于参考信号，则减少供电轨与电路之间被导通的开关的数目。
在某些方面，方法1300还可以包括生成定时裕度信号，其中生成定时裕度信号包括对定时信号执行时间到数字转换。在一个示例中，方法1300还可以包括从电压检测电路(例如，电压检测电路650)接收定时信号。在该示例中，电压检测电路可以被配置为检测电压下降(例如，电压VDD的下降)。
控制电路435、比较器510、开关控制器520和控制器1230每一者可以用被设计为执行本文中描述的功能的处理器、状态机、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立硬件组件(例如，逻辑门)、或其任何组合来实现。处理器可以通过执行包括用于执行本文中描述的功能的代码的软件来执行该功能。软件可以存储在诸如RAM、ROM、EEPROM、光盘和/或磁盘等计算机可读存储介质上。
应当理解，本公开不限于以上用于描述本公开的各方面的示例性术语。例如，控制器1230也可以被称为自适应控制单元(ACU)或另一术语。上升沿也可以称为上升转变、正沿或另一术语。下降沿也可以称为下降转变、负沿或另一术语。定时误差也可以称为定时故障、定时违规或另一术语。
在以下编号条款中描述了实现示例：
1.一种系统，包括：
电压控制器，其中电压控制器包括：
开关，耦合在电压供应轨与电压控制器的输出之间，开关中的每个开关具有控制输入；以及
控制电路，耦合到开关的控制输入；以及
定时电路，耦合到控制电路，其中定时电路包括：
延迟线；以及
触发器，触发器中的每个触发器具有输入和输出，其中触发器中的每个触发器的输入耦合到延迟线上的相应节点，并且触发器的输出耦合到控制电路。
2.根据条款1的系统，其中开关中的每个开关包括相应晶体管，并且开关中的每个开关的控制输入位于相应晶体管的栅极处。
3.根据条款1或2的系统，其中延迟线包括串联耦合的多个延迟缓冲器。
4.根据条款3的系统，其中触发器中的每个触发器的输入耦合到延迟缓冲器中的相应延迟缓冲器的输出。
5.根据条款1至4中任一项的系统，还包括耦合到延迟线的电压检测电路。
6.根据条款5的系统，其中电压检测电路包括：
信号发生器；以及
延迟电路，具有输入和输出，其中延迟电路的输入耦合到信号发生器，并且延迟电路的输出耦合到延迟线。
7.根据条款6的系统，其中信号发生器被配置为生成定时信号，并且将定时信号输出到延迟电路的输入。
8.根据条款7的系统，其中信号发生器被配置为在时钟信号的第一边沿上生成定时信号的边沿，并且将定时信号的边沿输出到延迟电路的输入。
9.根据条款8的系统，其中触发器中的每个触发器被配置为在时钟信号的第二边沿上锁存触发器的输入处的位值，并且在触发器的输出处输出所锁存的位值。
10.根据条款9的系统，其中时钟信号的第一边沿和时钟信号的第二边沿间隔开时钟信号的一个周期。
11.根据条款1至9中任一项的系统，其中控制电路包括：
开关控制器，耦合到开关的控制输入；以及
比较器，具有第一输入、第二输入和输出，其中比较器的输出耦合到开关控制器，第一输入被配置为接收参考信号，并且第二输入耦合到触发器的输出。
12.根据条款11的系统，其中参考信号包括数字码。
13.根据条款12的系统，还包括耦合到比较器的第一输入的寄存器，其中寄存器被配置为存储数字码。
14.根据条款1至13中任一项的系统，还包括：
时钟源；
时钟分频器；
延迟电路，耦合在时钟源与时钟分频器之间；
电压检测电路，耦合到延迟线；以及
时钟控制器，耦合在电压检测电路与时钟分频器的控制输入之间。
15.根据条款14的系统，其中时钟源包括锁相环(PLL)。
16.根据条款14或15的系统，其中电压检测电路被配置为检测电压下降。
17.根据条款16的系统，其中：
时钟源被配置为向延迟电路输出时钟信号；并且
时钟控制器被配置为响应于由电压检测电路检测到电压下降而指示时钟分频器对时钟信号的频率进行分频。
18.根据条款14至17中任一项的系统，还包括：
处理器，耦合到电压控制器的输出；以及
时钟路径，耦合在时钟分频器与处理器之间。
19.一种用于控制电路的电压的方法，包括：
接收定时裕度信号和参考信号；
将定时裕度信号与参考信号进行比较；以及
基于比较来调节在供电轨与电路之间被导通的开关的数目。
20.根据条款19的方法，其中调节被导通的开关的数目包括：如果定时裕度信号小于参考信号，则增加在供电轨与电路之间被导通的开关的数目。
21.根据条款20的方法，其中调节被导通的开关的数目包括：如果定时裕度信号大于参考信号，则减少供电轨与电路之间被导通的开关的数目。
22.根据条款19至21中任一项的方法，还包括生成定时裕度信号，其中生成定时裕度信号包括对定时信号执行时间到数字转换。
23.根据条款22的方法，还包括从电压检测电路接收定时信号。
24.根据条款23的方法，其中电压检测电路被配置为检测电压下降。
25.根据条款24的方法，还包括响应于由电压检测电路检测到电压下降而降低去往处理器的时钟信号的频率。
本文中使用“第一”、“第二”等名称对元素的任何引用通常不会限制这些元素的数目或顺序。相反，这些名称在本文中被用作区分两个或更多个元素或元素实例的方便方式。因此，对第一元素和第二元素的引用并不表示只能采用两个元素，或者第一元素必须在第二元素之前。
在本公开中，“示例性”一词用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何实现方式或方面不一定被解释为优选于或优于本公开的其他方面。同样，术语“方面”并不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。本文中使用的术语“近似”是指所述值或特性的10％以内。
提供本公开的先前描述是为了使得本领域任何技术人员能够制作或使用本公开。对本领域技术人员来说，对本公开的各种修改将是很清楚的，并且在不脱离本公开的精神或范围的情况下，本文中定义的一般原理可以应用于其他变型。因此，本公开不旨在局限于本文中描述的示例，而是应当符合与本文中公开的原理和新颖特征相一致的最宽范围。

Claims (25)

1.一种系统，包括：
电压控制器，其中所述电压控制器包括：
开关，耦合在电压供应轨与所述电压控制器的输出之间，所述开关中的每个开关具有控制输入；以及
控制电路，耦合到所述开关的所述控制输入；以及
定时电路，耦合到所述控制电路，其中所述定时电路包括：
延迟线；以及
触发器，所述触发器中的每个触发器具有输入和输出，其中所述触发器中的每个触发器的所述输入耦合到所述延迟线上的相应节点，并且所述触发器的所述输出耦合到所述控制电路。
2.根据权利要求1所述的系统，其中所述开关中的每个开关包括相应晶体管，并且所述开关中的每个开关的所述控制输入位于所述相应晶体管的栅极处。
3.根据权利要求1所述的系统，其中所述延迟线包括串联耦合的多个延迟缓冲器。
4.根据权利要求3所述的系统，其中所述触发器中的每个触发器的所述输入耦合到所述延迟缓冲器中的相应延迟缓冲器的输出。
5.根据权利要求1所述的系统，还包括耦合到所述延迟线的电压检测电路。
6.根据权利要求5所述的系统，其中所述电压检测电路包括：
信号发生器；以及
延迟电路，具有输入和输出，其中所述延迟电路的所述输入耦合到所述信号发生器，并且所述延迟电路的所述输出耦合到所述延迟线。
7.根据权利要求6所述的系统，其中所述信号发生器被配置为生成定时信号，并且将所述定时信号输出到所述延迟电路的所述输入。
8.根据权利要求7所述的系统，其中所述信号发生器被配置为在时钟信号的第一边沿上生成所述定时信号的边沿，并且将所述定时信号的所述边沿输出到所述延迟电路的所述输入。
9.根据权利要求8所述的系统，其中所述触发器中的每个触发器被配置为在所述时钟信号的第二边沿上锁存所述触发器的所述输入处的位值，并且在所述触发器的所述输出处输出经锁存的所述位值。
10.根据权利要求9所述的系统，其中所述时钟信号的所述第一边沿和所述时钟信号的所述第二边沿间隔开所述时钟信号的一个周期。
11.根据权利要求1所述的系统，其中所述控制电路包括：
开关控制器，耦合到所述开关的所述控制输入；以及
比较器，具有第一输入、第二输入和输出，其中所述比较器的所述输出耦合到所述开关控制器，所述第一输入被配置为接收参考信号，并且所述第二输入耦合到所述触发器的所述输出。
12.根据权利要求11所述的系统，其中所述参考信号包括数字码。
13.根据权利要求12所述的系统，还包括耦合到所述比较器的所述第一输入的寄存器，其中所述寄存器被配置为存储所述数字码。
14.根据权利要求1所述的系统，还包括：
时钟源；
时钟分频器；
延迟电路，耦合在所述时钟源与所述时钟分频器之间；
电压检测电路，耦合到所述延迟线；以及
时钟控制器，耦合在所述电压检测电路与所述时钟分频器的控制输入之间。
15.根据权利要求14所述的系统，其中所述时钟源包括锁相环(PLL)。
16.根据权利要求14所述的系统，其中所述电压检测电路被配置为检测电压下降。
17.根据权利要求16所述的系统，其中：
所述时钟源被配置为向所述延迟电路输出时钟信号；并且
所述时钟控制器被配置为响应于由所述电压检测电路检测到电压下降而指示所述时钟分频器对所述时钟信号的频率进行分频。
18.根据权利要求14所述的系统，还包括：
处理器，耦合到所述电压控制器的所述输出；以及
时钟路径，耦合在所述时钟分频器与所述处理器之间。
19.一种用于控制电路的电压的方法，包括：
接收定时裕度信号和参考信号；
将所述定时裕度信号与所述参考信号进行比较；以及
基于所述比较来调节在供电轨与所述电路之间被导通的开关的数目。
20.根据权利要求19所述的方法，其中调节被导通的所述开关的数目包括：如果所述定时裕度信号小于所述参考信号，则增加在所述供电轨与所述电路之间被导通的所述开关的数目。
21.根据权利要求20所述的方法，其中调节被导通的所述开关的数目包括：如果所述定时裕度信号大于所述参考信号，则减少所述供电轨与所述电路之间被导通的所述开关的数目。
22.根据权利要求19所述的方法，还包括生成所述定时裕度信号，其中所述生成所述定时裕度信号包括对定时信号执行时间到数字转换。
23.根据权利要求22所述的方法，还包括从电压检测电路接收所述定时信号。
24.根据权利要求23所述的方法，其中所述电压检测电路被配置为检测电压下降。
25.根据权利要求24所述的方法，还包括响应于由所述电压检测电路检测到所述电压下降而降低去往所述处理器的时钟信号的频率。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7309658B2 (ja) * 2020-05-22 2023-07-18 ルネサスエレクトロニクス株式会社 半導体装置
US11640834B2 (en) * 2020-10-24 2023-05-02 Mediatek Singapore Pte. Ltd. Voltage droop reduction with a secondary power supply
US11656643B2 (en) * 2021-05-12 2023-05-23 Nxp Usa, Inc. Capless low dropout regulation
US20230063727A1 (en) * 2021-08-31 2023-03-02 Arm Limited Multi-Bit Scan Chain with Error-Bit Generator
US11953982B2 (en) 2022-07-19 2024-04-09 International Business Machines Corporation Dynamic guard band with timing protection and with performance protection

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1643480A (zh) * 2002-01-19 2005-07-20 国家半导体公司 一种用于大规模数字集成电路中的自适应电压定标时钟发生器及其工作方法
US20140070878A1 (en) * 2012-09-12 2014-03-13 Fujitsu Limited Semiconductor device
CN203588103U (zh) * 2012-05-03 2014-05-07 英特尔移动通信有限责任公司 电路装置
CN106575961A (zh) * 2014-09-08 2017-04-19 高通股份有限公司 用于自适应时钟分配系统中关键路径时间延迟可操作校准的自动校准电路及相关方法和系统
CN109564440A (zh) * 2016-07-01 2019-04-02 朝阳半导体技术江阴有限公司 SoC供电下降补偿
CN110100221A (zh) * 2016-12-28 2019-08-06 高通股份有限公司 动态自适应电压-频率防护频带控制电路

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5752011A (en) 1994-06-20 1998-05-12 Thomas; C. Douglas Method and system for controlling a processor's clock frequency in accordance with the processor's temperature
JP2002100967A (ja) * 2000-03-17 2002-04-05 Sony Corp 電源電圧制御装置、半導体装置およびその駆動方法
US6586971B1 (en) 2001-12-18 2003-07-01 Hewlett-Packard Development Company, L.P. Adapting VLSI clocking to short term voltage transients
US6762629B2 (en) 2002-07-26 2004-07-13 Intel Corporation VCC adaptive dynamically variable frequency clock system for high performance low power microprocessors
US7290156B2 (en) 2003-12-17 2007-10-30 Via Technologies, Inc. Frequency-voltage mechanism for microprocessor power management
US6922111B2 (en) 2002-12-20 2005-07-26 Intel Corporation Adaptive frequency clock signal
US6882238B2 (en) 2003-03-21 2005-04-19 Intel Corporation Method and apparatus for detecting on-die voltage variations
US6995621B1 (en) 2003-09-17 2006-02-07 Hewlett-Packard Development Company, L.P. On-chip variable oscillator method and apparatus
CN102292912A (zh) 2009-01-27 2011-12-21 艾格瑞系统有限公司 用于性能监视的关键路径电路
EP2407915A1 (en) 2010-07-16 2012-01-18 Nagravision S.A. Multiple-speed interface
US8269544B2 (en) 2010-10-01 2012-09-18 Oracle America, Inc. Power-supply noise suppression using a frequency-locked loop
US20120187991A1 (en) 2011-01-25 2012-07-26 Advanced Micro Devices, Inc. Clock stretcher for voltage droop mitigation
JP5864220B2 (ja) * 2011-11-11 2016-02-17 ルネサスエレクトロニクス株式会社 半導体集積回路
KR101851614B1 (ko) 2011-12-12 2018-06-12 삼성전자주식회사 기능블럭을 포함하는 ＳｏＣ의 클락 제어 방법, 이를 구현한 ＳｏＣ 및 이를 포함하는 반도체 시스템
US8669794B2 (en) 2012-02-21 2014-03-11 Qualcomm Incorporated Circuit for detecting a voltage change using a time-to-digital converter
US9323320B2 (en) 2012-05-18 2016-04-26 Mediatek Singapore Pte. Ltd. Weighted control in a voltage scaling system
JP5954070B2 (ja) * 2012-09-13 2016-07-20 富士通株式会社 半導体装置
EP2901235B1 (en) 2012-09-25 2020-05-27 Intel Corporation Digitally phase locked low dropout regulator
US10020931B2 (en) 2013-03-07 2018-07-10 Intel Corporation Apparatus for dynamically adapting a clock generator with respect to changes in power supply
US9087615B2 (en) 2013-05-03 2015-07-21 International Business Machines Corporation Memory margin management
WO2015161890A1 (en) 2014-04-25 2015-10-29 Universitat Politècnica De Catalunya Adaptive clocking configurations and calibration methods thereof
US9842633B2 (en) 2014-12-11 2017-12-12 Micron Technology, Inc. Tracking and correction of timing signals
US20160282889A1 (en) * 2015-03-26 2016-09-29 Tarun Mahajan Linear and non-linear control for digitally-controlled low-dropout circuitry
US9503068B1 (en) * 2016-03-11 2016-11-22 Apple Inc. Supply voltage envelope detection
US10635159B2 (en) * 2016-05-27 2020-04-28 Qualcomm Incorporated Adaptive voltage modulation circuits for adjusting supply voltage to reduce supply voltage droops and minimize power consumption
US9628089B1 (en) 2016-06-24 2017-04-18 Qualcomm Incorporated Supply voltage tracking clock generator in adaptive clock distribution systems
JP2018019152A (ja) 2016-07-26 2018-02-01 ルネサスエレクトロニクス株式会社 電源制御コントローラ、半導体装置及び半導体システム
US9870014B1 (en) * 2017-02-03 2018-01-16 SK Hynix Inc. Digital low drop-out regulator
US10587250B2 (en) * 2018-07-18 2020-03-10 Qualcomm Incorporated Current-starving in tunable-length delay (TLD) circuits employable in adaptive clock distribution (ACD) systems for compensating supply voltage droops in integrated circuits (ICs)
US10587253B1 (en) * 2018-11-29 2020-03-10 Qualcomm Incorporated Ring oscillator-based programmable delay line
US11774919B2 (en) * 2020-02-05 2023-10-03 Intel Corporation Distributed and scalable all-digital low dropout integrated voltage regulator

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1643480A (zh) * 2002-01-19 2005-07-20 国家半导体公司 一种用于大规模数字集成电路中的自适应电压定标时钟发生器及其工作方法
CN203588103U (zh) * 2012-05-03 2014-05-07 英特尔移动通信有限责任公司 电路装置
US20140070878A1 (en) * 2012-09-12 2014-03-13 Fujitsu Limited Semiconductor device
CN106575961A (zh) * 2014-09-08 2017-04-19 高通股份有限公司 用于自适应时钟分配系统中关键路径时间延迟可操作校准的自动校准电路及相关方法和系统
CN109564440A (zh) * 2016-07-01 2019-04-02 朝阳半导体技术江阴有限公司 SoC供电下降补偿
CN110100221A (zh) * 2016-12-28 2019-08-06 高通股份有限公司 动态自适应电压-频率防护频带控制电路

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