CN105515570B - Bang-bang时间到数字转换器系统和方法 - Google Patents

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Abstract

本发明公开了一种BANG‑BANG时间到数字转换器系统和方法。时间到数字转换器包括互斥元件和采样组件。互斥元件被配置成接收第一时钟和第二时钟，并且生成第一脉冲和第二脉冲。互斥元件还被配置成：根据第一时钟早于第二时钟，将第一脉冲驱动至第一逻辑状态，并将第二脉冲驱动至第二逻辑状态；根据第二时钟早于第一时钟，将第二脉冲驱动至第一逻辑状态，并将第一脉冲驱动至第二逻辑状态。采样组件被配置成接收第一脉冲和第二脉冲，并且根据第一脉冲和第二脉冲生成判定信号。

Description

BANG-BANG时间到数字转换器系统和方法
技术领域
本公开一般涉及通信领域，更加具体地，涉及BANG-BANG时间到数字转换器系统和方法。
背景技术
时间到数字转换器(简称为TDC)是用于识别事件并提供它们发生的时间的表示的设备。TDC能够被用于测量事件的绝对时间或用于测量多个事件之间的时间差或延迟。
在许多系统(诸如通信系统)中，存在需要适时操作的多条路径。这些路径之间的延迟能够降低通信带宽、速度和可靠性。TDC能够被用于确定多条路径的时间延迟。然后，该时间延迟被用于对系统进行调整并提高系统的性能。
通常，使用门阵列来实现TDC。模拟技术容易受到诸如工艺、电压和温度变化(被称作PVT变化)之类的变化的影响。这些变化影响电路的操作，并且能够导致针对多条路径的延迟或测量时间的差别。此外，这些变化限制了这类TDC的分辨率和精确度。
因此，需要一种不那么容易受到PVT变化影响并且提供更高分辨率的、更加精确的TDC。
发明内容
本发明的一个方面公开了一种时间数字转换器(TDC)，该TDC包括：互斥元件，该互斥元件被配置成接收第一时钟和第二时钟，并且生成第一脉冲和第二脉冲，其中所述互斥元件被配置成：在所述第一时钟早于所述第二时钟时将所述第一脉冲驱动为第一逻辑状态并将所述第二脉冲驱动为第二逻辑状态，并且在所述第二时钟早于所述第一时钟时将所述第二脉冲驱动为所述第一逻辑并将所述第一脉冲驱动为所述第二逻辑状态；以及采样组件，该采样组件被配置成接收所述第一脉冲和所述第二脉冲，并且根据所述第一脉冲和所述第二脉冲生成判定信号。
本发明的另一方面公开了一种数字频率系统，该数字频率系统包括：第一路径，该第一路径具有第一延迟，并且被配置成生成具有第一频率的第一时钟；第二路径，该第二路径具有第二延迟，并且被配置成生成具有第二频率的第二时钟；时间数字转换器，该时间数字转换器被配置成基于所述第一时钟和所述第二时钟生成判定信号，其中所述判定信号指示所述第一时钟和所述第二时钟中的哪一时钟更早；以及环路组件，该环路组件被配置成接收所述判定信号并且基于所述判定信号生成校准信号。
本发明的又一方面公开了一种生成时序判定信号的方法，该方法包括：由第一路径生成第一时钟信号；由第二路径生成第二时钟信号；由互斥元件生成第一脉冲和第二脉冲，其中在所述第一时钟更早使所述第一脉冲被设置为第一逻辑状态，并且根据所述第二时钟更早，所述第二脉冲被设置为所述第一逻辑状态；以及由采样组件生成判定信号，该判定信号基于所述第一脉冲和所述第二脉冲指示所述第一时钟和所述第二时钟中的哪一时钟更早。
本发明的又一方面公开了一种系统，该系统包括：用于生成第一时钟信号的装置；用于生成第二时钟信号的装置；用于生成第一脉冲和第二脉冲的装置，根据所述第一时钟信号早于所述第二时钟信号，所述第一脉冲被设置为第一逻辑状态，并且根据所述第二时钟信号早于所述第一时钟信号，所述第二脉冲被设置为所述第一逻辑状态；以及用于基于所述第一脉冲和所述第二脉冲生成判定信号的装置。
附图说明
图1是示出了具有高分辨率TDC的数字频率合成器系统的图示；
图2是示出了高分辨率bang-bang时间到数字转换器(TDC)的图示；
图3是示出了互斥元件的图示；
图4是第一时钟早于第二时钟的时序图；
图5是第二时钟早于第一时钟的时序图；
图6是示例性无线设备的图示，该示例性无线设备可操作来通过使用具有bang-bang时间到数字转换器的通信系统发送和接收信号；
图7是示出了生成时序判定信号的方法的流程图。
具体实施方式
参考附图对本公开的系统和方法进行了描述，其中本文各处的相似标号被用于指代相似元件，并且其中所示出的结构和设备不一定是按照比例绘制的。
时间到数字转换器(TDC)被用于识别事件并传达对事件的表示。通信系统使用这种测量以增强通信。
通信系统和技术的一个普遍问题在于包括工艺、电压和温度(PVT) 变化的变化导致模拟电路的性能失配和/或变化。因此，存在向数字解决方案转变的趋势。一般来说，数字电路不像模拟电路那么容易受到PVT变化的影响。因此，模拟组件被数字组件代替。无源环路滤波器被数字环路滤波器代替。压控振荡器(VCO)被数控振荡器(DCO)代替。另外，相位频率检测器被TDC和/或bang-bang TDC代替。
替换数字组件所具有的一个困难在于获得适合的或比得上其模拟对应物的抖动性能。抖动是与真实周期性的偏差，并且可阻止更高的时序分辨率。数字替换的被降低的抖动性能对整体系统的性能产生了负面影响。
本文所公开的系统和方法包括TDC，该TDC能够在PVT变化中提供亚皮秒分辨率，提供较大的输入动态范围、对管芯上的梯度失配的耐受性、比较具有不同频率的信号的能力并且在不需要校准的情况下提供合适的性能。
图1是示出了具有高分辨率TDC的数字频率合成器系统100的图示。提供简化形式的系统100仅仅是为了说明性的目的；应当理解的是能够增加和/或删除组件。系统100能够被利用在诸如通信系统之类的其他系统内。
系统100包括TDC 102、第一路径104、第二路径106和环路组件 108。在此示例中，TDC 102是bang-bang TDC，并且基于第一时钟110和第二时钟112提供判定信号114。在图1中，第一时钟110也被标记为 RCLK，第二时钟112也被标记为BCLK。判定信号114指示在第一时钟 110和第二时钟112被采样的采样时段期间，时钟110和112中的哪一者更早。
TDC 102使用互斥元件来判定时钟110和112的相对到达时间。TDC 102做出在先/在后判定来确定哪一时钟先到。这种对于先到时钟的判定能够基于任何转变，高至低和/或低至高转变。
第一路径或链104生成第一时钟110。第二路径或链106生成第二时钟112。第一路径和第二路径104和106具有与其各自相关的不同的属性和延迟。该不同的属性可归因于PVT变化。作为不同属性的结果，时钟 110和112可具有不同的时序或延迟。此外，时钟110和112可具有相似的频率或不同的频率。在一个示例中，第二时钟112具有比第一时钟110 的频率高100倍的频率。
第一路径104包括系统(例如，通信系统)中的一个或多个元件。在一个示例中，第一路径104包括功率放大器、多路复用器等等。第二路径 106也可包括系统中的一个或多个元件。在一个示例中，第二路径106包括多路复用器、多级可调延迟元件等等。第一和/或第二路径104和106还能够包括延迟调整组件，诸如延迟线、可控振荡器、一个或多个延迟元件等等。
环路组件108接收判定信号114，并且作为响应生成校准信号116。在此示例中，校准信号116被提供至第二路径106。校准信号116调整第二路径106的时序以便于使第一时钟110和第二时钟112更加紧密地同步。在其他示例中，校准信号116和/或其他校准信号被生成以向包括第一路径 104的其他路径提供时间调整。
校准信号116是基于判定信号114生成的。例如，如果判定信号指示第二时钟112在先，则校准信号116向第二路径106添加少量延迟。作为另一示例，如果判定信号114指示第一时钟110在先(暗示着第二时钟 112在后)，则校准信号116从第二路径106移除少量延迟。可替代地，校准信号可被用于向第一路径104添加延迟。
应当注意的是在此示例中，TDC 102并未指示时钟110和112之间的时间量或时间段。然而，在其他示例中，TDC 102能够包括此信息。
环路组件108可是锁相环或延迟锁定环的一部分或者与它们合并，以辅助基于时钟110和112生成输出信号。组件108可包括其他组件，包括，但不限于环路滤波器、启动/开始组件、校准组件、锁定监控器、低压降稳压器(LDO)等等。在一个示例中，环路组件108是倍频延迟锁定环 (MDLL)的一部分。
图2是示出了高分辨率bang-bang时间到数字转换器(TDC)200的图示。TDC 200可作为TDC 102被用在系统100和其他类似的系统中以提供对于多个时钟的到达时间的数字指示。
转换器200包括互斥元件218和多级组件228。互斥元件218分别基于第一时钟和第二时钟110和112生成第一和第二脉冲信号230和232。互斥元件218分辨或识别第一时钟和第二时钟110和112之间的时序差，而不是计算两条路径/链之间的延迟。互斥元件218的速度很快，并且能够以亚皮秒时序分辨时序差。元件218基于第一时钟110和第二时钟112生成第一脉冲230，并且基于第一时钟110和第二时钟112生成第二脉冲 232。另外，互斥元件218被配置成：根据第一脉冲230为高电平，将第二脉冲232驱动为低电平，并且根据第二脉冲232为高电平，将第一脉冲 230驱动为低电平。
采样组件228接收第一脉冲230和第二脉冲232，并且作为响应生成判定信号114。判定信号114的时序被设定以供诸如DLL之类的其他组件使用。判定信号114包括第一在先指示符240，其指示第一时钟110相较于第二时钟112是否在前或在先。判定信号114还包括第二在先指示符 242，其指示第二时钟112相较于第一时钟110是否在前或在先。
采样组件228包括第一级数据(D)触发器和第二级D触发器，这些触发器被配置成生成指示符240和242。第一级包括触发器220和222。第二级包括触发器224和226。触发器具有被连接至地的输入D，并且以输入信号为时钟。第一级触发器还在复位输入R处接收复位信号。应当理解的是在此示例中采样级组件228被示为具有第一级和第二级，但是也可使用其他合适的级数，诸如单级、多级或三级。
触发器220以第一脉冲230为时钟，并且根据第一脉冲230为高电平，生成或设置其输出Q 236为高电平。Q处的输出信号被称为第一超前信号 236。触发器222以第二脉冲232为时钟，并且根据第二脉冲232为高电平，生成或设置其输出Q为高电平。Q处的输出信号被称为第二超前信号238。
D触发器224在其时钟输入处接收第一超前信号236，根据第一超前信号236为高电平，将其输出Q设置成高电平。输出Q处的信号被称为第一在先指示符240。通常，如果第一在先指示符240为高电平，则第一时钟110被判定为在采样周期期间早于第二时钟112。
D触发器226在其时钟输入处接收第二超前信号238，根据第二超前信号238为高电平，将其输出Q设置成高电平。输出Q处的信号被称为第二在先指示符242。根据第二时钟112被判定为在采样周期期间早于第一时钟110，第二在先指示符242为高电平。
通常，采样组件228用来扩大第一脉冲230和第二脉冲232的状态，并且提供适当形式的、包括脉冲持续时间的判定信号114以供其他组件使用。
图3是示出互斥元件300的图示。元件300能够被用于诸如上面所描述的转换器200之类的TDC中。互斥元件300能够被用作转换器200中的元件218。
图3提供了对于互斥元件300的适当配置的示例。应当理解的是也能够使用其他适当的配置。
互斥元件300(MUTEX)接收多个时钟并分辨或确定这些时钟之间的时序差。此外，元件300分辨或确定诸如亚皮秒变化之类的相对较小的时序差。
在此示例中，元件300接收第一时钟110和第二时钟112。这些时钟可具有不同的频率和/或时序，其中一个时钟通常早于另一时钟。互斥元件 300分辨或识别时序差，并分别基于第一时钟110和第二时钟112生成第一脉冲信号230和第二脉冲信号232。
在此示例中，根据第一时钟110早于第二时钟112，第一脉冲信号 230被驱动为高电平。另外，根据第一时钟110早于第二时钟112，第二脉冲信号232被驱动为低电平。
根据第二时钟112早于第一时钟110，第二脉冲信号232被驱动为高电平。另外，根据第二时钟112早于第一时钟110，第一脉冲信号230被驱动为低电平。
互斥元件300包括NAND(与非门)级和亚稳态滤波器。NAND级包括第一门电路NAND1和第二门电路NAND2。如图3所示，NAND门电路被交叉耦合，其中两个输入中的一个被连接到另一门电路的输出。
亚稳态滤波器包括第一串晶体管和第二串晶体管。第一串包括第一p 型晶体管P1和第一n型晶体管N1。晶体管P1将其栅极连接至第一门电路NAND1的输出，并将其源极连接至第二门电路NAND2的输出。晶体管N1将其栅极连接至第一门电路NAND1的输出，将其源极连接至地，并且将其漏极连接至P1的漏极。P1和N1相耦接的漏极被配置成生成第一脉冲信号230(RCLK_PULSE)。
第二串晶体管包括第二n型晶体管N2和第二p型晶体管P2。晶体管 N2将其栅极连接至第二门电路NAND2的输出，并将其漏极连接至地。晶体管P2将其栅极连接至第二门电路NAND2的输出，将其漏极连接至第一门电路NAND1的输出，并且将其源极连接至晶体管N2的源极。晶体管 P2的源极和晶体管N2的源极被配置成生成第二脉冲信号232 (BCLK_PULSE)。
NAND门电路被配置成根据在采样时段期间时钟信号110或112中的哪一个早于另一个来驱动它们输出中的一个。滤波器级被配置成将它们输出中的另一个驱动成与前一个相反的状态。例如，如果时钟110更早，则 NAND1的输出被驱动为高电平，并且被传送到滤波器级的第一输出，即第一脉冲230。继续这个示例，滤波器级的第二输出，即第二脉冲232被驱动为低电平。
作为另一示例，当时钟110和112在近乎相同时间转变时，NAND门电路进入亚稳态。如果第一时钟110早于第二时钟112到达，则第一门电路NAND1相较于第二门电路NAND2将稍快响应。一旦第一脉冲230切换为高电平，滤波器级就迫使另一输出，即第二脉冲232为低电平。如果第二时钟112早于第一时钟110到达，则第二门电路NAND2相较于第一门电路NAND1将稍快响应。一旦第二脉冲232切换为高电平，滤波器级就迫使另一输出，即第一脉冲230为低电平。
图4和5是时间到数字转换器(TDC)的示例性时序图。TDC能够使用如上面所描述的转换器200及其变体来实现。结合上面的系统对这些图示进行了描述，并且这些图示被提供用于说明性的目的。应当理解的是还考虑到了其他时序。
图4是时序图400，其中第一时钟早于第二时钟。图400示出了沿着 x轴的时间和沿着y轴的、对应于高电平或低电平的逻辑信号电平。
如图400所示，判定基于采样时间或时段。采样时间是相对较短的时间段。在一个示例中，采样时间被选定为具有第一时钟和第二时钟的周期或少于第一和第二时钟的周期。
第一时钟被标记为RCLK并且对应于上面所描述的第一时钟110。第二时钟被标记为BCLK并且对应于上面所描述的第二时钟112。第一脉冲信号被标记为RCLK_PULSE并且对应于上面所描述的第一脉冲信号230。第二脉冲信号被标记为BCLK_PULSE并且对应于上面所描述的第二脉冲信号232。第一超前信号被标记为RCLK_LEAD并且对应于上面所描述的第一超前信号236。第二超前信号被标记为BCLK_LEAD并且对应于上面所描述的第二超前信号238。第一在先指示符被标记为RCLK_EARLY并且对应于上面所描述的第一在先指示符240。第二在先指示符被标记为 BCLK_EARLY并且对应于上面所描述的第二在先指示符242。复位信号 RESET在采样时间期间被设置为低电平。
在此示例中，在采样时间期间(RESET＝低电平)，由于RCLK在 BCLK从低电平转变到高电平之前从低电平转变成高电平，所以RCLK早于BCLK。RCLK和BCLK被示为具有不同的频率。在此示例中，BCLK 具有较高的频率。
在此示例中，RCLK由NAND1门电路接收，BCLK由NAND2门电路接收。RCLK早于BCLK，从而NAND1门电路做出响应，并且滤波器将RCLK_PULSE设置成高电平，而将BCLK设置成低电平。 RCLK_PULSE在一段时间内保持高电平，在此示例中，该一段时间一直到RCLK从高电平转变到低电平。RCLK_PULSE和BCLK_PULSE被提供作为互斥元件的输出。
诸如上面所描述的组件228之类的采样组件接收RCLK_PULSE和 BCLK_PULSE。第一级触发器在其时钟输入处接收RCLK_PULSE，并生成RCLK_LEAD，RCLK_LEAD是延迟版本的RCLK_PULSE。类似地，另一第一级触发器在其时钟输入处接收BCLK_PULSE，并生成 BCLK_LEAD，BCLK_LEAD是延迟版本的BCLK_PULSE。根据RESET 从低电平转变至高电平，RCLK_LEAD信号转变回低电平。根据RESET 从低电平转变至高电平，BCLK_LEAD信号保持低电平。
第一第二级触发器接收RCLK_PULSE并生成RCLK_EARLY。另一第二级触发器接收BCLK_PULSE并生成BCLK_EARLY。RCLK_EARLY 在适当长的时段内保持高电平，而BCLK_EARLY被保持为低电平。因此， TDC输出信号(RCLK_EARLY和BCLK_EARLY)可被用于时序判定和调整。
图5是时序图500，其中第二时钟早于第一时钟。图500示出了沿着 x轴的时间和沿着y轴的、对应于高电平或低电平的逻辑信号电平。
如图500所示，判定基于采样时间或时段。同样，采样时间是相对较短的时间段。
第一时钟被标记为RCLK并且对应于上面所描述的第一时钟110。第二时钟被标记为BCLK并且对应于上面所描述的第二时钟112。第一脉冲信号被标记为RCLK_PULSE并且对应于上面所描述的第一脉冲信号230。第二脉冲信号被标记为BCLK_PULSE并且对应于上面所描述的第二脉冲信号232。第一超前信号被标记为RCLK_LEAD并且对应于上面所描述的第一超前信号236。第二超前信号被标记为BCLK_LEAD并且对应于上面所描述的第二超前信号238。第一在先指示符被标记为RCLK_EARLY并且对应于上面所描述的第一在先指示符240。第二在先指示符被标记为 BCLK_EARLY并且对应于上面所描述的第二在先指示符242。复位信号 RESET在采样时间期间被设置为低电平。
在此示例中，在采样时间期间(RESET＝低电平)，由于RCLK在 BCLK从低电平转变到高电平之前从低电平转变成高电平，所以RCLK早于BCLK。RCLK和BCLK被示为具有不同的频率。在此示例中，BCLK 具有较高的频率。
在此示例中，RCLK由NAND1门电路接收，BCLK由NAND2门电路接收。然而，BCLK早于RCLK，从而NAND2门电路做出响应，并且滤波器将BCLK_PULSE设置成高电平，而将RCLK设置成低电平。 BCLK_PULSE在一段时间内保持高电平，在此示例中，该一段时间一直到BCLK从高电平转变到低电平。RCLK_PULSE和BCLK_PULSE被提供作为互斥元件的输出。
诸如上面所描述的组件228之类的采样组件接收BCLK_PULSE和 RCLK_PULSE。第一级的第一触发器在其时钟输入处接收RCLK_PULSE，并生成RCLK_LEAD，RCLK_LEAD是延迟版本的RCLK_PULSE。类似地，另一第一级触发器在其时钟输入处接收BCLK_PULSE，并生成BCLK_LEAD，BCLK_LEAD是延迟版本的BCLK_PULSE。如所示， BCLK_LEAD信号转变回低电平。根据RESET从低电平转变至高电平， RCLK_LEAD信号保持低电平。
第一第二级触发器接收RCLK_PULSE并生成RCLK_EARLY。另一第二级触发器接收BCLK_PULSE并生成BCLK_EARLY。BCLK_EARLY 在适当长的时段内保持高电平，而RCLK_EARLY被保持为低电平。因此， TDC输出信号(RCLK_EARLY和BCLK_EARLY)被设有适当的时序，从而它们能够被用于时序判定和调整。
图6是示例性无线设备600的图示，该无线设备600可操作来通过使用具有bang-bang时间到数字转换器的通信系统发送和接收信号。设备 600利用例如GSM、UMTS等通信技术以与诸如基站604、卫星606、无线接入点(WAP)608、蓝牙(BT)头戴式耳机610之类的通信点进行通信和/或通过使用无线信号602(其可以是例如，无线电信号)与其他通信设备进行通信。
无线设备600可以是蜂窝电话、无线介质设备、或其他能够接收和/或发送无线电或其他无线信号602的设备。例如，无线设备600可以是个人数字助理(PDA)、支持无线通信的便携式计算设备、媒体播放器设备、便携式游戏设备、个人计算机、无线接入点(WAP)和/或任何其他适当的设备。
设备600包括用于通信的数字频率合成器。数字频率合成器包括高分辨率TDC，诸如在上面的图1、2和3中所描述的那些TDC。
无线设备600包括一个或多个天线612，天线612可被配置为用于与基站604、卫星606、WAP 108、BT头戴式耳机610等的通信。例如，无线设备600可使用GSM或UMTS技术与作为蜂窝网络的一部分的基站 604通信，其中基站604表示在蜂窝网络的小区内的蜂窝电话信号塔或其他能够发送和/或接收一个或多个无线电信号或其他无线信号602的设备。无线设备600还可使用用于发送和接收的BT模式与BT头戴式耳机110通信。无线设备600可附加地或可替代地使用一个或多个天线612与其他通信点通信，天线612可被配置为多模式(MM)/多输入多输出(MIMO)/ 多输入单输出(MISO)、和/或单输入多输出(SIMO)系统以在一种或多种模式中发送和/或接收一个或多个信号602。
图7是示出了生成时序判定信号的方法700的流程图。方法700利用互斥元件来分辨多个时钟之间的时序差。此外，时序差在不受到来自PVT 变化的显著影响的情况下，并以相对较高的分辨率被分辨或识别。
在方框702处，第一路径生成第一时钟信号。第一路径具有包括延迟的属性，延迟至少部分归因于影响第一时钟信号的PVT变化。第一路径可包括一个或多个元件，诸如，功率放大器、多路复用器、可调延迟元件等等。
在方框704处，第二路径生成第二时钟信号。第二路径也具有包括延迟的属性，延迟至少部分归因于影响第二时钟信号的PVT变化。第二路径可包括一个或多个元件，诸如，功率放大器、多路复用器、可调延迟元件等等。第二时钟信号还具有第二频率，该第二频率可与第一时钟信号的第一频率不同。
在方框706处，互斥元件从第一时钟和第二时钟生成第一脉冲和第二脉冲。所生成的第一脉冲和第二脉冲是互斥的，这是因为一个脉冲被设置成高电平，而另一脉冲被设置成低电平。在一个示例中，互斥元件包括一对交叉耦合的NAND门电路，该对NAND门电路接收第一时钟和第二时钟，并根据在采样时段/时间期间哪一时钟转变得更早来将第一脉冲和第二脉冲生成为高电平或低电平。
在方框708处，采样组件生成判定信号。判定信号指示第一时钟和第二时钟中的一个早于另一个。判定信号通常是数字形式的，但是也可包括延迟量。在一个示例中，判定信号包括第一在先信号和第二在先信号，根据第一时钟更早，第一在先信号被设置成高电平状态，而根据第二时钟早于第一时钟，第二在先信号被设置成高电平状态。
在方框710处，组件基于判定信号调整第一时钟和第二时钟中的至少一者的时序。诸如上面所描述的环路组件108之类的组件基于判定信号进行判定并生成校准。如上面所描述的，判定信号识别出这些时钟中的一个早于另一个。作为响应，组件生成调节时序的校准。因此在一个示例中，如果判定信号识别出第一时钟更早，则该组件生成校准以对第二时钟的延迟进行调整以使第二时钟更早。此外，校准包括对一定量的延迟的调整。此量可被预定并且可多次重复方法700以便于大大减少第一时钟和第二时钟之间的时序偏差。
尽管本文所提供的方法被示为和描述为一些列的动作或事件，但是本公开不由所示出的这类动作或事件的排序所限制。例如，除了在本文中所示出的那些顺序之外，一些动作还可以不同的顺序发生或与其他动作或事件同时发生。此外，并非需要所示出的所有动作，并且波形仅仅是说明性的，其他波形可能明显不同于所示出的那些波形。另外，本文所描述的动作中的一个或多个动作可以被实现为一个或多个独立的动作或阶段。
应当注意的是所要求保护的主题可使用编程和/或工程技术被实现为方法、装置或制品以产生软件、硬件或它们的任意组合来控制计算机实现所公开的主题(例如，上面所示出的系统是可被用于实现所公开的方法和/或其变体的电路的非限制性示例)。本文所使用的术语“制品”意图涵盖可从任何计算机可读设备、载体或介质访问的计算机程序。本领域的技术人员将认识到在不背离所公开的主题的范围和精神的情况下，可对此配置做出许多修改。
根据本文所描述的实施例和示例，示例可包括诸如以下数者的主题：方法；用于执行该方法的动作或块的装置；至少一种包括指令的机器可读介质，当指令由机器执行时，导致该机器执行方法的动作或设备的动作；或使用多种通信技术进行并行通信的系统。
示例1是时间到数字转换器，该时间到数字转换器包括互斥元件和采样组件。互斥元件被配置成接收第一时钟和第二时钟，并生成第一脉冲和第二脉冲。互斥元件还被配置成：根据第一时钟早于第二时钟，将第一脉冲驱动为第一逻辑状态，并将第二脉冲驱动为第二逻辑状态，根据第二时钟早于第一时钟，将第二脉冲驱动为第一逻辑状态，并将第一脉冲驱动为第二逻辑状态。采样组件被配置成接收第一脉冲和第二脉冲，并根据第一脉冲和第二脉冲生成判定信号。
示例2包括示例1的主题，其中转换器还包括被配置成根据判定信号调整第一时钟和第二时钟中的至少一个时钟的时序的组件。
示例3包括示例1和2中的任何一个的主题，示例3包括或删除可选元件，其中转换器还包括第一路径和第二路径，其中第一路径被配置成生成具有第一延迟的第一时钟，第二路径被配置成生成具有第二延迟的第二时钟。
示例4包括示例1-3中的任何一个的主题，示例4包括或删除可选元件，其中判定信号包括第一在先指示符和第二在先指示符。根据第一时钟早于第二时钟，第一在先指示符被设置成第一逻辑状态，并且根据第二时钟早于第一时钟，第二在先指示符被设置成第一逻辑状态。
示例5包括示例1-4中的任何一个的主题，示例5包括或删除可选元件，其中判定信号具有松弛的时序。
示例6包括示例1-5中的任何一个的主题，示例6包括或删除可选元件，其中第一时钟和第二时钟具有不同频率。
示例7包括示例1-6中的任何一个的主题，示例7包括或删除可选元件，其中第一时钟具有比第二时钟的频率至少大10倍的频率。
示例8包括示例1-7中的任何一个的主题，示例8包括或删除可选元件，其中互斥元件被配置成基于选定的采样时段生成第一脉冲和第二脉冲。
示例9包括示例1-8中的任何一个的主题，示例9包括或删除可选元件，其中互斥元件包括交叉耦合的NAND门电路和被耦合至该交叉耦合的 NAND门电路的亚稳态滤波器。
示例10包括示例1-9中的任何一个的主题，示例10包括或删除可选元件，其中根据第一时钟早于第二时钟，第一NAND门电路的输出被驱动为第一状态，并且第二NAND门电路的输出被驱动为第二状态。
示例11包括示例1-10中的任何一个的主题，示例11包括或删除可选元件，其中采样组件被配置成将第一脉冲和第二脉冲的状态扩大到判定信号中。
示例12包括示例1-11中的任何一个的主题，示例12包括或删除可选元件，其中采样组件包括第一级延迟触发器和第二级延迟触发器。
示例13是数字频率系统，该数字频率系统包括第一路径、第二路径、时间到数字转换器和环路组件。第一路径具有第一延迟并且第一路径被配置成生成具有第一频率的第一时钟。第二路径具有第二延迟并且第二路径被配置成生成具有第二频率的第二时钟。时间到数字转换器被配置成基于第一时钟和第二时钟生成判定信号。该判定信号指示哪一时钟更早。环路组件被配置成接收判定信号并基于该判定信号生成校准信号。
示例14包括示例13的主题，示例14包括或删除可选元件，其中第二路径被配置成根据校准信号调整第二时钟。
示例15包括示例13-14中的任何一个的主题，示例15包括或删除可选元件，其中第一路径和第二路径被配置成根据校准信号调整第一时钟和第二时钟。
示例16包括示例13-15中的任何一个的主题，示例16包括或删除可选元件，其中环路组件包括环路滤波器和低压降稳压器。
示例17包括示例13-16中的任何一个的主题，示例17包括或删除可选元件，其中环路组件是倍频延迟锁定环路。
示例18包括示例13-17中的任何一个的主题，示例18包括或删除可选元件，其中第一路径包括可控振荡器，该可控振荡器被配置成调整第一路径的第一延迟。
示例19包括示例13-18中的任何一个的主题，示例19包括或删除可选元件，其中第二路径包括延迟线，该延迟线被配置成调整第二路径的第二延迟。
示例20是一种生成时序判定信号的方法。第一时钟信号由第一路径生成。第二时钟信号由第二路径生成。第一脉冲和第二脉冲由互斥元件生成。根据第一时钟信号更早，第一脉冲被设置成第一逻辑状态。根据第二时钟信号更早，第二脉冲被设置成第一逻辑状态。判定信号由采样组件生成，判定信号基于第一脉冲和第二脉冲指示第一时钟和第二时钟中的哪一个更早。
示例21包括示例20的主题，其中包括基于判定信号调整第二时钟信号的时序。
示例22包括示例20-21中的任何一个的主题，其中判定信号包括根据第一时钟更早而被设置成第一状态的第一指示符，和根据第二时钟更早而被设置成第一状态的第二指示符。
示例23包括示例20-22中的任何一个的主题，还包括：生成第二时钟信号包括将第二时钟生成为具有与第一时钟信号不同的频率。
示例24是具有用于生成第一时钟信号的装置、用于生成第二时钟信号的装置、用于生成第一脉冲和第二脉冲的装置以及用于基于第一脉冲和第二脉冲生成判定信号的装置的系统。根据第一时钟信号早于第二时钟信号，第一脉冲被设置成第一逻辑状态，并且根据第二时钟信号早于第一时钟信号，第二脉冲被设置成第一逻辑状态。
示例25包括示例24的主题，示例25包括或删除可选元件，其中系统还包括用于基于判定信号调整第一时钟信号和第二时钟信号中的至少一个时钟的时序的装置。
尽管已经关于一种或多种实施方式对本发明进行了说明和描述，但是在不背离所附权利要求的精神和范围的情况下，可对所示出的示例做出替换和/或修改。例如，尽管本文所描述的传输电路/系统可能已经被示为发送器电路，但是本领域的技术人员将理解本文所提供的发明也可适用于收发器电路。
另外，尤其关于由上面所描述的组件或结构(部件、设备、电路、系统等等)执行的各种功能，除非另有说明，否则用于描述这类组件的术语 (包括对“装置”的引用)意图对应于执行所描述的组件的特定功能的任何组件或结构(例如，其在功能上等效)，尽管它们在结构上可能并不等效于所公开的执行在本文中所示出的本发明的典型实施方式的功能的结构。所述组件或结构包括执行指令以便于实现各种功能中的至少一部分功能的处理器。另外，尽管可能仅关于本发明的若干实施方式中的一种实施方式公开了本发明的特定特征，但是这样的特征可以与可能期望的其他实施方式的一个或多个其他特征相结合，并且对于任何给定或具体应用是有益的。
此外，就详细说明和权利要求中的任何一者中所使用的术语“包含”、“包括”、“具有”、“具备”、“带有”及它们的变体这方面来说，这类术语意图为在某种程度上类似于术语“涵盖”的包括。

Claims (24)

1.一种时间到数字转换器，包括：
互斥元件，该互斥元件被配置成接收第一时钟和第二时钟，并且生成第一脉冲和第二脉冲，其中所述互斥元件被配置成：根据所述第一时钟早于所述第二时钟，将所述第一脉冲驱动为第一逻辑状态并将所述第二脉冲驱动为第二逻辑状态，并且根据所述第二时钟早于所述第一时钟，将所述第二脉冲驱动为所述第一逻辑状态并将所述第一脉冲驱动为所述第二逻辑状态；以及
采样组件，该采样组件被配置成接收所述第一脉冲和所述第二脉冲，并且根据所述第一脉冲和所述第二脉冲生成判定信号，
其中所述判定信号包括第一在先指示符和第二在先指示符，其中根据所述第一时钟早于所述第二时钟，所述第一在先指示符被设置为所述第一逻辑状态，并且根据所述第二时钟早于所述第一时钟，所述第二在先指示符被设置为所述第一逻辑状态。
2.根据权利要求1所述的转换器，还包括被配置成根据所述判定信号调整所述第一时钟和所述第二时钟中的至少一个时钟的时序的组件。
3.根据权利要求1所述的转换器，还包括第一路径和第二路径，其中所述第一路径被配置成生成具有第一延迟的第一时钟，并且所述第二路径被配置成生成具有第二延迟的第二时钟。
4.根据权利要求1-3中的任何一项所述的转换器，其中所述判定信号具有松弛的时序。
5.根据权利要求1所述的转换器，其中所述第一时钟和所述第二时钟具有不同频率。
6.根据权利要求1所述的转换器，其中所述第一时钟具有比所述第二时钟的频率至少大10倍的频率。
7.根据权利要求1-3和5-6中的任何一项所述的转换器，其中所述互斥元件被配置成基于所选定的采样时段生成所述第一脉冲和所述第二脉冲。
8.根据权利要求1-3和5-6中的任何一项所述的转换器，其中所述采样组件被配置成将所述第一脉冲和所述第二脉冲扩大到所述判定信号中。
9.根据权利要求1-3和5-6中的任何一项所述的转换器，其中所述采样组件包括第一级延迟触发器和第二级延迟触发器。
10.一种时间到数字转换器，包括：
互斥元件，该互斥元件被配置成接收第一时钟和第二时钟，并且生成第一脉冲和第二脉冲，其中所述互斥元件被配置成：根据所述第一时钟早于所述第二时钟，将所述第一脉冲驱动为第一逻辑状态并将所述第二脉冲驱动为第二逻辑状态，并且根据所述第二时钟早于所述第一时钟，将所述第二脉冲驱动为所述第一逻辑状态并将所述第一脉冲驱动为所述第二逻辑状态；以及
采样组件，该采样组件被配置成接收所述第一脉冲和所述第二脉冲，并且根据所述第一脉冲和所述第二脉冲生成判定信号，
其中所述互斥元件包括经交叉耦合的与非NAND门电路和被耦合至所述经交叉耦合的NAND门电路的亚稳态滤波器。
11.根据权利要求10所述的转换器，其中根据所述第一时钟早于所述第二时钟，第一NAND门电路的输出被驱动为第一逻辑状态，并且第二NAND门电路的输出被驱动为第二逻辑状态。
12.一种数字频率系统，包括：
第一路径，该第一路径具有第一延迟，并且被配置成生成具有第一频率的第一时钟；
第二路径，该第二路径具有第二延迟，并且被配置成生成具有第二频率的第二时钟；
时间到数字转换器，该时间到数字转换器被配置成基于所述第一时钟和所述第二时钟生成判定信号，其中所述判定信号指示所述第一时钟和所述第二时钟中的哪一时钟更早；以及
环路组件，该环路组件被配置成接收所述判定信号并且基于所述判定信号生成校准信号，
其中所述判定信号包括第一在先指示符和第二在先指示符，其中根据所述第一时钟早于所述第二时钟，所述第一在先指示符被设置为第一逻辑状态，并且根据所述第二时钟早于所述第一时钟，所述第二在先指示符被设置为所述第一逻辑状态。
13.根据权利要求12所述的系统，其中所述第二路径被配置成根据所述校准信号调整所述第二时钟。
14.根据权利要求12所述的系统，其中所述第一路径和所述第二路径被配置成根据所述校准信号调整所述第一时钟和所述第二时钟。
15.根据权利要求12所述的系统，其中所述环路组件包括环路滤波器和低压降稳压器。
16.根据权利要求12所述的系统，其中所述环路组件是倍频延迟锁定环路。
17.根据权利要求12-16中的任何一项所述的系统，其中所述第一路径包括可控振荡器，该可控振荡器被配置成调整所述第一路径的所述第一延迟。
18.根据权利要求12-16中的任何一项所述的系统，其中所述第二路径包括延迟线，该延迟线被配置成调整所述第二路径的所述第二延迟。
19.一种生成时序判定信号的方法，所述方法包括：
由第一路径生成第一时钟信号；
由第二路径生成第二时钟信号；
由互斥元件生成第一脉冲和第二脉冲，其中根据所述第一时钟更早，所述第一脉冲被设置为第一逻辑状态，并且根据所述第二时钟更早，所述第二脉冲被设置为所述第一逻辑状态；以及
由采样组件基于所述第一脉冲和所述第二脉冲生成指示所述第一时钟和所述第二时钟中的哪一时钟更早的判定信号，
其中所述判定信号包括第一指示符和第二指示符，其中该第一指示符根据所述第一时钟更早而被设置成所述第一逻辑状态，并且该第二指示符根据所述第二时钟更早而被设置成所述第一逻辑状态。
20.根据权利要求19所述的方法，还包括基于所述判定信号调整所述第二时钟信号的时序。
21.根据权利要求19-20中的任何一项所述的方法，其中生成所述第二时钟信号包括将所述第二时钟生成为具有与所述第一时钟信号不同的频率。
22.一种生成时序判定信号的方法，所述方法包括：
由第一路径生成第一时钟信号；
由第二路径生成第二时钟信号；
由互斥元件生成第一脉冲和第二脉冲，其中根据所述第一时钟更早，所述第一脉冲被设置为第一逻辑状态，并且根据所述第二时钟更早，所述第二脉冲被设置为所述第一逻辑状态；
由采样组件基于所述第一脉冲和所述第二脉冲生成指示所述第一时钟和所述第二时钟中的哪一时钟更早的判定信号；以及
基于所述判定信号调整所述第二时钟信号的时序。
23.一种系统，包括：
用于生成第一时钟信号的装置；
用于生成第二时钟信号的装置；
用于生成第一脉冲和第二脉冲的装置，根据所述第一时钟信号早于所述第二时钟信号，所述第一脉冲被设置为第一逻辑状态，并且根据所述第二时钟信号早于所述第一时钟信号，所述第二脉冲被设置为所述第一逻辑状态；以及
用于基于所述第一脉冲和所述第二脉冲生成判定信号的装置，
其中所述判定信号包括第一指示符和第二指示符，其中该第一指示符根据所述第一时钟更早而被设置成所述第一逻辑状态，并且该第二指示符根据所述第二时钟更早而被设置成所述第一逻辑状态。
24.根据权利要求23所述的系统，还包括：
用于基于所述判定信号调整所述第一时钟信号和所述第二时钟信号中的至少一个时钟的时序的装置。
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