TW201624927A - 數位轉換器之砰砰時間系統及方法 - Google Patents

數位轉換器之砰砰時間系統及方法 Download PDF

Info

Publication number
TW201624927A
TW201624927A TW104129526A TW104129526A TW201624927A TW 201624927 A TW201624927 A TW 201624927A TW 104129526 A TW104129526 A TW 104129526A TW 104129526 A TW104129526 A TW 104129526A TW 201624927 A TW201624927 A TW 201624927A
Authority
TW
Taiwan
Prior art keywords
clock
pulse
signal
pulse wave
component
Prior art date
Application number
TW104129526A
Other languages
English (en)
Other versions
TWI568194B (zh
Inventor
宗元 張
正彥 羅
Original Assignee
英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾股份有限公司 filed Critical 英特爾股份有限公司
Publication of TW201624927A publication Critical patent/TW201624927A/zh
Application granted granted Critical
Publication of TWI568194B publication Critical patent/TWI568194B/zh

Links

Classifications

    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/005—Time-to-digital converters [TDC]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)
  • Analogue/Digital Conversion (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

一種時間數位轉換器包括互斥元件及取樣組件。該互斥元件係配置用於接收第一時脈及第二時脈且產生第一脈波及第二脈波。該互斥元件係配置用以依據該第一時脈係早於該第二時脈，驅動該第一脈波至第一邏輯狀態及該第二脈波至第二邏輯狀態，且依據該第二時脈係早於該第一時脈，驅動該第一脈波至該第一邏輯狀態及該第一脈波至該第二邏輯狀態。取樣組件係配置用以接收該第一脈波及該第二脈波且依據該第一脈波及該第二脈波來產生決定信號。

Description

數位轉換器之砰砰時間系統及方法
本發明係有關於數位轉換器之砰砰時間系統及方法。
時間數位轉換器，縮寫為TDC，係用於辨識事件及提供它們出現的時間的表示之裝置。TDC可使用來量測事件的絕對時間或量測多個事件之間的差異或延滯。
於許多系統中，諸如通信系統，有需要及時操作的多個路徑。該等路徑之間的延滯可降低通信頻寬、速度及可靠性。TDC可使用來決定多個路徑的時間延滯。接著，時間延滯係使用來作調整及改善系統的效能。
典型地，TDC係使用閘極延滯而實施。類比技術易受諸如處理、電壓及溫度變化的改變，稱為PVT變化。這些變化衝擊電路的操作且可導致量測中多個路徑的時間或延滯的改變。更者，這些變化限制這種TDC的分辨率或準確度。
需要的是較不易受時間延滯及提供較高解析 度之更準確的TDC。
NAND1‧‧‧第一閘極
NAND2‧‧‧第二閘極
P1‧‧‧第一p型電晶體
N1‧‧‧第一n型電晶體
N2‧‧‧第二p型電晶體
P2‧‧‧第二n型電晶體
R‧‧‧重設輸入R
D‧‧‧輸入D
100‧‧‧數位頻率合成器系統
102‧‧‧時間數位轉換器
104‧‧‧第一路徑
106‧‧‧第二路徑
108‧‧‧迴路組件
110‧‧‧第一時脈
112‧‧‧第二時脈
114‧‧‧決定信號
116‧‧‧校準信號
200‧‧‧高解析度砰砰時間數位轉換器
218‧‧‧互斥元件
220‧‧‧正反器
222‧‧‧正反器
224‧‧‧正反器
226‧‧‧正反器
228‧‧‧多級組件
230‧‧‧第一脈波
232‧‧‧第二脈波
236‧‧‧第一引導信號
238‧‧‧第二引導信號
240‧‧‧第一早指示器
242‧‧‧第二早指示器
300‧‧‧互斥元件
400‧‧‧時序圖
500‧‧‧時序圖
600‧‧‧實例無線裝置
602‧‧‧無線信號
604‧‧‧基地台
606‧‧‧衛星
608‧‧‧無線存取點(WAP)
610‧‧‧藍牙(BT)耳機
612‧‧‧天線
700‧‧‧方法
702‧‧‧方塊
704‧‧‧方塊
706‧‧‧方塊
708‧‧‧方塊
710‧‧‧方塊
圖1係解說具有較高解析度TDC的數位頻率合成器系統之示意圖。
圖2係解說高解析度砰砰時間數位轉換器系統(TDC)的示意圖。
圖3係解說互斥元件之示意圖。
圖4係第一時脈早於第二時脈之時序圖。
圖5係第二時脈早於第一時脈之時序圖。
圖6係可操作來使用具有砰砰時間數位轉換器系統的通信系統之傳送及接收信號之實例無線裝置的示意圖。
圖7係解說產生定時決定信號的方法之流程圖。
【發明內容及實施方式】
本揭示的系統及方法係參照附圖而說明，其中相同參考號碼係使用來提到全文中的相同元件，且其中例示的結構和裝置不必要照比例繪製。
時間數位轉換器(TDC)係用以辨識事件且傳送事件的表示。通信系統使用加強通信的量測。
通信系統及技術的爭論一般為包括處理、電壓及溫度(PVT)變化的改變導致類比電路的效能失配及/或變化。因此，有移向數位解法的趨勢。通常，數位電路 不會如同類比電路易受PVT變化。因此，類比組件係正被數位組件所取代，被動迴路濾波器係正被數位迴路濾波器被取代。壓控振盪器(VCO)係正被數控振盪器(DCO)所取代。此外，相位頻率偵測器(PFD)係正被TDC及/或砰砰TDC所取代。
取代數位組件具有的一難度係正獲得與它們的類比對應物適合或可比較的跳動效能。跳動係自真實週期性的偏差及可防止時序的較高解析度。數位取代的降低跳動效能負面地衝擊整體系統的效能。
系統及方法揭示的是，包括可提供跨PVT變化、大輸人動態範圍、晶片上的斜率失配之公差、比較具有不同頻率的信號及提供適合效能而無需校準之能力之TDC。
圖1係解說具有高解析度TDC的數位頻率合成器系統100之示意圖。系統100係以簡化形式提供僅用於解說目的；可領會的是組件可加入及/或省略。系統100可利用於其它系統內，諸如通信系統。
系統100包括TDC 102、第一路徑104、第二路徑106及迴路組件108。TDC 102於此實例中係砰砰TDC及基於第一時脈110及第二時脈112而提供決定信號114。第一時脈110亦係指定的RCLK而第二時脈112係指定的BCLK於圖1中。在第一及第二時脈110、112被取樣的樣本期間決定信號114指示時脈110及112的哪一個較早。
TDC 102使用互斥元件以確定時脈110及112的相對到達時間。TDC 102作早/晚決定以確定哪一個時脈最先。最先的這決定可以是基於任何轉變，高至低及/或低至高轉變。
第一路徑或通路104產生第一時脈110。第二路徑或通路106產生第二時脈112。第一及第二路徑104及106具有與其關聯的不同特性及延滯。不同特性可以是由於PVT變化。由於不同特性，時脈110及112可具有不同的時序或延滯。更者，時脈110及112可具有類似頻率或不同頻率。於一實例中，第二時脈112具有比第一時脈110的頻率更高100倍的頻率。
第一路徑104包括系統的一或數個元件，諸如通信系統。於一實例中，第一路徑104包括功率放大器、多工器及類似物。第二路徑106亦包括系統的一或數個元件。於一實例中，第二路徑106包括多工器、多級可調整延滯元件及類似物。第一及第二路徑104、106亦可包括延滯調整組件，諸如延滯線、可控制振盪器、一或數個延滯元件及類似物。
迴路組件108接收決定信號114且回應地產生校準信號116。校準信號116於此例係提供給第二路徑106。校準信號116調整第二路徑106的時序以更僅密地合成第一及第二時脈110及112。於其它實例中，校準信號116及/或其它校準信號係產生用以提供時間調整至包括第一路徑104的其它路徑。
校準信號116係基於決定信號114而產生。例如，如果決定信號指示第二時脈112係早的，則校準信號116將輕微延滯加至第二路徑106。作為另一實例，如果決定信號114指示第一時脈110係早(意味著第二時脈112係晚)，則校準信號116自第二路徑106去除輕微延滯。替代的，校準信號可使用以加延滯到第一路徑104。
注意到於此實例，TDC 102未指示時脈110及112之間的時間的量或級。然而，於其它實例中，TDC 102可包括這資訊。
迴路組件108可以是相位或延滯鎖定迴路的一部分或與其合併以促進基於時脈110及112產生輸出信號。組件108可包括其它組件，其包括但不限於迴路濾波器、起動/開始組件、校準組件、閉鎖監視器、低壓降穩壓器(LDO)及類似物。於一實例中，迴路組件108係倍數延滯鎖定迴路(MDLL)的一部分。
圖2係解說高解析度砰砰時間數位轉換器(TDC)200之示意圖。TDC 200可使用於系統100中作為TDC 102及其它相似系統以提供複數時脈的到達時間的數位指示。
轉換器200包括互斥元件218及多級組件228。互斥元件218分別基於第一及第二時脈110、112產生第一及第二脈波信號230及232。互斥元件218分辨或辨識第一及第二時脈110及112之間的時序差異，以取代計算兩個路徑/通路之間的延滯。互斥元件218係快及可 分辨在次微微秒時序的時序差異。元件218基於第一時脈110及第二時脈112產生第一脈波230且基於第一時脈110及第二時脈112產生第二脈波232。此外，互斥元件218係配置用以在高的第一脈波230上驅動第二脈波232至偏低且在高的第二脈波232上驅動第一脈波230偏低。
取樣組件228接收第一脈波230及第二脈波232且回應地產生決定信號114。決定信號114係定時以供其它組件的使用，諸如DLL。決定信號114包括第一早指示器240，其指示相較於第二時脈112，第一時脈110是否為之前或早。決定信號114亦包括第二早指示器242，其指示相較於第一時脈110，第二時脈112是否為之前或早。
取樣組件228包括配置用以產生指示器240及242之第一級的資料(D)正反器及第二級的資料(D)正反器。第一級包括正反器220及222。第二級包括正反器224及226。正反器具有連接至接地的輸入D且係具有進入信號的時脈。第一級正反器亦於重設輸入R接收重設信號。可領會的，於此實例中取樣階組件228係顯示有第一及第二級，而其它適量的級可被使用，諸如單級、多級或三級。
正反器220係鎖定以第一脈波230且在高的第一脈波230上產生或設定其輸出Q 236偏高。在Q的輸出信號係稱為第一引導信號236。正反器222係鎖定以第二脈波232且在高的第二脈波232上產生或設定輸出Q偏 高。在Q的輸出係稱為第二引導信號238。
D正反器224在其時脈輸入接收第一引導信號236，在高的第一引導信號236上設定其輸出Q偏高。在輸出Q的信號係稱為第一早指示器240。通常，如果第一早指示器240係高的，第一時脈110被確定比第二時脈112更早在取樣期間。
D正反器226在其時脈輸入接收第二引導信號238，且在高的第二引導信號238上設定其輸出Q偏高。在輸出Q的信號係稱為第二早指示器242。第二早指示器242係偏高在被確定比第一時脈110更早在取樣期間之第二時脈112上。
通常，取樣組件228用來加寬第一及第二脈波230及232的狀態且以包括脈波期間的適合格式而提供決定信號114用於其它組件的使用。
圖3係解說互斥元件300之示意圖。元件300可被使用於TDC中，諸如上述的轉換器200。互斥元件300可被使用作為轉換器200的元件218。
圖3提供互斥元件300的適合組態的實例。可領會的，亦可使用其它適合組態。
互斥元件300接收多個時脈且分辨或確定它們之間的時序差異。此外，元件300分辨或確定相對小的時序差異，諸如次微微秒變化。
於一實例中，元件300接收第一及第二時脈110、112。這些時脈可具有不同的頻率及/或時序其中一 者通常比另一者更早。互斥元件300分辨或辨識時序差異且分別基於第一及第二時脈110、112而產生第一及第二脈波信號230及232。
於此實例中，第一脈波信號230係在比第二時脈112更早的第一時脈110上驅動偏高。再者，第二脈波信號232係在比第二時脈112更早的第一時脈110上驅動偏低。
第二脈波信號232係在比第一時脈110更早的第二時脈112上驅動偏高。此外，第一脈波信號230係在比第一時脈110更早的第二時脈112上驅動偏低。
互斥元件300包括NAND級及介穩性濾波器。NAND級包括第一閘極NAND1及第二閘極NAND2。NAND閘極係交叉耦接如圖3中所示，其中二個輸入的一者的輸入係連接至另一閘極的輸出。
介穩性濾波器包括第一系列電晶體及第二系列電晶體。第一系列包括第一p型電晶體P1及第一n型電晶體N1。電晶體P1具有其閘極連接至第一閘極NAND1的輸出及其源極連接至第二閘極NAND2的輸出。電晶體N1具有其閘極連接至第一閘極NAND1的輸出，其源極連接至接地及其汲極連接至P1的汲極。P1及N1的耦接的汲極係配置用以產生第一脈波信號230(RCLK_PULSE)。
第二系列電晶體包括第二n型電晶體N2及第二p型電晶體P2。電晶體N2具有其閘極連接至第二閘極 NAND2的輸出及其汲極連接至接地。電晶體P2具有其閘極連接至第二閘極NAND2的輸出，其汲極連接至第一閘極NAND1的輸出及其源極連接至電晶體N2的源極。電晶體P2的源極及電晶體N2的源極係配置用以產生第二脈波信號232(BCLK_PULSE)。
NAND閘極係配置用以依據在取樣期間哪一時脈信號110或112比另一者更早而驅動它們輸出的一者。第一級係配置用以自該一者驅動它們輸出的另一者至相反狀態。例如，如果時脈110係較早，NAND1的輸出係驅動偏高且傳播至濾波器級的第一輸出(第一脈波230)。繼續該實例，濾波器級的第二輸出(第二脈波232)係驅動偏低。
作為另一實例，當時脈110及112大約在同時轉變時，NAND閘極進入介穩定狀態。如果第一時脈110比第二時脈112更早到達，第一閘極NAND1反應些微快於第二閘極NAND2。當一第一脈波230切換偏高，濾波器級強制另一輸出(第二脈波232)偏低。如果第二時脈112比第一時脈110更早到達，第二閘極NAND2反應些微快於第一閘極NAND1。當一第二脈波232切換偏高，濾波器級強制另一輸出(第一脈波230)偏低。
圖4及5係時間數位轉換器(TDC)的實例時序圖。TDC可使用上述的轉換器200及其變化予以實施。該等示意圖係與以上系統一起說明且提供用以解說目的。可領會到其它時序也列入考量。
圖4係第一時脈早於第二時脈之時序示意圖400。示意圖400顯示沿著x軸的時序及沿著y軸對應於偏高或偏低之邏輯信號位準。
決定係基於取樣時序或期間如示意圖400所示。取樣時序係相對短的時段。於一實例中，取樣時序係選定具有第一及第二時脈的循環或較短。
第一時脈係指定為RCLK且相當於上述之第一時脈110。第二時脈係指定為BCLK且相當於上述之第二時脈112。第一脈波係指定為RCLK_PULSE且相當於上述之第一脈波230。第二脈波係指定為BCLK_PULSE且相當於上述之第二脈波232。第一引導信號係指定為RCLK_LEAD且相當於上述之第一引導信號236。第二引導信號係指定為BCLK_LEAD且相當於上述之第二引導信號238。第一早指示器係指定為RCLK_EARLY且相當於上述之第一早指示器240。第二早指示器係指定為BCLK_EARLY且相當於上述之第二早指示器242。重設信號RESET在取樣期間係設定偏低。
於一實例中，RCLK係早於BCLK在於，在取樣時脈期間(RESET=低)，在BCLK自低轉換變至高之前，RCLK自低轉變至高。RCLK及BCLK係顯示具有不同頻率。於一實例中，BCLK具有較高頻率。
於此實例中，RCLK係由NAND1閘極所接收而BCLK係由NAND2閘極所接收。RCLK係早於RCLK，因此，NAND1閘極反應且濾波器設定 RCLK_PULSE偏高而BCLK_PULSE設定偏低。RCLK_PULSE保持高達一段時間，其於此實例係一直到RCLK自高轉換至低。RCLK_PULSE及BCLK_PULSE係提供為互斥元件的輸出。
諸如上述的組件200之取樣組件接收BCLK_PULSE及RCLK_PULSE。第一級正反器在其時脈輸入接收RCLK_PULSE且產生RCLK_LEAD，其係延滯版的RCLK_PULSE。同樣的，另一第一級正反器在其時脈輸入接收BCLK_PULSE且產生BCLK_LEAD，其係延滯版的BCLK_PULSE。在自低轉變至高的RESET上RCLK_LEAD信號轉變回到偏低。BCLK_LEAD信號保持偏低在自低轉變至高的RESET上。
一第二級正反器接收RCLK_PULSE且產生RCLK_EARLY。另一第二級正反器接收BCLK_PULSE且產生BCLK_EARLY。RCLK_EARLY保持偏高達一適合長時期而BCLK_EARLY保持偏低。因此，TDC輸出，RCLK_EARLY及BCLK_EARLY可使用於時序決定及調整。
圖5係第二時脈早於第一時脈之時序示意圖500。示意圖500顯示沿著x軸的時序及沿著y軸對應於偏高或偏低之邏輯信號位準。
決定係基於取樣時序或期間如示意圖500所示。取樣時序亦為相對短的時段。
第一時脈係指定為RCLK且相當於上述之第 一時脈110。第二時脈係指定為BCLK且相當於上述之第二時脈112。第一脈波係指定為RCLK_PULSE且相當於上述之第一脈波230。第二脈波係指定為BCLK_PULSE且相當於上述之第二脈波信號232。第一引導信號係指定為RCLK_LEAD且相當於上述之第一引導信號236。第二引導信號係指定為BCLK_LEAD且相當於上述之第二引導信號238。第一早指示器係指定為RCLK_EARLY且相當於上述之第一早指示器240。第二早指示器係指定為BCLK_EARLY且相當於上述之第二早指示器242。重設信號RESET在取樣期間係設定偏低。
於一實例中，RCLK係早於BCLK在於，在取樣時脈期間(RESET=低)，在BCLK自低轉換變至高之前，RCLK自低轉變至高。RCLK及BCLK係顯示具有不同頻率。於一實例中，BCLK具有較高頻率。
於此實例中，RCLK係由NAND1閘極所接收而BCLK係由NAND2閘極所接收。然而，BCLK係早於RCLK，因此，NAND2閘極反應且濾波器設定BCLK_PULSE偏高而RCLK_PULSE設定偏低。BCLK_PULSE保持高達一段時間，其於此實例係一直到BCLK自高轉換至低。RCLK_PULSE及BCLK_PULSE係提供為互斥元件的輸出。
諸如上述的組件200之取樣組件接收BCLK_PULSE及RCLK_PULSE。第一個第一級正反器在其時脈輸入接收RCLK_PULSE且產生RCLK_LEAD，其 係延滯版的RCLK_PULSE。同樣的，另一第一級正反器在其時脈輸入接收BCLK_PULSE且產生BCLK_LEAD，其係延滯版的BCLK_PULSE。BCLK_LEAD信號轉變回到偏低如所示。RCLK_LEAD信號在自低轉變至高的RESET上保持偏低。
第一個第二級正反器接收RCLK_PULSE且產生RCLK_EARLY。另一第二級正反器接收BCLK_PULSE且產生BCLK_EARLY。BCLK_EARLY保持偏高達一適合長時期而RCLK_EARLY保持偏低。因此，TDC輸出信號，RCLK_EARLY及BCLK_EARLY被設以適合時序，使得該等可使用於時序決定及調整。
圖6係可操作來使用具有砰砰時間數位轉換器的通信系統之傳送及接收信號之實例無線裝置600的示意圖。裝置600利用通信技術，例如，GSM、UMTS等，用於與通信點的通信諸如基地台604、衛星606、無線存取點(WAP)608、藍牙(BT)耳機610及/或利用無線信號602的其它通信裝置，其可以是例如無線電信號。
無線裝置600可以是蜂巢式電話、無線媒體裝置或能夠接收及/或傳送無線電或其它無線信號602的其它裝置。例如，無線裝置600可以是個人數位助理(PDA)、能夠無線通信的可攜式計算裝置、媒體播放器裝置、可攜式遊戲裝置、個人電腦、無線存取點(WAP)及/或其它適合裝置。
裝置600包括通信用的數位頻率合成器。數 位頻率合成器包括高解分辨率TDC，諸如圖1、2及3中所述之TDC。
無線裝置600包括一或數個天線612，其可配置用於與基地台604、衛星606、WAP 608、BT耳機610等的通信。例如，無線裝置600可使用GSM或UMTS技術與基地台604通信作為蜂巢式網路的一部分，其中基地台604表示能夠傳輸及/或接收在蜂巢式網路的格內之無線電或其它無線信號602之蜂巢式電話塔或其它裝置。無線裝置600亦可使用於傳輸及接收的BT模式與BT耳機610通信。無線裝置600可附加地或替代地使用一或數個天線612與其它通信點通信，其可配置作為多模式(MM)/多輸入多輸出(MIMO)/多輸入單輸出(MISO)及/或單輸入多輸出(SIMO)系統以一或數個模式來傳送及/或接收一或數個信號602。
圖7係解說產生定時決定信號的方法700之流程圖。方法700利用互斥元件以分辨多個時脈之間的時序差異。此外，時序差異係分辨或辨識無來自PVT變化的實質衝擊而有相對高解析度。
第一路徑產生第一時脈信號在方塊702。第一路徑具有包括延滯的特性，其係至少部分地由於衝擊第一時脈信號的PVT變化。第一路徑可包括一或數個元件，諸如功率放大器、多工器、可調整延滯元件及類似物。
第二路徑產生第二時脈信號在方塊704。第二路徑亦具有包括延滯的特性，其係至少部分地由於衝擊第 二時脈信號的PVT變化。第二路徑可包括一或數個元件，諸如功率放大器、多工器、可調整延滯元件及類似物。第二時脈信號亦具有可自第一時脈信號的第一頻率變化之第二頻率。
互斥元件自第一時脈及第二時脈產生第一脈波及第二脈波在方塊706。第一脈波及第二脈波係產生互斥在於，一者設定偏高而另一者設定偏低。互斥元件於一實例中包括一對交叉耦接NAND閘極，其接收第一及第二時脈且依據在取樣期間/時間哪一時脈較早轉變而產生第一及第二脈波為高或低。
取樣組件產生決定信號在方塊708。決定信號指示第一及第二時脈的一者為早於另一者。決定信號典型地以數位格式，而亦可包括延滯的量。於一實例中，決定信號包括設為高狀態在較早的第一時脈上之第一早信號及設為高狀態在早於第一時脈的第二時脈上之第二早信號。
組件基於決定信號調整第一及第二時脈的至少一者的時序在方塊710。諸如上述的迴路組件108之組件基於決定信號而確定及產生校準。如上述，決定信號辨識該等時脈的一者為早於另一者。回應的是，該組件產生調整時序的校準。因此於一實例中，如果決定信號指示第一時脈較早，則該組件產生校準以調整第二時脈的延滯變較早。此外，校準包括延滯調整的量。該量可以是預定的且方法700可重複數次以實質地降低在第一及第二時脈之間的時序變化。
雖然文中所提之方法係解說且描述為一系列動作或事件，本揭示不受限於這些動作或事件的所解說順序。例如，一些動作可能出現以不同順序及/或同時與背離文中所解說及/或說明的其它動作或事件。再者，不是所有解說的動作係必要的且波形形狀僅為解說用途以及其它波形可明顯偏離文中所述。再者，在此所述的一或數個動作可以一或數個分開的動作或相位而實施。
注意到，主張的標的物可實施為方法、設備或使用標準程式及/或工程技術來製造的物件以產生軟體、靭體、硬體或其任何組合來控制電腦以實施所揭示標的物(例如，以上所示的系統係可使用以實施所揭示方法及/或其變化之電路的非限制實例)。如文中所用之術語“製造的物件”預期涵蓋可自任合電腦可讀取裝置、載體或媒體存取之電腦程式。熟習此項技藝者將認知到，可對於本組構進行許多修改而不會背離所揭示標的物的範圍及精神。
實例可包括諸如方法用於實施該方法的動作或方塊之機構、包括指令的至少一機器可讀媒體之標的物，該等指令在由機器實施時，致使該機器依據在此所述的實施例及實例使用多個通信技術而實施該方法的動作或用於同步通信的設備或系統。
實例1係一種時間數位轉換器，其包括互斥元件及取樣組件。該互斥元件係配置用於接收第一時脈及第二時脈且產生第一脈波及第二脈波。該互斥元件係配置 用以依據該第一時脈係早於該第二時脈，驅動該第一脈波至第一邏輯狀態及該第二脈波至第二邏輯狀態，且依據該第二時脈係早於該第一時脈，驅動該第二脈波至該第一邏輯狀態及該第一脈波至該第二邏輯狀態。取樣組件係配置用以接收該第一脈波及該第二脈波且依據該第一脈波及該第二脈波來產生決定信號。
實例2包括實例1的標的物，其中該轉換器另包括配置用以依據該決定信號調整該第一時脈及該第二時脈的至少一者的時序之組件。
實例3包括實例1及2的任一者的標的物，包括或省略隨意元件，其中該轉換器另包括配置用以產生具有第一延滯的該第一時脈之第一路徑及配置用以產生具有第二延滯的該第二時脈之第二路徑。
實例4包括實例1-3的任一者的標的物，包括或省略隨意元件，其中該決定信號包括第一早指示器及第二早指示器。該第一早指示器係依據該第一時脈早於該第二時脈而設定到該第一邏輯狀態，以及該第二早指示器係依據該第二時脈早於該第一時脈而設定到該第一邏輯狀態。
實例5包括實例1-4的任一者的標的物，包括或省略隨意元件，其中該決定信號具有鬆弛時序。
實例6包括實例1-5的任一者的標的物，包括或省略隨意元件，其中該第一時脈及該第二時脈具有不同頻率。
實例7包括實例1-6的任一者的標的物，包括或省略隨意元件，其中該第一時脈具有大於該第二時脈的頻率至少10倍之頻率。
實例8包括實例1-7的任一者的標的物，包括或省略隨意元件，其中該互斥元件係配置用以基於選定取樣期間而產生該第一脈波及該第二脈波。
實例9包括實例1-8的任一者的標的物，包括或省略隨意元件，其中該互斥元件包括交叉耦接的NAND閘極及耦接至該等交叉耦接的NAND閘極的介穩性濾波器。
實例10包括實例1-9的任一者的標的物，包括或省略隨意元件，其中依據該第一時脈早於該第二時脈，第一NAND閘極的輸出係驅動到該第一狀態且第二NAND閘極的輸出係驅動到該第二狀態。
實例11包括實例1-10的任一者的標的物，包括或省略隨意元件，其中該取樣組件係配置用以將來自該第一脈波及該第二脈波的該等狀態擴大進入該決定信號。
實例12包括實例1-11的任一者的標的物，包括或省略隨意元件，其中該取樣組件包括第一級的延滯拍擊及第二級的延滯拍擊。
實例13係一種數位頻率系統，其包括第一路徑、第二路徑、時間數位轉換器及迴路組件。第一路徑，具有第一延滯且配置用以產生第一時脈，該第一時脈具有 第一頻率。第二路徑，具有第二延滯且配置用以產生第二時脈，該第二時脈具有第二頻率。時間數位轉換器，配置用以基於該第一時脈及該第二時脈產生決定信號。該決定信號指示該第一時脈及該第二時脈的哪一者係較早。迴路組件，配置用以接收該決定信號且基於該決定信號產生校準信號。
實例14包括實例13的任一者的標的物，包括或省略隨意元件，其中該第二路徑係配置用以依據該校準信號調整該第二時脈。
實例15包括實例13-14的任一者的標的物，包括或省略隨意元件，其中該第一路徑及該第二路徑係配置用以依據該校準信號調整該第一時脈及該第二時脈。
實例16包括實例13-15的任一者的標的物，包括或省略隨意元件，其中該迴路組件包括迴路濾波器及低壓降穩壓器。
實例17包括實例13-16的任一者的標的物，包括或省略隨意元件，其中該迴路組件係倍數延滯鎖定迴路。
實例18包括實例13-17的任一者的標的物，包括或省略隨意元件，其中該第一路徑包括配置用以調整該第一路徑的該第一延滯之可控制振盪器。
實例19包括實例13-18的任一者的標的物，包括或省略隨意元件，其中該第二路徑包括配置用以調整該第二路徑的該第二延滯之延滯線路。
實例20係一種產生時序決定信號的方法。第一時脈信號係透過第一路徑而產生。第二時脈信號係透過第二路徑而產生。第一脈波及第二脈波係透過互斥元件而產生。該第一脈波係依據該第一時脈信號較早而設定到第一邏輯狀態。該第二脈波係依據該第二時脈信號較早而設定到第一邏輯狀態。決定信號係透過取樣組件而產生，該取樣組件基於該第一脈波及該第二脈波指示該第一及第二時脈的哪一者較早。
實例21包括實例20的任一者的標的物，包括或省略隨意元件，其中該第二時脈信號的時序係基於該決定信號而調整。
實例22包括實例20-21的任一者的標的物，包括或省略隨意元件，其中該決定信號包括在該第一時脈較早而設定該第一狀態之第一指示器及在該第二時脈較早而設定該第一狀態之第二指示器。
實例23包括實例20-22的任一者的標的物，另包括產生該第二時脈信號以具有與該第二時脈信號不同的頻率。
實例24係一種系統，具有用於產生第一時脈信號的機構、用於產生第二時脈信號的機構、用於產生第一脈波及第二脈波的機構及用於基於該第一脈波及該第二脈波產生決定信號的機構。該第一脈波係在第一時脈信號早於該第二時脈信號而設定第一邏輯狀態，及該第二脈波係在第二時脈信號早於該第一時脈信號而設定該第一邏輯 狀態。
實例25包括實例24的標的物，包括或省略隨意元件，其中該系統另包括用於基於該決定信號調整該第一時脈信號及該第二時脈信號的至少一者的時序之機構。
雖然本發明已關於一或數個實作而解說及說明，可對於所解說實例進行更改及/或修飾而不會背離附加請求項的精神及範圍。例如，雖然文中所述之發射電路/系統已可視為發射器電路，熟習此項技藝者將領會到文中所提供之本發明同樣地可領會於收發器電路。
更者，特別是關於上述組件或結構(總成、裝置、電路、系統等)所實施之各種功能，使用來說明此種組件之術語(包括對“機構”的指稱)預期相當於實施所述組件的特定功能(例如，其係功能性等效物)之任何組件或結構，除非另有說明，即使不是結構上等效於實施本發明的文中所述示範性實作中的功能之所揭示結構。組件或結構包括處理器執行指令以實施至少部份的各種功能。再者，雖然本發明的特殊特徵已關於數個實作的任一者予以說明，此種特徵可與其它實作的一或數個其它特徵結合如可能是期望且有利於任何給定或特殊應用。
更者，至於術語“包括(including)”、“包括(includes)”、“具有(having)”、“具有(has)”、“具有(with)”或其變化係使用於詳細說明或請求項中，這些術語預期包含以相似於術語“包含(comprising)”的方 式。
110‧‧‧第一時脈
112‧‧‧第二時脈
114‧‧‧決定信號
200‧‧‧高解析度砰砰時間數位轉換器
218‧‧‧互斥元件
220‧‧‧正反器
222‧‧‧正反器
224‧‧‧正反器
226‧‧‧正反器
228‧‧‧多級組件
230‧‧‧第一脈波
232‧‧‧第二脈波
236‧‧‧第一引導信號
238‧‧‧第二引導信號
240‧‧‧第一早指示器
242‧‧‧第二早指示器

Claims (20)

  1. 一種時間數位轉換器，包含：互斥元件，配置用以接收第一時脈及第二時脈且產生第一脈波及第二脈波，其中該互斥元件係配置用以依據該第一時脈係早於該第二時脈，驅動該第一脈波至第一邏輯狀態及該第二脈波至第二邏輯狀態，且依據該第二時脈係早於該第一時脈，驅動該第二脈波至該第一邏輯狀態及該第一脈波至該第二邏輯狀態；及取樣組件，配置用以接收該第一脈波及該第二脈波且依據該第一脈波及該第二脈波來產生決定信號。
  2. 如申請專利範圍第1項的時間數位轉換器，另包含配置用以依據該決定信號調整該第一時脈及該第二時脈的至少一者的時序之組件。
  3. 如申請專利範圍第1項的時間數位轉換器，另包含配置用以產生具有第一延滯的該第一時脈之第一路徑及配置用以產生具有第二延滯的該第二時脈之第二路徑。
  4. 如申請專利範圍第1項的時間數位轉換器，其中該決定信號包括第一早指示器及第二早指示器，其中該第一早指示器係依據該第一時脈早於該第二時脈而設定到該第一邏輯狀態，以及該第二早指示器係依據該第二時脈早於該第一時脈而設定到該第一邏輯狀態。
  5. 如申請專利範圍第4項的時間數位轉換器，其中該決定信號具有鬆弛時序。
  6. 如申請專利範圍第1項的時間數位轉換器，其中 該第一時脈及該第二時脈具有不同頻率。
  7. 如申請專利範圍第1項的時間數位轉換器，其中該第一時脈具有大於該第二時脈的頻率至少10倍之頻率。
  8. 申請專利範圍第1項的時間數位轉換器，其中該互斥元件係配置用以基於選定的取樣期間而產生該第一脈波及該第二脈波。
  9. 如申請專利範圍第1項的時間數位轉換器，其中該互斥元件包括交叉耦接的NAND閘極及耦接至該等交叉耦接的NAND閘極的介穩性濾波器。
  10. 如申請專利範圍第9項的時間數位轉換器，其中依據該第一時脈早於該第二時脈，第一NAND閘極的輸出係驅動到該第一狀態且第二NAND閘極的輸出係驅動到該第二狀態。
  11. 如申請專利範圍第1項的時間數位轉換器，其中該取樣組件係配置用以將來自該第一脈波及該第二脈波的該等狀態擴大進入該決定信號。
  12. 如申請專利範圍第1項的時間數位轉換器，其中該取樣組件包括第一級的延滯拍擊及第二級的延滯拍擊。
  13. 一種數位頻率系統，包含：第一路徑，具有第一延滯且配置用以產生第一時脈，該第一時脈具有第一頻率；第二路徑，具有第二延滯且配置用以產生第二時脈，該第二時脈具有第二頻率； 時間數位轉換器，配置用以基於該第一時脈及該第二時脈產生決定信號，其中該決定信號指示該第一時脈及該第二時脈的哪一者係較早；及迴路組件，配置用以接收該決定信號且基於該決定信號產生校準信號。
  14. 如申請專利範圍第13項的數位頻率系統，其中該第二路徑係配置用以依據該校準信號調整該第二時脈。
  15. 如申請專利範圍第13項的數位頻率系統，其中該第一路徑及該第二路徑係配置用以依據該校準信號調整該第一時脈及該第二時脈。
  16. 如申請專利範圍第13項的數位頻率系統，其中該迴路組件包括迴路濾波器及低壓降穩壓器。
  17. 如申請專利範圍第13項的數位頻率系統，其中該迴路組件係倍數延滯鎖定迴路。
  18. 一種產生時序決定信號的方法，該方法包含：透過第一路徑產生第一時脈信號；透過第二路徑產生第二時脈信號；透過互斥元件產生第一脈波及第二脈波，其中該第一脈波係依據該第一時脈信號較早而設定到第一邏輯狀態以及該第二脈波係依據該第二時脈信號較早而設定到第一邏輯狀態；及透過取樣組件產生決定信號，該取樣組件基於該第一脈波及該第二脈波指示該第一及第二時脈的哪一者較早。
  19. 如申請專利範圍第18項的產生時序決定信號的 方法，另包含基於該決定信號調整該第二時脈信號的時序。
  20. 如申請專利範圍第18項的產生時序決定信號的方法，其中該決定信號包括依據該第一時脈較早而設定該第一狀態之第一指示器及依據該第二時脈較早而設定該第一狀態之第二指示器。
TW104129526A 2014-10-14 2015-09-07 砰砰時間數位轉換器之系統及方法 TWI568194B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/513,348 US9395698B2 (en) 2014-10-14 2014-10-14 Bang-bang time to digital converter systems and methods

Publications (2)

Publication Number Publication Date
TW201624927A true TW201624927A (zh) 2016-07-01
TWI568194B TWI568194B (zh) 2017-01-21

Family

ID=54146968

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104129526A TWI568194B (zh) 2014-10-14 2015-09-07 砰砰時間數位轉換器之系統及方法

Country Status (4)

Country Link
US (1) US9395698B2 (zh)
EP (1) EP3029832A3 (zh)
CN (1) CN105515570B (zh)
TW (1) TWI568194B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI743203B (zh) * 2016-09-27 2021-10-21 日商精工愛普生股份有限公司 物理量測定裝置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10018970B2 (en) * 2015-09-30 2018-07-10 Mediatek Inc. Time-to-digital system and associated frequency synthesizer
JP2018056673A (ja) 2016-09-27 2018-04-05 セイコーエプソン株式会社 回路装置、物理量測定装置、電子機器及び移動体
JP2018056674A (ja) 2016-09-27 2018-04-05 セイコーエプソン株式会社 回路装置、物理量測定装置、電子機器及び移動体
CN107870556B (zh) * 2016-09-27 2021-08-17 精工爱普生株式会社 集成电路装置、电子设备和移动体
JP6834299B2 (ja) 2016-09-27 2021-02-24 セイコーエプソン株式会社 回路装置、物理量測定装置、電子機器及び移動体
JP7169781B2 (ja) * 2018-06-08 2022-11-11 キヤノン株式会社 信号処理装置および方法
US11870449B2 (en) * 2019-12-28 2024-01-09 Intel Corporation Systems and methods for calibrating digital phase-locked loops

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5489865A (en) * 1992-02-28 1996-02-06 Media Vision, Inc. Circuit for filtering asynchronous metastability of cross-coupled logic gates
WO1997006491A1 (en) * 1995-08-10 1997-02-20 International Business Machines Corporation Synchronizing logic avoiding metastability
US5793236A (en) * 1996-12-13 1998-08-11 Adaptec, Inc. Dual edge D flip flop
US6683478B2 (en) * 2001-11-13 2004-01-27 Samsung Electronics Co., Ltd. Apparatus for ensuring correct start-up and phase locking of delay locked loop
US7034594B2 (en) * 2004-04-28 2006-04-25 Seiko Epson Corporation Differential master/slave CML latch
WO2006111899A2 (en) * 2005-04-18 2006-10-26 Nxp B.V. Circuit arrangement, in particular phase-locked loop, as well as corresponding method
US20070047687A1 (en) * 2005-08-25 2007-03-01 Tse-Hsiang Hsu Phase detector and related phase detecting method thereof
US7423456B2 (en) * 2006-12-01 2008-09-09 Micron Technology, Inc. Fast response time, low power phase detector circuits, devices and systems incorporating the same, and associated methods
TWI325694B (en) * 2006-12-15 2010-06-01 Ind Tech Res Inst All digital delay locked loop
KR100837278B1 (ko) * 2007-02-27 2008-06-11 삼성전자주식회사 클럭 스큐 컨트롤러 및 그것을 포함하는 집적 회로
US8433025B2 (en) 2008-01-04 2013-04-30 Qualcomm Incorporated Digital phase-locked loop with gated time-to-digital converter
US8022849B2 (en) * 2008-04-14 2011-09-20 Qualcomm, Incorporated Phase to digital converter in all digital phase locked loop
US8058913B2 (en) * 2008-07-17 2011-11-15 Korea University Industrial & Academic Collaboration Foundation DLL-based multiphase clock generator
US8191029B2 (en) * 2008-12-12 2012-05-29 Lsi Corporation Timing error sampling generator, critical path monitor for hold and setup violations of an integrated circuit and a method of timing testing
US8076960B2 (en) * 2009-04-29 2011-12-13 Qualcomm Incorporated Digital phase-locked loop with two-point modulation using an accumulator and a phase-to-digital converter
TWI356593B (en) * 2009-06-29 2012-01-11 Ind Tech Res Inst Digital phase-locked loop and digital phase-freque
US9041429B2 (en) * 2011-06-02 2015-05-26 Arizona Board Of Regents, A Body Corporate Of The State Of Arizona, Acting For And On Behalf Of Arizona State University Sequential state elements for triple-mode redundant state machines, related methods, and systems
US9419635B2 (en) 2011-09-08 2016-08-16 Fastree 3D Bv Time-to-digital converter and method therefor
US9041129B2 (en) * 2012-02-24 2015-05-26 National Applied Research Laboratories Semiconductor memory storage array device and method for fabricating the same
US8710913B2 (en) * 2012-05-03 2014-04-29 Intel Mobile Communications GmbH Circuit arrangement and method for operating a circuit arrangement
US8570082B1 (en) * 2013-02-27 2013-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. PVT-free calibration circuit for TDC resolution in ADPLL

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI743203B (zh) * 2016-09-27 2021-10-21 日商精工愛普生股份有限公司 物理量測定裝置

Also Published As

Publication number Publication date
TWI568194B (zh) 2017-01-21
CN105515570A (zh) 2016-04-20
EP3029832A2 (en) 2016-06-08
US20160103423A1 (en) 2016-04-14
US9395698B2 (en) 2016-07-19
CN105515570B (zh) 2019-04-05
EP3029832A3 (en) 2016-10-12

Similar Documents

Publication Publication Date Title
TWI568194B (zh) 砰砰時間數位轉換器之系統及方法
EP3611540B1 (en) Apparatus and methods for synchronization of radar chips
EP2944022B1 (en) Integrated circuit comprising circuitry to determine settings for an injection-locked oscillator
KR101994243B1 (ko) 클럭 생성 회로 및 이를 포함하는 반도체 장치
KR100810070B1 (ko) 지연고정루프
US8994573B2 (en) Digital-to-time converter and calibration of digital-to-time converter
US8779816B2 (en) Low area all digital delay-locked loop insensitive to reference clock duty cycle and jitter
TWI688241B (zh) 多相時脈產生
US11067630B2 (en) System and method for electronics timing delay calibration
KR20160033381A (ko) 멀티 채널 지연 고정 루프
JP2018509830A (ja) ビームフォーミング及びｍｉｍｏ向け局部発振器の位相同期
US10075156B2 (en) Synchronous clock generation using an interpolator
US8395946B2 (en) Data access apparatus and associated method for accessing data using internally generated clocks
US20050289379A1 (en) System and method for producing precision timing signals
KR20190105961A (ko) 지연 회로
US20200132765A1 (en) Test apparatus
KR101074453B1 (ko) 지연 동기 루프 및 그것의 지연 동기 방법
KR20140075348A (ko) 반도체 장치
JP2006115274A (ja) ２つのｐｌｌを用いた微小時間差回路及び時間測定回路
JP6427967B2 (ja) データ受信機、入出力装置、ジッタ測定装置およびジッタ測定方法
KR100917391B1 (ko) 시리얼 통신에서 수신되는 신호의 주파수를 판단하는 장치
US20240204788A1 (en) Vernier phase locked loop
Wang et al. Design of a Cesium Atomic Clock 1PPS Signal Generation and Synchronization Module Based on FPGA
JP5861507B2 (ja) データ通信回路、及び、電子装置
KR20140082359A (ko) 반도체 장치 및 이의 데이터 출력 타이밍 제어 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees