JP6427967B2 - データ受信機、入出力装置、ジッタ測定装置およびジッタ測定方法 - Google Patents

データ受信機、入出力装置、ジッタ測定装置およびジッタ測定方法 Download PDF

Info

Publication number
JP6427967B2
JP6427967B2 JP2014118072A JP2014118072A JP6427967B2 JP 6427967 B2 JP6427967 B2 JP 6427967B2 JP 2014118072 A JP2014118072 A JP 2014118072A JP 2014118072 A JP2014118072 A JP 2014118072A JP 6427967 B2 JP6427967 B2 JP 6427967B2
Authority
JP
Japan
Prior art keywords
signal
jitter
phase
data
comparison output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014118072A
Other languages
English (en)
Other versions
JP2015230296A (ja
Inventor
雅也 木船
雅也 木船
田村　泰孝
泰孝 田村
シェイコレスラミ アリ
シェイコレスラミ アリ
リアン ジョシュア
リアン ジョシュア
サデグ ジャラリ モハマド
サデグ ジャラリ モハマド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2014118072A priority Critical patent/JP6427967B2/ja
Publication of JP2015230296A publication Critical patent/JP2015230296A/ja
Application granted granted Critical
Publication of JP6427967B2 publication Critical patent/JP6427967B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

この出願で言及する実施例は、データ受信機、入出力装置、ジッタ測定装置およびジッタ測定方法に関する。
近年、コンピュータやその他の情報処理機器に使用する半導体記憶装置(例えば、ＤＲＡＭ：Dynamic Random Access Memory)、プロセッサおよびスイッチＬＳＩ(Large Scale Integration)等は、その性能向上が顕著である。
そのため、システムの性能を向上するには、部品の性能向上に加えて、これらの部品あるいは要素間の信号伝送速度の向上(ｂｉｔ／ｓで測定される伝送容量の増加および伝送遅延の減少)が望まれている。
例えば、コンピュータ(サーバ)の性能向上は、ＳＲＡＭ(Static Random Access Memory)やＤＲＡＭ等のメモリとプロセッサの間の信号伝送レートの向上が要望されている。また、サーバ以外でも、通信基幹向け装置等の情報処理機器の性能向上に伴って、装置内外での信号送受信のデータレートを高くすることが要望されている。
このようなデータレート向上を実現するためには、通信システムのデータ送信機、伝送線路(通信路)およびデータ受信機で生じる時間揺らぎの影響を抑えることが求められる。ここで、時間揺らぎは、送受信されるデータ波形や、受信回路内部でデータを受信するためのクロック信号に発生するものであって、例えば、各要素で発生するノイズに起因している。
例えば、アイパタン(アイダイアグラム)と呼ばれる波形は、例えば、データ送信機、伝送線路およびデータ受信機で生じる時間揺らぎの影響により、データの遷移時間(クロスポイント)が時間方向に広がりを持つ。このような時間揺らぎは、ジッタ(タイミングジッタ)と呼ばれているが、このジッタを適切に小さくすることが、通信システムを設計する上で重要なポイントとなっている。
従来、例えば、回路シミュレーションにおいて、入力データ信号やデータ受信機のクロック信号のジッタを評価し、回路パラメタを最適化してジッタを低減することが行われている。しかしながら、例えば、大規模な通信システムのモデル化は困難であり、また、データレートの高速化に伴って、ジッタ推定のシミュレーション誤差が問題となる。
さらに、実機での評価を行うことも考えられるが、例えば、内部信号のジッタ測定は難しく、また、パッケージやボードといった評価系の周波数帯域限界が存在するため、ジッタにおける高周波成分を外部に取り出すのは困難である。
ところで、従来、ジッタ測定装置としては、様々なものが提案されている。
特開２００５−３０８５１１号公報 特開２００３−３２２６６６号公報
Hashimoto, T., et al., "Time-to-Digital Converter with Vernier Delay Mismatch Compensation for High Resolution On-Die Clock Jitter Measurement," IEEE Symposium on VLSI Circuits Dig. Tech. Papers, pp.166-167, June 2008
前述したように、例えば、内部信号のジッタ測定は難しく、また、ジッタにおける高周波成分を外部に取り出すのは困難である。また、被測定信号としては、クロック信号のような周期信号に限定され、例えば、非周期信号である送受信データに適用することが困難である。
さらに、外部に被測定信号を取り出すことなく、チップ内部でジッタを測定し、その測定結果をチップ外部に出力することも考えられるが、そのための回路は、タイミング分解能を高くすると、大規模なものとなってしまう。すなわち、大規模な回路を追加することなく、チップ内部でジッタを高精度に測定するのは、困難となっている。
一実施形態によれば、第１受信回路と、参照クロック生成回路と、ジッタ算出回路と、を有するデータ受信機が提供される。前記第１受信回路は、入力データ信号と第１クロック信号との位相差を生成して出力する第１位相比較器を含む。
前記第２受信回路は、前記入力データ信号と、前記第１クロック信号と無相関の参照クロック信号との位相差を生成して出力する第２位相比較器を含む。前記ジッタ算出回路は、前記第１位相比較器からの第１位相比較出力信号および前記第２位相比較器からの第２位相比較出力信号を受け取り、前記第１位相比較出力信号および前記第２位相比較出力信号の相関関数の平均値により、ジッタ量を算出する。前記データ受信機は、前記第１受信回路、および、前記参照クロック生成回路として使用する第２受信回路の少なくとも２つの受信回路を含み、前記データ受信機がデータ受信動作を行っているとき、前記第１受信回路は、第１入力データ信号から前記第１クロック信号を生成し、前記第１入力データ信号を判定して第１出力データを出力し、前記第２受信回路は、第２入力データ信号から前記参照クロック信号として使用する第２クロック信号を生成し、前記第２入力データ信号を判定して第２出力データを出力する。前記データ受信機は、さらに、前記第１入力データ信号および前記第２入力データ信号を受け取るスイッチを有し、前記データ受信機がジッタ測定動作を行っているとき、前記スイッチは、前記第１および第２入力データ信号のいずれか一方を選択して、前記第１および第２受信回路の両方に入力する。
開示のデータ受信機、入出力装置、ジッタ測定装置およびジッタ測定方法は、大規模な回路を追加することなく、チップ内部でジッタを高精度に測定することができるという効果を奏する。
図１は、ジッタの一例を説明するための図である。 図２は、ジッタ測定回路の一例を示すブロック図である。 図３は、データ受信機の第１実施例を説明するためのブロック図である。 図４は、データ受信機の第２実施例を説明するためのブロック図である。 図５は、図４に示すデータ受信機におけるデジタルコア部の一例を示すブロック図である。 図６は、入力データ信号に印加した正弦波ジッタと、本実施例に係るデータ受信機により測定されたジッタを比較して示す図である。 図７は、入力データ信号に印加したランダムジッタと、本実施例に係るデータ受信機により測定されたジッタを比較して示す図である。 図８は、本実施例に係るデータ受信機に適用されるアレクサンダー位相比較器(バンバン位相比較器)の一例を説明するための図(その１)である。 図９は、本実施例に係るデータ受信機に適用されるアレクサンダー位相比較器(バンバン位相比較器)の一例を説明するための図(その２)である。 図１０は、データ受信機の第３実施例を説明するためのブロック図である。 図１１は、データ受信機の第４実施例を説明するためのブロック図である。 図１２は、データ受信機の第５実施例を説明するためのブロック図である。 図１３は、入出力装置の一実施例を説明するためのブロック図である。
まず、データ受信機、入出力装置、ジッタ測定装置およびジッタ測定方法の実施例を詳述する前に、ジッタおよびジッタ測定回路の一例、並びに、その問題点を、図１および図２を参照して説明する。
図１は、ジッタの一例を説明するための図であり、入力データ波形を１ＵＩ(Unit Interval)で折り返し表示したアイパタン(アイダイアグラム)と呼ばれる波形の例を示すものである。なお、図１において、縦軸は電圧を示し、横軸は時間を示す。
図１に示されるように、アイパタンの波形は、例えば、データ送信機、伝送線路およびデータ受信機で生じる時間揺らぎの影響により、データの遷移時間(クロスポイントＣＰ)が時間方向に広がりを持つ。このような時間揺らぎは、ジッタ(タイミングジッタ)と呼ばれているが、このジッタを適切に小さくすることが、通信システムを設計する上で重要なポイントとなる。
ところで、回路シミュレーションにおいて、入力データ信号やデータ受信機のクロック信号のジッタを評価することにより、ある程度の精度で、回路パラメタを最適化し、ジッタを可能な限り最小化することができる。しかしながら、例えば、大規模な通信システムのモデル化は困難であり、また、データレートの高速化に伴って、ジッタ推定のシミュレーション誤差が課題となってきている。
他の手法として、実機での評価を行うことにより、ジッタを求めることも可能である。例えば、入力データに対して、ジッタを意図的に重畳し、データ受信機の許容タイミング揺らぎを評価するジッタトレランス評価が提案されている。しかしながら、内部信号である、例えば、データ送信機やデータ受信機の内部クロック信号のジッタ評価は、困難である。
すなわち、パッケージやボードといった評価系の周波数帯域限界が存在するため、例えば、ジッタにおける高周波成分を外部に取り出すのは困難であり、また、チップ外部で出力するために追加されたＩ／Ｏ回路込みのジッタの評価となる。その結果、チップ内部のジッタ評価を正確に行うことは、困難となっている。
そこで、外部に被測定信号を取り出すことなく、チップ内部でジッタを測定し、その測定結果をチップ外部に出力するための回路(オンチップジッタ測定回路)を実装し、チップ内部のジッタ量を正確に評価することが提案されている。
図２は、ジッタ測定回路の一例を示すブロック図であり、バーニア(Vernier)遅延線を使用したジッタ測定回路を示すものである。
図２において、参照符号ＤＥ11，ＤＥ21，…，ＤＥ81は、遅延量τsの遅延エレメント(遅延バッファ)を示し、ＤＥ12，ＤＥ22，…，ＤＥ82は、遅延量τfの遅延エレメントを示し、そして、ＰＤ10，ＰＤ20，…，ＰＤ80は、位相比較器を示す。
ここで、各遅延エレメントの遅延量τs，τfは、τf＜τsの関係が成立し、また、タイミング分解能ΔＤは、ΔＤ＝τs−τfで規定される。なお、各位相比較器ＰＤ10〜ＰＤ80は、それぞれ直列接続された遅延エレメントＤＥ11〜ＤＥ81を介して入力される被測定信号ＣＭＰを、それぞれ直列接続された遅延エレメントＤＥ12〜ＤＥ82を介して入力される基準信号ＣＭＰで取り込む(比較する)。
そして、各位相比較器ＰＤ10〜ＰＤ80の出力信号Ｓd1〜Ｓd8をモニタし、例えば、信号Ｓd1〜Ｓd8のうち、高レベル『１』から低レベル『０』(または、『０』から『１』)に変化する個所を検出することにより、ジッタ測定を行うようになっている。
なお、図２では、遅延エレメントＤＥ11〜ＤＥ81，ＤＥ12〜ＤＥ82および位相比較器ＰＤ10〜ＰＤ80は、８ステージとされているが、実際には、例えば、数十ステージといった多数段設け、タイミング分解能ΔＤを高くしてジッタ測定を行う。
このように、図２に示すジッタ測定回路は、例えば、基準信号ＲＥＦのジッタが既知であれば、位相誤差を見積ることにより、被測定信号ＣＭＰのジッタを評価することが可能である。
すなわち、図２に示すジッタ測定回路は、それぞれの信号パスに配置された多数の遅延エレメントＤＥ11〜ＤＥ81，ＤＥ12〜ＤＥ82および位相比較器ＰＤ10〜ＰＤ80により、ΔＤ＝(τs−τf)のタイミング精度で位相差を測定することができる。
しかしながら、この回路で測定可能な位相差(ΔＴ)は、Ｎ段の遅延バッファとすることにより、ΔＴ＝Ｎ＊ΔＤの関係が成り立ち、タイミング精度と広い測定位相差を両立するには、回路実装面積が大きくなるという問題が生じる。
或いは、周期信号である被測定信号におけるジッタを測定する場合、例えば、高速フーリエ変換(ＦＦＴ：Fast Fourier Transform)を用いるため、やはり回路実装面積が大きくなってしまうことになる。すなわち、被測定信号がクロック信号等の周期信号に限定されると、非周期的な通常のデータ信号におけるジッタを測定するのは困難となる。
以下、データ受信機、入出力装置、ジッタ測定装置およびジッタ測定方法の実施例を、添付図面を参照して詳述する。
図３は、データ受信機の第１実施例を説明するためのブロック図である。図３において、参照符号１は第１受信回路、２は第２受信回路、３は乗算器、そして４は、ローパスフィルタを示す。
第１実施例のデータ受信機(ジッタ測定回路)は、例えば、複数の受信回路を有する受信機における２つの受信回路(第１および第２受信回路)１，２を使用して、入力データφDATAにおけるジッタを測定するものである。
すなわち、本第１実施例は、データ受信機向けのジッタ測定回路に適したものであり、データ受信機における２つの受信回路１，２に対して同じデータを入力し、２つのリカバリクロック信号を(高周波側で)独立したクロック信号として使用する。
ここで、図３に示す第１および第２受信回路１，２を含むデータ受信機は、単独のデータ受信機であってもよいが、例えば、データ信号を送信するデータ送信機と共に、入出力(Ｉ／Ｏ：Input/Output)回路を形成することもできる。
さらに、第１および第２受信回路１，２、乗算器３およびローパスフィルタ４により、被測定信号(φDATA)のジッタを測定する専用のジッタ測定装置を形成することもできる。なお、ジッタ測定装置の場合には、第１および第２受信回路は、被測定信号のデータ自体を判定しなくてもよいため、ジッタ測定装置は、第１および第２回路１，２を有していればよい。
なお、入力データ信号φDATAは、非周期信号であり、また、第１および第２クロック信号φCLK1，φCLK2は、基準クロック信号であって、例えば、クロックデータリカバリ(ＣＤＲ：Clock Data Recovery)ＣＤＲ１，ＣＤＲ２の出力を使用することができる。
すなわち、通常、複数チャネルに対応する複数の受信回路を含むデータ受信機における一部の回路(例えば、２つの受信回路１，２)を用いて、ジッタ測定回路を実現することができる。
図３に示されるように、第１および第２受信回路１，２は、同様の回路構成を有する。すなわち、第１受信回路１(ＣＤＲ１)は、第１位相比較器１１(ＰＤ１)、第１チャージポンプＣＰ１、第１ループフィルタＬＦ１および第１電圧制御発振器(Voltage-controlled oscillator)ＶＣＯ１を有する第１回路ブロック１０を含む。ここで、参照符号Ｋp1は、第１位相比較器１１の利得を示し、Ｈ1(s)は、第１ループフィルタＬＦ１の開ループ伝達関数を示す。
同様に、第２受信回路２(ＣＤＲ２)は、第２位相比較器２１(ＰＤ２)、第２チャージポンプＣＰ２、第２ループフィルタＬＦ２および第２電圧制御発振器ＶＣＯ２を有する第２回路ブロック２０を含む。ここで、参照符号Ｋp2は、第２位相比較器２１の利得を示し、Ｈ2(s)は、第２ループフィルタＬＦ２の開ループ伝達関数を示す。
第１位相比較器１１は、入力データ信号φDATAおよび第１リカバリクロック信号φCLK1を受け取って、入力データ信号φDATAと第１リカバリクロック信号φCLK1の位相差を生成して出力する。
第１位相比較器１１の出力信号ＳＳ１は、乗算器３に入力されると共に、第１回路ブロック１０(ＣＰ１)に入力され、ＬＦ１およびＶＣＯ１を介して第１リカバリクロック信号φCLK1が生成されるようになっている。
同様に、第２位相比較器２１は、入力データ信号φDATAおよび第２リカバリクロック信号φCLK2を受け取って、入力データ信号φDATAと第２リカバリクロック信号φCLK2の位相差を生成して出力する。
第２位相比較器２１の出力信号ＳＳ２は、乗算器３に入力されると共に、第２回路ブロック２０(ＣＰ２)に入力され、ＬＦ２およびＶＣＯ２を介して第２リカバリクロック信号φCLK2が生成されるようになっている。
ここで、第１位相比較器１１の出力信号ＳＳ１および第２位相比較器２１の出力信号ＳＳ２を乗算する乗算器３の出力信号ＳＳ３、すなわち、(φ"DATA)2(s)は、次の式で与えられる。
(φ"DATA)2(s)＝(φDATA)2(s)・(１＋Ｋp1・Ｈ1(s))-1・(１＋Ｋp2・Ｈ2(s))-1
乗算器３の出力信号ＳＳ３は、ローパスフィルタ４に入力され、ローパスフィルタ４からは、入力データ信号φDATAにおけるジッタの期待値Ｅ[Ｋp1・Ｋp2・(φ"DATA)2(s)]が出力される。
すなわち、第１位相比較器１１の出力信号ＳＳ１および第２位相比較器２１の出力信号ＳＳ２は、乗算器３により相関計算(期待値Ｅの計算)が行われ、さらに、ローパスフィルタ４により時間平均をとることでジッタが測定される。
このように、乗算器３およびローパスフィルタ４により、第１および第２位相比較器１１，２１の出力信号ＳＳ１およびＳＳ２の相関関数の平均値を算出して、入力データ信号φDATAにおけるジッタを生成するようになっている。
以上、詳述したように、第１実施例のデータ受信機によれば、大規模な回路を追加することなく、チップ内部で被測定信号のジッタを高精度に測定することができる。すなわち、オンチップのジッタを精度良く取得することが可能となる。
そして、取得した結果(測定したジッタ)を用いて、例えば、データ送受信機の回路パラメタを調整して低ビットエラーレートを実現し、さらに、高品質なデータ伝送システムを構築することが可能となる。このよう効果は、以下に述べる各実施例においても奏される。
以上において、被測定信号(入力データ信号φDATA)と２つの基準クロック信号(第１および第２リカバリクロック信号φCLK1，φCLK2)は互いに相関が無いと仮定している。これは、システムに問題を生じさせる興味ある高周波(第１および第２ループフィルタＬＰ１，ＬＰ２のカットオフ周波数以上)では、無理のない仮定となっている。
図４は、データ受信機の第２実施例を説明するためのブロック図である。図４と上述した図３の比較から明らかなように、第２実施例のデータ受信機では、ジッタ測定時に、第１受信回路１の入力データ信号Ｄin1と第２受信回路２の入力データ信号Ｄin2を受け取って一方を選択するスイッチ５が設けられている。
なお、図４における第１クロック信号ＣＫ１および第２クロック信号(参照クロック信号)ＣＫ２は、図３における第１リカバリクロック信号φCLK1および第２リカバリクロック信号φCLK2に対応する。
さらに、第２実施例のデータ受信機において、第１および第２位相比較器１１，２１の出力信号ＳＳ１，ＳＳ２は、デマルチプレクサ６１，６２(DMUX1，DMUX2)により低速化されてから、デジタルコア部７に入力されるようになっている。
すなわち、データ受信機が通常のデータ受信動作を行っているとき、スイッチ５は、第１受信回路１に対して入力データ信号Ｄin1を入力し、また、第２受信回路２に対して入力データ信号Ｄin2を入力するように、スイッチング制御する。
そして、入力データ信号におけるジッタを測定する場合には、スイッチ５を切り替えて、例えば、第１および第２受信回路１，２(第１および第２位相比較器１１，２１)に対して、同じ入力データ信号Ｄin1を入力するように、スイッチング制御する。ここで、入力データ信号におけるジッタを測定する場合、スイッチ５を切り替えて、第１および第２位相比較器１１，２１に対して、同じ入力データ信号Ｄin2を入力するようにしてもよい。
図５は、図４に示すデータ受信機におけるデジタルコア部の一例を示すブロック図である。なお、図５では、スイッチ５は省略されており、第１および第２位相比較器１１，２１に対して同じ入力データ信号Ｄin1が入力されるようになっている。
図５に示されるように、デジタルコア部７は、アンドゲート７１，７２、オアゲート７３，７４、エッジカウンタ７５、積分器７６および利得算出回路７７を有する。ここで、アンドゲート７１には、デマルチプレクサ６１，６２により低速化された位相比較器１１，２１の位相比較結果(PD1-UP，PD2-UP)が入力され、アンドゲート７２には、低速化された位相比較器１１，２１の位相比較結果(PD1-DN，PD2-DN)が入力されている。
また、オアゲート７３には、デマルチプレクサ６１，６２により低速化された位相比較器１１，２１の位相比較結果(PD1-UP，PD1-DN)が入力され、オアゲート７４には、アンドゲート７１，７２の出力信号が入力されている。
さらに、オアゲート７３の出力信号は、エッジカウンタ７５に入力されて、第１位相比較器１１の出力信号の立ち上がりエッジ(PD1-UP)および立下りエッジ(PD1-DN)のデータ遷移回数を所定回数カウントして、リセット信号ＲＳＴを積分器７６に出力する。ここで、エッジカウンタ７５によりカウントするのは、ランダムデータの遷移回数をカウントすることになる。
そして、積分器７６は、エッジカウンタ７５からのリセット信号ＲＳＴに従って、第１および第２位相比較器１１，２１の出力信号が共に『１』または『０』になる乗算結果を積分し、この積分値を相関値として出力する。ここで、積分器７６から出力される相関値は、例えば、図３を参照して説明した期待値Ｅ[Ｋp1・Ｋp2・(φ"DATA)2(s)]に相当する。
また、利得算出回路７７は、デマルチプレクサ６１，６２により低速化された第１位相比較器１１および第２位相比較器２１の出力信号を受け取り、第１位相比較器１１の利得Ｋp1および第２位相比較器２１の利得Ｋp2を算出する。
ここで、利得算出回路７７は、例えば、アレクサンダー(Alexander)位相比較器(バンバン(Bang-Bang)位相比較器)とされた第１および第２位相比較器１１，２１(ＰＤ１，ＰＤ２)の利得(Ｋp1，Ｋp2)を算出するための回路である。
このように、デジタルコア部７には、ランダムデータを取り扱うためのエッジディテクタ(データの遷移を検出する回路)７１〜７６、および、利得を算出するための積分器(位相検出器の時間平均を算出する回路)７７が設けられている。
そして、積分器７６から出力される相関値(期待値)を、第１および第２位相比較器１１，２１の利得Ｋp1，Ｋp2の積で除算する(Ｅ[Ｋp1・Ｋp2・(φ"DATA)2(s)]／(Ｋp1・Ｋp2))ことにより、入力データ信号(φDATA)におけるジッタを得ることができる。
なお、この相関値を利得で除算する処理は、例えば、データ受信機に除算器を設けてもよいが、データ受信機の外部に設けられた演算処理装置(プロセッサ)により処理することも可能である。
このように、データ受信機における２つの受信回路を利用することにより、占有面積の増加を抑えることが可能となる。また、データ受信機のためのデータ遷移検出回路(デジタルコア部７の７１〜７６)により非周期信号に対してもそのジッタを測定することが可能となる。同時に、位相比較器の利得を計算する回路(デジタルコア部７の利得算出回路７７)により、良好なジッタの測定精度(相対値ではなく絶対値)を実現することも可能となる。
図６は、入力データ信号に印加した正弦波ジッタと、本実施例に係るデータ受信機により測定されたジッタを比較して示す図である。ここで、図６(a)は、印加した正弦波ジッタと測定されたジッタを比較して示す図であり、図６(b)は、印加した正弦波ジッタと測定されたジッタの誤差を示す図である。
図６(a)において、参照符号ＬＬ１は、被測定信号(入力データ信号)に対して意図的に印加した周波数が１００ＭＨｚの正弦波ジッタを示し、正方形のドットは、その被測定信号から、本実施例のデータ受信機により実際に測定されたジッタを示す。
なお、図６(a)において、縦軸は、測定ジッタ値(pS RMS)を示し、横軸は、印加ジッタ量(pS RMS)を示す。また、図６(b)において、縦軸は、誤差(pS)を示し、横軸は、印加ジッタ量(pS RMS)を示す。
図６(a)に示されるように、被測定信号に対して意図的に正弦波ジッタを印加した場合、本実施例のデータ受信機により実際に測定されたジッタは、その印加した正弦波ジッタとほぼ一致していることが分かる。すなわち、図６(b)に示されるように、本実施例により測定されたジッタと、印加した正弦波ジッタとの誤差は、０．７５ｐＳ以下の良好な範囲となっていることが分かる。
図７は、入力データ信号に印加したランダムジッタと本実施例に係るデータ受信機により測定されたジッタを比較して示す図である。ここで、図７(a)は、印加したランダムジッタと測定されたジッタを比較して示す図であり、図７(b)は、印加したランダムジッタと測定されたジッタの誤差を示す図である。
図７(a)において、参照符号ＬＬ２は、被測定信号に対して意図的に印加した周波数が２０ＭＨｚ〜１００ＭＨｚで不規則に変化するランダムジッタを示し、正方形のドットは、その被測定信号から、本実施例のデータ受信機により実際に測定されたジッタを示す。
なお、図７(a)において、縦軸は、測定ジッタ値(pS RMS)を示し、横軸は、印加ジッタ量(pS RMS)を示す。また、図７(b)において、縦軸は、誤差(pS)を示し、横軸は、印加ジッタ量(pS RMS)を示す。
図７(a)に示されるように、被測定信号に対して意図的にランダムジッタを印加した場合、本実施例のデータ受信機により実際に測定されたジッタは、その印加したランダムジッタとほぼ一致していることが分かる。すなわち、図７(b)に示されるように、本実施例により測定されたジッタと、印加したランダムジッタとの誤差は、０．２５ｐＳ以下の良好な範囲となっていることが分かる。
図６(a)および図６(b)、並びに、図７(a)および図７(b)を参照して説明したように、本実施例に係るデータ受信機は、正弦波ジッタおよびランダムジッタを始めとして、入力データに含まれる様々なジッタを正しく測定することが可能である。
図８および図９は、本実施例に係るデータ受信機に適用されるアレクサンダー位相比較器(バンバン位相比較器)の一例を説明するための図である。ここで、図８(a)は、図３〜図５における第１および第２位相比較器１１，２１(ＰＤ１，ＰＤ２)として適用されるアレクサンダー位相比較器100の論理回路図である。
また、図８(b)および図８(c)は、図８(a)に示す位相比較器100の動作を説明するための図であり、図８(b)は、クロック信号ＣＫが入力データ信号Ｄinよりも進んでいる場合を示し、図８(c)は、遅れている場合を示す。さらに、図９(a)は、実際の位相比較器100の出力と位相差の関係を示し、図９(b)は、位相比較器の理想の入出力特性および実際に存在しているジッタの分布関数例を示す。
まず、図８(a)に示されるように、アレクサンダー位相比較器100(１１，２１)は、４つのＤ型フリップフロップ(ＤＦＦ)１０１〜１０４および２つの排他的論理和(ＸＯＲ)ゲート１０５，１０６を含む。
入力データ信号Ｄinは、ＤＦＦ１０１および１０２のデータ入力端子(Ｄ入力)に入力され、ＤＦＦ１０１の出力信号(Ｑ出力)は、ＤＦＦ１０３のＤ入力およびＸＯＲゲート１０５の一方の入力端子に入力される。ＤＦＦ１０３のＱ出力は、ＸＯＲゲート１０６の一方の入力端子に入力される。
ＤＦＦ１０２のＱ出力は、ＤＦＦ１０４のＤ入力に入力され、ＤＦＦ１０４のＱ出力は、ＸＯＲゲート１０５の他方の入力端子およびＸＯＲゲート１０６の他方の入力端子に入力される。
ここで、ＤＦＦ１０１〜１０４のクロック入力端子には、クロック信号ＣＫが入力されている。なお、ＤＦＦ１０３のＱ出力を信号Ａとし、ＤＦＦ１０４のＱ出力を信号Ｂとし、そして、ＤＦＦ１０１のＱ出力を信号Ｃとする。さらに、ＸＯＲゲート１０６の出力信号を信号Ｘとし、ＸＯＲゲート１０５の出力信号を信号Ｙとする。
図８(a)に示す位相比較器100において、クロック信号ＣＫの立ち上がりタイミングが入力データ信号Ｄinの立ち上がりタイミングよりも進んでいる場合、図８(b)に示されるように、信号Ａ，Ｂ，Ｃは、Ａ＝『０』，Ｂ＝『１』，Ｃ＝『１』となる。その結果、位相比較器100の出力信号Ｘ，Ｙは、Ｘ＝『１』，Ｙ＝『０』となる。
逆に、図８(a)に示す位相比較器100において、クロック信号ＣＫの立ち上がりタイミングが入力データ信号Ｄinの立ち上がりタイミングよりも遅れている場合、図８(c)に示されるように、信号Ａ，Ｂ，Ｃは、Ａ＝『１』，Ｂ＝『１』，Ｃ＝『０』となる。その結果、位相比較器100の出力信号Ｘ，Ｙは、Ｘ＝『０』，Ｙ＝『１』となる。
ここで、位相比較器の理想の入出力特性は、図９(b)に示されるように、例えば、低レベルから高レベルへ垂直に立ち上がる。しかしながら、実際の位相比較器には、例えば、正規分布で示されるような分布関数のジッタが含まれている。
そのため、実際の位相比較器100における入出力特性(ジッタ有における入出力特性)は、位相差に対して、例えば、低レベルから高レベルへ、所定の傾きを持って立ち上がることになる。
このように、アレクサンダー位相比較器100は、『０』および『１』のデジタル位相比較により設計は容易であるが、利得が動作環境に強く依存することになる。そこで、高精度のジッタ測定を実現するために、図９(a)に示されるゼロをクロスする傾き(利得)を取得するための構成を設けるようになっている。
なお、利得は、位相比較器を形成するトランジスタ素子のばらつきや温度特性により変化し、また、ジッタに対して変化するため、例えば、図５を参照して説明したような利得算出回路７７が設けられている。
図１０は、データ受信機の第３実施例を説明するためのブロック図である。第３実施例のデータ受信機は、被測定信号(入力データ信号Ｄin)のジッタだけでなく、第１および第２受信回路１，２(ＣＤＲ１，ＣＤＲ２)における第１および第２クロック信号ＣＫ１，ＣＫ２のジッタも取得可能となっている。なお、受信回路１および２は、同じ構成とされている。また、図１０における参照符号８は、例えば、図５におけるデジタルコア部７に相当する。
図１０に示されるように、受信回路１は、位相比較器(ＰＤ)１１、チャージポンプ(ＣＰ)１２、ループフィルタ(ＬＦ)１３、電圧制御発振器(ＶＣＯ)１４、デマルチプレクサ(DMUX)１５，１６、および、位相比較器利得算出回路１７を含む。
同様に、受信回路２は、位相比較器(ＰＤ)２１、チャージポンプ(ＣＰ)２２、ループフィルタ(ＬＦ)２３、電圧制御発振器(ＶＣＯ)２４、デマルチプレクサ(DMUX)２５，２６、および、位相比較器利得算出回路２７を含む。
位相比較器１１および１２は、それぞれ図８(a)に示す位相比較器100をそのまま適用してもよいが、図１０に示す例では、それぞれＤＦＦ111，112および211，212、並びに、論理回路113および213を含む。ここで、ＤＦＦ112および212のクロック端子には、レベル反転されたクロック信号ＣＫ１およびＣＫ２が入力されている。
位相比較器利得算出回路１７および２７は、それぞれＤＦＦ171および271、並びに、可変遅延器172および272を含み、後述する利得算出回路812，822を介して位相比較器１１および２１における利得を算出可能としている。ここで、ＤＦＦ171および271のクロック端子には、レベル反転された可変遅延器172および272の出力信号が入力されている。
なお、受信回路１および２におけるチャージポンプ１２および２２、ループフィルタ１３および２３、電圧制御発振器１４および２４、並びに、デマルチプレクサ１５，１６および２５，２６は、例えば、図４におけるものと同様であり、その説明は省略する。
受信回路１におけるＤＦＦ111および112の出力信号(Ｑ出力)は、デマルチプレクサ１５により低速化された後、ＦＩＦＯ(First-In First-Out)バッファ811を介して相関器813および803に入力される。また、ＤＦＦ171の出力信号は、デマルチプレクサ１６により低速化された後、利得算出回路812に入力される。
受信回路２におけるＤＦＦ211および212の出力信号は、デマルチプレクサ２５により低速化された後、ＦＩＦＯバッファ821を介して相関器823および803に入力される。また、ＤＦＦ271の出力信号は、デマルチプレクサ２６により低速化された後、利得算出回路822に入力される。
ここで、通常のデータ受信動作を行っているとき、受信回路１は、スイッチ５からの入力データ信号Ｄin1を受け取ってデータ判定を行い、データ信号Ｄout1を出力する。すなわち、データ受信時において、ＤＦＦ111，112，171のデータ入力端子には、対応する入力データ信号Ｄin1が入力され、デマルチプレクサ１５から、受信回路１により受信したデータ信号Ｄout1が出力される。
同様に、通常のデータ受信動作を行っているとき、受信回路２は、スイッチ５からの入力データ信号Ｄin2を受け取ってデータ判定を行い、データ信号Ｄout2を出力する。すなわち、データ受信時において、ＤＦＦ211，212，271のデータ入力端子には、対応する入力データ信号Ｄin2が入力され、デマルチプレクサ２５から、受信回路２により受信したデータ信号Ｄout2が出力される。
そして、ジッタの測定を行っているとき、スイッチ５は、入力データ信号Ｄin1およびＤin2のいずれか一方を選択し、選択された入力データ信号(例えば、Ｄin1)を、受信回路１および２の両方に対して入力する。
図１０に示されるように、本第３実施例のデータ受信機は、さらに、位相比較器９１、デマルチプレクサ(DMUX)９２、可変遅延器９３、ＦＩＦＯバッファ801、利得算出回路802、上述した相関器803およびカウンタ804を含む。
ここで、ＦＩＦＯバッファ801、利得算出回路802、相関器803およびカウンタ804は、第１および第２クロック信号ＣＫ１，ＣＫ２のジッタを取得するための相関計算部８０となっている。
位相比較器９１は、ＤＦＦ910を含み、ＤＦＦ910のデータ入力端子には、受信回路１の電圧制御発振器１４の出力信号が入力され、ＤＦＦ910のクロック入力端子には、可変遅延器９３を介して、受信回路２の電圧制御発振器２４の出力信号が入力されている。
ＤＦＦ910の出力信号は、デマルチプレクサ９２で低速化された後、相関計算部８０のＦＩＦＯバッファ801および利得算出回路802に入力されている。なお、ＦＩＦＯバッファ801の出力信号は、相関器813および823に入力され、利得算出回路802の出力信号は、そのまま外部へ出力されている。
すなわち、本第３実施例のデータ受信機は、利得算出回路812，802，822の出力信号、および、カウンタ814，804，824の出力信号を、例えば、演算処理装置(プロセッサ)に出力して外部処理を行うようになっている。これにより、被測定信号(Ｄin)のジッタだけでなく、受信回路１および２のリカバリクロック信号ＣＫ１，ＣＫ２のジッタも測定することができるようになっている。
図１１は、データ受信機の第４実施例を説明するためのブロック図であり、データ受信機に含まれる複数のＣＤＲレーン(受信回路)のうち、２つのＣＤＲレーン１および２によりジッタの測定を行うものを示している。
図１１に示す第４実施例のデータ受信機には、図１０を参照して説明した第３実施例と同様に、デマルチプレクサ９２の前段にクロック信号ＣＫ１，ＣＫ２が入力された位相比較器９１(ＰＤａ)が設けられている。これにより、入力データ信号(Ｄin1)のジッタだけでなく、リカバリクロック信号ＣＫ１，ＣＫ２のジッタも取得できるようになっている。
なお、図１１において、デマルチプレクサ９２の出力信号は、カウンタ他９４に入力されているが、このカウンタ他９４には、例えば、図１０を参照して説明したＦＩＦＯバッファ、利得算出回路および相関器等が含まれている。
このように、例えば、データ受信機に含まれる２つのＣＤＲレーン１，２を利用することにより、新たに、位相比較器９１、デマルチプレクサ９２およびカウンタ他９４を追加するだけで、入力データ信号およびクロック信号のジッタを測定することが可能になる。
また、図１１に示すデータ受信機により、専用のジッタ測定装置を形成することができるのはいうまでもない。この場合、２つのＣＤＲレーンは、入力データ信号のデータ判定が不要なため、ジッタ測定装置は、第１回路１および第２回路２を有していればよい。
図１２は、データ受信機の第５実施例を説明するためのブロック図である。図１２と上述した図１１の比較から明らかなように、本第５実施例のデータ受信機は、受信回路(ＣＤＲ)２の代わりにデジタルＤＬＬ２'を適用するようになっている。
すなわち、デジタルＤＬＬ２'は、受信回路(ＣＤＲ)１からのクロック信号(第１クロック信号)ＣＫ１を可変遅延器２９に入力し、可変遅延器２９の遅延量をアップダウンカウンタ２８で制御してクロック信号(参照クロック信号)ＣＫ２'を生成する。
ここで、可変遅延器２９の遅延量は、例えば、ＶＣＯ１４の出力信号(ＣＫ１)のジッタ成分が時間的にランダムであれば、固定遅延(ただし、遅延量は０より大きい)であっても、ランダムに制御されることになる。すなわち、被測定信号(入力データ信号Ｄin)と２つのクロック信号ＣＫ１，ＣＫ２'は互いに相関が無いことになる。
アップダウンカウンタ２８は、入力データ信号Ｄinをクロック信号ＣＫ２'で取り込むＤＦＦ(位相比較器)２１の出力信号に従って、カウント値をインクリメントまたはデクリメントするようになっている。
この図１２に示す第５実施例のデータ受信機は、例えば、複数のＣＤＲレーンを持たないデータ受信機(１つの受信回路を有するデータ受信機)、或いは、専用のジッタ測定装置として適用することができる。
図１３は、入出力装置の一実施例を説明するためのブロック図であり、データ伝送システムの一例を示すものである。図１３において、参照符号３０，３１は入出力装置(Ｉ／Ｏ回路)、300は伝送線路、Ｒｘ０，Ｒｘ１はデータ受信機、そして、Ｔｘ０，Ｔｘ１はデータ送信機を示す。
図１３は、一方のＩ／Ｏ回路３１(データ送信機Ｔｘ１)からのデータ信号を、伝送線路300を介して他方のＩ／Ｏ回路３０(データ受信機Ｒｘ０)に伝送する様子を説明するためのものである。ここで、データ受信機Ｒｘ１は、データ受信機Ｒｘ０と同様の構成を有し、データ送信機Ｔｘ０は、データ送信機Ｔｘ１と同様の構成を有している。
データ送信機Ｔｘ１(Ｔｘ０)は、送信データＤttを増幅するドライバ309を含み、データ受信機Ｒｘ０(Ｒｘ１)は、例えば、２つの受信回路301，302およびジッタ算出回路303を含む。
受信回路301および302は、同様の構成を有し、等化回路311、１／０判定器312およびデマルチプレクサ313を含む。ここで、１／０判定器312は、受信データ信号Ｄrx(Ｄin)のデータを判定するものであり、例えば、前述したアレクサンダー位相比較器(100)で兼用することができる。
一方のデータ送信機Ｔｘ１のドライバ309により増幅された送信データＤttは、送信データ信号Ｄtxとして伝送路300に入力され、伝送路300から受信データ信号Ｄrx(入力データ信号Ｄin)として他方のデータ受信機Ｒｘ０に入力される。
ここで、図１３の波形図ＥＦaに示されるように、例えば、送信データ信号Ｄtxには、微小のジッタＪtxのみが含まれ、データアイＤetxも大きくなっている。これに対して、図１３の波形図ＥＦbに示されるように、例えば、受信データ信号Ｄrx(Ｄin)には、大きなジッタＪrxが含まれ、その結果、データアイＤerxが小さく、１／０判定器312によるデータ判定が難しくなっている。
ジッタ算出回路303は、デマルチプレクサ331，332、論理回路部333、利得算出回路334、ローパスフィルタ335および乗算器(除算器)336を含む。なお、乗算器336は、ローパスフィルタ335の出力信号(期待値Ｅ)と、利得算出回路334の出力信号(1/Ｋp1，1/Ｋp2)を乗算してジッタ測定値を出力するためのものである。なお、ローパスフィルタ335は、乗算器336の後段に設けることもできる。
このようにして、Ｉ／Ｏ回路３０のジッタ算出回路303により測定されたジッタは、例えば、等化回路311における等化係数を制御してジッタ量を低減し、ビットエラーレートの低減を図る。或いは、測定したジッタを用いて、例えば、Ｉ／Ｏ回路３１のデータ送信機Ｔx1(ドライバ309)の回路パラメタを調整することも可能である。
なお、Ｉ／Ｏ回路３０および３１は、例えば、異なる通信装置間、サーバとメモリ装置間、１つの回路基板(ボード)に搭載されたＬＳＩチップ間、或いは、１つのＬＳＩチップ内における複数の素子や回路ブロック間のデータ伝送システムに適用することができる。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
入力データ信号と第１クロック信号との位相差を生成して出力する第１位相比較器を含む、第１受信回路と、
前記入力データ信号と、前記第１クロック信号と無相関の参照クロック信号との位相差を生成して出力する第２位相比較器を含む、参照クロック生成回路と、
前記第１位相比較器からの第１位相比較出力信号および前記第２位相比較器からの第２位相比較出力信号を受け取り、前記第１位相比較出力信号および前記第２位相比較出力信号の相関関数の平均値を算出してジッタを生成するジッタ算出回路と、を有する、
ことを特徴とするデータ受信機。
（付記２）
前記データ受信機は、前記第１受信回路、および、前記参照クロック生成回路として使用する第２受信回路の少なくとも２つの受信回路を含み、
前記データ受信機がデータ受信動作を行っているとき、
前記第１受信回路は、第１入力データ信号から前記第１クロック信号を生成し、前記第１入力データ信号を判定して第１出力データを出力し、
前記第２受信回路は、第２入力データ信号から前記参照クロック信号として使用する第２クロック信号を生成し、前記第２入力データ信号を判定して第２出力データを出力する、
ことを特徴とする付記１に記載のデータ受信機。
（付記３）
前記第１受信回路は、前記第１クロック信号として、前記第１入力データ信号から第１リカバリクロック信号を生成する第１クロックデータリカバリを含み、
前記第２受信回路は、前記第２クロック信号として、前記第２入力データ信号から第１リカバリクロック信号を生成する第２クロックデータリカバリを含む、
ことを特徴とする付記２に記載のデータ受信機。
（付記４）
さらに、
前記第１入力データ信号および前記第２入力データ信号を受け取るスイッチを有し、
前記データ受信機がジッタ測定動作を行っているとき、
前記スイッチは、前記第１および第２入力データ信号のいずれか一方を選択して、前記第１および第２受信回路の両方に入力する、
ことを特徴とする付記２または付記３に記載のデータ受信機。
（付記５）
前記参照クロック生成回路は、
前記第１クロック信号および前記入力データ信号から前記参照クロック信号を生成するデジタルＤＬＬ回路である、
ことを特徴とする付記１に記載のデータ受信機。
（付記６）
前記ジッタ算出回路は、前記入力データ信号におけるジッタを生成する、
ことを特徴とする付記１乃至付記５のいずれか１項に記載のデータ受信機。
（付記７）
前記第１位相比較器および前記第２位相比較器は、アレクサンダー位相比較器であり、
前記ジッタ算出回路は、
前記第１および第２位相比較器の入出力特性の利得を算出する利得算出回路を含む、
ことを特徴とする付記１乃至付記６のいずれか１項に記載のデータ受信機。
（付記８）
前記ジッタ算出回路は、さらに、
前記第１位相比較出力信号を受け取る第１デマルチプレクサと、
前記第２位相比較出力信号を受け取る第２デマルチプレクサと、
前記第１デマルチプレクサの出力および前記第２デマルチプレクサの出力を受け取り、前記第１位相比較器における入出力特性の位相差に対する第１傾き、および、前記第２位相比較器における入出力特性の位相差に対する第２傾きを算出する利得算出回路と、
前記第１デマルチプレクサの出力および前記第２デマルチプレクサの出力を受け取り、前記第１位相比較出力信号および前記第２位相比較出力信号のエッジを、所定回数だけカウントして積分する相関回路と、を含む、
ことを特徴とする付記７に記載のデータ受信機。
（付記９）
さらに、
前記第１クロック信号および前記参照クロック信号との位相差を生成して出力する第３位相比較器を有し、
前記ジッタ算出回路は、前記入力データ信号、前記第１クロック信号および前記参照クロック信号におけるジッタを生成可能となっている、
ことを特徴とする付記１乃至付記８のいずれか１項に記載のデータ受信機。
（付記１０）
被測定信号と第１クロック信号との位相差を生成して出力する第１位相比較器を含む、第１回路と、
前記被測定信号と、前記第１クロック信号と無相関の第２クロック信号との位相差を生成して出力する第２位相比較器を含む、第２回路と、
前記第１位相比較器からの第１位相比較出力信号および前記第２位相比較器からの第２位相比較出力信号を受け取り、前記第１位相比較出力信号および前記第２位相比較出力信号の相関関数の平均値を算出して前記被測定信号のジッタを生成するジッタ算出回路と、を有する、
ことを特徴とするジッタ測定装置。
（付記１１）
伝送されたデータを受信する、付記１乃至付記９のいずれか１項に記載のデータ受信機と、
伝送するデータを送信する、データ送信機と、を有する、
ことを特徴とする入出力装置。
（付記１２）
第１入出力装置と、
第２入出力装置と、
前記第１および第２入出力装置間でデータ信号を伝送する伝送線路と、を有し、
前記第１および第２入出力装置は、それぞれ付記１１に記載の入出力装置である、
ことを特徴とするデータ伝送システム。
（付記１３）
入力データ信号と第１クロック信号を比較して第１位相比較出力信号を生成し、
前記入力データ信号と、前記第１クロック信号と無相関の参照クロック信号を比較して第２位相比較出力信号を生成し、
前記第１位相比較出力信号および前記第２位相比較出力信号の相関関数の平均値を算出してジッタを生成する、
ことを特徴とするジッタ測定方法。
（付記１４）
前記ジッタを生成するのは、
前記第１位相比較出力信号における第１傾き、および、前記前記第２位相比較出力信号における第２傾きを算出し、
前記第１位相比較出力信号および前記第２位相比較出力信号のエッジを、所定回数だけカウントして積分し、
前記積分した値を、前記第１傾きおよび前記第２傾きで除算して前記入力データ信号におけるジッタを生成する、
ことを特徴とする付記１３に記載のジッタ測定方法。
１ 第１受信回路(第１回路、ＣＤＲ１)
２，２' 第２受信回路(参照クロック生成回路、第２回路、ＣＤＲ２)
３，336 乗算器
４，335 ローパスフィルタ
５，５１，５２ スイッチ
７，８ デジタルコア部(ジッタ算出回路)
１０ 第１回路ブロック
１１ 第１位相比較器１１(ＰＤ１)
１２，２２ チャージポンプ(ＣＰ)
１３，２３ ループフィルタ(ＬＦ)
１４，２４ 電圧制御発振器(ＶＣＯ)
１５，１６，２５，２６，６１，６２，９２，313，331，332 デマルチプレクサ(DMUX)
１７，２７ 位相比較器利得算出回路
２０ 第２回路ブロック
２１ 第２位相比較器２１(ＰＤ２)
２８ アップダウンカウンタ
２９，９３ 可変遅延器
３０，３１ 入出力装置(Ｉ／Ｏ回路)
８０，303 ジッタ算出回路
９１ 位相比較器
９４ カウンタ他
100 アレクサンダー位相比較器（バンバン位相比較器）
300 伝送線路
301，302 受信回路
309 ドライバ
311 等化回路
312 １／０判定器
334，802 利得算出回路
333 論理回路部
801 ＦＩＦＯバッファ
803 相関器
804 カウンタ
Ｒｘ０，Ｒｘ１ データ受信機
Ｔｘ０，Ｔｘ１ データ送信機

Claims (7)

  1. 入力データ信号と第１クロック信号との位相差を生成して出力する第１位相比較器を含む、第１受信回路と、
    前記入力データ信号と、前記第１クロック信号と無相関の参照クロック信号との位相差を生成して出力する第２位相比較器を含む、参照クロック生成回路と、
    前記第１位相比較器からの第１位相比較出力信号および前記第２位相比較器からの第２位相比較出力信号を受け取り、前記第１位相比較出力信号および前記第２位相比較出力信号の相関関数の平均値により、ジッタ量を算出するジッタ算出回路と、を有するデータ受信機であって、
    前記データ受信機は、前記第１受信回路、および、前記参照クロック生成回路として使用する第２受信回路の少なくとも２つの受信回路を含み、
    前記データ受信機がデータ受信動作を行っているとき、
    前記第１受信回路は、第１入力データ信号から前記第１クロック信号を生成し、前記第１入力データ信号を判定して第１出力データを出力し、
    前記第２受信回路は、第２入力データ信号から前記参照クロック信号として使用する第２クロック信号を生成し、前記第２入力データ信号を判定して第２出力データを出力し、
    前記データ受信機は、さらに、前記第１入力データ信号および前記第２入力データ信号を受け取るスイッチを有し、
    前記データ受信機がジッタ測定動作を行っているとき、
    前記スイッチは、前記第１および第２入力データ信号のいずれか一方を選択して、前記第１および第２受信回路の両方に入力する、
    ことを特徴とするデータ受信機。
  2. 入力データ信号と第１クロック信号との位相差を生成して出力する第１位相比較器を含む、第１受信回路と、
    前記入力データ信号と、前記第１クロック信号と無相関の参照クロック信号との位相差を生成して出力する第２位相比較器を含む、参照クロック生成回路と、
    前記第１位相比較器からの第１位相比較出力信号および前記第２位相比較器からの第２位相比較出力信号を受け取り、前記第１位相比較出力信号および前記第２位相比較出力信号の相関関数の平均値により、ジッタ量を算出するジッタ算出回路と、を有するデータ受信機であって、
    前記参照クロック生成回路は、
    前記第１クロック信号および前記入力データ信号から前記参照クロック信号を生成するデジタルＤＬＬ回路である、
    ことを特徴とするデータ受信機。
  3. 入力データ信号と第１クロック信号との位相差を生成して出力する第１位相比較器を含む、第１受信回路と、
    前記入力データ信号と、前記第１クロック信号と無相関の参照クロック信号との位相差を生成して出力する第２位相比較器を含む、参照クロック生成回路と、
    前記第１位相比較器からの第１位相比較出力信号および前記第２位相比較器からの第２位相比較出力信号を受け取り、前記第１位相比較出力信号および前記第２位相比較出力信号の相関関数の平均値により、ジッタ量を算出するジッタ算出回路と、を有するデータ受信機であって、
    前記第１位相比較器および前記第２位相比較器は、アレクサンダー位相比較器であり、
    前記ジッタ算出回路は、
    前記第１および第２位相比較器の入出力特性の利得を算出する利得算出回路を含む、
    ことを特徴とするデータ受信機。
  4. 入力データ信号と第１クロック信号との位相差を生成して出力する第１位相比較器を含む、第１受信回路と、
    前記入力データ信号と、前記第１クロック信号と無相関の参照クロック信号との位相差を生成して出力する第２位相比較器を含む、参照クロック生成回路と、
    前記第１位相比較器からの第１位相比較出力信号および前記第２位相比較器からの第２位相比較出力信号を受け取り、前記第１位相比較出力信号および前記第２位相比較出力信号の相関関数の平均値により、ジッタ量を算出するジッタ算出回路と、
    前記第１クロック信号および前記参照クロック信号との位相差を生成して出力する第３位相比較器とを有するデータ受信機であって、
    前記ジッタ算出回路は、前記入力データ信号、前記第１クロック信号および前記参照クロック信号におけるジッタ量を算出可能となっている、
    ことを特徴とするデータ受信機。
  5. 伝送されたデータを受信する、請求項１乃至請求項４のいずれか１項に記載のデータ受信機と、
    伝送するデータを送信する、データ送信機と、を有する、
    ことを特徴とする入出力装置。
  6. 被測定信号と第１クロック信号との位相差を生成して出力する第１位相比較器を含む、第１回路と、
    前記被測定信号と、前記第１クロック信号と無相関の第２クロック信号との位相差を生成して出力する第２位相比較器を含む、第２回路と、
    前記第１位相比較器からの第１位相比較出力信号および前記第２位相比較器からの第２位相比較出力信号を受け取り、前記第１位相比較出力信号および前記第２位相比較出力信号の相関関数の平均値により、前記被測定信号のジッタ量を算出するジッタ算出回路と、を有するジッタ測定装置であって、
    前記ジッタ測定装置がデータ受信動作を行っているとき、
    前記第１回路は、第１被測定信号から前記第１クロック信号を生成し、前記第１被測定信号を判定して第１出力データを出力し、
    前記第２回路は、第２被測定信号から前記第２クロック信号を生成し、前記第２被測定信号を判定して第２出力データを出力し、
    前記ジッタ測定装置は、さらに、前記第１被測定信号および前記第２被測定信号を受け取るスイッチを有し、
    前記ジッタ測定装置がジッタ測定動作を行っているとき、
    前記スイッチは、前記第１および第２被測定信号のいずれか一方を選択して、前記第１および第２回路の両方に入力する、
    ことを特徴とするジッタ測定装置。
  7. 入力データ信号と第１クロック信号を比較して第１位相比較出力信号を生成し、
    前記入力データ信号と、前記第１クロック信号と無相関の参照クロック信号を比較して第２位相比較出力信号を生成し、
    前記第１位相比較出力信号および前記第２位相比較出力信号の相関関数の平均値により、ジッタ量を算出し、
    前記第１位相比較出力信号における第１傾き、および、前記第２位相比較出力信号における第２傾きを算出し、
    前記第１位相比較出力信号および前記第２位相比較出力信号のエッジを、所定回数だけカウントして積分し、
    前記積分した値を、前記第１傾きおよび前記第２傾きで除算して前記入力データ信号におけるジッタを生成する、
    ことを特徴とするジッタ測定方法。
JP2014118072A 2014-06-06 2014-06-06 データ受信機、入出力装置、ジッタ測定装置およびジッタ測定方法 Active JP6427967B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014118072A JP6427967B2 (ja) 2014-06-06 2014-06-06 データ受信機、入出力装置、ジッタ測定装置およびジッタ測定方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014118072A JP6427967B2 (ja) 2014-06-06 2014-06-06 データ受信機、入出力装置、ジッタ測定装置およびジッタ測定方法

Publications (2)

Publication Number Publication Date
JP2015230296A JP2015230296A (ja) 2015-12-21
JP6427967B2 true JP6427967B2 (ja) 2018-11-28

Family

ID=54887123

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014118072A Active JP6427967B2 (ja) 2014-06-06 2014-06-06 データ受信機、入出力装置、ジッタ測定装置およびジッタ測定方法

Country Status (1)

Country Link
JP (1) JP6427967B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11300613B2 (en) * 2020-09-16 2022-04-12 Credo Technology Group Limited Systems and methods for testing jitter tolerance

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5757652A (en) * 1995-12-21 1998-05-26 Tektronix, Inc. Electrical signal jitter and wander measurement system and method
JP2005049233A (ja) * 2003-07-29 2005-02-24 Seiko Epson Corp ジッタ測定方法、ジッタ測定回路及びこれを備えた発振回路
JP2005308511A (ja) * 2004-04-21 2005-11-04 Agilent Technol Inc 位相雑音を測定する方法および位相雑音測定装置
CN101194419B (zh) * 2005-05-24 2012-01-11 菲尼萨公司 用于时钟恢复的模式相关相位检测器和方法
JP4924630B2 (ja) * 2009-02-06 2012-04-25 富士通株式会社 クロック生成回路
JP5365323B2 (ja) * 2009-04-20 2013-12-11 ソニー株式会社 クロックデータリカバリ回路および逓倍クロック生成回路
JP5537192B2 (ja) * 2010-03-04 2014-07-02 スパンション エルエルシー 受信装置及びゲイン設定方法

Also Published As

Publication number Publication date
JP2015230296A (ja) 2015-12-21

Similar Documents

Publication Publication Date Title
CN101578527B (zh) 片上相位误差测量以确定锁相环中的抖动的方法和装置
EP2360488B1 (en) Integrated circuit having receiver jitter tolerance ("JTOL") measurement
US8952737B2 (en) Methods and systems for calibration of a delay locked loop
US8013654B1 (en) Clock generator, pulse generator utilizing the clock generator, and methods thereof
CN113711510B (zh) 相位预测器和相关联的使用方法
US7912166B2 (en) Built-in jitter measurement circuit
US9116204B2 (en) On-die all-digital delay measurement circuit
US6208169B1 (en) Internal clock jitter detector
US9613665B2 (en) Method for performing memory interface control of an electronic device, and associated apparatus
US10797984B1 (en) Systems and methods for timestamping a data event
JP2013528011A (ja) 注入同期を補償する装置および方法
US8294501B1 (en) Multiphase clock generation and calibration
US9922248B2 (en) Asynchronous on-die eye scope
JP6427967B2 (ja) データ受信機、入出力装置、ジッタ測定装置およびジッタ測定方法
US11178036B2 (en) Systems and methods for measuring latency in a network device
US10680792B1 (en) Systems and methods for timing a signal
US10718811B2 (en) Jitter measurement circuit and jitter measurement system
US20230006903A1 (en) Systems and methods for timing a signal
CN113300692A (zh) 用于监控时钟占空比的系统和方法
JP2006115274A (ja) ２つのｐｌｌを用いた微小時間差回路及び時間測定回路
TWI582566B (zh) 通訊裝置的控制電路及控制方法
US8552780B2 (en) Method and apparatus for determining duty cycle of a clock in a circuit using a configurable phase locked loop
KR20110138140A (ko) 동작 주파수에 대한 루프 대역폭 의존성을 가지는 지연고정루프
JP5540906B2 (ja) データ受信回路
JP6695200B2 (ja) シリアルデータの受信回路、トランシーバ回路、電子機器、アイドル状態の検出方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170309

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180116

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180724

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180831

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181002

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181015

R150 Certificate of patent or registration of utility model

Ref document number: 6427967

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150