KR100837278B1 - 클럭 스큐 컨트롤러 및 그것을 포함하는 집적 회로 - Google Patents

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김정희
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삼성전자주식회사
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Abstract

여기에 개시된 집적 회로는, 제1 클럭 매쉬로 입력되는 제1 클럭과 제2 클럭 매쉬로 입력되는 제2 클럭 사이의 스큐를 조절하기 위한 클럭 스큐 컨트롤러를 포함한다. 클럭 스큐 컨트롤러는, 상기 제1 출력 클럭과 상기 제2 출력 클럭 사이의 지연 시간에 대응하는 펄스 신호를 발생하는 펄스 발생기와, 상기 펄스 신호의 펄스 폭에 대응하는 디지털 신호를 출력하는 펄스 폭 검출기, 그리고 상기 디지털 신호에 대응하는 시간만큼 상기 제1 및 제2 클럭들 중 어느 하나를 지연시키키는 클럭 지연 조절기를 포함하여, 클럭 매쉬들 간의 클럭 스큐를 검출하고, 검출된 스큐에 대응하는 지연 시간만큼 클럭 매쉬들로 공급되는 클럭들의 지연 시간을 조절할 수 있다.

Description

클럭 스큐 컨트롤러 및 그것을 포함하는 집적 회로{CLOCK SKEW CONTROLLER AND INTEGRATED CIRCUIT INCLUDING THE SAME}
도 1은 본 발명의 바람직한 실시예에 다른 집적 회로의 구성을 보여주는 도면;
도 2는 도 1에 도시된 스큐 검출기의 구체적인 구성을 보여주는 블록도;
도 3은 도 2에 도시된 선두 신호 검출기의 구체적인 구성을 보여주는 도면;
도 4 내지 도 5는 도 2에 도시된 스큐 검출기의 구성을 나누어서 구체적으로 보여주는 도면들;
도 6은 도 1에 도시된 지연 조절기의 구체적인 구성을 보여주는 도면;
도 7은 제1 출력 클럭과 제2 출력 클럭 사이의 지연 시간에 따라서 제1 클럭 매쉬로 제공될 클럭의 위상이 조절되는 것을 보여주는 타이밍도;
도 8은 도 2에 도시된 펄스 발생기, 지연 체인 그리고 펄스 폭 검출기의 다른 실시예를 보여주는 도면; 그리고
도 9는 본 발명의 다른 실시예에 따른 집적 회로를 보여주는 도면이다.
*도면의 주요부분에 대한 설명
100: 집적 회로 110: 지연 조절기
120, 150: 클럭 구동기 130, 160 : 클럭 매쉬
140: 스큐 검출기 210: 펄스 발생기
220: 선두 신호 검출기 230: 지연 체인
240: 펄스 폭 검출기 250: 싸이클릭 레지스터
260; 지연 제어 신호 발생기
본 발명은 클럭에 동기해서 동작하는 집적 회로에 관한 것으로, 좀 더 구체적으로는 클럭 스큐를 보상할 수 있는 컨트롤러를 포함하는 집적 회로에 관한 것이다.
반도체 집적 회로는 많은 전자적 구성들(예를 들면, 트랜지스터들, 다이오드들, 인버터들 등)을 포함한다. 이러한 전자적 구성들은 집적 회로 상에 대그룹 회로(larger scale circuit) 구성들(에를 들면, 게이트들, 셀들, 메모리 유닛들, 연산 유닛들, 컨트롤러들, 디코더들 등)을 형성하기 위해 상호 연결된다. 또한 집적 회로는 전자 그리고 회로 구성들을 상호 연결하기 위해 메탈 그리고/또는 폴리실리콘 배선 등과 같은 복수의 계층들(layers)을 포함한다.
집적 회로의 정확한 동작을 위하여 전자 및 회로 구성들 모두는 동기화된 방식으로 동작하여야 한다. 클럭 신호는 전자 및 회로 구성들을 동기화시키기 위해 사용된다. 일반적으로 클럭 신호는 발진 신호(oscillating signal)이며, 다양한 회로 구성들 간의 동기화를 유지하기 위해 매우 작은 스큐(skew)를 가져야 한다. 그러나 두 개의 서로 다른 회로들이 동일한 클럭 소스와 연결되었다 하더라도, 클럭 분배 라인이 서로 다른 길이를 갖는다면, 서로 다른 클럭 라인의 길이는 클럭 스큐를 유발한다.
최근 반도체 기술의 발달로 마이크로프로세서의 동작 주파수(operating frequency)가 고속화됨에 따라서 클럭 스큐 문제가 더욱 중요해지고 있다. 클럭 스큐를 방지하기 위하여 대부분의 집적 회로들은 특별한 클럭 분배 네트워크를 채용한다. 클럭 분배 네트워크 가운데 하나인 매쉬 타입 클럭 네트워크는 클럭 스큐를 감소시킬 수는 있으나 전력 소모가 커서 최근에는 클럭 매쉬를 복수 개로 나누어서 배열하는 구조가 사용된다.
클럭 매쉬를 복수 개로 나누는 구조에서는, 각각의 매쉬 내에서의 클럭 스큐는 매우 작으나 복수의 클럭 매쉬들 간의 클럭 스큐가 발생하는 문제가 있다.
따라서 본 발명의 목적은 복수의 클럭 매쉬들 간의 클럭 스큐를 최소화할 수 있는 클럭 스큐 컨트롤러 및 그것을 포함하는 집적 회로를 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 제1 클럭 매쉬로 입력되는 제1 클럭과 제2 클럭 매쉬로 입력되는 제2 클럭 사이의 스큐를 조절하기 위한 클럭 스큐 컨트롤러는: 상기 제1 출력 클럭과 상기 제2 출력 클럭 사이의 지연 시간에 대응하는 펄스 신호를 발생하는 펄스 발생기와, 상기 펄스 신호의 펄스 폭에 대응하는 디지털 신호를 출력하는 펄스 폭 검출기, 그리고 상기 디지 털 신호에 대응하는 시간만큼 상기 제1 및 제2 클럭들 중 어느 하나를 지연시키는 클럭 지연 조절기를 포함한다.
이 실시예에 있어서, 상기 펄스 발생기는, 상기 제2 출력 클럭을 반전시키는 제1 인버터와, 상기 제1 출력 클럭 및 상기 제1 인버터에 의해서 반전된 제2 출력 클럭을 입력받고, 상기 펄스 신호를 출력하는 로직 회로를 포함한다.
이 실시예에 있어서, 상기 펄스 폭 검출기는, 직렬로 연결되고, 상기 펄스 신호를 지연시키는 복수의 제1 지연기들, 그리고 상기 복수의 제1 지연기들에 각각 대응하고, 상기 펄스 신호에 동기해서 대응하는 제1 지연기의 출력을 래치하여 상기 디지털 신호를 출력하는 복수의 제1 플립플롭들을 포함한다.
이 실시예에 있어서, 상기 제1 출력 클럭의 위상이 상기 제2 출력 클럭의 위상보다 앞설 때 검출 신호를 활성화하는 위상 검출기를 더 포함한다.
이 실시예에 있어서, 상기 펄스 폭 검출기는, 상기 검출 신호에 동기해서 상기 디지털 신호를 저장하는 레지스터 회로를 포함한다.
이 실시예에 있어서, 상기 펄스 폭 검출기는, 상기 검출 신호에 동기해서 상기 디지털 신호를 상기 클럭 지연 조절기로 출력하는 출력 회로를 더 포함한다.
이 실시예에 있어서, 상기 펄스 폭 검출기는, 상기 복수의 제1 플립플롭들에 각각 대응하고, 상기 검출 신호에 동기해서 대응하는 제1 플립플롭의 출력을 래치하는 복수의 제2 플립플롭들을 포함한다.
이 실시예에 있어서, 상기 펄스 폭 검출기는, 상기 복수의 제1 플립플롭들에 각각 대응하고, 상기 검출 신호에 동기해서 대응하는 제1 플립플롭의 출력을 래치하는 복수의 제2 플립플롭들, 그리고 상기 복수의 제2 플립플롭들에 각각 대응하고, 상기 검출 신호에 동기해서 대응하는 제2 플립플롭의 출력을 래치하는 복수의 제3 플립플롭들을 포함한다.
이 실시예에 있어서, 서로 대응하는 상기 제2 및 제3 플립플롭들은 한 쌍을 이루고, 상기 제2 및 제3 플립플롭 쌍들에 각각 대응하며, 대응하는 제2 플립플롭의 출력 및 대응하는 제3 플립플롭의 출력이 같은 지를 비교하고, 비교 신호를 출력하는 복수의 비교기들, 그리고 상기 복수의 비교기들에 각각 대응하고, 상기 검출 신호에 동기해서 대응하는 비교기의 출력을 래치하는 복수의 제4 플립플롭들을 포함한다.
이 실시예에 있어서, 상기 클럭 지연 조절기는 상기 디지털 신호에 대응하는 시간만큼 상기 제1 클럭을 지연시킨다.
이 실시예에 있어서, 상기 클럭 지연 조절기는, 상기 복수의 제4 플립플롭으로부터 출력되는 신호들에 대응하는 복수의 선택 신호들을 출력하는 선택 신호 발생기와, 직렬로 연결되고, 기준 클럭을 지연시키는 상기 복수의 제2 지연기들과, 상기 기준 클럭 및 상기 제2 지연기들 각각의 출력을 입력받고, 상기 복수의 선택 신호들에 응답해서 상기 기준 클럭 및 상기 제2 지연기들 각각의 출력 중 어느 하나를 상기 제1 클럭으로서 출력하는 클럭 지연 선택기를 포함한다.
이 실시예에 있어서, 상기 제2 지연기들 각각의 지연 시간은 상기 제1 지연기들 각각의 지연 시간에 대응한다.
이 실시예에 있어서, 상기 위상 검출기는, 전원 전압과 제1 노드 사이에 연 결되고, 상기 제1 출력 클럭에 의해서 제어되는 PMOS 트랜지스터와, 상기 제2 출력 클럭을 반전시키는 제2 인버터와, 상기 제1 노드와 제2 노드 사이에 연결되고, 상기 인버터의 출력에 의해서 제어되는 제1 NMOS 트랜지스터와, 상기 제2 노드와 접지 전압 사이에 연결되고, 상기 제1 출력 클럭에 의해서 제어되는 제2 NMOS 트랜지스터와 상기 인버터의 출력을 지연시키는 지연 회로와, 상기 지연 회로의 출력에 동기해서 상기 제1 노드의 출력의 반전 신호를 래치하는 제5 플립플롭, 그리고 상기 플립플롭의 출력과 상기 제2 출력 클럭을 입력받고, 상기 검출 신호를 출력하는 로직 회로를 포함한다.
본 발명의 다른 특징에 따른 집적 회로는: 제1 클럭을 입력받는 제1 클럭 매쉬와, 제2 클럭을 입력받는 제2 클럭 매쉬와, 상기 제1 클럭 매쉬로부터 출력되는 제1 출력 클럭과 상기 제2 클럭 매쉬로부터 출력되는 제2 출력 클럭 사이의 지연 시간에 대응하는 펄스 신호를 발생하는 펄스 발생기와, 상기 펄스 신호의 펄스 폭에 대응하는 디지털 신호를 출력하는 펄스 폭 검출기, 그리고 상기 디지털 신호에 대응하는 시간만큼 상기 제1 및 제2 클럭들 중 어느 하나를 지연시키는 클럭 지연 조절기를 포함한다.
이 실시예에 있어서, 상기 펄스 발생기는, 상기 제2 출력 클럭을 반전시키는 제1 인버터와, 상기 제1 출력 클럭 및 상기 제1 인버터에 의해서 반전된 제2 출력 클럭을 입력받고, 상기 펄스 신호를 출력하는 로직 회로를 포함한다.
이 실시예에 있어서, 상기 펄스 폭 검출기는, 직렬로 연결되고, 상기 펄스 신호를 지연시키는 복수의 제1 지연기들, 그리고 상기 복수의 제1 지연기들에 각각 대응하고, 상기 펄스 신호에 동기해서 대응하는 제1 지연기의 출력을 래치하여 상기 디지털 신호를 출력하는 복수의 제1 플립플롭들을 포함한다.
이 실시예에 있어서, 상기 제1 출력 클럭의 위상이 상기 제2 출력 클럭의 위상보다 앞설 때 검출 신호를 활성화하는 위상 검출기를 더 포함한다.
이 실시예에 있어서, 상기 펄스 폭 검출기는, 상기 검출 신호에 동기해서 상기 디지털 신호를 상기 클럭 지연 조절기로 출력하는 출력 회로를 더 포함한다.
본 발명의 또다른 특징에 따른 집적 회로는: 제1 클럭을 입력받는 제1 클럭 매쉬와, 제2 클럭을 입력받는 제2 클럭 매쉬와, 상기 제1 클럭 매쉬로부터 출력되는 제1 출력 클럭과 상기 제2 클럭 매쉬로부터 출력되는 제2 출력 클럭 사이의 지연 시간에 대응하는 디지털 신호를 출력하는 지연 검출기, 그리고 상기 디지털 신호에 대응하는 시간만큼 상기 제1 및 제2 클럭들 중 어느 하나를 지연시키는 클럭 지연 조절기를 포함한다.
이 실시예에 있어서, 상기 지연 검출기는, 상기 제1 출력 클럭을 입력받고, 직렬로 연결된 복수의 제1 지연기들과, 상기 제2 출력 클럭을 입력받고, 각각이 상기 제1 지연기들에 대응하며 직렬로 연결된 복수의 제2 지연기들과, 서로 대응하는 상기 제1 및 제2 지연기들에 각각 대응하고, 대응하는 제1 및 제2 지연기들의 출력을 입력받아서 지연 신호를 출력하는 복수의 로직 게이트들, 그리고 상기 로직 게이트들에 각각 대응하고, 상기 제2 출력 클럭에 응답해서 대응하는 로직 게이트로부터 입력되는 신호를 래치하는 복수의 플립플롭들을 포함한다.
본 발명의 다른 특징에 따른 집적 회로는l 제1 클럭을 입력받는 제1 클럭 매 쉬와, 제2 클럭을 입력받는 제2 클럭 매쉬와, 상기 제1 클럭 매쉬로부터 출력되는 제1 출력 클럭과 상기 제2 클럭 매쉬로부터 출력되는 제2 출력 클럭을 입력받고, 상기 제1 출력 클럭이 상기 제2 출력 클럭보다 앞설 때 상기 제1 및 제2 출력 클럭들 사이의 지연 시간에 대응하는 제1 지연 조절 신호를 출력하고, 그리고 상기 제2 출력 클럭이 상기 제1 출력 클럭보다 앞설 때 상기 제1 및 제2 출력 클럭들 사이의 지연 시간에 대응하는 제2 지연 조절 신호를 출력하는 스큐 검출기와, 상기 제1 지연 조절 신호에 대응하는 시간만큼 상기 제1 클럭을 지연시키는 제1 클럭 지연 조절기, 그리고 상기 제2 지연 조절 신호에 대응하는 시간만큼 상기 제2 클럭을 지연시키는 제2 클럭 지연 조절기를 포함한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 다른 집적 회로의 구성을 보여주는 도면이다.
도 1을 참조하면, 집적 회로(100)는 지연 조절기(110), 클럭 구동기들(120, 150), 및 스큐 검출기(140)로 구성된 클럭 스큐 컨트롤러와 클럭 매쉬들(130, 160)을 포함한다.
지연 조절기(110)는 스큐 검출기(140)로부터 입력되는 지연 조절 신호(DLY_T[2:0])에 응답해서 기준 클럭(CLK)의 지연을 조절한 후 클럭(CLKA1)를 출력한다. 클럭 구동기(120)는 지연 조절기(110)로부터 클럭(CLKA1)을 입력받고, 클럭 매쉬(130)로 제1 클럭(CLK1)을 제공한다. 클럭 구동기(150)는 기준 클럭(CLK) 을 입력받고, 클럭 매쉬(160)로 제2 클럭(CLK2)을 제공한다. 예를 들어, 클럭 매쉬(130)는 주변 회로들로 클럭(CLK1)을 공급하기 위한 클럭 네트워크이고, 클럭 매쉬(160)는 프로세서로 클럭(CLK2)을 공급하기 위한 클럭 네트워크이다. 스큐 검출기(140)는 클럭 매쉬들(130, 160)로부터 각각 출력되는 제1 및 제2 출력 클럭들(CLKOUT1, CLKOUT2) 사이의 스큐를 검출하고, 검출된 스큐에 대응하는 지연 조절 신호(DLY_T[2:0])를 출력한다.
이와 같은 구성을 갖는 집적 회로(100)는 클럭 매쉬들(130, 160)로부터 출력되는 제1 및 제2 출력 클럭들(CLKOUT1, CLKOUT2) 간의 스큐에 대응하는 지연 조절 신호(DLY_T[2:0])에 따라서 클럭 매쉬(130)로 공급될 클럭 신호(CLKA1)의 지연 시간을 조절한다. 그러므로 클럭 매쉬들(130, 160) 간의 스큐를 최소화할 수 있다.
도 2는 도 1에 도시된 스큐 검출기(140)의 구체적인 구성을 보여주는 블록도이다. 도 2을 참조하면, 스큐 검출기(140)는 펄스 발생기(210), 선두 신호 검출기(220), 지연 체인(230), 펄스 폭 검출기(240), 싸이클릭 레지스터(250), 그리고 지연 조절 신호 발생기(260)를 포함한다.
펄스 발생기(210)는 클럭 매쉬(130)로부터 출력되는 제1 출력 클럭(CLKOUT1)과 클럭 매쉬(160)로부터 출력되는 제2 출력 클럭(CLKOUT2)을 입력받고, 제1 및 제2 출력 클럭들(CLKOUT1, CLKOUT2) 사이의 지연 시간에 대응하는 펄스 신호(P_DLY)를 발생한다.
지연 체인(230)은 펄스 발생기(210)로부터의 펄스 신호(P_DLY)를 입력받고, 펄스 신호(DLY)를 소정 시간씩 지연시켜서 복수의 지연 신호들(D[2:0])을 출력한 다. 펄스 폭 검출기(240)는 복수의 지연 신호들(D[2:0])을 입력받고, 펄스 신호(P_DLY)에 동기해서 제1 신호들(DA[2:0])을 출력한다. 제1 신호들(DA[2:0])은 펄스 신호(P_DLY)의 펄스 폭에 대응하는 디지털 신호이다.
선두 신호 검출기(220)는 클럭 매쉬(130)로부터 출력되는 제1 출력 클럭(CLKOUT1)이 클럭 매쉬(160)로부터 출력되는 제2 출력 클럭(CLKOUT2)보다 앞서는 지의 여부를 검출하고, 검출 신호(E_DET)를 출력한다. 제1 출력 클럭(CLKOUT1)이 제2 출력 클럭(CLKOUT2)보다 앞설 때 검출 신호(E_DET)가 활성화된다.
싸이클릭 레지스터(250)는 검출 신호(E_DET)에 동기해서 제1 신호들(DA[2:0])을 1 클럭 사이클동안 래치한 제2 신호들(DB[2:0]) 그리고 제2 신호들(DB[2:0])을 1 클럭 사이클동안 래치한 제3 신호들(DC[2:0])을 출력한다.
지연 제어 신호 발생기(260)는 제2 신호들(DB[2:0]) 및 제3 신호들(DC[2:0])을 입력받고, 검출 신호(E_DET)에 동기해서 지연 제어 신호(DLY_T[2:0])를 출력한다.
이와 같은 구성을 갖는 스큐 검출기(140)는, 제1 출력 클럭(CLKOUT1)이 제2 출력 클럭(CLKOUT2)보다 앞설 때 제1 출력 클럭(CLKOUT1)과 제2 출력 클럭(CLKOUT2) 사이의 지연 시간에 대응하는 디지털 신호인 지연 제어 신호(DLY_T[2:0])를 출력한다. 특히, 싸이클릭 레지스터(250) 및 지연 제어 신호 발생기(260)는 검출 신호(E_DET)에 동기해서 동작하므로, 제1 출력 클럭(CLKOUT1)이 제2 출력 클럭(CLKOUT2)보다 앞서지 않으면 싸이클릭 레지스터(250) 및 지연 제어 신호 발생기(260)로부터 어떠한 출력도 없다. 그러므로, 스큐 검출기(140)의 오동 작을 최소화할 수 있다.
도 3은 도 2에 도시된 선두 신호 검출기(220)의 구체적인 구성을 보여주는 도면이다.
도 3을 참조하면, 선두 신호 검출기(220)는 PMOS 트랜지스터(221), NMOS 트랜지스터들(223, 224), 인버터들(222, 225), 지연기(226), D-플립플롭(227) 그리고 앤드 게이트(228)를 포함한다. PMOS 트랜지스터(221)와 NMOS 트랜지스터들(223, 224)은 전원 전압과 접지 전압 사이에 직렬로 순차적으로 연결된다. PMOS 트랜지스터(221)와 NMOS 트랜지스터(224)의 게이트들은 제1 출력 클럭(CLKOUT1)에 연결된다. 인버터(222)는 제2 출력 클럭(CLKOUT2)을 반전시킨다. NMOS 트랜지스터(223)는 인버터(222)의 출력에 의해서 제어된다.
인버터(225)는 PMOS 트랜지스터(221)와 NMOS 트랜지스터(223)의 연결 노드의 신호를 반전시킨다. 지연기(226)는 직렬로 연결된 인버터들(IV1-IV4)로 구성되며, 인버터(222)의 출력을 소정 시간 지연시킨다. D-플립플롭(227)은 인버터(222) 및 지연기(226)에 의해서 반전 및 지연된 제2 출력 클럭(CLKOUT2)에 동기해서 인버터(225)의 출력을 래치한다. 앤드 게이트(228)는 D-플립플롭(227)의 출력과 제2 출력 클럭(CLKOUT2)을 입력받고, 검출 신호(E-DET)를 출력한다.
선두 신호 검출기(220)의 구체적인 동작은 추후 상세히 설명된다.
도 4 내지 도 5는 도 2에 도시된 스큐 검출기(140)의 구성을 나누어서 구체적으로 보여주는 도면들이다.
먼저 도 4를 참조하면, 펄스 발생기(210)는 인버터(211)와 앤드 게이트(212) 를 포함한다. 인버터(211)는 제2 출력 클럭(CLKOUT2)을 반전시킨다. 앤드 게이트(212)는 제1 출력 클럭(CLKOUT1)과 인버터(211)에 의해서 반전된 제2 출력 출력 클럭(CLKOUT2)의 지연 시간에 대응하는 펄스 신호(P_DLY)를 출력한다.
지연 체인(230)은 직렬로 연결된 지연기들(231-233)을 포함한다. 지연기(231)는 펄스 신호(P_DLY)를 입력받는다. 지연기들(231-233) 각각은 입력된 신호를 소정 시간 지연시켜서 지연 신호들(D[2:0])을 출력한다.
펄스 폭 검출기(240)는 지연기들(231-233)에 각각 대응하는 D-플립플롭들(241-243)을 포함한다. D-플립플롭들(241-243)은 대응하는 지연기(231-233)로부터의 지연 신호(D[02:0])를 입력받고 펄스 신호(P_DLY)에 응답해서 제1 신호들(DA[2:0])을 출력한다.
싸이클릭 레지스터(250)는 D-플립플롭들(251-256)을 포함한다. D-플립플롭들(251-253)은 D-플립플롭들(241-243)으로부터 출력되는 제1 신호들(DA[2:0]) 중 대응하는 신호를 각각 입력받고, 검출 신호(E_DET)에 동기해서 제2 신호들(DB[2:0])을 출력한다. D-플립플롭들(254-256)은 D-플립플롭들(251-253)으로부터 출력되는 제2 신호들(DB[2:0]) 중 대응하는 신호를 각각 입력받고, 검출 신호(E_DET)에 동기해서 제3 신호들(DC[2:0])을 출력한다. D-플립플롭들(251-256)로부터 출력되는 제2 신호들(DB[2:0]) 및 제3 신호들(DC[2:0])은 지연 제어 신호 발생기(260)로 입력된다.
도 5는 도 2에 도시된 지연 제어 신호 발생기(260)의 구체적인 구성을 보여주는 도면이다.
도 5를 참조하면, 지연 제어 신호 발생기(260)는 비교기들(261-263), 앤드 게이트들(264-266) 그리고 D-플립플롭들(267-269)을 포함한다. 비교기(261)는 서로 대응하는 한 쌍의 D-플립플롭들(251, 254)의 제1 및 제2 신호들(DB[0], DC[0])이 일치하는 지를 비교한다. 비교기(262)는 서로 대응하는 한 쌍의 D-플립플롭들(252, 255)의 제1 및 제2 신호들(DB[1], DC[1])이 일치하는 지를 비교한다. 비교기(263)는 서로 대응하는 한 쌍의 D-플립플롭들(253, 256)의 제1 및 제2 신호들(DB[2], DC[2])이 일치하는 지를 비교한다.
앤드 게이트들(264-266)은 비교기들(261-263) 중 대응하는 비교기의 출력과 검출 신호(E_DET)를 입력받는다. D-플립플롭들(267-269)은 앤드 게이트들(264-266) 중 대응하는 앤드 게이트의 출력에 동기해서 제3 신호들(DC[2:0]) 을 지연 제어 신호들(DLY_T[2:0])로서 출력한다.
계속해서 도 7에 도시된 타이밍도를 참조하여 도 3 내지 도 5에 도시된 스큐 검출기의 동작이 설명된다. 도 7은 제1 출력 클럭(CLKOUT1)과 제2 출력 클럭(CLKOUT2) 사이의 지연 시간에 따라서 제1 클럭 매쉬(130)로 제공될 클럭(CLKA1)의 위상이 조절되는 것을 보여주는 타이밍도이다.
도 7을 참조하면, 제1 출력 클럭(CLKOUT1)이 제2 출력 클럭(CLKOUT2)보다 앞서는 경우 도 4에 도시된 펄스 발생기(210)는 펄스 신호(P_DLY)를 출력한다. 예컨대, 도 4에 도시된 지연기들(231-233) 각각의 지연 시간이 30ps인 경우, 펄스 신호(P_DLY)의 펄스 폭이 30ps부터 60ps사이이면 지연기들(231-233)로부터 출력되는 지연 신호들(D[0], D[1], D[2])은 '1', '0', '0'이다. 펄스 신호(P_DLY)의 펄스 폭이 60ps부터 90ps 사이이면 지연기들(231-233)로부터 출력되는 지연 신호들(D[0], D[1], D[2])은 '1', '1', '0'이다. 펄스 신호(P_DLY)의 펄스 폭이 90ps부터 120ps사이이면 지연기들(231-233)로부터 출력되는 지연 신호들(D[0], D[1], D[2])은 '1', '1', '1'이다. 단, 펄스 신호(P_DLY)의 최대 펄스 폭은 120ps이다. D-플립플롭들(241-243)은 펄스 신호(P_DLY)에 동기해서 제1 신호들(DA[2:0])을 출력한다.
도 4 및 도 7을 참조하면, 제1 및 제2 출력 클럭들(CLKOUT1, CLKOUT2)이 모두 로우 레벨이면, 인버터(225)의 출력은 로우 레벨이다. 제1 출력 클럭(CLKOUT1)이 제2 출력 클럭(CLKOUT2)보다 앞서서, 제1 출력 클럭(CLKOUT1)이 하이 레벨이고, 제2 출력 클럭(CLKOUT2)이 로우 레벨이면, 인버터(225)의 출력은 하이 레벨로 천이한다. 그러므로, 지연기(226)의 출력이 하이로 천이하는 시점에 D-플립플롭(227)읜 하이 레벨의 신호를 출력한다. 제2 출력 클럭(CLKOUT2)이 하이 레벨로 천이할 때 검출 신호(E_DET)는 하이 레벨로 천이한다.
만일, 제2 출력 클럭(CLKOUT2)이 제1 출력 클럭(CLKOUT1)보다 앞서서 제1 출력 클럭(CLKOUT1)이 로우 레벨이고, 제2 출력 클럭(CLKOUT2)이 하이 레벨이면, 검출 신호(E_DET)는 로우 레벨로 유지된다. 즉, 검출 신호(E_DET)는 제1 출력 클럭(CLKOUT1)이 제2 출력 클럭(CLKOUT2)보다 앞서는 경우에만 하이 레벨로 천이할 수 있다.
다시 도 4를 참조하면, 검출 신호(E_DET)에 동기해서 D-플립플롭들(251-253)은 제2 신호들(DB[2:0])을 출력하고, 검출 신호(E_DET)에 동기해서 D-플립플롭 들(254-256)은 제3 신호들(DC[2:0])을 출력한다. 만일 제2 출력 클럭(CLKOUT2)이 제1 출력 클럭(CLKOUT1)보다 앞서서 검출 신호(E_DET)가 로우 레벨로 유지되면 D-플립플롭들(251-256)은 동작하지 않는다.
도 5를 참조하면, 지연 제어 신호 발생기(260)는 D-플립플롭들(251-253)로부터 출력되는 제2 신호(DB[2:0])와 D-플립플롭들(254-256)로부터 출력되는 제3 신호(DC[2:0])가 일치할 때 검출 신호(E_DET)에 동기해서 지연 제어 신호들(DLY_T[2:0])을 출력한다. 즉, 펄스 신호(P_DLY)의 펄스 폭이 2 사이클동안 같은 경우에만 지연 제어 신호들(DLY_T[2:0])이 출력된다. 이는 클럭 매쉬들(130, 160)로부터 출력되는 제1 및 제2 출력 클럭들(CLKOUT1, CLKOUT2) 사이에 발생하는 순간적인 스큐로 인해서 클럭 신호(CLKA1)를 지연시키는 오류를 방지하기 위함이다. 싸이클릭 레지스터(250)의 지연 시간은 2 사이클에 한정되지 않고 다양하게 변경될 수 있다.
도 4에 도시된 펄스 폭 검출기(240)에서 1사이클 그리고 싸이클릭 레지스터(250)에서 2 사이클이 지연되므로, 도 7에 도시된 바와 같이, 제1 및 제2 출력 클럭들(CLKOUT1, CLKOUT2)이 출력되고 나서 3 사이클 이후 클럭 신호(CLKA1)의 위상이 조절된다.
도 6은 도 1에 도시된 지연 조절기(110)의 구체적인 구성을 보여주는 도면이다.
도 6을 참조하면, 지연 조절기(110)는 인버터들(601-603, 621), 앤드 게이트들(611-614), 지연기들(622-624) 그리고 출력 회로들(630-660)을 포함한다. 인버 터들(601-603)은 스큐 검출기(140)로부터 출력되는 지연 제어 신호들(DLY_T[2:0])을 각각 입력받는다. 앤드 게이트들(611-614)은 지연 제어 신호들(DLY_T[2:0])이 '000', '001', '011' 및 '111'일 때 각각 하이 레벨의 신호를 출력하도록 구성된다.
인버터(621)는 기준 클럭(CLK)을 반전시킨다. 지연기들(622-624)은 직렬로 연결된다. 지연기(622)는 인버터(621)의 출력을 입력받는다.
출력 회로들(630-660)은 인버터(621)의 출력과 지연기들(622-624)의 출력을 각각 입력받는다. 출력 회로들(630-660)들 각각은 인버터와 트랜스미션 게이트를 포함한다. 출력 회로들(630-660)들 각각은 대응하는 앤드 게이트의 출력이 하이 레벨일 때 인버터(621)의 출력과 지연기들(622-624)의 출력을 클럭 신호(CLKA1)로서 출력한다.
지연기들(622-624) 각각의 지연 시간은 도 4에 도시된 지연기들(231-233)의 지연 시간에 대응한다. 예컨대, 지연 제어 신호(DLY_T[2:0])가 '000'이면 펄스 신호(P_DLY)의 펄스 폭이 30ps이하이므로 클럭 스큐를 보상할 필요가 없다. 이 경우, 출력 회로(630)는 클럭 신호(CLK)가 인버터(621)에 의해서 반전된 클럭 신호(CLKA1)를 출력한다.
예컨대, 지연 제어 신호(DLY_T[2:0])가 '001'이면 펄스 신호(P_DLY)의 펄스 폭이 30ps에서 60ps 사이이므로 클럭 스큐를 보상해야 한다. 이 경우, 앤드 게이트(612)는 하이 레벨의 신호를 출력하고, 출력 회로(630)는 클럭 신호(CLK)가 지연기(622)에 의해서 지연된 클럭 신호(CLKA1)를 출력한다. 지연기(622)의 지연 시간 은 제1 및 제2 출력 클럭들(CLKOUT1, CLKOUT2) 사이의 지연 시간 30ps~60ps을 보상하기 위한 시간으로 설정되어야 한다. 또한 도 4에 도시된 지연 체인(230) 내 지연기들(231-233)의 수와 지연 조절기(110) 내 지연기들(622-624)의 수는 대응하도록 구성된다.
이와 같은 본 발명에 의하면, 클럭 매쉬(130)로부터 출력되는 제1 출력 클럭(CLKOUT1)이 클럭 매쉬(160)로부터 출력되는 제2 출력 클럭(CLKOUT2)보다 앞서는 스큐가 발생하면 클럭 매쉬(130)로 공급될 클럭(CLKA1)의 지연 시간을 조절하는 것에 의해서 스큐를 보상할 수 있다.
도 8은 도 2에 도시된 펄스 발생기(210), 지연 체인(230) 그리고 펄스 폭 검출기(240)의 다른 실시예를 보여주는 도면이다.
도 8에 도시된 지연 검출기(830)는 도 2에 도시된 펄스 발생기(210) 및 지연 체인(230)에 대응하고, 래치 회로(840)는 도 2에 도시된 펄스폭 검출기9240)에 대응한다.
지연 검출기(830)는 지연기들(831-836), 익스클루시브-오아 게이트들(837-839)을 포함한다. 지연기들(831-833)은 직렬로 연결된다. 지연기(831)는 제1 출력 클럭(CLKOUT1)을 입력받는다. 지연기들(834-836)은 직렬로 연결된다. 지연기(834)는 제2 출력 클럭(CLKOUT2)을 입력받는다. 익스클루시브-오아 게이트(837)는 지연기들(831, 834)의 출력을 입력받고, 지연 신호(D[0])를 출력한다. 익스클루시브-오아 게이트(838)는 지연기들(832, 835)의 출력을 입력받고, 지연 신호(D[1])를 출력한다. 익스클루시브-오아 게이트(838)는 지연기들(833, 836)의 출 력을 입력받고, 지연 신호(D[2])를 출력한다.
래치 회로(840)는 D-플립플롭들(841-843)을 포함한다. D-플립플롭들(841-843) 각각은 제2 출력 클럭(CLKOUT2)에 동기해서 익스클루시브-오아 게이트들(837-839)의 출력을 래치하고, 제1 신호들(DA[2:0])을 출력한다.
이와 같은 지연 검출기(830) 및 래치 회로(840)에 의하면, 제1 및 제2 출력 클럭들(CLKOUT1, CLKOUT2)의 지연 시간에 대응하는 디지털 신호인 제1 신호들(DA[2:0])이 출력된다.
도 9는 본 발명의 다른 실시예에 따른 집적 회로를 보여주는 도면이다.
도 9를 참조하면, 집적 회로(900)는 지연 조절기들(910, 950), 클럭 구동기들(920, 960), 및 스큐 검출기(940)로 구성된 클럭 스큐 컨트롤러와 클럭 매쉬들(930, 970)을 포함한다.
스큐 검출기(940)는 클럭 매쉬(930)로부터 출력되는 제1 출력 클럭(CLKOUT1)이 클럭 매쉬(970)로부터 출력되는 제2 출력 클럭(CLKOUT2)보다 앞서면 제1 및 제2 출력 클럭들(CLKOUT1, CLKOUT2) 사이의 지연에 대응하는 제1 지연 조절 신호(DLY_T1[2:0])를 출력하고, 제2 출력 클럭(CLKOUT2)이 제1 출력 클럭(CLKOUT1)보다 앞서면 제1 및 제2 출력 클럭들(CLKOUT1, CLKOUT2) 사이의 지연에 대응하는 제2 지연 조절 신호(DLY_T2[2:0])를 출력한다. 스큐 검출기(940)는 제1 지연 조절 신호(DLY_T1[2:0]) 뿐만 아니라 제2 지연 조절 신호(DLY_T2[2:0])를 출력하기 위한 구성을 포함한다.
지연 조절기(910)는 제1 지연 조절 신호(DLY_T1[2:0])에 응답해서 클럭 신 호(CLKA1)의 지연을 조절한다. 지연 조절기(950)는 제2 지연 조절 신호(DLY_T2[2:0])에 응답해서 클럭 신호(CLKA2)의 지연을 조절한다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이와 같은 본 발명에 의하면, 복수의 클럭 매쉬들 간의 클럭 스큐를 검출하고, 검출된 스큐에 대응하는 지연 시간만큼 클럭 매쉬들로 공급되는 클럭들의 지연 시간을 조절할 수 있다. 그러므로 복수의 클럭 매쉬들 간의 클럭 스큐를 최소화할 수 있다.

Claims (21)

  1. 제1 클럭 매쉬로 입력되는 제1 클럭과 제2 클럭 매쉬로 입력되는 제2 클럭 사이의 스큐를 조절하기 위한 클럭 스큐 컨트롤러에 있어서:
    상기 제1 클럭 매쉬로부터의 제1 출력 클럭과 상기 제2 클럭 매쉬로부터 출력되는 제2 출력 클럭 사이의 지연 시간에 대응하는 펄스 신호를 발생하는 펄스 발생기와;
    상기 펄스 신호의 펄스 폭에 대응하는 디지털 신호를 출력하는 펄스 폭 검출기; 그리고
    상기 디지털 신호에 대응하는 시간만큼 상기 제1 및 제2 클럭들 중 어느 하나를 지연시키키는 클럭 지연 조절기를 포함하는 것을 특징으로 하는 클럭 스큐 컨트롤러.
  2. 제 1 항에 있어서,
    상기 펄스 발생기는,
    상기 제2 출력 클럭을 반전시키는 제1 인버터와;
    상기 제1 출력 클럭 및 상기 제1 인버터에 의해서 반전된 제2 출력 클럭을 입력받고, 상기 펄스 신호를 출력하는 로직 회로를 포함하는 것을 특징으로 하는 클럭 스큐 컨트롤러.
  3. 제 1 항에 있어서,
    상기 펄스 폭 검출기는,
    직렬로 연결되고, 상기 펄스 신호를 지연시키는 복수의 제1 지연기들; 그리고
    상기 복수의 제1 지연기들에 각각 대응하고, 상기 펄스 신호에 동기해서 대응하는 제1 지연기의 출력을 래치하여 상기 디지털 신호를 출력하는 복수의 제1 플립플롭들을 포함하는 것을 특징으로 하는 클럭 스큐 컨트롤러.
  4. 제 3 항에 있어서,
    상기 제1 출력 클럭의 위상이 상기 제2 출력 클럭의 위상보다 앞설 때 검출 신호를 활성화하는 위상 검출기를 더 포함하는 것을 특징으로 하는 클럭 스큐 컨트롤러.
  5. 제 4 항에 있어서,
    상기 펄스 폭 검출기는,
    상기 검출 신호에 동기해서 상기 디지털 신호를 저장하는 레지스터 회로를 포함하는 것을 특징으로 하는 클럭 스큐 컨트롤러.
  6. 제 5 항에 있어서,
    상기 펄스 폭 검출기는,
    상기 검출 신호에 동기해서 상기 디지털 신호를 상기 클럭 지연 조절기로 출 력하는 출력 회로를 더 포함하는 것을 특징으로 하는 클럭 스큐 컨트롤러.
  7. 제 6 항에 있어서,
    상기 펄스 폭 검출기는,
    상기 복수의 제1 플립플롭들에 각각 대응하고, 상기 검출 신호에 동기해서 대응하는 제1 플립플롭의 출력을 래치하는 복수의 제2 플립플롭들을 더 포함하는 것을 특징으로 하는 클럭 스큐 컨트롤러.
  8. 제 4 항에 있어서,
    상기 펄스 폭 검출기는,
    상기 복수의 제1 플립플롭들에 각각 대응하고, 상기 검출 신호에 동기해서 대응하는 제1 플립플롭의 출력을 래치하는 복수의 제2 플립플롭들; 그리고
    상기 복수의 제2 플립플롭들에 각각 대응하고, 상기 검출 신호에 동기해서 대응하는 제2 플립플롭의 출력을 래치하는 복수의 제3 플립플롭들을 더 포함하는 것을 특징으로 하는 클럭 스큐 컨트롤러.
  9. 제 8 항에 있어서,
    서로 대응하는 상기 제2 및 제3 플립플롭들은 한 쌍을 이루고;
    상기 제2 및 제3 플립플롭 쌍들에 각각 대응하며, 대응하는 제2 플립플롭의 출력 및 대응하는 제3 플립플롭의 출력이 같은 지를 비교하고, 비교 신호를 출력하는 복수의 비교기들; 그리고
    상기 복수의 비교기들에 각각 대응하고, 상기 검출 신호에 동기해서 대응하는 비교기의 출력을 래치하는 복수의 제4 플립플롭들을 포함하는 것을 특징으로 하는 클럭 스큐 컨트롤러.
  10. 제 9 항에 있어서,
    상기 클럭 지연 조절기는 상기 디지털 신호에 대응하는 시간만큼 상기 제1 클럭을 지연시키는 것을 특징으로 하는 클럭 스큐 컨트롤러.
  11. 제 10 항에 있어서,
    상기 클럭 지연 조절기는,
    상기 복수의 제4 플립플롭으로부터 출력되는 신호들에 대응하는 복수의 선택 신호들을 출력하는 선택 신호 발생기와;
    직렬로 연결되고, 기준 클럭을 지연시키는 상기 복수의 제2 지연기들과;
    상기 기준 클럭 및 상기 제2 지연기들 각각의 출력을 입력받고, 상기 복수의 선택 신호들에 응답해서 상기 기준 클럭 및 상기 제2 지연기들 각각의 출력 중 어느 하나를 상기 제1 클럭으로서 출력하는 클럭 지연 선택기를 포함하는 것을 특징으로 하는 클럭 스큐 컨트롤러.
  12. 제 11 항에 있어서,
    상기 제2 지연기들 각각의 지연 시간은 상기 제1 지연기들 각각의 지연 시간에 대응하는 것을 특징으로 하는 클럭 스큐 컨트롤러.
  13. 제 4 항에 있어서,
    상기 위상 검출기는,
    전원 전압과 제1 노드 사이에 연결되고, 상기 제1 출력 클럭에 의해서 제어되는 PMOS 트랜지스터와;
    상기 제2 출력 클럭을 반전시키는 제2 인버터와;
    상기 제1 노드와 제2 노드 사이에 연결되고, 상기 제2 인버터의 출력에 의해서 제어되는 제1 NMOS 트랜지스터와;
    상기 제2 노드와 접지 전압 사이에 연결되고, 상기 제1 출력 클럭에 의해서 제어되는 제2 NMOS 트랜지스터와;
    상기 제2 인버터의 출력을 지연시키는 지연 회로와;
    상기 지연 회로의 출력에 동기해서 상기 제1 노드의 출력의 반전 신호를 래치하는 제2 플립플롭; 그리고
    상기 제2 플립플롭의 출력과 상기 제2 출력 클럭을 입력받고, 상기 검출 신호를 출력하는 로직 회로를 포함하는 것을 특징으로 하는 클럭 스큐 컨트롤러.
  14. 제1 클럭을 입력받는 제1 클럭 매쉬와;
    제2 클럭을 입력받는 제2 클럭 매쉬와;
    상기 제1 클럭 매쉬로부터 출력되는 제1 출력 클럭과 상기 제2 클럭 매쉬로부터 출력되는 제2 출력 클럭 사이의 지연 시간에 대응하는 펄스 신호를 발생하는 펄스 발생기와;
    상기 펄스 신호의 펄스 폭에 대응하는 디지털 신호를 출력하는 펄스 폭 검출기; 그리고
    상기 디지털 신호에 대응하는 시간만큼 상기 제1 및 제2 클럭들 중 어느 하나를 지연시키는 클럭 지연 조절기를 포함하는 것을 특징으로 하는 집적 회로.
  15. 제 14 항에 있어서,
    상기 펄스 발생기는,
    상기 제2 출력 클럭을 반전시키는 제1 인버터와;
    상기 제1 출력 클럭 및 상기 제1 인버터에 의해서 반전된 제2 출력 클럭을 입력받고, 상기 펄스 신호를 출력하는 로직 회로를 포함하는 것을 특징으로 하는 집적 회로.
  16. 제 14 항에 있어서,
    상기 펄스 폭 검출기는,
    직렬로 연결되고, 상기 펄스 신호를 지연시키는 복수의 제1 지연기들; 그리고
    상기 복수의 제1 지연기들에 각각 대응하고, 상기 펄스 신호에 동기해서 대 응하는 제1 지연기의 출력을 래치하여 상기 디지털 신호를 출력하는 복수의 제1 플립플롭들을 포함하는 것을 특징으로 하는 집적 회로.
  17. 제 16 항에 있어서,
    상기 제1 출력 클럭의 위상이 상기 제2 출력 클럭의 위상보다 앞설 때 검출 신호를 활성화하는 위상 검출기를 더 포함하는 것을 특징으로 하는 집적 회로.
  18. 제 17 항에 있어서,
    상기 펄스 폭 검출기는,
    상기 검출 신호에 동기해서 상기 디지털 신호를 상기 클럭 지연 조절기로 출력하는 출력 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
  19. 제1 클럭을 입력받는 제1 클럭 매쉬와;
    제2 클럭을 입력받는 제2 클럭 매쉬와;
    상기 제1 클럭 매쉬로부터 출력되는 제1 출력 클럭과 상기 제2 클럭 매쉬로부터 출력되는 제2 출력 클럭 사이의 지연 시간에 대응하는 디지털 신호를 출력하는 지연 검출기; 그리고
    상기 디지털 신호에 대응하는 시간만큼 상기 제1 및 제2 클럭들 중 어느 하나를 지연시키는 클럭 지연 조절기를 포함하는 것을 특징으로 하는 집적 회로.
  20. 제 19 항에 있어서.
    상기 지연 검출기는,
    상기 제1 출력 클럭을 입력받고, 직렬로 연결된 복수의 제1 지연기들과;
    상기 제2 출력 클럭을 입력받고, 각각이 상기 제1 지연기들에 대응하며 직렬로 연결된 복수의 제2 지연기들과;
    서로 대응하는 상기 제1 및 제2 지연기들에 각각 대응하고, 대응하는 제1 및 제2 지연기들의 출력을 입력받아서 지연 신호를 출력하는 복수의 로직 게이트들; 그리고
    상기 로직 게이트들에 각각 대응하고, 상기 제2 출력 클럭에 응답해서 대응하는 로직 게이트로부터 입력되는 신호를 래치하는 복수의 플립플롭들을 포함하는 것을 특징으로 하는 집적 회로.
  21. 제1 클럭을 입력받는 제1 클럭 매쉬와;
    제2 클럭을 입력받는 제2 클럭 매쉬와;
    상기 제1 클럭 매쉬로부터 출력되는 제1 출력 클럭과 상기 제2 클럭 매쉬로부터 출력되는 제2 출력 클럭을 입력받고, 상기 제1 출력 클럭이 상기 제2 출력 클럭보다 앞설 때 상기 제1 및 제2 출력 클럭들 사이의 지연 시간에 대응하는 제1 지연 조절 신호를 출력하고, 그리고 상기 제2 출력 클럭이 상기 제1 출력 클럭보다 앞설 때 상기 제1 및 제2 출력 클럭들 사이의 지연 시간에 대응하는 제2 지연 조절 신호를 출력하는 스큐 검출기와;
    상기 제1 지연 조절 신호에 대응하는 시간만큼 상기 제1 클럭을 지연시키는 제1 클럭 지연 조절기; 그리고
    상기 제2 지연 조절 신호에 대응하는 시간만큼 상기 제2 클럭을 지연시키는 제2 클럭 지연 조절기를 포함하는 것을 특징으로 하는 집적 회로.
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