JP4862906B2 - クロック分配装置及びクロック分配方法 - Google Patents

Description

本発明は、クロック分配装置及びクロック分配方法に関し、特に異なる系統のクロック間のクロック・スキューの低減が可能なクロック分配装置及びクロック分配方法に関する。

論理回路では、クロックを用いた同期動作を行うことが多い。クロックは論理回路内の各所に分配されるので、分配されたクロック間に、クロックの位相差、いわゆる「クロック・スキュー」が発生することがある。クロックを用いた同期回路では、クロック・スキューは極力小さいことが望ましい。そして、クロックが高速になるほど、クロック・スキューが論路回路の動作に与える影響は大きい。そのため、高速なクロックで動作する回路ほど、クロック・スキューを低減させる必要がある。

一方、回路の物理的な規模が大きくなるほど、クロック・スキューが大きくなるという問題がある。例えば、半導体集積回路では、チップ・サイズが大きくなるにつれて、クロックの供給源からクロックの供給先までのクロック・ラインの、最も長いものの配線長と最も短いものの配線長との差が大きくなる。そのため、クロックの供給源からクロック供給先までの伝達遅延時間のバラツキが大きくなり、クロック・スキューが大きくなる。

ところで、高速なクロックを用いる回路では、低速なクロックを高速なクロックに逓倍するためにＰＬＬ（Phase Locked Loop）を用いることがある。高速なクロックは回路内部の各所に分配され、データの同期転送等に用いられる。ＰＬＬを用いる場合におけるクロック・スキューの低減策として、１つのＰＬＬから分配されるクロックが分配される回路の領域を狭くする方法がある。この方法では、回路内に複数のＰＬＬを備えることが前提となる。この方法を用いる場合においても、異なるＰＬＬから分配されたクロックを用いる回路間に同期関係が必要なパスが存在する場合がある。その場合も、クロック間のスキューが大きければ正常な同期動作ができないという課題がある。

複数のＰＬＬを用いる場合における、クロック・スキュー低減のための技術がある（例えば、特許文献１、特許文献２参照。）。特許文献１のクロック分配回路では、複数のＰＬＬがそれぞれクロック・ツリーを構成する。「クロック・ツリー」とは、クロック・ラインが、分岐を繰り返すことによって、全体として樹枝状（ツリー状）の配線を構成したものをいう。それぞれのクロック・ツリーの所定の分岐点からのクロックは、各々のＰＬＬにフィードバックされ、ＰＬＬに入力される基準クロックと位相を合わせられる。基準クロックは、全ＰＬＬに共通に入力されている。従って、各々のクロック・ツリーの分岐点からのクロック同士の位相を合わせることができる。すなわち、クロック・ツリー間のクロック・スキューが低減される。

特許文献２記載のクロック供給装置では、２系統のクロックの各々が、互いに相手側との位相を合わせるように、可変遅延回路を制御する。従って、２系統のクロック間のクロック・スキューが低減される。

特開２００７−３３６００３号公報 （第７−１１頁、図２） 特開２００８−２１９２１６号公報 （第５頁、図１）

特許文献１に記載されたクロック分配回路では、図１１に示すように、ＰＬＬに供給される基準クロックの位相とクロック・ツリーの所定の分岐点から分配されるクロックとの位相を、ＰＬＬを用いて合わせている。ところが、基準クロックを各々のＰＬＬに入力するための配線においても、クロックの伝達遅延がある。そのため、各々のＰＬＬに入力される基準クロック自体にクロック・スキューが生じる。従って、個々のクロック・ツリーにおけるクロックの位相を各々のＰＬＬの基準クロックの位相に合わせても、クロック・ツリー間のクロック・スキューは十分に低減できないという課題がある。

また、基準クロックと位相が比較されるクロックとしてＰＬＬに入力されるクロックは、クロック・ツリーの所定の分岐点からフィードバックされる。ところが、ＰＬＬからクロックの分岐点までのクロック・ライン、及びクロックのフィードバックのための配線には、伝達遅延時間が存在する。そして、その伝達遅延時間は、半導体プロセス等、製造バラツキのために一定値にはならない。また、クロックには、回路が動作することによって発生するノイズや立ち上がり時間、立ち下がり時間のバラツキ等によってクロック・ジッターが発生する。そのため、個々のＰＬＬにフィードバックされるクロック間にも大きなクロック・スキューが存在し、従って、ＰＬＬの出力にもクロック・スキューが発生するという課題もある。

特許文献２に記載されたクロック供給装置においても、特許文献１と同様の課題がある。すなわち、ＰＬＬに入力される基準クロック間のクロック・スキュー、及び位相合わせのために他方の系統のクロックに入力されるクロック間のクロック・スキューが存在する。従って、２系統のクロック間のスキューを十分に低減できないという課題がある。
（発明の目的）
本発明は上記のような技術的課題に鑑みて行われたもので、複数のクロック系統間のクロック・スキューを低減することができる、クロック分配装置及びクロック分配方法を提供することを目的とする。

本発明のクロック分配装置は、基準クロックに同期した第１のクロックを出力する第１のクロック出力部と、基準クロックに同期した第２のクロックを出力する第２のクロック出力部と、第１のクロックが供給される第１のクロック分配部の第１の分岐点から分岐させた第３のクロックと、第２のクロックが供給される第２のクロック分配部の第２の分岐点から分岐させた第４のクロックとの位相差である、第１の位相差を検出する位相差検出部と、第３のクロックを供給する第１の配線と第４のクロックを供給する第２の配線を短絡させるクロック短絡部とを備え、位相差検出部は、第１の位相差に基づいて、第３のクロックの位相と第４のクロックの位相が等しい同相状態を検出し、第２のクロック出力部は、第２のクロックを、前記第１の位相差に基づいた第１の遅延時間だけ遅延させ第１の帰還クロックとして出力する第１の遅延回路と、基準クロックと第１の帰還クロックとの位相差を制御することによって基準クロックに同期させた第２のクロックを出力する第１の位相同期回路を備え、第１の位相差が小さくなるように、基準クロックと第２のクロックとの間に第１の位相差に基づく第２の位相差を設定し、同相状態であるとき第１の遅延時間を保持し、短絡部は、同相状態であるとき、第１の配線と第２の配線とを短絡させる。

本発明のクロック分配方法は、基準クロックに同期した第１のクロックが供給された第１のクロック分配部の第１の分岐点から分岐させた第３のクロックと、基準クロックに同期した第２のクロックが供給された第２のクロック分配部の第２の分岐点から分岐させた第４のクロックとの第１の位相差を検出する位相差検出工程と、第１の位相差に基づいて、第３のクロックの位相と第４のクロックの位相が等しい同相状態を検出する同相状態検出工程と、第２のクロックを、第１の位相差に基づいた第１の遅延時間だけ遅延させ第１の帰還クロックとして出力する第１の遅延工程と、基準クロックと第１の帰還クロックとの位相差を制御することによって基準クロックに同期させた第２のクロックを出力する第１の位相同期工程と、基準クロックと第２のクロックとの間に、第１の位相差に基づく第２の位相差を第１の位相差が小さくなるように設定する位相差設定行程と、同相状態であるとき第１の遅延時間を保持する遅延時間保持行程と、同相状態であるとき、第１のクロックを供給する第１の配線と第２のクロックを供給する第２の配線とを短絡させるクロック短絡工程を備える。

本発明のクロック分配装置、クロック分配方法は、複数の系統のクロック間のクロック・スキューを低減することができるという効果がある。

本発明の第１の実施形態のクロック分配装置の構成を示すブロック図である。 本発明の第１の実施形態のクロック分配装置の、第２のクロック出力部の内部構成の例を示すブロック図である。 本発明の第２の実施形態のクロック分配装置の構成を示すブロック図である。 本発明の第３の実施形態のクロック分配回路の、末端部付近の回路構成を示す回路図である。 トランスファー・ゲートの構成例を示す回路図である。 本発明の第４の実施形態のクロック分配回路の、末端部付近の回路構成を示す回路図である。 本発明の第５の実施形態のクロック分配回路の、位相差検出部の回路構成を示す回路図である。 本発明の第５の実施形態のクロック分配回路の、位相差検出部の出力の各組み合わせに対する、遅延回路の動作の対応を示す表である。 本発明の第６の実施形態のクロック分配回路の、位相差検出部の回路構成を示す回路図である。 本発明の第６の実施形態のクロック分配回路の、位相差検出部の出力の各組み合わせに対する、遅延回路の動作の対応を示す表である。 特許文献１のクロック分配回路の構成を示す回路図である。

（第１の実施形態）
本発明の第１の実施形態のクロック分配装置について、図面を参照して詳細に説明する。図１は、第１の実施形態のクロック分配装置の構成を示すブロック図である。本実施形態のクロック分配装置は、第１のクロック出力部１０１、第２のクロック出力部１０２、第１のクロック分配部２０１、第２のクロック分配部２０２、位相差検出部３００を備える。

第１のクロック出力部１０１は、基準クロック（以降、「ＣＬＫ０」という。）を入力し、ＣＬＫ０に同期した第１のクロック（以降、「ＣＬＫ１」という。）を出力する。本明細書において、「同期」とは、２つの系統のクロックが一定の位相関係にある状態をいう。ただし、あるクロックの位相が、他のクロックの位相に対して所定の範囲内で変動する「ジッター」を持っている状態も「同期」に含まれるものとする。要するに、局所的に見て、あるクロックと他のクロックの個々のパルスに１対１の対応関係がありさえすれば、２つの系統のクロックは同期しているとみなすものとする。なお、クロックに含まれるジッターを、以降、「クロック・ジッター」という。

第２のクロック出力部１０２は、ＣＬＫ０を入力し、ＣＬＫ０に同期した第２のクロック（以降、「ＣＬＫ２」という。）を出力する。このとき、第２のクロック出力部１０２は、後述の位相差信号ＰＤに基づいてＣＬＫ０の位相を変化させて、ＣＬＫ２として出力する。

第１のクロック分配部２０１は、ＣＬＫ１を１回又は複数回分岐させ、ＣＬＫ１に同期して動作する回路へ、第３のクロック（以降、「ＣＬＫ３」という。）として供給する。第２のクロック分配部２０２は、ＣＬＫ２を１回又は複数回分岐させ、ＣＬＫ２に同期して動作する回路へ、第４のクロック（以降、「ＣＬＫ４」という。）として供給する。第１のクロック分配部２０１、第２のクロック分配部２０２とは、例えば、前述のクロック・ツリーのような樹枝状の信号配線である。

位相差検出部３００は、ＣＬＫ３とＣＬＫ４との位相差（以降、「第１の位相差」という。）を検出し、第１の位相差を示す位相差信号（以降、「ＰＤ」という。）を出力する。

上記のように、ＣＬＫ３は、第１のクロック分配部２０１を経由して出力されたＣＬＫ１である。ＣＬＫ４は、第２のクロック分配部２０２を経由して出力されたＣＬＫ２である。従って、ＣＬＫ３は、第１のクロック分配部２０１を経由したことによって、ＣＬＫ１に対して位相が遅れている。ＣＬＫ４は、第２のクロック分配部２０２を経由したことによって、ＣＬＫ２に対して位相が遅れている。そして、ＣＬＫ３とＣＬＫ４は、それぞれ異なるクロック分配部を経由したことによって、その位相差（第１の位相差）が大きくなっている可能性がある。本実施形態のクロック分配装置は、この第１の位相差をゼロに近づけるように、ＣＬＫ２の位相を変化させる。

ＣＬＫ２の位相を変化させための、第２のクロック出力部１０２の動作について説明する。第２のクロック出力部１０２は、ＰＤによって示された第１の位相差に基づいてＣＬＫ０の位相を変化させて、ＣＬＫ２として出力する。すなわち、第２のクロック出力部１０２は、ＣＬＫ２とＣＬＫ０との間に第１の位相差に基づく位相差（以降、「第２の位相差」という。）を設け、ＣＬＫ２を出力する。

そして、第２のクロック出力部１０２は、第１の位相差が小さくなるように、理想的には第１の位相差がゼロになるように第２の位相差を変化させることによって、ＣＬＫ２の位相を調整する。具体例としては次のような方法がある。例えば、ＣＬＫ４の位相がＣＬＫ３の位相に比べて進んでいる場合には、ＣＬＫ２の位相を遅らせる。逆に、ＣＬＫ４の位相がＣＬＫ３の位相に比べて遅れている場合には、ＣＬＫ２の位相を進める。従って、ＣＬＫ３とＣＬＫ４との位相差、第１の位相差がゼロに近づく。

以上の説明から明らかなように、本実施形態のクロック分配装置では、クロック・スキューが完全にゼロになる保証はない。しかし、第１の位相差は確実にゼロに近づく。すなわち、クロック・スキューは確実に低減される。

なお、第２のクロック出力部１０２がＣＬＫ２の位相を変えるときの時間のステップ（刻み）（以降、「位相変化ステップ」という。）は、ＣＬＫ３とＣＬＫ４との間のクロック・スキューに許容される最大値（以降、「スキュー許容値」という。）よりも小さいことが望ましい。すなわち、位相変化ステップは、第１の位相差の最大許容値よりも小さいことが望ましい。スキュー許容値とは、クロック・スキューがゼロである理想状態と、回路が正常動作できる最大のクロック・スキューとの差であり、正負の値を持つ。正のスキュー許容値と負のスキュー許容値の絶対値は必ずしも等しくない。そのため、位相変化ステップを、ＣＬＫ３及びＣＬＫ４を使用して動作する回路が正常動作できるように、適切に設定すればよい。

なお、上記のように、遅延時間をあるステップで変化させＣＬＫ２の位相を調整するのではなく、第１の位相差を実際に測定し、その測定値に基づいて第２の位相差を設定してもよい。つまり、位相を進める制御と位相を遅らせる制御を繰り返すことによってＣＬＫ２の位相を調整するのではなく、第２の位相差を第１の位相差によって定められるある値に設定するのである。

このときの第２の位相差の設定方法は２種類ある。一つの方法は、第１の位相差をデジタル的に測定し、その測定値に基づいてデジタル的に位相を設定する方法である。もう一方の方法は、第１の位相差をアナログ的に測定する方法である。例えば、位相差に基づいた電圧を発生させる。そして、その電圧に基づいて、無段階に位相を設定する。

図２は、第２のクロック出力部１０２の内部構成の例を示すブロック図である。第２のクロック出力部１０２は、遅延回路１１１、位相同期回路１１２を備える。遅延回路１１１は、ＰＤに基づいてＣＬＫ２を遅延させ、第５のクロック（以降、「ＣＬＫ５」という。）として位相同期回路１１２へ出力する。

位相同期回路１１２は、入力される２系統のクロック、ＣＬＫ０とＣＬＫ５の位相差がゼロになるように、ＣＬＫ０を遅延させて、ＣＬＫ２として出力する。あるいは、一般のＰＬＬのように、位相同期回路１１２の内部に発振器を備え、ＣＬＫ０とＣＬＫ５の位相差がゼロになるように、発振器を制御してもよい。

以上のように、第１の実施形態のクロック分配装置は、クロック分配部を経由して出力された２系統のクロックの位相差に基づいて、クロック分配部へ入力されるクロックの位相を変化させる。従って、クロック分配部を経由して出力された２系統のクロックの位相差を減少させることができる効果がある。
（第２の実施形態）
本発明の第２の実施形態について、図面を参照して詳細に説明する。図３は、第２の実施形態のクロック分配回路の構成を示す回路図である。本実施形態のクロック分配回路は、第１の実施形態のクロック分配装置の内部の回路構成を具体的に示すものである。

本実施形態のクロック分配回路は、第１のクロック出力部１０１、第２のクロック出力部１０２、第１のクロック分配部２０１、第２のクロック分配部２０２、位相差検出部３００と、実動作回路５０１、実動作回路５０２を備える。

第１のクロック出力部１０１は、ＰＬＬ１１３を備える。第２のクロック出力部１０２は、ＰＬＬ１１２、遅延回路１１１を備える。

なお、図３のクロック分配回路の構成要素で、図１の第１の実施形態のクロック分配装置の各構成要素と同じ符号を付した構成要素は、第１の実施形態のものと同じ機能を備える。それらの構成要素についての説明は省略する。

第１のクロック分配部２０１、第２のクロック分配部２０２は、それぞれ、クロック・ツリーを構成する。第１のクロック分配部２０１、第２のクロック分配部２０２は、クロック・ドライバ２０３を備える。クロック・ドライバ２０３は、クロック信号の駆動能力を高めるために用いられるもので、信号の論理には影響を与えない。位相差検出部３００は、Ｄ−フリップ・フロップ（以降、単に「Ｆ／Ｆ」という。）３０１を備える。

本実施形態のクロック分配回路の回路構成について説明する。実動作回路５０１は、Ｆ／Ｆ５０３、５０４、論理回路５０５を含む。Ｆ／Ｆ５０３のデータ出力は論理回路５０５へ入力される。論理回路５０５の出力はＦ／Ｆ５０４のデータ入力に接続される。

第１のクロック出力部１０１から出力されたＣＬＫ１は、クロック・ツリーの末端部で、ＣＬＫ３として、Ｆ／Ｆ５０３のクロック入力、及び位相差検出部３００のＦ／Ｆ３０１のデータ入力に接続される。第２のクロック出力部１０２から出力されたＣＬＫ２は、クロック・ツリーの末端部でＣＬＫ４として、Ｆ／Ｆ５０４のクロック入力、及び位相差検出部３００のＦ／Ｆ３０１のクロック入力に接続される。

次に、本実施形態のクロック分配回路の動作について説明する。ＣＬＫ１は、第１のクロック分配部２０１のクロック・ツリーによって分配され、ＣＬＫ３となり、実動作回路５０１に到達する。同様に、ＣＬＫ２は、第２のクロック分配部２０２のクロック・ツリーによって分配され、実動作回路５０２に到達する。

第１のクロック出力部１０１は、外部から供給されるＣＬＫ０と、第１のクロック出力部１０１の出力から直接フィードバックしたＣＬＫ１の位相を比較する。そして、ＣＬＫ１をＣＬＫ０に同期させる。このように、第１のクロック出力部１０１には、第１のクロック分配部２０１の末端部からのクロックがフィードバックされない。そのため、フィードバックされるクロックの、クロック・ジッターは大きく低減され、また、クロック・スキューも低減される。

第２のクロック出力部１０２についても同様である。すなわち、外部から供給されるＣＬＫ０と、第２のクロック出力部１０２の出力からフィードバックしたＣＬＫ２の位相を比較し、ＣＬＫ２をＣＬＫ０に同期させる。そのため、フィードバックされるクロックの、クロック・ジッターは大きく低減され、また、クロック・スキューも低減される。

Ｆ／Ｆ５０３はＣＬＫ３の立ち上がりエッジに同期して動作するので、論理回路５０５の出力もＣＬＫ３の立ち上がりエッジに同期して変化する。Ｆ／Ｆ５０４は、ＣＬＫ３の立ち上がりエッジに同期して変化する論理回路５０５の出力を、ＣＬＫ４の立ち上がりエッジに同期して保持する。

本クロック分配回路によるＣＬＫ２の位相制御が行われていない初期状態では、ＣＬＫ３、ＣＬＫ４の位相は一致しない可能性がある。なぜなら、第１のクロック分配部２０１、第２のクロック分配部２０２における、クロックの伝達遅延時間は必ずしも同じではないからである。そこで、本実施形態のクロック分配回路では、ＣＬＫ３とＣＬＫ４の位相が一致するように、ＣＬＫ２の位相を変化させる。

位相差検出部３００を構成するＦ／Ｆ３０１は、ＣＬＫ４の立ち上がりエッジに同期してＣＬＫ３を保持する。そのため、ＣＬＫ４の立ち上がりタイミングに対して、ＣＬＫ３の立ち上がりタイミングが遅いとき、Ｆ／Ｆ３０１の出力は０になる。逆に、ＣＬＫ４の立ち上がりタイミングに対して、ＣＬＫ３の立ち上がりタイミングが早いとき、Ｆ／Ｆ３０１の出力は１になる。つまり、Ｆ／Ｆ３０１の出力は、ＣＬＫ４よりもＣＬＫ３の位相が遅れているとき０に、ＣＬＫ４よりもＣＬＫ３の位相が進んでいるとき１になる。なお、Ｆ／Ｆ３０１の出力が、ＰＤである。

ＰＤが０、すなわち、ＣＬＫ４よりもＣＬＫ３の位相が遅れている場合、ＣＬＫ２の位相を遅らせることによって、ＣＬＫ４の位相をＣＬＫ３の位相に近づけることができる。そこで、ＰＤが０のとき、遅延回路１１１の遅延量を小さくし、ＣＬＫ２の位相を遅らせる。

ＰＤが１、すなわち、ＣＬＫ４よりもＣＬＫ３の位相が進んでいる場合、ＣＬＫ２の位相を進めることによって、ＣＬＫ４の位相をＣＬＫ３の位相に近づけることができる。そこで、ＰＤが１のとき、遅延回路１１１の遅延量を大きくし、ＣＬＫ２の位相を進める。

以上の遅延量の調整動作を繰り返すことによって、ＣＬＫ３、ＣＬＫ４の位相を近づけることができる。すなわち、ＣＬＫ３とＣＬＫ４との間のクロック・スキューを低減することができる。

以上のように、本実施形態のクロック分配回路は、２系統のクロック分配部の、各々の末端部におけるクロックの位相差に基づいて、クロック分配部へ入力するクロックの位相を変化させる。従って、クロック分配部の末端部におけるクロックの位相差、すなわちクロック・スキューを低減できる効果がある。

さらに、クロック分配部の末端部からクロック出力部までクロックをフィードバックすることがないので、フィードバックされるクロックの、クロック・ジッターを大幅に低減でき、クロック・スキューも低減できるという効果がある。
（第３の実施形態）
本発明の第３の実施形態について、図４、図５を用いて説明する。第３の実施形態のクロック分配回路は、クロック・スキューをさらに低減するために、第２の実施形態のクロック分配回路に、２系統のクロックを短絡させるスイッチ回路を追加したものである。図４は、本実施形態のクロック分配回路の末端部付近の回路構成を示す回路図である。クロック分配部の末端部は、図３のＡで示した部分である。本実施形態のクロック分配回路のその他の構成要素は、第２の実施形態のクロック分配回路と同じである。

本実施形態のクロック分配回路は、図４に示すように、ＣＬＫ３とＣＬＫ４のクロック・ライン間にスイッチ回路２０４を備える。スイッチ回路２０４は、スイッチ制御信号ＳＷＯＮによって制御される。スイッチ回路２０４の具体例としては、図５に示すような、トランスファー・ゲート２０５がある。トランスファー・ゲート２０５は、ＳＷＯＮが１のとき、ＣＬＫ３のクロック・ラインとＣＬＫ４のクロック・ラインとを短絡する。そして、トランスファー・ゲート２０５は、ＳＷＯＮが０のとき、ＣＬＫ３とＣＬＫ４とを開放状態とする。

本実施形態のクロック分配回路による制御が行われる前の初期状態では、２系統のクロックＣＬＫ３、ＣＬＫ４の位相は一致していない可能性がある。そのため、初期状態では、ＳＷＯＮを０にし、ＣＬＫ３のクロック・ラインとＣＬＫ４のクロック・ラインとのショートを防止する。そして、第２の実施形態で説明した制御によって、ＣＬＫ３、ＣＬＫ４の「位相調整が完了」した後、ＳＷＯＮを１にし、ＣＬＫ３のクロック・ラインとＣＬＫ４のクロック・ラインを短絡する。
本実施形態のクロック分配回路においても、第１の実施形態で説明したように、ＣＬＫ３とＣＬＫ４との位相差（第１の位相差）が正確にゼロになるとは限らない。しかし、第１の位相差は確実に低減される。「位相調整が完了」とは、第１の位相差がＣＬＫ２の位相調整機能によって、十分に低減された状態を意味する。

位相調整の完了は、例えば、ＣＬＫ２の位相の調整が増加又は減少の一方向である状態から、逆の方向に変化したとき等をもって判断することができる。あるいは、ＣＬＫ２の位相の調整を開始した後、所定の時間が経過したときに、第１の位相差の低減処理が完了したと判断することもできる。

本実施形態のクロック分配回路では、ＣＬＫ３、ＣＬＫ４の位相調整が完了した状態において、ＣＬＫ３のクロック・ラインとＣＬＫ４のクロック・ラインを強制的に短絡する。従って、ＣＬＫ３、ＣＬＫ４の位相差はさらに低減される。

このように、スイッチ回路２０４は、ＣＬＫ３とＣＬＫ４との位相差がある場合においても両方のクロック・ラインを強制的に短絡するので、オン抵抗は極力小さいことが望ましい。

ＣＬＫ３とＣＬＫ４は、Ｆ／Ｆ５０３、５０４、論理回路５０５等、実動作回路５０１、５０２へ供給される。ＣＬＫ３とＣＬＫ４は、位相を強制的に一致させられているので、実動作回路５０１、５０２は確実な同期動作をすることができる。

以上のように、第３の実施形態のクロック分配回路では、２系統のクロック間のクロック・スキューを低減した後、その２系統のクロックを強制的に短絡する。従って、クロックの位相調整によるクロック・スキューの低減の後、さらにそのクロック・スキューを低減することができるという効果がある。そして、クロック・スキューが存在する２系統のクロックを短絡させることがないという効果もある。
（第４の実施形態）
本発明の第４の実施形態について、図６を用いて説明する。第４の実施形態のクロック分配回路も、第３の実施形態と同様に、２系統のクロックを短絡させる短絡部を備える。そして、短絡部の直前にクロックの供給を停止するクロック停止回路を備える。図６は、本実施形態のクロック分配回路の末端部付近の回路構成を示す回路図である。クロック分配部の末端部は、図３のＡで示した部分である。本実施形態のクロック分配回路のその他の構成要素は、第２の実施形態のクロック分配回路と同じである。

本実施形態のクロック分配回路は、図６に示すように、ＣＬＫ３、ＣＬＫ４のそれぞれの信号線にＡＮＤゲート５０６、５０７が挿入されている。そして、クロック供給許可信号ＣＬＫＯＮによって、ＡＮＤゲート５０６、５０７の後段の回路へのクロックの供給を制御する。ＡＮＤゲート５０６、５０７の出力は短絡されている。

ＣＬＫＯＮが０のとき、ＡＮＤゲート５０６、５０７の出力は、共に０固定となる。ＣＬＫＯＮが１のとき、ＡＮＤゲート５０６、５０７は、それぞれＣＬＫ３、ＣＬＫ４を出力する。そして、ＣＬＫ３とＣＬＫ４はショートされ、Ｆ／Ｆ５０３、５０４、論理回路５０５等、実動作回路５０１、５０２へ供給される。ＣＬＫ３とＣＬＫ４は、位相を強制的に一致させられているので、実動作回路５０１、５０２は確実な同期動作をすることができる。

なお、本実施形態のクロック分配回路による制御が行われる前の初期状態においては、ＣＬＫ３、ＣＬＫ４の位相は一致していない可能性がある。そのため、初期状態では、ＣＬＫＯＮを０にし、ＡＮＤゲート５０６、５０７の出力同士がショートしないように制御する。従って、ＣＬＫ３とＣＬＫ４との間にクロック・スキューが存在した状態では、ＣＬＫ３とＣＬＫ４とは短絡されることがない。そして、第２の実施形態で説明した制御によって、ＣＬＫ３、ＣＬＫ４の「位相調整が完了」した後、ＣＬＫＯＮを１にし、ＣＬＫ３、ＣＬＫ４をショートする。「位相調整が完了」の意味は、第３の実施形態で説明したとおりである。位相調整の完了の判断方法も、第３の実施形態で説明したとおりである。

以上のように、第４の実施形態のクロック分配回路でも、２系統のクロック間のクロック・スキューを低減した後、その２系統のクロックを強制的に短絡する。従って、クロックの位相調整によるクロック・スキューの低減の後、さらにそのクロック・スキューを低減することができるという効果がある。

そして、クロックの位相調整によるクロック・スキューの低減前には、クロックの短絡部へのクロックの供給を停止する。そのため、クロック・スキューが存在する２系統のクロックを短絡させることがないという効果もある。
（第５の実施形態）
本発明の第５の実施形態について、図７、図８を用いて説明する。第５の実施形態のクロック分配回路は、位相差検出部の位相差検出機能に、２系統のクロックの位相が一致していることの検出機能を追加したものである。図７は、本実施形態のクロック分配回路の、位相差検出部の回路構成を示す回路図である。図８は、図７の位相差検出部の出力の各組み合わせに対する、遅延回路の動作の対応を示す表である。

本実施形態の位相差検出部３００は、図７に示すように、Ｆ／Ｆ３０２、３０３、遅延素子３０４、３０５を備える。Ｆ／Ｆ３０２のデータ入力にはＣＬＫ３を遅延素子３０４で遅延させて入力し、Ｆ／Ｆ３０２のクロック入力にはＣＬＫ４を遅延させずに入力する。Ｆ／Ｆ３０３のデータ入力にはＣＬＫ３を遅延させずに入力し、Ｆ／Ｆ３０３のクロック入力にはＣＬＫ４を遅延素子３０４で遅延させて入力する。なお、Ｆ／Ｆ３０２、３０３の出力の組み合わせが、位相差信号ＰＤに相当する。以降、Ｆ／Ｆ３０２、３０３の出力をそれぞれ、ＰＤ１、ＰＤ２という。

ＰＤ１、ＰＤ２の値と、遅延回路の制御との組み合わせを図８に示す。ＣＬＫ３の位相がＣＬＫ４の位相より遅い場合、ＰＤ１、ＰＤ２は共に０となる。このとき、ＣＬＫ４の位相を遅らせるように遅延回路１１１の遅延量を小さくし、ＣＬＫ２の位相を遅らせる。

ＣＬＫ３の位相がＣＬＫ４の位相より早い場合、ＰＤ１、ＰＤ２は、共に１となる。このときは、逆にＣＬＫ４の位相を進めるように遅延回路１１１の遅延量を大きくし、ＣＬＫ２の位相を進める。

以上の遅延量の調整動作を繰り返すことによって、ＣＬＫ３とＣＬＫ４の位相を近づけることができる。すなわち、ＣＬＫ３とＣＬＫ４のクロック・スキューを低減することができる。以上の、ＣＬＫ２の位相調整によるクロック・スキューの低減機能については、第２の実施形態と同じである。

第５の実施形態の位相検出部３００は、ＣＬＫ３とＣＬＫ４の位相が一致していることの検出機能を備える。すなわち、ＣＬＫ３、ＣＬＫ４の位相が一致しているとき、ＰＤ１は０、ＰＤ２は１になるので、位相の一致を検出することができる。このときは、遅延回路１１１の遅延量はそのときの値で保持される。

ＣＬＫ３とＣＬＫ４の位相が一致していることを検出する機能を備えなければ、位相が一致しているにもかかわらず、絶えずクロックの位相調整を続けることとなる。従って、ＣＬＫ３とＣＬＫ４との間にクロック・スキューが発生する。さらに、ＣＬＫ３とＣＬＫ４の位相の進み・遅れの関係が絶えず逆転する現象も引き起こされる。この場合は、スキューの存在自体だけでなく、論路回路のタイミング設計のマージンが不足するという問題もある。

しかし、第５の実施形態のクロック分配回路は、ＣＬＫ３とＣＬＫ４の位相が一致しているときには位相の調整を停止する。そのため、上記のような問題は発生しない。そして、再び位相差が生じた場合は、第５の実施形態のクロック分配回路は位相の調整を再開し、位相が一致するように制御する。

以上のように、第５の実施形態のクロック分配回路の位相検出部は、２系統のクロックの位相が一致していることの検出機能を備える。そのため、クロックの位相の変更を継続することによる、クロック・スキューの発生が防止される。従って、第２、第３の実施形態のクロック分配回路と比較して、さらにクロック・スキューを低減できるという効果がある。

また、２系統のクロック間の位相の進み・遅れの関係が逆転する現象は発生しない。そのため、論路回路のタイミング設計のマージンが不足するという問題の発生を防止することができるという効果もある。
（第６の実施形態）
本発明の第６の実施形態について、図９、図１０を用いて説明する。第６の実施形態のクロック分配回路も、第５の実施形態のクロック分配回路と同様に、位相差検出部の位相差検出機能に、２系統のクロックの位相が一致していることの検出機能を追加したものである。図９は、本実施形態のクロック分配回路の、位相差検出部の回路構成を示す回路図である。図１０は、図９の位相差検出部の出力の各組み合わせに対する、遅延回路の動作の対応を示す表である。

本実施形態の位相差検出部３００は、図９に示すように、Ｆ／Ｆ３０６、３０７、３０８、３０９、遅延素子３１０、３１１、３１２、３１３、ＯＲゲート３１４、ＡＮＤゲート３１５を備える。

Ｆ／Ｆ３０６のデータ入力にはＣＬＫ３を遅延素子３１０で遅延させて入力し、Ｆ／Ｆ３０６のクロック入力にはＣＬＫ４を遅延させずに入力する。Ｆ／Ｆ３０７のデータ入力にはＣＬＫ４を遅延素子３１１で遅延させて入力し、Ｆ／Ｆ３０７のクロック入力にはＣＬＫ３を遅延させずに入力する。Ｆ／Ｆ３０８のデータ入力にはＣＬＫ３を遅延させずに入力し、Ｆ／Ｆ３０８のクロック入力には、ＣＬＫ４を遅延素子３１２で遅延させて入力する。Ｆ／Ｆ３０９のデータ入力にはＣＬＫ４を遅延させずに入力し、Ｆ／Ｆ３０９のクロック入力にはＣＬＫ３を遅延素子３１３で遅延させて入力する。

そして、Ｆ／Ｆ３０６の出力及びＦ／Ｆ３０７の反転出力をＯＲゲート３１４に入力し、Ｆ／Ｆ３０８の出力及びＦ／Ｆ３０９の反転出力をＡＮＤゲート３１５に入力する。ＯＲゲート３１４、ＡＮＤゲート３１５の出力の組み合わせが、位相差信号ＰＤに相当する。以降、ＯＲゲート３１４、ＡＮＤゲート３１５の出力をそれぞれ、ＰＤ３、ＰＤ４という。

なお、Ｆ／Ｆ３０６、３０７、３０８、３０９間のタイミング特性の差、遅延素子３１０、３１１、３１２、３１３間のタイミング特性の差は、それぞれ、無視できることが望ましい。特性差が無視できるとき、ＣＬＫ３に同期して動作するＦ／Ｆの出力とＣＬＫ４に同期して動作するＦ／Ｆの出力は、同じタイミングで変化するので、位相差検出部３００の出力の誤動作を少なくすることができる。

本実施形態の位相差検出部３００の動作について説明する。ＰＤ３、ＰＤ４の値と、遅延回路の制御との組み合わせを図１０に示す。ＣＬＫ３の位相がＣＬＫ４より遅い場合、ＰＤ３、ＰＤ４は、共に０となる。このとき、ＣＬＫ４の位相を遅らせるように、遅延回路１１１の遅延量を小さくし、ＣＬＫ２の位相を遅らせる。

ＣＬＫ３の位相がＣＬＫ４の位相より早い場合、ＰＤ３、ＰＤ４は、共に１となる。このときは、逆にＣＬＫ４の位相を進めるように、遅延回路１１１の遅延量を大きくし、ＣＬＫ２の位相を進める。

以上の遅延量の調整動作を繰り返すことによって、ＣＬＫ３とＣＬＫ４の位相を近づけることができる。すなわち、ＣＬＫ３とＣＬＫ４のクロック・スキューを低減することができる。以上の、ＣＬＫ２の位相調整によるクロック・スキューの低減機能については、第２の実施形態と同じである。

第６の実施形態の位相検出部３００は、第５の実施形態の位相検出部３００と同様に、ＣＬＫ３とＣＬＫ４の位相が一致していることの検出機能を備える。すなわち、ＣＬＫ３、ＣＬＫ４の位相が一致しているとき、ＰＤ３は１、ＰＤ４は０になるので、位相の一致を検出することができる。このときは、遅延回路１１１の遅延量はそのときの値で保持される。

ＣＬＫ３とＣＬＫ４の位相が一致していることの検出機能を備えない場合の問題、及び第６の実施形態のクロック分配回路によってその問題が解決できる理由は、第５の実施形態で説明した内容と同じである。

以上のように、第６の実施形態のクロック分配回路の位相検出部は、２系統のクロックの位相が一致していることの検出機能を備える。そのため、クロックの位相の変更を継続することによる、クロック・スキューの発生が防止される。従って、第２、第３の実施形態のクロック分配回路と比較して、さらにクロック・スキューを低減できるという効果がある。

また、２系統のクロック間の位相の進み・遅れの関係が逆転する現象は発生しない。そのため、論路回路のタイミング設計のマージンが不足するという問題の発生を防止することができるという効果もある。

なお、第５及び第６の実施形態の説明から明らかなように、本発明の位相差検出部には、各種の位相比較器を適用することができる。位相比較器は、第２乃至第４の実施形態のように、位相差の極性のみを検出できるもの、あるいは、第５、第６の実施形態のように、位相差の有無及び極性を検出できるものの、いずれも本発明に適用可能である。

また、遅延回路１１１の挿入位置は、第２のクロック出力部１０２内のクロックのフィードバック・ラインに限られない。遅延回路１１１の挿入位置は、ＣＬＫ１とＣＬＫ２の相対的な位相関係を調整することができる位置であれば、他の位置でも差し支えない。遅延回路１１１の挿入位置は、例えば、第１のクロック出力部１０１内のＰＬＬ１１３の、基準クロックＣＬＫ０の入力ライン、あるいはフィードバック・ラインでもよい。あるいは、遅延回路１１１の挿入位置は、第２のクロック出力部１０２内のＰＬＬ１１２の基準クロックＣＬＫ０の入力ラインでもよい。いずれの位置に遅延回路１１１を設けてもＣＬＫ１とＣＬＫ２の相対的な位相関係を調整することができるので、本発明の動作を実現することができる。

なお、以上の実施形態は各々他の実施形態と組み合わせることができる。例えば、第３又は第４の実施形態のクロック間の短絡と、第５又は第６の実施形態の位相差検出部の改良を組み合わせることができる。

１０１ 第1のクロック出力部
１０２ 第２のクロック出力部
１１１ 遅延回路
２０１ 第1のクロック分配部
２０２ 第２のクロック分配部
２０３ クロック・ドライバ
２０４ スイッチ回路
２０５ トランスファー・ゲート
３００ 位相差検出部
３０１、３０２、３０３ フリップ・フロップ（Ｆ／Ｆ）
３０４、３０５ 遅延素子
３０６、３０７、３０８、３０９ フリップ・フロップ（Ｆ／Ｆ）
３１０、３１１、３１２、３１３ 遅延素子
３１４ ＯＲゲート
３１５ ＡＮＤゲート
５０１、５０２ 実動作回路
５０３、５０４ フリップ・フロップ（Ｆ／Ｆ）
５０５ 論理回路
５０６、５０７ ＡＮＤゲート
ＣＬＫ０ 基準クロック
ＣＬＫ１ 第1のクロック
ＣＬＫ２ 第２のクロック
ＣＬＫ３ 第３のクロック
ＣＬＫ４ 第４のクロック
ＣＬＫ５ 遅延第２のクロック
ＰＤ、ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４ 位相差信号
ＳＷＯＮ スイッチ制御信号
ＣＬＫＯＮ クロック供給許可信号

Claims (8)

1. 基準クロックに同期した第１のクロックを出力する第１のクロック出力部と、
   前記基準クロックに同期した第２のクロックを出力する第２のクロック出力部と、
   前記第１のクロックが供給される第１のクロック分配部の第１の分岐点から分岐させた第３のクロックと、前記第２のクロックが供給される第２のクロック分配部の第２の分岐点から分岐させた第４のクロックとの位相差である、第１の位相差を検出する位相差検出部と、
   前記第３のクロックを供給する第１の配線と前記第４のクロックを供給する第２の配線を短絡させるクロック短絡部とを備え、
   前記位相差検出部は、前記第１の位相差に基づいて、前記第３のクロックの位相と前記第４のクロックの位相が等しい同相状態を検出し、
   前記第２のクロック出力部は、
   前記第２のクロックを、前記第１の位相差に基づいた第１の遅延時間だけ遅延させ第１の帰還クロックとして出力する第１の遅延回路と、
   前記基準クロックと前記第１の帰還クロックとの位相差を制御することによって前記基準クロックに同期させた前記第２のクロックを出力する第１の位相同期回路を備え、
   前記第１の位相差が小さくなるように、前記基準クロックと前記第２のクロックとの間に前記第１の位相差に基づく第２の位相差を設定し、
   前記同相状態であるとき前記第１の遅延時間を保持し、
   前記短絡部は、前記同相状態であるとき、前記第１の配線と前記第２の配線とを短絡させる
   ことを特徴とするクロック分配装置。
2. 前記第１の遅延回路は、前記第１の位相差に設定された所定の許容位相差よりも小さい時間をステップとして、前記第１の遅延時間を増加又は減少させる
   ことを特徴とする請求項１記載のクロック分配装置。
3. 前記位相差検出部は、前記第１の位相差が前記第４のクロックの位相が前記第３のクロックの位相よりも進んでいることを示す進相状態、及び前記第１の位相差が前記第４のクロックの位相が前記第３のクロックの位相よりも遅れていることを示す遅相状態を検出し、
   前記第２のクロック出力部は、前記進相状態であるとき前記第１の遅延時間を増加させ、前記遅相状態であるとき前記第１の遅延時間を減少させる
   ことを特徴とする請求項１又は２記載のクロック分配装置。
4. 前記進相状態又は遅相状態であるとき、前記第１の配線への前記第３のクロックの供給及び前記第２の配線への前記第４のクロックの供給を停止するクロック停止部を備えることを特徴とする請求項３記載のクロック分配装置。
5. 前記第２のクロック出力部は、前記第１の位相差を測定し、前記測定した第１の位相差に基づいて前記第２の位相差を設定することを特徴とする請求項１記載のクロック分配装置。
6. 前記第２のクロック出力部は、
   前記基準クロックに、前記第２の位相差に基づいた第２の遅延時間だけ遅延させ遅延基準クロックとして出力する第２の遅延回路と、
   前記遅延基準クロックと前記第２のクロックとの位相差を制御することによって前記基準クロックに同期させた前記第２のクロックを出力する位相同期回路を備える
   ことを特徴とする請求項１乃至５のいずれかに記載のクロック分配装置。
7. 前記第１のクロック出力部は、前記第１のクロックを第２の帰還クロックとして入力に帰還し、前記基準クロックと前記第２の帰還クロックとの位相差を制御することによって前記基準クロックに同期させた前記第１のクロックを出力する第２の位相同期回路を備える
   ことを特徴とする請求項１乃至６のいずれかに記載のクロック分配装置。
8. 基準クロックに同期した第１のクロックが供給された第１のクロック分配部の第１の分岐点から分岐させた第３のクロックと、前記基準クロックに同期した第２のクロックが供給された第２のクロック分配部の第２の分岐点から分岐させた第４のクロックとの第１の位相差を検出する位相差検出工程と、
   前記第１の位相差に基づいて、前記第３のクロックの位相と前記第４のクロックの位相が等しい同相状態を検出する同相状態検出工程と、
   前記第２のクロックを、前記第１の位相差に基づいた第１の遅延時間だけ遅延させ第１の帰還クロックとして出力する第１の遅延工程と、
   前記基準クロックと前記第１の帰還クロックとの位相差を制御することによって前記基準クロックに同期させた前記第２のクロックを出力する第１の位相同期工程と、
   前記基準クロックと前記第２のクロックとの間に、前記第１の位相差に基づく第２の位相差を、前記第１の位相差が小さくなるように設定する位相差設定行程と、
   前記同相状態であるとき前記第１の遅延時間を保持する遅延時間保持行程と、
   前記同相状態であるとき、前記第１のクロックを供給する第１の配線と前記第２のクロックを供給する第２の配線とを短絡させるクロック短絡工程
   を備えることを特徴とするクロック分配方法。

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