JPH0476610A - クロック分配方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野） 本発明は電子計算機等のクロック分配方式に係り、特に
集積度の非常に高いＬＳＩやチップ内の特性バラツキが
大きいＬＳＩの中で安定なりロック信号を供給する方式
に関する。

【従来の技術】

従来の電子計算機等におけるクロック信号の供給方法に
関しては、例えば特願平１−２３５６４９によって、Ｌ
ＳＩチップ間のクロック・スキュー（クロック信号の位
相ずれ）を低減する方法を開示した。しかしながら、Ｌ
ＳＩチップ内では上記従来例のように、ＬＳＩチップの
中ではスキューは非常に小さくすることができ、そのた
めそのＬＳＩチップの代表としである１本のクロック信
号を取りだし、スキューをチエツクすることができた。 第７図に代表的なりロック信号の供給方法を示す。第７
図（ａ）ではＬＳＩチップ７０が例えば９分割されて領
域７１が形成され、それぞれの領域７１のほぼ中心にク
ロック分配回路７２が配置される。分配回路７２からは
領域７１の中のフリップフロップ７３（第７図（ｂ））
にクロック信号が供給される。１個のクロック分配回路
には複数のフリップフロップ７３が接続されるが、その
接続配線およびフリップフロップに起因する負荷容量は
、チップ内においてできるだけ等しいように配線長とフ
リップフロップ数が調整され、遅延時間のバラツキを非
常に小さくする。第７図（ｂ）には回路ブロックの接続
関係を示す。分配回路７２へのクロック信号の供給はマ
スク分配回路７４より行なわれる。マスク分配回路７４
から分配回路７２への配線も、遅延時間をできるだけ同
じようにするため等長にする。 以上の方法により、ＬＳＩ内の回路の遅延時間のバラツ
キが非常に小さいと考えられる場合、分配回路の遅延時
間はほぼ一定であるため、配線長等の調整だけでチップ
内のグロックスキューは無視できる程度に低減すること
が可能である。 ［発明が解決しようとする問題点１ ところで、上記第７図の方法では、チップの寸法が非常
に大きくなったときや、チップ内の特性バラツキが非常
に大きいときには、スキューの低減に限界がある。つま
り、チップ上の位置によってデバイスや回路の特性が異
なってくるため、分配回路の遅延時間のバラツキは無視
できなくなる。 また、配線長をそろえて遅延時間を等しくするにも、大
きなチップ上では配線層間の膜厚の違いが大きくなって
、配線容量は必ずしも長さだけで規定できなくなるため
、第７図の方法ではスキューの低減は不可能である。 【問題点を解決するための手段１ 本発明の方式では、遅延時間のバラツキの低減を配線長
の調整で行なうのではなく、ある２つの代表的なりロッ
ク信号の位相を比較しその結果によって一方のクロック
信号の位相を変えるという手続きをチップ上で繰り返す
。２つの代表クロック（ｉ号の位相比較は位相比較回路
とよぶ回路で実現するが、位相比較回路が、上記クロッ
ク信号が通常に分配される領域にないときは、位相比較
回路まで余分の長い配線が必要になるため、クロック分
配領域にチップを分割する方法と位相比較回路の配置を
工夫する。つまり、隣あったクロック分配領域のそれぞ
れの代表クロック信号を、その２つの領域の境界付近に
配置した位相比較回路によって位相比較を行なう。これ
により、位相比較が正確に行なえる。 【作用１ 本発明によれば、集積度の非常に高いＬＳＩ上で１位相
比較の基準となるべき非常に精度の良い信号をチップ上
に分配することなく、フリップフロップに入力されるク
ロック信号のスキューを極めて小さくすることができる
。 （実施例］ 以下本発明の実施例を図面を参照しながら説明する。 第１図は本発明の一実施例を示す図である。ＬＳＩチッ
プ１００には、クロック信号を分配するためいくつかの
クロック分配回路が用意されていて、それぞれの分配回
路は別の分配回路やフリップフロップを駆動する。第１
図においては、チップ外部からのクロック信号は後述す
る（第２図）マスク分配回路を経て分配回路１１０．１
１１等に供給される。ここで長い破線は分配回路１１０
゜１１１等が受は持つ領域を示す。 本図の例では、チップが５つの領域に分割されている。 分配回路１１０，１１１等は、後に詳しく述べるように
可変遅延回路付きの分配回路であり、またマスク分配回
路のすぐ次の分配回路であることから可変遅延回路付き
の第ルベル分配回路とよぶことにする。分配回路１１０
が受は持つ領域はさらに５つの小領域１４０．１４１等
に分割されており、それらの小領域は、分配回路１１０
に駆動される可変遅延回路付き第２レベル分配回路１２
０．１２１等がクロックの分配を受は持つ。同様に分配
回路１１１が受は持つ領域は３つのか領域１４２等に分
割されており、それらの小領域は、分配回路１１１に駆
動される可変遅延回路付き第２レベル分配回路１２２等
がクロックの分配を受けもつ。 第２図は上記分配回路の結線を示したものである。ＬＳ
Ｉチップへ入力されたクロック信号は、前述のマスタ分
配回路２００に入力され、マスタ分配回路２００はさら
に図のように第ルベル分配回路１１０，１１１等を駆動
する。第２レベル分配回路についても上述のとおりであ
る。第２図では第２レベル分配回路１２０，１２１．１
２２等が小領域１４０，１４１，１４２等にあるフリッ
プフロップ２１０等にクロックを供給する結線も示して
いる。本図で、例えば第２レベル分配回路１２０は小領
域１４０の中のフリップフロップを１本の結線で駆動す
るように描いであるが、実際はフリップフロップの数は
非常に多いので１分配回路１２０は多出力にし、それぞ
れの出力に複数のフリップフロップが接続することが多
い。分配回路はここでは基本的には可変遅延回路付きで
ある。 第１図、第２図で実現されるクロック分配方式の位相調
整の方法を説明する。 位相調整はこの場合２段階で行なう。まず、チップの中
心に位置する分配回路１１０が担当する領域内で、フリ
ップフロップの入力点での位相を正確に合わせる基準を
決める必要がある。ここでは、小領域１４０内のクロッ
ク信号の位相を基準にとる。これはチップの中心に位置
するからごく自然な選択である。基準にとった小領域の
第２レベル分配回路１２０は、第２図では可変遅延回路
付きだが、基本的には可変遅延の機能を持つ必要はない
、第１段階の位相調整は、小領域１４０内のクロック信
号の位相と、同じ第ルベル分配回路内の第２レベル分配
回路１２１が受は持つ小領域１４１内のクロック信号の
位相を合わせることである。 位相調整のための回路を第３回（ａ）に示す。 本発明は、クロック信号の位相を比較すべき小領域１４
０．１４１が隣合っているところに特徴がある。従って
、２つのクロック信号の位相を比較し、その結果を出力
する位相比較回路１３１は、第１図に示すように小領域
１４０と１４１の境界付近に配置することが可能である
。この結果、小領域１４０と１４１の中のそれぞれの適
当なフリップフロップ群３２０と３２１を選ぶことによ
り、それらへの結線３１０，３１１をほとんど延長せず
に位相比較回路１３１に入力することが可能である。 位相比較回路１３１は例えば特願平１−２３５６４９に
示される構成により実現することができ、その出力３０
２は、例えば結線３１０の信号の方が結線３１１の信号
より位相が進んでいるとき。 論理ハイレベルとなる。逆のときは論理ローレベルとな
る。この出力３０２は遅延制御回路３０１に入力される
。そして、遅延制御回路は制御信号３０３によって、可
変遅延回路付き分配回路１２１の遅延時間を変化させる
。 遅延制御回路や可変遅延回路による遅延時間の調整は、
上述の特願平１−２３５６４９に開示されている。上記
のように、第２レベル分配回路１２０が分配する小領域
を位相の基準にとっているため、遅延制御回路３０１は
位相比較回路１３１の出力結果によって、可変遅延回路
１２１の位相を動かし結線３１１の位相を結線３１０の
位相に合わせるようにする。この位相調整を、第ルベル
分配回路１１０に駆動される他の第２レベル分配回路に
ついても同様に行なうことにより、第ルベル分配回路１
１０が受は持つ領域内では、フリップフロップへの入力
点において位相が正確に合わせられる。 第２段階の位相調整は、他の第ルベル分配回路が受は持
つ領域内の位相を合わせることである。 このためのｌ路構成を第３図（ｂ）に示す。上述の第１
段階の位相調整により、第２レベル分配回路１２１に駆
動されるフリップフロップへのクロックの位相は、例え
ば結線３２４においては既に基準の位相に合わせられて
いる。今度はこれを基準にとって、まだ未調整の領域の
位相を比較し位相を順次合わせていく。第１図に示すよ
うに、第２レベル分配回路１２１の小領域１４１には小
領域１４２が隣合っているため、上記の第１段階の位相
調整の場合と同じ考え方で、それら２領域の位相比較の
ための位相比較回路１３２は小領域１４１と１４２の境
界付近に配置することが可能である。従って、あとは第
１段階の位相調整と全く同じ方法で位相調整ができる。 第３図（ｂ）の回路構成も、位相調整という点では同図
（ａ）と全く同じである。 第１図から明らかなように、第１段階の位相調整で位相
が調整される領域（第ルベル分配回路１１０の受は持つ
領域）は、上記の第２段階の位相調整の対象になる領域
（例えば小領域１４２）のすべてに隣合っているため、
上記の２段階までの位相調整によりＬＳＩチップ内のす
べてのクロック信号の位相は、フリップフロップへの入
力点で位相が完全に同じになるように合わせれる。 第４図に本発明による他の実施例を示す。上述のように
本発明では、クロックを分配するそれぞれの分配回路の
分担領域の決め方が重要である。 本図はＬＳＩチップの領域への分割の仕方の他の方法を
示したものである。第１図との相違点は、第ルベル分配
回路１１０が受は持つ領域の小領域への分割の仕方であ
る。第１図ではこの領域は５分割していたが本図では４
分割である。ただし固定の遅延回路４００を用意し、そ
の出力を上記第１段階の位相調整の位相基準とする。つ
まり、第３図（ａ）における位相比較回路１３１への入
力である結線３１０，３１１のうち結線３１０の代わり
に固定遅延回路４００の出力を入れる。このような構成
にしても１本発明の本質が、位相の調整済みの領域と未
調整の領域が隣合っているところにあるから、第１図と
全く同じ考え方でチップ内の全領域の位相合わせが行え
る。 第５図に本発明によるさらに他の実施例を示す。 これは、可変遅延回路付きクロック分配回路がルベルし
かない場合である。第２図と同様に、ＬＳＩチップへ入
力されたクロック信号は、マスク分配回路２００に入力
され、マスク分配回路２００はさらに可変遅延回路付き
分配回路５１０．５１１等を駆動する。しかし、第２図
とは違って分配回路５１０，５１１等は、それぞれが受
は持つ領域５３０，５３１等の中にあるフリップフロッ
プ５２０等を直接駆動する。 第１図に対応した、ＬＳＩチップの分割の仕方の例を第
６図に示す。つまり、本実施例では、比較的大きな領域
５３０等の中でも、デバイスや回路の特性のバラツキが
無視できる程度であるため、この領域内で位相を可変遅
延回路で合わせることはしない、ただし、分配回路５１
０．５１１等の領域間では位相調整なしでは位相ずれは
無視できる範囲を越えるため、このルベルだけ可変遅延
回路付き分配回路を設けた例である。このときは。 位相の基準は領域５３０のフリップフロップへ入力され
るクロック信号の位相とする。つまり、結線５４０の信
号である。 ＬＳＩチップ内の他の５３１等の領域は、すべて上記基
準の領域５３０に隣合っているため、第１〜４図の場合
と全く同じく、位相比較回路５４０等を位相比較する２
領域の境界付近に配置することにより１位相比較回路へ
の入力線をほとんど延長せずに容易にかつ正確に位相を
基準に合わせることができる。位相比較した結果で可変
遅延回路を制御する方法は、第３図と全く同じなので説
明は省略する。 なお、上記の例では、可変遅延回路付き分配回路がルベ
ルで、分配回路５１０．５１１等は、それぞれが受は持
つ領域５３０，５３１等の中にあるフリップフロップ５
２０等を直接駆動する、と説明したが、分配回路５１０
等は可変遅延回路なしの別の分配回路（可変遅延回路な
し）を駆動してもよい。 【発明の効果１ 以上説明したように、本発明によれば、集積度の非常に
高いＬＳＩや、チップ内の特性バラツキが大きいＬＳＩ
において、チップ内のスキューが非常に小さいクロック
信号を安定に供給することができる。 チップ内回路配置を示す模式図、第２図、第５図は本発
明の実施例のクロック分配回路の構成を示すブロック図
、第３図は、位相の比較と遅延時間を変化させるための
回路を示すブロック図、第７図は従来例を示すチップ内
回路配置を示す模式図およびクロック分配回路の構成を
示すブロック図である。 符号の説明 １１０．１１１・・・可変遅延回路付き第ルベルクロッ
ク分配回路、１２０．１２１．１２２・・・可変遅延回
路付き第２レベルクロック分配回路、５１０．５１１・
・・可変遅延回路付きクロック分配回路、２００・・・
マスタ可変遅延回路付きクロック分配回路、１３１，１
３２．５４０・・・位相比較回路、１４０．１４１．１
４２・・・クロック分配領域、３０纂　１　（２） ２θθ マズタク３し１１鄭１ｃ］路 ｔ４θ〜／４２　　クロッツー“す′セス４慢Ｊ！−７
３Ｂ３２　４１相比◆交回多各 ３０１　　ｉ〜−８ミｔｌｌ揉ｐ日ご名≧第 図 ■ 面 ４θ０癖遁帽可溶 ■ 乙 図 ×　− ィｆ１１目応申≦（Ｅ＝コ穎でシ、

Claims (1)

1. 【特許請求の範囲】 １、クロック信号がＬＳＩチップの外部より供給され、
   該チップ内の必要箇所に該クロックを分配する複数個の
   クロック分配回路を有し、該チップが該分配回路の各々
   に対応した領域に分割されているクロック分配方式にお
   いて、第１のクロック分配回路がクロック信号を供給す
   る第１の領域内のクロック信号を位相の基準とし、該位
   相基準にクロック信号の位相を合わせようとする第２の
   領域が第１の領域と境界を持ち、第１の領域のクロック
   信号の位相と第２の領域のクロック信号の位相を比較し
   該クロック信号の位相の大小によって論理信号を出力す
   る第１の位相比較回路が、第１の領域と第２の領域の境
   界付近に配置され、第２の領域にクロック信号を分配す
   るクロック分配回路が該位相比較回路の出力により遅延
   時間を変化させる機能を有することを特徴とするクロッ
   ク分配方式。 ２、ＬＳＩチップが１つの上記第１の領域と複数個の上
   記第２の領域からなることを特徴とする請求項１記載の
   クロック分配方式。 ３、上記第１及び第２のクロック分配回路に、クロック
   信号を分配する第１の上位レベル・クロック分配回路と
   、複数個の第３の領域にクロック信号を分配する複数個
   の第３のクロック分配回路と、複数個の第３のクロック
   分配回路にクロック信号を分配する第２の上位レベル・
   クロック分配回路からなり、第３の領域は第１または第
   ２の領域と境界を持ち、第３の領域のクロック信号の位
   相は、第１または第２の領域内のクロック信号を位相の
   基準とし、該基準位相と第３の領域のクロック信号の位
   相を比較し該クロック信号の位相の大小によって論理信
   号を出力する第２の位相比較回路が第３の領域と第１ま
   たは第２の領域と境界付近に配置され、第３のクロック
   分配回路が第２の位相比較回路の出力により遅延時間を
   変化させる機能を有することを特徴とする請求項１記載
   のクロック分配方式。４、上記第２の領域のクロック信
   号の位相を合わせるための基準として、固定遅延回路の
   クロック信号出力を用いることを特徴とする請求項１〜
   ３記載のクロック分配方式。