JP3048471B2 - クロック供給回路及びクロックスキュー調整方法 - Google Patents
クロック供給回路及びクロックスキュー調整方法Info
- Publication number
- JP3048471B2 JP3048471B2 JP4239754A JP23975492A JP3048471B2 JP 3048471 B2 JP3048471 B2 JP 3048471B2 JP 4239754 A JP4239754 A JP 4239754A JP 23975492 A JP23975492 A JP 23975492A JP 3048471 B2 JP3048471 B2 JP 3048471B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- clock
- circuit
- skew
- user design
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に用いられるクロック供給回路及びクロックスキュー調
整方法に関するものである。詳しくは、ユーザが配線を
決めることにより回路設計が出来るセミカスタムＬＳ
Ｉ、特に全面素子敷き詰め型（シーオブゲート型）ＬＳ
Ｉに用いられるクロック供給回路及びクロックスキュー
調整方法に関するものである。
に用いられるクロック供給回路及びクロックスキュー調
整方法に関するものである。詳しくは、ユーザが配線を
決めることにより回路設計が出来るセミカスタムＬＳ
Ｉ、特に全面素子敷き詰め型（シーオブゲート型）ＬＳ
Ｉに用いられるクロック供給回路及びクロックスキュー
調整方法に関するものである。
【０００２】
【従来の技術】クロックパルスで動作する論理回路にク
ロックパルスを供給するクロック供給回路において、そ
れぞれの論理回路に入力されるクロックパルスに論理回
路間で遅延時間のずれが生じることがある。これは、ク
ロック供給回路から各論理回路までの配線経路や回路負
荷が異なることに起因する。
ロックパルスを供給するクロック供給回路において、そ
れぞれの論理回路に入力されるクロックパルスに論理回
路間で遅延時間のずれが生じることがある。これは、ク
ロック供給回路から各論理回路までの配線経路や回路負
荷が異なることに起因する。
【０００３】そこで、特開平１−１５７１１５号および
特願平４−０９４１８４号公報に示される方法が提案さ
れている。前者は、論理回路が存在する領域を複数の領
域に分割し、各分割した領域の中心部にクロックパルス
供給回路を設け、クロックパルスの入力からそれが供給
される最終的な論理回路までの配線経路がほぼ全て等価
になるようにしている。後者では、論理回路配置位置の
略中央部にクロックパルス供給回路を設け、幅広の主配
線およびブランチ配線を介して論理回路にクロックパル
スを供給する。この方法では、ユーザ設計領域の垂直方
向に主配線を、また、そこから水平方向にブランチ配線
を形成し、各ブランチ配線にほぼ同数の論理回路をほぼ
同等の配線長で接続することにより、クロックパルスの
入力からそれが供給される最終的な論理回路までの配線
経路、および回路負荷をほぼ全て等価になるようにして
いる。
特願平４−０９４１８４号公報に示される方法が提案さ
れている。前者は、論理回路が存在する領域を複数の領
域に分割し、各分割した領域の中心部にクロックパルス
供給回路を設け、クロックパルスの入力からそれが供給
される最終的な論理回路までの配線経路がほぼ全て等価
になるようにしている。後者では、論理回路配置位置の
略中央部にクロックパルス供給回路を設け、幅広の主配
線およびブランチ配線を介して論理回路にクロックパル
スを供給する。この方法では、ユーザ設計領域の垂直方
向に主配線を、また、そこから水平方向にブランチ配線
を形成し、各ブランチ配線にほぼ同数の論理回路をほぼ
同等の配線長で接続することにより、クロックパルスの
入力からそれが供給される最終的な論理回路までの配線
経路、および回路負荷をほぼ全て等価になるようにして
いる。
【０００４】
【発明が解決しようとする課題】しかしながら集積回路
が大規模化していくにつれ、レイアウト設計の解くべき
問題が複雑化しその最適解を得ることが困難になる。そ
のため、設計期間が長くなったり、またチップ面積が増
大するという問題が生じる。この問題を解決するために
は回路を複数のモジュールに分割し、個々のモジュール
に対しレイアウト設計を行なうことが有効である。
が大規模化していくにつれ、レイアウト設計の解くべき
問題が複雑化しその最適解を得ることが困難になる。そ
のため、設計期間が長くなったり、またチップ面積が増
大するという問題が生じる。この問題を解決するために
は回路を複数のモジュールに分割し、個々のモジュール
に対しレイアウト設計を行なうことが有効である。
【０００５】上述のようなレイアウト設計が行なわれた
場合、分割されたモジュールは個々のユーザ設計領域を
有することになり、これら複数のユーザ設計領域に同一
クロックを供給するクロック供給回路が必要となる。ま
たこのようなクロック供給回路では、チップ面積の縮
小、また高速なクロックパルスを供給するという目的か
ら、集積回路全体のクロックスキュー最小化を、個々の
ユーザ設計領域に対するクロックスキュー最小化とユー
ザ設計領域間のクロックスキュー最小化との２段階に分
けて行なうことが有効である。ここで、設計領域間のク
ロックスキュー最小化を実現するためには、クロックパ
ルスの入力から各設計領域までの配線経路の違い、また
各設計領域内の配線経路、回路負荷、および駆動能力の
違い等に起因する遅延時間差を考慮する必要がある。さ
らに、クロックスキュー最小化のために設計期間を増加
させてはならない。
場合、分割されたモジュールは個々のユーザ設計領域を
有することになり、これら複数のユーザ設計領域に同一
クロックを供給するクロック供給回路が必要となる。ま
たこのようなクロック供給回路では、チップ面積の縮
小、また高速なクロックパルスを供給するという目的か
ら、集積回路全体のクロックスキュー最小化を、個々の
ユーザ設計領域に対するクロックスキュー最小化とユー
ザ設計領域間のクロックスキュー最小化との２段階に分
けて行なうことが有効である。ここで、設計領域間のク
ロックスキュー最小化を実現するためには、クロックパ
ルスの入力から各設計領域までの配線経路の違い、また
各設計領域内の配線経路、回路負荷、および駆動能力の
違い等に起因する遅延時間差を考慮する必要がある。さ
らに、クロックスキュー最小化のために設計期間を増加
させてはならない。
【０００６】一般に、大規模集積回路の配線処理では、
上述のような遅延時間に影響を与える要因をすべて考慮
しつつそれを行なうことが不可能であり、正確な遅延時
間はレイアウト終了後まで知ることが困難である。すな
わち、従来のクロック供給回路では、対象とする設計領
域内における遅延時間のずれをなくすことは出来たとし
ても、設計領域間におけるクロックパルスの遅延時間ず
れを制御することが出来ないことから、複数の設計領域
にクロック供給回路が分割された場合、集積回路全体の
クロックパルスの遅延時間ずれを抑えることが出来な
い。
上述のような遅延時間に影響を与える要因をすべて考慮
しつつそれを行なうことが不可能であり、正確な遅延時
間はレイアウト終了後まで知ることが困難である。すな
わち、従来のクロック供給回路では、対象とする設計領
域内における遅延時間のずれをなくすことは出来たとし
ても、設計領域間におけるクロックパルスの遅延時間ず
れを制御することが出来ないことから、複数の設計領域
にクロック供給回路が分割された場合、集積回路全体の
クロックパルスの遅延時間ずれを抑えることが出来な
い。
【０００７】この発明の目的は、以上に述べた問題を除
去するため、クロックパルスの入力からそれが供給され
る論理回路までのクロックパルスの遅延時間を制御する
ことが出来るクロック供給回路およびこの回路を有する
集積回路を提供すること、および、上述の回路を実現す
るための設計手法であるクロックスキュー調整方法を提
供することにある。
去するため、クロックパルスの入力からそれが供給され
る論理回路までのクロックパルスの遅延時間を制御する
ことが出来るクロック供給回路およびこの回路を有する
集積回路を提供すること、および、上述の回路を実現す
るための設計手法であるクロックスキュー調整方法を提
供することにある。
【０００８】
【課題を解決するための手段】そこで、第１の発明であ
るクロック供給回路では、複数の論理回路及びこれら論
理回路に供給するクロック信号入力用の入力端子を有
し、複数の論理回路に与えられるクロック信号間のスキ
ューが小さくなるようそれぞれ配線された複数の論理回
路領域と、この論理回路領域にクロック信号を供給する
クロック供給源と、このクロック供給源と複数の論理回
路領域の入力端子との間に設けられ、複数の論理回路領
域に供給されるクロックパルスの遅延を調整するため、
あらかじめ形成された複数の遅延素子のうちその一部を
選択可能とした調整回路とを設けた。
るクロック供給回路では、複数の論理回路及びこれら論
理回路に供給するクロック信号入力用の入力端子を有
し、複数の論理回路に与えられるクロック信号間のスキ
ューが小さくなるようそれぞれ配線された複数の論理回
路領域と、この論理回路領域にクロック信号を供給する
クロック供給源と、このクロック供給源と複数の論理回
路領域の入力端子との間に設けられ、複数の論理回路領
域に供給されるクロックパルスの遅延を調整するため、
あらかじめ形成された複数の遅延素子のうちその一部を
選択可能とした調整回路とを設けた。
【０００９】また、第２の発明であるクロックスキュー
調整方法では、クロックパルス源と遅延時間の調整可能
な遅延素子群を準備する工程と、複数の論理回路領域に
おいて、それぞれの領域内で論理回路間のクロックスキ
ューを小さくするよう配線を施す工程と、この配線の施
された複数の論理回路領域のそれぞれの論理回路におい
て、クロックパルス源から受け取るクロックパルスの遅
延をシュミレートする工程と、このシュミレート結果に
基づき、遅延素子の遅延時間を調整する工程と、この調
整された遅延素子を前記クロックパルス源と論理回路領
域との間に接続し、前記複数の論理回路領域にある論理
回路が受け取るクロックパルスの遅延差を小さくする工
程とを設けた。
調整方法では、クロックパルス源と遅延時間の調整可能
な遅延素子群を準備する工程と、複数の論理回路領域に
おいて、それぞれの領域内で論理回路間のクロックスキ
ューを小さくするよう配線を施す工程と、この配線の施
された複数の論理回路領域のそれぞれの論理回路におい
て、クロックパルス源から受け取るクロックパルスの遅
延をシュミレートする工程と、このシュミレート結果に
基づき、遅延素子の遅延時間を調整する工程と、この調
整された遅延素子を前記クロックパルス源と論理回路領
域との間に接続し、前記複数の論理回路領域にある論理
回路が受け取るクロックパルスの遅延差を小さくする工
程とを設けた。
【００１０】
【作用】遅延素子は、論理回路領域に形成された論理回
路が受け取るクロックパルスを遅延させ、結果として全
ての論理回路が最小の遅延時間内にあるクロックパルス
を受け取れるよう作用する。
路が受け取るクロックパルスを遅延させ、結果として全
ての論理回路が最小の遅延時間内にあるクロックパルス
を受け取れるよう作用する。
【００１１】
【実施例】図１はこの発明の一実施例であるセミカスタ
ムＬＳＩを示す図であり、以下、図１を参照しつつ説明
する。
ムＬＳＩを示す図であり、以下、図１を参照しつつ説明
する。
【００１２】この実施例のセミカスタムＬＳＩは論理上
における回路のモジュール構造を保存した形で配置して
おり、各モジュールに対してユーザ設計領域（論理回路
領域）１３０，１５０，１７０を有している。ユーザ設
計領域１５０，１７０にはユーザによって設計された同
一クロックＣＬＫｌによって動作する論理回路１５９，
１７９が複数個配置されている。
における回路のモジュール構造を保存した形で配置して
おり、各モジュールに対してユーザ設計領域（論理回路
領域）１３０，１５０，１７０を有している。ユーザ設
計領域１５０，１７０にはユーザによって設計された同
一クロックＣＬＫｌによって動作する論理回路１５９，
１７９が複数個配置されている。
【００１３】Ｉ／Ｏエリア１０１にはクロックＣＬＫｌ
が入力されるクロック入力端子１０３と、このクロック
入力端子１０３に接続された入力バッファ１０５とが設
けられている。ユーザ設計領域１５０には、クロックパ
ルスを受け取るバッファ回路１５１と、上記論理回路１
５９にクロックパルスを供給する配線１５３，１５５が
存在し、ユーザ領域１５０内においては、特願平４−９
４１８４で開示されたようにバッファ回路１５１と論理
回路１５９の間のクロックスキュー最小化が施されてい
る。ユーザ設計領域１７０においても同様にクロックス
キュー最小化が施されている。また、上記入力バッファ
１０５とユーザ設計領域１５０内のバッファ回路１５１
は、その間に遅延調整回路１５２を介して接続されてい
る。入力バッファ１０５とユーザ設計領域１７０内のバ
ッファ回路１７１との間にも同様に遅延調整回路１７２
を介している。この遅延調整回路１５２，１７２は、入
力バッファ１０５の十分近くに配置されている。入力バ
ッファ１０５からユーザ設計領域１５０内の論理回路１
５９までの最大遅延時間と、入力バッファ１０５からユ
ーザ設計領域１７０内の論理回路１７９までの最大遅延
時間のずれは遅延調整回路によってなくされ、結果とし
て、クロックＣＬＫｌが供給されるすべての論理回路に
おいて、遅延ずれのないクロックＣＬＫｌが供給され
る。
が入力されるクロック入力端子１０３と、このクロック
入力端子１０３に接続された入力バッファ１０５とが設
けられている。ユーザ設計領域１５０には、クロックパ
ルスを受け取るバッファ回路１５１と、上記論理回路１
５９にクロックパルスを供給する配線１５３，１５５が
存在し、ユーザ領域１５０内においては、特願平４−９
４１８４で開示されたようにバッファ回路１５１と論理
回路１５９の間のクロックスキュー最小化が施されてい
る。ユーザ設計領域１７０においても同様にクロックス
キュー最小化が施されている。また、上記入力バッファ
１０５とユーザ設計領域１５０内のバッファ回路１５１
は、その間に遅延調整回路１５２を介して接続されてい
る。入力バッファ１０５とユーザ設計領域１７０内のバ
ッファ回路１７１との間にも同様に遅延調整回路１７２
を介している。この遅延調整回路１５２，１７２は、入
力バッファ１０５の十分近くに配置されている。入力バ
ッファ１０５からユーザ設計領域１５０内の論理回路１
５９までの最大遅延時間と、入力バッファ１０５からユ
ーザ設計領域１７０内の論理回路１７９までの最大遅延
時間のずれは遅延調整回路によってなくされ、結果とし
て、クロックＣＬＫｌが供給されるすべての論理回路に
おいて、遅延ずれのないクロックＣＬＫｌが供給され
る。
【００１４】図２は遅延調整回路を示す図である。図２
は内部遅延時間または駆動能力の異なる遅延調整回路を
示しており、すべて同一トランジスタ上に同一サイズか
つ同一端子位置で実現されている。図２（ａ）、（ｂ）
は遅延調整回路の第１の実施例を示しており、遅延素子
２０１の段数を変えることにより内部遅延時間を変える
ものである。図２（ｃ）、（ｄ）は遅延調整回路の第２
の実施例を示しており、遅延素子２０３を並列に接続し
その並列数を変えることにより駆動能力を変えている。
この駆動能力の差によりバッファ回路までのクロックパ
ルスの遅延時間を制御するのである。
は内部遅延時間または駆動能力の異なる遅延調整回路を
示しており、すべて同一トランジスタ上に同一サイズか
つ同一端子位置で実現されている。図２（ａ）、（ｂ）
は遅延調整回路の第１の実施例を示しており、遅延素子
２０１の段数を変えることにより内部遅延時間を変える
ものである。図２（ｃ）、（ｄ）は遅延調整回路の第２
の実施例を示しており、遅延素子２０３を並列に接続し
その並列数を変えることにより駆動能力を変えている。
この駆動能力の差によりバッファ回路までのクロックパ
ルスの遅延時間を制御するのである。
【００１５】図２（ｅ）は遅延調整回路の第３の実施例
を示した図である。第３の実施例では遅延素子２０５に
負荷２０７を与え、この負荷数を変えることにより駆動
能力を調整するものである。
を示した図である。第３の実施例では遅延素子２０５に
負荷２０７を与え、この負荷数を変えることにより駆動
能力を調整するものである。
【００１６】なお、図２（ａ）〜（ｅ）において、ＩＮ
は入力であり、バッファ回路１０５の出力に接続され
る。ＯＵＴは出力であり、バッファ回路１５１，１７１
の入力に接続される。
は入力であり、バッファ回路１０５の出力に接続され
る。ＯＵＴは出力であり、バッファ回路１５１，１７１
の入力に接続される。
【００１７】次に上述のセミカスタムＬＳＩの設計方法
について述べる。図３には、この設計フローを示してい
る。
について述べる。図３には、この設計フローを示してい
る。
【００１８】まず論理設計を行なう際に、入力バッファ
１０５と各ユーザ設計領域に含まれるバッファ回路１５
１，１７１との間に、遅延調整回路１５２，１７２を配
置する。このとき遅延調整素子は入力バッファ１０５の
近傍に配置する。この時点では、その内部遅延時間およ
び駆動能力は同一のものを選んでおく。（ステップ３０
１）。そして、各設計領域１５０，１７０内でのクロッ
クスキュー最小化を施した自動配置、配線を行なう。
（ステップ３０３，３０５）配置、配線終了後、各配線
の抵抗値、容量値を抽出し、（ステップ３０７）入力バ
ッファ１０５からクロックパルスＣＬＫｌが供給される
論理回路１５９，１７９までのクロックパルスＣＬＫｌ
の遅延時間を回路シミュレーション等により得る。（ス
テップ３０９）この値をもとに各ユーザ設計領域間にお
ける遅延時間のずれをなくすよう遅延調整回路１５２ま
たは１７２の入れ換え（選択）を論理回路上（シュミレ
ーション上）で行ない、（ステップ３１１，３１３）各
ユーザ設計領域１５０，１７０間における遅延時間のず
れをなくす遅延調整回路が見つかるまで繰り返す。（ス
テップ３０９〜３１３）そして、それが実現した時点で
レイアウト上（実際上）の遅延調整回路を確定する。
（ステップ３１５）図４は、図１の実施例を用いて集積
回路上でのクロックパルスの動作を示している。ユーザ
設計領域１５０およびユーザ設計領域１７０内で発生す
るクロックパルスの遅延時間ずれｔS １５０（ユーザ設
計領域１５０における最小遅延クロックパルスＭin（１
５０）と最大遅延クロックパルスＭax（１５０）との
差）及びｔs １７０（ユーザ設計領域１７０における最
小遅延クロックパルスＭin（１７０）と最大遅延クロッ
クパルスＭax（１７０）との差）は上述したようにユー
ザ設計領域１５０，１７０内で個別に施すクロックスキ
ュー最小化によって抑えられている。
１０５と各ユーザ設計領域に含まれるバッファ回路１５
１，１７１との間に、遅延調整回路１５２，１７２を配
置する。このとき遅延調整素子は入力バッファ１０５の
近傍に配置する。この時点では、その内部遅延時間およ
び駆動能力は同一のものを選んでおく。（ステップ３０
１）。そして、各設計領域１５０，１７０内でのクロッ
クスキュー最小化を施した自動配置、配線を行なう。
（ステップ３０３，３０５）配置、配線終了後、各配線
の抵抗値、容量値を抽出し、（ステップ３０７）入力バ
ッファ１０５からクロックパルスＣＬＫｌが供給される
論理回路１５９，１７９までのクロックパルスＣＬＫｌ
の遅延時間を回路シミュレーション等により得る。（ス
テップ３０９）この値をもとに各ユーザ設計領域間にお
ける遅延時間のずれをなくすよう遅延調整回路１５２ま
たは１７２の入れ換え（選択）を論理回路上（シュミレ
ーション上）で行ない、（ステップ３１１，３１３）各
ユーザ設計領域１５０，１７０間における遅延時間のず
れをなくす遅延調整回路が見つかるまで繰り返す。（ス
テップ３０９〜３１３）そして、それが実現した時点で
レイアウト上（実際上）の遅延調整回路を確定する。
（ステップ３１５）図４は、図１の実施例を用いて集積
回路上でのクロックパルスの動作を示している。ユーザ
設計領域１５０およびユーザ設計領域１７０内で発生す
るクロックパルスの遅延時間ずれｔS １５０（ユーザ設
計領域１５０における最小遅延クロックパルスＭin（１
５０）と最大遅延クロックパルスＭax（１５０）との
差）及びｔs １７０（ユーザ設計領域１７０における最
小遅延クロックパルスＭin（１７０）と最大遅延クロッ
クパルスＭax（１７０）との差）は上述したようにユー
ザ設計領域１５０，１７０内で個別に施すクロックスキ
ュー最小化によって抑えられている。
【００１９】本願発明ではクロックパルスＭin（１５
０）とＭin（１７０）との差であるユーザ設計領域間に
おけるクロックパルスの遅延時間のずれｔS １６０を抑
えることを目的としている。このため、図４のような場
合、ユーザ設計領域１７０へ供給されるクロックパルス
ＣＬＫｌをユーザ設計領域１５０へ供給されるものより
時間ｔS １６０だけ相対的に遅延させれば、集積回路全
体での遅延時間のずれｔS １８０を最小化することが出
来る。
０）とＭin（１７０）との差であるユーザ設計領域間に
おけるクロックパルスの遅延時間のずれｔS １６０を抑
えることを目的としている。このため、図４のような場
合、ユーザ設計領域１７０へ供給されるクロックパルス
ＣＬＫｌをユーザ設計領域１５０へ供給されるものより
時間ｔS １６０だけ相対的に遅延させれば、集積回路全
体での遅延時間のずれｔS １８０を最小化することが出
来る。
【００２０】なお、図４の説明では遅延時間のずれｔS
１５０とｔS １７０がほぼ等しいとして説明した。しか
しながら、正確には設計領域間のクロックパルスの遅延
時間のずれは各ユーザ設計領域における最小遅延クロッ
クパルスと最大遅延クロックパルスとの中間値を基準と
して算出するのが望ましい。このような設定にすれば集
積回路全体としての遅延時間のずれは、ユーザ設計領域
内における遅延時間のずれの最大値と等しいものとな
る。
１５０とｔS １７０がほぼ等しいとして説明した。しか
しながら、正確には設計領域間のクロックパルスの遅延
時間のずれは各ユーザ設計領域における最小遅延クロッ
クパルスと最大遅延クロックパルスとの中間値を基準と
して算出するのが望ましい。このような設定にすれば集
積回路全体としての遅延時間のずれは、ユーザ設計領域
内における遅延時間のずれの最大値と等しいものとな
る。
【００２１】
【発明の効果】以上説明したように、この発明によれ
ば、クロックパルスの入力端子に接続される入力バッフ
ァと、それが供給される各ユーザ設計領域内のバッファ
回路との間に遅延調整回路を設けることにより、クロッ
クパルスの遅延時間制御を可能とし、クロック供給回路
が複数ユーザ設計領域に分割された場合においても集積
回路全体で遅延時間差のないクロックパルスを供給する
ことが可能となる。
ば、クロックパルスの入力端子に接続される入力バッフ
ァと、それが供給される各ユーザ設計領域内のバッファ
回路との間に遅延調整回路を設けることにより、クロッ
クパルスの遅延時間制御を可能とし、クロック供給回路
が複数ユーザ設計領域に分割された場合においても集積
回路全体で遅延時間差のないクロックパルスを供給する
ことが可能となる。
【００２２】また、各設計領域に対し個別にクロックス
キューの最小化を施すことにより、必要最小限のクロッ
ク配線により集積回路全体のクロックスキュー最小化を
実現することが出来る。これに伴い、クロック配線の負
荷を軽減することが出来、高速なクロックパルスを論理
回路に供給することが可能となる。また、同様の理由で
配線容易度の向上を図ることが可能となり、このことは
チップサイズの縮小につながる。
キューの最小化を施すことにより、必要最小限のクロッ
ク配線により集積回路全体のクロックスキュー最小化を
実現することが出来る。これに伴い、クロック配線の負
荷を軽減することが出来、高速なクロックパルスを論理
回路に供給することが可能となる。また、同様の理由で
配線容易度の向上を図ることが可能となり、このことは
チップサイズの縮小につながる。
【００２３】さらに、この発明によれば、レイアウト設
計終了後に配置、配線形状を変えることなくクロックパ
ルスの遅延時間差の調整が可能となり、レイアウト設計
期間の増加なしに遅延時間の調整が可能となる。
計終了後に配置、配線形状を変えることなくクロックパ
ルスの遅延時間差の調整が可能となり、レイアウト設計
期間の増加なしに遅延時間の調整が可能となる。
【図１】本発明の一実施例のセミカスタムＬＳＩを示す
図
図
【図２】遅延調整回路を示す図
【図３】セミカスタムＬＳＩの設計フロー図
【図４】設計領域間のクロックパルスの遅延を示す図
１３０，１５０，１７０ ユーザ設計領域 １５９，１７９ 論理回路 １５１，１７１ バッファ回路 １５２，１７２ 遅延調整回路 ２０１，２０３，２０５ 遅延素子
Claims (6)
- 【請求項１】 ユーザーが設計する複数の論理回路及び
これら論理回路に供給するクロック信号入力用の入力端
子を有し、前記複数の論理回路に供給されるクロック信
号間のスキューが小さくなるよう配線された複数のユー
ザー設計領域と、 このユーザー設計領域に前記クロック信号を供給するク
ロック供給源と、 このクロック供給源と前記複数のユーザー設計領域との
間に設けられ、前記複数のユーザー設計領域に供給され
るクロック信号間のスキューを調整するため、ユーザー
設計領域内で発生するクロック信号の最小遅延及び最大
遅延をシュミレートし、このシュミレート結果に基づい
て同一の大きさのトランジスタが準備された遅延調整回
路領域においてトランジスタの接続を選定することによ
り遅延時間を調整できる遅延回路とを有するクロック供
給回路。 - 【請求項２】 前記遅延回路は、シュミレートされたユ
ーザー設計領域内でのクロック信号の最小遅延及び最大
遅延の中間値を計算し、この中間値を基準にしてユーザ
ー設計領域のクロック信号間のスキューを最小化させる
請求項１記載のクロック供給回路。 - 【請求項３】 前記遅延回路は、前記同一の大きさのト
ランジスタで構成される遅延素子を並列に複数個接続し
た請求項１記載のクロック供給回路。 - 【請求項４】 前記遅延回路は、前記同一の大きさのト
ランジスタで構成される遅延素子に、前記同一の大きさ
のトランジスタで構成される負荷を加えた請求項１記載
のクロック供給回路。 - 【請求項５】 遅延時間の調整可能な遅延回路用の同一
の大きさのトランジスタ群をクロック供給源と複数のユ
ーザ設計領域との間に準備する工程と、前記複数のユーザー設計領域内での論理回路間のクロッ
クスキューが最小になるよう設計する工程と、 このクロックスキューが最小になるよう設計されたユー
ザー設計領域間におけるクロック信号の最小遅延及び最
大遅延をシュミレートする工程と、 このシュミレート結果に基づき、前記遅延回路用の同一
の大きさのトランジスタ群を配線して遅延素子を形成
し、この遅延素子の接続を選択することにより前記遅延
回路の遅延時間を調整する工程と、 この調整された遅延回路を前記クロック供給源と前記複
数のユーザー設計領域との間に接続し、前記複数のユー
ザー設計領域に供給されるクロック信号間のスキューを
小さくする工程とを有するクロックスキュー調整方法。 - 【請求項６】 前記遅延時間を調整する工程は、シュミ
レートされたユーザー設計領域内でのクロック信号の最
小遅延及び最大遅延の中間値を計算し、この中間値を基
準にしてユーザー設計領域のクロック信号間のスキュー
を最小化させる工程を含む請求項５記載のクロックスキ
ュー調整方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239754A JP3048471B2 (ja) | 1992-09-08 | 1992-09-08 | クロック供給回路及びクロックスキュー調整方法 |
| US08/115,662 US6025740A (en) | 1992-09-08 | 1993-09-03 | Clock feeding circuit and method for adjusting clock skew |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239754A JP3048471B2 (ja) | 1992-09-08 | 1992-09-08 | クロック供給回路及びクロックスキュー調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689938A JPH0689938A (ja) | 1994-03-29 |
| JP3048471B2 true JP3048471B2 (ja) | 2000-06-05 |
Family
ID=17049430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239754A Expired - Fee Related JP3048471B2 (ja) | 1992-09-08 | 1992-09-08 | クロック供給回路及びクロックスキュー調整方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6025740A (ja) |
| JP (1) | JP3048471B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09246391A (ja) * | 1996-03-06 | 1997-09-19 | Sharp Corp | 配線設計方法および配線設計装置 |
| US6239615B1 (en) | 1998-01-21 | 2001-05-29 | Altera Corporation | High-performance interconnect |
| US6356116B1 (en) * | 2000-04-12 | 2002-03-12 | Sun Microsystems, Inc. | Apparatus and method for low skew clock buffer circuit |
| US6941532B2 (en) | 2001-10-17 | 2005-09-06 | Sun Microsystems, Inc. | Clock skew verification methodology for grid-based design |
| US20030074175A1 (en) * | 2001-10-17 | 2003-04-17 | Haritsa Manjunath D. | Simulation by parts method for grid-based clock distribution design |
| US7302657B2 (en) * | 2001-10-29 | 2007-11-27 | Telefonaktiebolaget L M Ericsson (Publ) | Optimization of the design of a synchronous digital circuit |
| JP4778339B2 (ja) * | 2006-03-23 | 2011-09-21 | 富士通セミコンダクター株式会社 | 自動配置方法、装置、及びプログラム |
| JP4320340B2 (ja) * | 2006-12-15 | 2009-08-26 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路の設計方法、および、半導体集積回路 |
| JP4552073B2 (ja) * | 2008-02-21 | 2010-09-29 | 日本電気株式会社 | 半導体集積回路 |
| US10796728B2 (en) * | 2018-08-17 | 2020-10-06 | Micron Technology, Inc. | Wiring with external terminal |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4769558A (en) * | 1986-07-09 | 1988-09-06 | Eta Systems, Inc. | Integrated circuit clock bus layout delay system |
| JPH083773B2 (ja) * | 1987-02-23 | 1996-01-17 | 株式会社日立製作所 | 大規模半導体論理回路 |
| JPH0815210B2 (ja) * | 1987-06-04 | 1996-02-14 | 日本電気株式会社 | マスタスライス方式集積回路 |
| US4857765A (en) * | 1987-11-17 | 1989-08-15 | International Business Machines Corporation | Noise control in an integrated circuit chip |
| JP2842572B2 (ja) * | 1987-12-14 | 1999-01-06 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5012427A (en) * | 1988-01-30 | 1991-04-30 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of manufacturing the same |
| JPH0229124A (ja) * | 1988-07-19 | 1990-01-31 | Toshiba Corp | スタンダードセル |
| JPH0736422B2 (ja) * | 1988-08-19 | 1995-04-19 | 株式会社東芝 | クロック供給回路 |
| US5043596A (en) * | 1988-09-14 | 1991-08-27 | Hitachi, Ltd. | Clock signal supplying device having a phase compensation circuit |
| JPH02105910A (ja) * | 1988-10-14 | 1990-04-18 | Hitachi Ltd | 論理集積回路 |
| US4868522A (en) * | 1988-12-13 | 1989-09-19 | Gazelle Microcircuits, Inc. | Clock signal distribution device |
| JPH0824143B2 (ja) * | 1989-02-08 | 1996-03-06 | 株式会社東芝 | 集積回路の配置配線方式 |
| US5077676A (en) * | 1990-03-30 | 1991-12-31 | International Business Machines Corporation | Reducing clock skew in large-scale integrated circuits |
| US5204559A (en) * | 1991-01-23 | 1993-04-20 | Vitesse Semiconductor Corporation | Method and apparatus for controlling clock skew |
| US5264746A (en) * | 1991-05-16 | 1993-11-23 | Nec Corporation | Logic circuit board with a clock observation circuit |
| US5164817A (en) * | 1991-08-14 | 1992-11-17 | Vlsi Technology, Inc. | Distributed clock tree scheme in semiconductor packages |
| JP3026387B2 (ja) * | 1991-08-23 | 2000-03-27 | 沖電気工業株式会社 | 半導体集積回路 |
-
1992
- 1992-09-08 JP JP4239754A patent/JP3048471B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-03 US US08/115,662 patent/US6025740A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6025740A (en) | 2000-02-15 |
| JPH0689938A (ja) | 1994-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5077676A (en) | Reducing clock skew in large-scale integrated circuits | |
| JP3048471B2 (ja) | クロック供給回路及びクロックスキュー調整方法 | |
| US7327180B2 (en) | Information processing apparatus with adjustable system clock | |
| JP2002245109A (ja) | 半導体集積回路の設計方法及び設計システム | |
| JPH09181187A (ja) | 集積回路のクロック配線設計法 | |
| US7181709B2 (en) | Clock delay adjusting method of semiconductor integrated circuit device and semiconductor integrated circuit device formed by the method | |
| JP3198999B2 (ja) | スキャンパス回路のクロックツリー形成方法 | |
| JP2001056721A (ja) | クロック分配回路 | |
| US6275068B1 (en) | Programmable clock delay | |
| JPH0476610A (ja) | クロック分配方式 | |
| KR20060050564A (ko) | 디지털 회로를 구비한 집적 회로 및 이 회로를 설계하는방법, 컴퓨터 지원 설계 도구, 집적 회로를 설계하는 제품및 신호 스큐 조정 방법 | |
| JPH07249976A (ja) | 同時変化出力によるノイズの低減回路 | |
| JPH08274260A (ja) | クロックスキュー低減方法 | |
| JP4037116B2 (ja) | 遅延調整回路装置、これを用いた半導体集積回路装置および遅延調整方法 | |
| JPH0830655A (ja) | 半導体装置の同期回路レイアウト設計方法 | |
| JP3178127B2 (ja) | 自動レイアウト手法による半導体集積回路のブロック配置方法 | |
| JP2737620B2 (ja) | 半導体集積回路の配線方法 | |
| JPH03175720A (ja) | 半導体集積回路 | |
| JPH04333261A (ja) | 自動配置配線処理方法 | |
| JP2000172367A (ja) | クロック信号分配方法及びクロック分配回路 | |
| JP2004266034A (ja) | 半導体集積回路、および半導体集積回路の設計方法 | |
| JPH0766293A (ja) | 半導体集積回路 | |
| JP2000267752A (ja) | 集積回路のためのクロック生成装置および生成方法 | |
| JP2002023886A (ja) | 半導体集積回路 | |
| JPH04207215A (ja) | 半導体集積装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000307 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080324 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090324 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090324 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |