JP2002245109A

JP2002245109A - 半導体集積回路の設計方法及び設計システム

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Publication number: JP2002245109A
Application number: JP2001038678A
Authority: JP
Inventors: Tetsuo Sasaki; 哲雄佐々木; Yousuke Nagao; 葉介長尾; Takemoto Ishii; 建基石井; Itaru Matsumoto; 格松本
Original assignee: Hitachi Software Engineering Co Ltd; Hitachi Ltd; Hitachi Information Technology Co Ltd
Current assignee: Hitachi Software Engineering Co Ltd; Hitachi Ltd; Hitachi Information Technology Co Ltd
Priority date: 2001-02-15
Filing date: 2001-02-15
Publication date: 2002-08-30
Anticipated expiration: 2021-02-15
Also published as: JP4218924B2; US20020114224A1; US6944840B2

Abstract

(57)【要約】【課題】半導体集積回路の論理設計及び実装設計で対
策を行う物量を最小限に抑え、最小マシンサイクルを実
現する。【解決手段】論理設計及び実装設計段階で得られた各
フリップフロップ間のパスディレイと目標マシンサイク
ルを入力として、パスディレイが目標マシンサイクル以
上であるパスに対して、そのパスを含む閉ループを抽出
し、この閉ループ上で必要なサイクル数でデータ転送が
可能となるように各フリップフロップのクロック信号の
タイミング時刻を調整する。このとき、目標マシンサイ
クルでデータ転送が不可能となるようなパスあるいはそ
のパスを含む閉ループだけを、修正のために列挙する。
また、半導体集積回路チップをいくつかの領域に分割
し、クロックソースピンから各領域内の最終段クロック
アンプまでのクロック信号を、最速ディレイとなるよう
に途中にアンプを経由し、幅広配線及び隣接配線チャネ
ルをシールドする。各フリップフロップへのクロック信
号の供給方法としては、クロックタイミング時刻の調整
範囲が異なる複数の方法を組み合わせて用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
設計方法及び設計システムに係り、特に、論理設計及び
実装設計で対策を行う物量を最小限に抑え、最小マシン
サイクルを実現することを可能にした半導体集積回路の
設計方法及び設計システムに関する。

【０００２】

【従来の技術】フリップフロップのクロックタイミング
時刻を調整して、マシンサイクルを短縮していく方法に
関する従来技術として、例えば、A.Takahashi and Y.Ka
jitani,“Performance and reliability driven clock
scheduling of sequential logic circuits,” in Pro
c. ASP-DAC '97,pp.37-42,1997. 等に記載された技術が
知られている。この従来技術は、フリップフロップ間の
信号伝播遅延時間（以下、パスディレイという）が与え
られているとき、フリップフロップ間の信号伝播経路
（以下、単に、パスという）の信号伝播が行い得る範囲
で各フリップフロップに入力するクロック信号のタイミ
ング時刻を変えることにより、クロック周期をパスの信
号遅延時間の最大値よりも速くすることができるように
するというものである。

【０００３】また、フリップフロップのクロックタイミ
ング時刻の調整方法に関する従来技術として、例えば、
「CAD21成果報告書1998年度」（東京工業大学CAD21研究
体）の「準同期式回路におけるスケジュールクロック木
の構成」(P.54)に報告されている技術が知られている。
この従来技術は、最短距離にある２つのフリップフロッ
プを結合していき、結合したフリップフロップ間の中点
の集合からまた最短距離にあるものを結合していき、最
後にクロックソースピンに接続するというZero-Skew cl
ock-tree Routingのアルゴリズムに対して、２つのフリ
ップフロップ間にクロックタイミング時刻の差があると
きのディレイ差調整用の迂回配線の長さと、遠くのクロ
ックタイミング時刻の差が小さいフリップフロップを接
続するときの配線長の増加分とをコストとして定義し、
コストが最小となる２つのフリップフロップを結合して
いくというものである。

【０００４】

【発明が解決しようとする課題】前述した従来技術を用
いて半導体集積回路を高速化する場合、以下に説明する
ような問題があった。

【０００５】まず、第１の問題は、設計工数が大きくな
るということである。すなわち、前述した従来技術は、
パスディレイが与えられているとき、最大のパスディレ
イよりもクロック周期を速くしても信号を取り込むこと
ができるように、各フリップフロップのクロックタイミ
ング時刻を調整するというものである。このとき、クロ
ック周期の限界を決定するものは、複数のパスを辿って
できる閉ループの合計信号伝播遅延時間と、閉ループで
のデータ転送に必要なサイクル数の比率が一番大きいも
のである。このような従来技術を用いて回路を高速化す
る場合、その設計は、まず、同期回路と考えて個々のパ
スディレイを目標のマシンサイクル近くになるまで設計
を行っておき、その後、準同期回路として考えて各フリ
ップフロップのクロックタイミング時刻を調整してクロ
ック周期を最小化するという方法で行われる。そして、
求められたクロック周期が目標マシンサイクルよりも大
きい場合、クロック周期を決定した閉ループ上のパスに
ついて遅延時間を短縮するように設計変更する。これを
クロック周期が目標マシンサイクルになるまで繰り返す
ということになる。

【０００６】このため、前述の従来技術は、クロック周
期を決定した閉ループ上のパスについて１つづつ対策し
ていくことになり、目標マシンサイクルに到達するのに
非常に多くの時間と実装設計の工数とが必要となるとい
う問題点を生じてしまう。

【０００７】また、前述した従来技術は、同期回路と考
えて個々のパスディレイを目標マシンサイクルに近づけ
るところで、多くのパスについて対策を施した方が収束
が速いが、準同期回路として考えたとき、結果的、遅延
時間を短縮するような設計変更が不要であったパスが多
数存在することになり、それらのパスに対するパス上の
論理段数の削減やファンアウト数の削減といった論理設
計の変更、あるいは、セル配置や配線パターンの修正と
いった実装設計での修正にかかる設計工数が多くなって
しまうという問題点を有している。

【０００８】第２の問題は、フリップフロップのクロッ
クタイミング時刻の調整方法に関して次に説明するよう
な問題点があることである。

【０００９】（１）前述の従来技術は、２つのフリップ
フロップ間にクロックタイミング時刻の差があるときの
ディレイ差調整用の迂回配線を設けるが、迂回配線によ
るディレイの変動分には、クロックソースピンからの迂
回配線までの距離に依存して値が異なるという性質があ
る。従って、従来技術のようにボトムアップに処理を行
う方法は、見積もった迂回配線によるディレイ調整値
が、クロックツリー配線を完成させてクロックソースピ
ンまで接続した時点で途中に迂回配線があると前記ディ
レイ調整値が代わってくるという問題がある。これは、
フリップフロップの数が多くなり、クロック信号の配線
長が長くなる程大きくなっていく。

【００１０】（２）前述の従来技術は、クロックソース
ピンからフリップフロップ間までを１つの信号配線で接
続するため非常に配線長が長くなり、ディレイ値も大き
くなる。また、半導体集積回路での配線幅の微細加工精
度からくるディレイの変動分が配線長に応じて大きくな
り高速な半導体集積回路を設計することが非常に困難と
なる。

【００１１】（３）一方、クロックソースピンまでの配
線長を短縮するため、半導体集積回路を複数の領域に分
割することが容易に考えられる。しかし、この場合、領
域内のフリップフロップ間ではクロックタイミング時刻
を揃えることができるが、領域間のフリップフロップ数
の差や必要とするクロックタイミング時刻のばらつき具
合によって各領域のクロックソースピンからフリップフ
ロップまでのディレイ値（以下、クロックディレイとい
う）が変わってしまう。

【００１２】（４）さらに、配線パターンの隣接配線チ
ャネルを他の信号配線が通過すると、両者の間に並行配
線容量が発生してディレイが大きくなる。そして、クロ
ックソースピンからフリップフロップ間までの配線長が
長くなると、この並行配線容量も大きくなり、ディレイ
値が大きくなる。また、局所的な配線混雑の疎密が存在
するため、各フリップフロップに到達するクロックタイ
ミング時刻に差が現れてしまう。

【００１３】前述で説明した従来技術は、フリップフロ
ップのクロックタイミング時刻の調整方法に関して前述
したような問題点があるため、調整しようとするクロッ
クタイミング時刻からの誤差が大きくなってしまうとい
う問題点を生じている。

【００１４】本発明の目的は、前述した従来技術の問題
点を解決し、半導体集積回路の論理設計及び実装設計で
対策を行う物量を最小限に抑え、最小マシンサイクルを
実現することを可能にした半導体集積回路の設計方法及
び設計システムを提供することにある。

【００１５】

【課題を解決するための手段】本発明によれば前記目的
は、半導体集積回路のチップをいくつかの領域に分割し
て、クロックソースピンから各領域へのクロック信号の
分配を高速でかつノイズ等の影響を受け難い転送形態で
行い、各領域に複数のクロックピンを用意しておき、半
導体集積回路内の各フリップフロップに対して、目標マ
シンサイクルでフリップフロップ間のデータ転送ができ
るようにクロックタイミング時刻の調整を行う半導体集
積回路の設計方法において、前記フリップフロップに入
力するクロック信号のタイミング時刻を調整する方法と
して、調整可能範囲が異なる複数の方法を用い、前記領
域内の各フリップフロップが要求するクロックタイミン
グ時刻毎にフリップフロップをグループ化し、これらを
別々のクロックピンに対して各フリップフロップの要求
に合わせてクロックタイミング時刻を調整して接続し、
その際、配線長を延長することによってクロックタイミ
ング時刻を調整する方法に制限を設け、他の複数のタイ
ミング調整方法と組み合わせることにより各フリップフ
ロップが要求するクロックタイミング時刻を得ることに
より達成される。

【００１６】また、前記目的は、前記得られた各フリッ
プフロップのクロックタイミング時刻を網羅し、各フリ
ップフロップ間の信号伝播経路のデータ転送に要する最
大の遅延時間と最小の遅延時間とマシンサイクルの目標
値とに応じて、複数の信号伝播経路から構成される閉ル
ープを抽出し、目標マシンサイクルでその閉ループでの
データ転送に必要なサイクル数でデータ転送を行うこと
ができるように、閉ループ上の各フリップフロップに対
して、各フリップフロップのタイミング時刻をそれらが
とり得るクロックタイミング時刻の中から選択すること
とし、選択範囲外のクロックタイミング時刻の要求があ
る場合と、目標マシンサイクルでデータ転送が不可能と
なる場合のみ、当該フリップフロップ間の信号伝播経路
あるいはそれを含む閉ループを列挙して、論理設計及び
実装設計での対策を行うことにより達成される。

【００１７】

【発明の実施の形態】以下、本発明による半導体集積回
路の設計方法の一実施形態を図面により詳細に説明す
る。

【００１８】図１は本発明が適用される半導体集積回路
のクロック信号の分配回路の基本的な構造の例を説明す
る図、図２はフリップフロップのクロックタイミング時
刻を遅らせる方法の例を説明する図、図３はフリップフ
ロップのクロックタイミング時刻を遅らせる方法のさら
に他の例を説明する図、図４はフリップフロップのクロ
ックタイミング時刻を速くする方法の例を説明する図、
図５は図１に示すクロック信号の分配回路に対して、図
２〜図４に示すクロック調整方法を適用した場合のクロ
ックタイミング時刻の調整可能範囲を説明する図であ
る。図１〜図４において、１０１は領域分割線、１０２
はクロック給電領域、１０３はクロックソースピン、１
０４は幅広配線、１０５はシールド、１０６は中継アン
プ、１０７、２０４。３０１、４０４は最終段アンプ、
１０８はフリップフロップ、２０１は迂回配線、２０
２、４０３はディレイ素子、２０３はファンアウトが多
いネット、４０１は前段アンプ、４０２は反転回路であ
る。

【００１９】本発明が適用される半導体集積回路は、図
１に示すように、半導体チップを縦または横、あるい
は、両者の領域分割線１０１によって幾つかのクロック
給電領域１０２に分割して構成される。図１には、４つ
の給電領域に分割した例を示しているが、給電領域の数
は任意である。そして、半導体チップ上のある１個所に
設けられるクロックソースピン１０３から各クロック給
電領域にクロック信号を分配する。クロックソースピン
１０３から各クロック給電領域１０２内の最終段クロッ
クアンプ１０７までのディレイは、最速でかつ全ての最
終段クロックアンプ１０７に同じ時刻に信号が到達する
ように設定される。

【００２０】このため、図示クロック信号の分配回路
は、配線の途中に中継アンプ１０６を設け、クロックア
ンプ間の配線として配線抵抗によるディレイの短縮と微
細加工精度からくるディレイの変動分の軽減とを図るた
めに幅広配線１０４を使用して構成される。さらに、必
要に応じて、隣接配線チャネルを他の信号配線が通過す
ることによって並行配線容量が増加することを抑止する
ために隣接配線チャネルにシールド１０５を施す。各ク
ロック給電領域１０２には、そのの大きさに応じて１つ
あるいは複数のクロックピンを用意しておく。そして、
領域内に存在する複数のフリップフロップ１０８は、配
置されている距離が近いもので配線長が均一となるよう
にグループ化され、クロック最終段アンプ１０７に接続
される。複数のクロックピンを用意することにより、同
一領域内に要求するクロックタイミング時刻が異なるフ
リップフロップが存在する場合にも、ディレイを調整す
ることが可能となり、さらに、領域間におけるフリップ
フロップの数のばらつきを吸収することができる。

【００２１】次に、図２、図３を参照して、クロックデ
ィレイを大きくする、すなわち、クロックを遅らせる方
法について説明する。

【００２２】図２（ａ）に示す例は、最終段クロックア
ンプからフリップフロップまでの配線を迂回配線２０１
として、その配線長によりディレイを調整するようにし
た例である。図２（ｂ）に示す例は、最終段クロックア
ンプからフリップフロップまでの間にディレイ素子２０
２を挿入し、このディレイ素子２０２によりディレイを
調整するようにした例である。図２（ｃ）に示す例は、
大きいクロックディレイを要求するフリップフロップが
多数存在する場合に、１グループのフリップフロップの
数を多くして、最終段クロックアンプから複数のフリッ
プフロップまでの間をファンアウトが多いネット２０３
により接続するようにしたもので、配線長を増加させる
だけでなく、フリップフロップのクロック入力ピンがも
つピン容量を増加させてディレイを調整するようにした
例である。図２（ｄ）に示す例は、最終段クロックアン
プをディレイの大きいディレイタイプの最終段アンプ２
０４としてディレイを調整するようにした例である。図
３（ａ）に示す例は、隣のクロック給電領域の最終段ア
ンプ３０１からクロック信号を給電して配線長を延ばす
ことによりディレイを調整するようにした例である。ま
た、図３（ｂ）に示す例は、最終段クロックアンプから
フリップフロップまでのネットを迂回配線２０１とする
と共に、ディレイ素子２０２を挿入したもので、その配
線長とディレイ素子２０２とによりディレイを調整する
ようにした例である。

【００２３】次に、図４を参照して、クロックディレイ
を小さくする、すなわち、クロックを早める方法につい
て説明する。

【００２４】図４（ａ）に示す例は、クロック給電領域
内のフリップフロップへの給電を最終段アンプではなく
１段前の中継アンプから行うようにして、最終段アンプ
から給電するよりディレイを小さくするようにした例で
ある。図４（ｂ）に示す例は、最終段クロックアンプか
らフリップフロップまでの間に反転回路４０２を挿入し
てクロック信号を反転させ、クロックパルス幅分だけク
ロックを速くするようにした例である。また、図４
（ｃ）に示す例は、全クロック給電領域内のクロック最
終段アンプを予めディレイの大きなものにしておき、特
定のクロック給電領域の特定の最終段アンプだけをディ
レイの小さいアンプ４０４に置き換えることにより、他
の領域のものに比較してクロックディレイが小さくなる
ようにした例である。

【００２５】次に、図５を参照して、図１に示すクロッ
ク信号の分配回路に対して、図２〜図４により説明した
クロック調整方法を適用したときにクロックディレイの
制御可能な範囲、すなわち、クロックタイミング時刻の
調整可能範囲について説明する。

【００２６】図５（ａ）は、図２、図３により説明した
クロックディレイを大きくする方法のそれぞれに対応し
たクロックディレイの調整範囲を示しており、５００で
示す通常の給電方法でのクロックディレイを基準とし
て、矢印で示す範囲内が調整可能な範囲となる。図５
（ａ）において、５０１は、図２（ａ）に示した方法に
よる調整可能範囲を示しており、迂回配線長の制限を変
えることにより調整可能範囲を制御することができる。
５０２は、図２（ｂ）に示した方法による調整可能範囲
を示しており、ディレイ素子の数によって離散的にクロ
ックを遅らせてクロックディレイを制御することができ
る。５０３は、図２（ｃ）に示した方法による調整可能
範囲を示しており、フリップフロップの数によって離散
的にクロックを遅らせてクロックディレイを制御するこ
とができる。５０４は、図２（ｄ）に示した方法による
調整可能範囲を示しており、クロックを遅らせる時間が
異なる複数種の最終段アンプを準備することによって離
散的にクロックを遅らせてクロックディレイを制御する
ことができる。５０５は、図３（ａ）に示した方法によ
る調整可能範囲を示しており、クロック給電領域の大き
さや隣接領域の選択を変えることによってクロックディ
レイの大きさが決まる。

【００２７】前述したようなクロックディレイを制御し
てクロックタイミング時刻を調整する方法は、１つのフ
リップフロップに対して複数種の調整方法を組み合わせ
ることができ、これによりクロックディレイの調整可能
範囲を広げることができ、離散的にしか制御できなかっ
た範囲も連続的に制御することが可能となる。５０６
は、図２（ａ）及び図２（ｂ）に示した方法を組み合わ
せた図３（ｂ）に示して説明した方法の調整可能範囲の
例である。５０６−１は、ディレイ素子を１段挿入して
配線を迂回させた場合のクロックディレイの調整可能範
囲を示し、５０６−２、５０６−３は、ディレイ素子を
２段挿入して配線を迂回させた場合、ディレイ素子を３
段挿入して配線を迂回させた場合のクロックディレイの
調整可能範囲を示す。

【００２８】また、図５（ｂ）は図４により説明したク
ロックディレイを小さくする方法のそれぞれに対応した
クロックディレイの調整範囲を示しており、５１０で示
す通常の給電方法でのクロックディレイを基準として、
矢印で示す範囲内が調整可能な範囲となる。図５（ａ）
において、５１１は、図４（ａ）に示した方法による調
整可能範囲を示している。５１２は、図４（ｂ）に示し
た方法による調整可能範囲を示しおり、クロックパルス
幅分の位相差を持ったクロック信号を入力することと等
価となる。５１３は、図４（ｃ）に示した方法による調
整可能範囲を示しており、クロックを遅らせる時間が異
なる複数種の最終段アンプを準備することによって離散
的にクロックディレイの大きさを制御することができ
る。

【００２９】図６は本発明の一実施形態による半導体集
積回路の設計方法の処理動作を説明するフローチャート
であり、以下、これについて説明する。ここで説明する
処理フローは、図１に示すようなクロック信号の分配回
路に対して、図２〜図４で説明したような複数のクロッ
クディレイ調整方法を用いて半導体集積回路の論理設計
及び実装設計を行う場合に、高速化のための設計修正を
最小限にするための設計方法の処理動作の例である。そ
して、この処理の実行のための入力データとして、セル
の配置位置情報、セルの端子間の結線関係情報、配線パ
ターン情報６０１と、クロックディレイがすでに決まっ
ている、あるいは、ずらすことができないフリップフロ
ップに対するクロックディレイ指定情報６０２と、パス
のディレイを計算するための情報６０３と、クロックデ
ィレイ調整方法、それによるクロックディレイの変動
値、調整のためのコストの情報６０４と、目標とするマ
シンサイクル（ＭＣ）６０５とが用意される。

【００３０】（１）まず、入力データとして用意されて
いる前述した各種の情報６０１〜６０５のデータを入力
し、全フリップフロップ間（パス）のデータ転送に要す
る最大の遅延時間（Dmax）と最小の遅延時間（Dmin）と
を求める（ステップ６１０、６１１）。

【００３１】（２）入力されたクロックディレイ指定情
報６０２と情報６０４の中の各フリップフロップが実現
可能なクロックディレイ調整方法とから、クロックディ
レイ調整可能範囲を求める（ステップ６１２）。

【００３２】（３）次に、パスを１つ選択し、選択した
パスの終点フリップフロップから始点フリップフロップ
に帰ってくる閉ループを抽出し、閉ループの中の各パス
の合計ディレイ（ＤＬＹ）と閉ループでのデータ転送に
必要なサイクル数（ＣＹＣ）を求める（ステップ６１３
〜６１５）。

【００３３】（４）ステップ６１４で抽出した閉ループ
でのデータ転送が目標マシンサイクルで可能か否かを判
定する。この判定は、入力された目標マシンサイクルＭ
Ｃ６０５とステップ６１５で求めた閉ループでのデータ
転送に必要なサイクル数ＣＹＣとの積と、ステップ６１
５で求めた閉ループの中の各パスの合計ディレイＤＬＹ
とを比較して行われる。すなわち、ＤＬＹ＞ＭＣ×ＣＹ
Ｃが成立したときＮＧと判定される（ステップ６１
６）。

【００３４】（５）ステップ６１６の判定がＮＧであっ
た場合、閉ループ中のパスの情報を表示する。この情報
を基に、設計者は、論理修正としてセルの変更やピンの
接続関係の変更、あるいは、実装結果の修正としてセル
の配置位置の移動や配線パターンの修正を行い、情報６
０１へフィードバックする（ステップ６１７、６１
８）。

【００３５】（６）ステップ６１６の判定がＯＫであっ
た場合、各パスに対して以下に示す制約を満たすよう
に、各フリップフロップにデータ転送可能となるクロッ
クディレイ調整範囲を設定する。 MC×CYC(path)−CLK(S.FF)max＋CLK(E.FF)min＞Ｄmax MC×(CYC(path)−1)−CLK(S.FF)min＋CLK(E.FF)max＜Ｄ
min 但し、CYC(path)は、当該パスのデータ転送に必要なサ
イクル数、CLK(S.FF)min、 CLK(S.FF)maxは、始点フリ
ップフロップのクロックディレイ調整範囲、CLK(E.FF)m
in、 CLK(E.FF)maxは、終点フリップフロップのクロッ
クディレイ調整範囲である。前述した制約を満たし、か
つ、ステップ６１２で求めた各フリップフロップのクロ
ックディレイ調整可能範囲内で、各フリップフロップの
クロックディレイ調整範囲を設定する（ステップ６１
９）。

【００３６】（７）各フリップフロップのクロックディ
レイ調整可能範囲の制約から目標マシンサイクルでのデ
ータ転送が可能か否かを判定し、不可能な場合、前述で
説明したステップ６１７、６１８の処理を行う（ステッ
プ６２０）。

【００３７】（８）ステップ６２０の判定で、目標マシ
ンサイクルでのデータ転送が可能であった場合、未設定
のパスが残っているか否かをチェックし、未設定のパス
が残っていれば、次のパスを選択して、ステップ６１４
からの処理に戻り、ステップ６１４以降の処理を繰り返
す（ステップ６２１、６２２）。

【００３８】（９）ステップ６２１のチェックで、全て
のパスについてクロックディレイの設定が終了していた
場合、各フリップフロップの設定したクロックディレイ
調整範囲をクロックディレイ設定情報ファイル６３１に
出力して処理を終了する（ステップ６３０）。

【００３９】そして、本発明の実施形態は、これらの処
理の終了後、目標マシンサイクル６０５の１周期の時間
を暫減させて、再度、ステップ６１０からの処理を繰り
返すことにより、実現可能な最小マシンサイクルを求め
ることができる。

【００４０】図７は最小限のコストで各フリップフロッ
プのクロックディレイを調整するための処理動作を説明
するフローチャートであり、以下、これについて説明す
る。ここで説明する例は、図１に示すようなクロック信
号の分配回路に対して、図２〜図４で説明したような複
数のクロックディレイ調整方法を用いて半導体集積回路
の論理設計及び実装設計を行う場合に、最小限のコスト
で各フリップフロップに設定したクロックディレイを実
現することを可能にする例である。そして、この処理の
実行のための入力データとして、図６の処理でも使用し
たセルの配置位置情報、セルの端子間の結線関係情報、
配線パターン情報６０１、クロックディレイ調整方法、
それによるクロックディレイの変動値、調整のためのコ
ストの情報６０４、目標とするマシンサイクル（ＭＣ）
６０５と、図６の処理で作成されたクロックディレイ指
定情報６３１とが用意される。

【００４１】（１）まず、入力データとして用意されて
いる前述した各種の情報６０１、６０４、６０５、６３
１のデータを入力し、全フリップフロップをクロック給
電領域に振り分けて、１つのクロック給電領域を選択す
る（ステップ７１０〜７１２）。

【００４２】（２）領域内の全てのフリップフロップに
対して設定されたクロックディレイ調整範囲を実現でき
るクロックディレイ調整方法の組み合わせケースを全て
リストアップし、最小コストで実現できるクロックディ
レイ調整方法で実現できるものから順にフリップフロッ
プのグループを作成していき、それらフリップフロップ
のクロックディレイ調整方法を決定する。その際、配線
長を延ばすことによってクロックタイミング時刻を調整
する方法には制限を設け、制限以上の配線長のものは採
用しない（ステップ７１３〜７１５）。

【００４３】（３）選択したフリップフロップの設定範
囲が調整範囲以上の場合は、１つのクロックディレイ調
整方法では要求するクロックディレイを実現することが
できず、複数の複数のクロックディレイ調整方法と組み
合わせる必要があるので、フリップフロップの設定範囲
と選択した調整方法で調整できる範囲との差分をフリッ
プフロップの設定範囲として更新し、さらに、次のクロ
ックディレイ調整方法での実現性をチェックする（ステ
ップ７１５〜７１７）。

【００４４】（４）クロック給電領域内の全てのフリッ
プフロップが、設定範囲にクロックディレイを調整でき
たか否かをチェックし、調整できなかった場合、次にコ
ストの小さいクロックディレイ調整方法を選択して、ス
テップ７１５からの処理を繰り返す（ステップ７１６、
７１７）。

【００４５】（５）ステップ７１６のチェックで、クロ
ック給電領域内の全てのフリップフロップの調整ができ
たと判定した場合、全てのクロック給電領域について処
理が終了したか否かのチェックを行い、まだ済んでいな
ければ、次のクロック給電領域を選択して、ステップ７
１３以降を処理を繰り返す（ステップ７１８、７１
９）。

【００４６】（６）ステップ７１８で全てのクロック給
電領域について処理が終了したと判断したとき、決定し
たクロックディレイ調整方法に従って、図２、図３に示
すようなディレイ素子の挿入や削除、クロックセルの置
換、クロックネットの結線関係変更、クロック配線の迂
回等の修正を行い、その結果を入力情報としての情報６
０１のファイルにフィードバックする（ステップ７２
０、７２１）。

【００４７】前述した本発明の実施形態は、フリップフ
ロップのクロックタイミング時刻を調整することを前提
にした論理設計及び実装設計を行うことができ、目標マ
シンサイクルを超えているフリップフロップ間の経路の
内、クロックタイミング時刻の調整を行ってもデータの
転送ができないものだけを、パスの遅延時間の短縮を行
う設計変更の対象とすることができる。これにより、前
述した本発明の実施形態によれば、論理段数の削減やフ
ァンアウト数の削減といった論理設計の変更や、セル配
置や配線パターンの修正といった実装設計での修正にか
かる工数を必要最小限に抑えることができる。

【００４８】また、前述した本発明の実施形態は、クロ
ックディレイ調整の精度が高いため、目的のクロックタ
イミング時刻を確実に実現することができ、手戻りなく
設計を行うことができ、製造した半導体集積回路チップ
での動作の保証をより確実とすることができる。

【００４９】さらに、前述した本発明の実施形態は、ク
ロックゲートの数や、クロック配線の物量等をコストと
して定義しているので、対象とする半導体集積回路製造
プロセスに最も合ったコスト最小のクロックタイミング
時刻の調整が可能となる。

【００５０】

【発明の効果】以上説明したように本発明によれば、半
導体集積回路の論理設計及び実装設計で対策を行う物量
を最小限に抑え、最小マシンサイクルを実現することが
できる。

【図面の簡単な説明】

【図１】本発明が適用される半導体集積回路のクロック
信号の分配回路の基本的な構造の例を説明する図であ
る。

【図２】フリップフロップのクロックタイミング時刻を
遅らせる方法の例を説明する図である。

【図３】フリップフロップのクロックタイミング時刻を
遅らせる方法のさらに他の例を説明する図である。

【図４】フリップフロップのクロックタイミング時刻を
速くする方法の例を説明する図である。

【図５】図１に示すクロック信号の分配回路に対して、
図２〜図４に示すクロック調整方法を適用した場合のク
ロックタイミング時刻の調整可能範囲を示す図である。

【図６】本発明の一実施形態による半導体集積回路の設
計方法の処理動作を説明するフローチャートである。

【図７】最小限のコストで各フリップフロップのクロッ
クディレイを調整するための処理動作を説明するフロー
チャートである。

【符号の説明】

１０１領域分割線１０２クロック給電領域１０３クロックソースピン１０４幅広配線１０５シールド１０６中継アンプ１０７、２０４、３０１、４０４最終段アンプ１０８フリップフロップ２０１迂回配線２０２、４０３ディレイ素子２０３ファンアウトが多いネット４０１前段アンプ４０２反転回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐々木哲雄神奈川県秦野市堀山下１番地株式会社日立製作所エンタープライズサーバ事業部内 (72)発明者長尾葉介神奈川県秦野市堀山下１番地株式会社日立製作所エンタープライズサーバ事業部内 (72)発明者石井建基神奈川県秦野市堀山下１番地株式会社日立インフォメーションテクノロジー内 (72)発明者松本格神奈川県横浜市中区尾上町六丁目81番地日立ソフトウェアエンジニアリング株式会社内Ｆターム(参考） 5B046 AA08 BA05 BA06 5F064 BB07 BB19 BB22 BB26 DD25 DD50 EE08 EE15 EE17 EE42 EE43 EE47 EE54 EE60 HH06 HH10 HH11

Claims

【特許請求の範囲】

【請求項１】半導体集積回路のチップをいくつかの領
域に分割して、クロックソースピンから各領域へのクロ
ック信号の分配を高速でかつノイズ等の影響を受け難い
転送形態で行い、各領域に複数のクロックピンを用意し
ておき、半導体集積回路内の各フリップフロップに対し
て、目標マシンサイクルでフリップフロップ間のデータ
転送ができるようにクロックタイミング時刻の調整を行
う半導体集積回路の設計方法において、前記フリップフ
ロップに入力するクロック信号のタイミング時刻を調整
する方法として、調整可能範囲が異なる複数の方法を用
い、前記領域内の各フリップフロップが要求するクロッ
クタイミング時刻毎にフリップフロップをグループ化
し、これらを別々のクロックピンに対して各フリップフ
ロップの要求に合わせてクロックタイミング時刻を調整
して接続し、その際、配線長を延長することによってク
ロックタイミング時刻を調整する方法に制限を設け、他
の複数のタイミング調整方法と組み合わせることにより
各フリップフロップが要求するクロックタイミング時刻
を得ることを特徴とする半導体集積回路の設計方法。
【請求項２】前記得られた各フリップフロップのクロ
ックタイミング時刻を網羅し、各フリップフロップ間の
信号伝播経路のデータ転送に要する最大の遅延時間と最
小の遅延時間とマシンサイクルの目標値とに応じて、複
数の信号伝播経路から構成される閉ループを抽出し、目
標マシンサイクルでその閉ループでのデータ転送に必要
なサイクル数でデータ転送を行うことができるように、
閉ループ上の各フリップフロップに対して、各フリップ
フロップのタイミング時刻をそれらがとり得るクロック
タイミング時刻の中から選択することを特徴とする請求
項１記載の半導体集積回路の設計方法。
【請求項３】クロックタイミング時刻の調整により、
前記目標マシンサイクル内でフリップフロップ間のデー
タ転送を行うことができない信号伝播経路あるいは閉ル
ープを抽出し、それらを表示することを特徴とする請求
項２記載の半導体集積回路の設計方法。
【請求項４】クロックタイミング時刻の調整により、
前記目標マシンサイクル内でフリップフロップ間のデー
タ転送を行うことができない信号伝播経路あるいは閉ル
ープを抽出し、これらの信号伝播経路あるいは閉ループ
に対して、フリップフロップ間の信号伝播遅延時間の修
正を加えることを特徴とする請求項２記載の半導体回路
の設計方法。
【請求項５】前記マシンサイクルの目標値を暫減しな
がら、各フリップフロップのクロックタイミング時刻を
決定することにより、実現可能な最小マシンサイクルを
求めることを特徴とする請求項２、３または４記載の半
導体集積回路の設計方法。
【請求項６】半導体集積回路のチップをいくつかの領
域に分割して、クロックソースピンから各領域へのクロ
ック信号の分配を高速でかつノイズ等の影響を受け難い
転送形態で行い、各領域に複数のクロックピンを用意し
ておき、半導体集積回路内の各フリップフロップに対し
て、目標マシンサイクルでフリップフロップ間のデータ
転送ができるようにクロックタイミング時刻の調整を行
う半導体集積回路の設計システムにおいて、フリップフ
ロップ間の信号伝播遅延時間を計算する手段または外部
から入力する手段と、マシンサイクルの目標値に応じて
各フリップフロップのクロックタイミング時刻を決定す
る手段と、各フリップフロップのクロックタイミング時
刻またはタイミング調整方法を出力する手段と、与えら
れたクロックタイミング時刻またはタイミング調整方法
を実現する手段と、目標マシンサイクル内でデータ転送
を行うことができないフリップフロップ間の信号伝播経
路あるいは閉ループを抽出して表示する手段とを備える
ことを特徴とする半導体集積回路の設計システム。