JP2001332626A - 半導体集積回路の設計方法 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、順序回路を含む回路の設計期間を短
縮出来るような半導体集積回路設計方法を提供すること
を目的とする。 【解決手段】半導体集積回路の設計方法は、フリップフ
ロップ及び予備のトランジスタを含むセルを作成し、該
セルを用いて回路を設計し、該フリップフロップにおい
てタイミング調整が必要な場合に該予備のトランジスタ
を該フリップフロップに接続することでタイミング調整
を実行する各段階を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般には半導体集
積回路の設計方法に関し、詳しくはタイミング調整を行
う半導体集積回路の設計方法に関する。

【０００２】

【従来の技術】従来の論理設計では、レイアウト設計後
にタイミング検証を行い、このタイミング検証で問題が
発見されると、タイミングに問題があるフリップフロッ
プ付近の論理回路及びレイアウトを変更する。レイアウ
ト変更後に再びタイミング検証を行い、このタイミング
検証でまた問題が発見されれば、問題があるフリップフ
ロップ付近の論理回路及びレイアウトを変更する。この
ようにタイミング検証及びレイアウト変更を繰り返すこ
とによって、タイミング違反がなくなるように論理回路
の設計に関して収束を図っていた。

【０００３】

【発明が解決しようとする課題】この方法では、タイミ
ング違反のあるフリップフロップ部分を修正するために
例えばセルを追加する場合、追加セルの配置位置がフリ
ップフロップから空間的に離れたり、接続配線を迂回さ
せる必要がある場合などには、タイミング違反がなくな
るように回路設計を収束させることが難しかった。また
回路変更することによるレイアウト修正が、他の回路の
タイミング違反につながる場合もあり、タイミング検証
及びレイアウト変更を繰り返す回数が多くなり、設計に
要する時間が長くなってしまうという問題があった。

【０００４】従って本発明は、順序回路を含む回路の設
計期間を短縮出来るような半導体集積回路設計方法を提
供することを目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明においては、半導体集積回路の設計方法は、
ａ）フリップフロップ及び予備のトランジスタを含むセ
ルを作成し、ｂ）該セルを用いて回路を設計し、ｃ）該
フリップフロップにおいてタイミング調整が必要な場合
に該予備のトランジスタを該フリップフロップに接続す
ることでタイミング調整を実行する各段階を含む。

【０００６】上記設計方法においては、フリップフロッ
プのセル領域内に予備のトランジスタを予め設けてお
き、レイアウト後にタイミング検証でタイミング違反が
生じたときには、予備のトランジスタを用いてセル内で
のタイミング調整を行なう。従って、セル内部のみでの
配線変更ですむために、他の回路のタイミングに影響を
与えることなくタイミングを調整可能である。またタイ
ミング調整のための配線が短くてすむために、容易に論
理設計の収束を図ることが出来る。更に配線層のみでの
修正が可能であるために、配線層より下層をレイアウト
し直す必要がない。

【０００７】本発明においては更に、上記の設計方法
は、該フリップフロップに上記予備のトランジスタを接
続して異なった信号タイミングを有する変形フリップフ
ロップを作成し、該変形フリップフロップについてセル
特性を抽出し、該セル特性と共に該変形フリップフロッ
プを含むセルをライブラリとして登録しておく。

【０００８】更に、上記の設計方法において、該段階
ｃ）は、タイミング調整が必要なセルに対して該セル特
性を参照して該ライブラリから適切なタイミングを有す
るセルを検索し、該検索されたセルで上記タイミング調
整が必要なセルを置き換えることでタイミング調整を実
行する各段階を含む。

【０００９】上記のようにして作成されたライブラリに
は、様々なタイミング及び駆動能力を有するフリップフ
ロップが用意されており、これらのフリップフロップは
そのセルの特性が既に抽出済みであるので、配線の容量
や抵抗を考慮した正確なタイミングが分かる。従って、
タイミング検証の段階でタイミング違反が検出された場
合には、所望のタイミングや駆動能力を有するフリップ
フロップのセルをライブラリから検索して、タイミング
違反のあるセルを検索されたセルに置き換えれば、他の
セルに影響を与えることなく所望のタイミング関係を正
確に実現することが出来る。

【００１０】

【発明の実施の形態】以下に、本発明の原理及び実施例
を添付の図面を用いて説明する。

【００１１】図１（ａ）及び（ｂ）は、本発明の原理を
説明するための図である。

【００１２】図１（ａ）に示されるのは、マスタスレー
ブ型のフリップフロップの回路図であり、図１（ｂ）に
示されるのは、図１（ａ）のフリップフロップのレイア
ウト図である。

【００１３】図１（ａ）に示されるフリップフロップ
は、トランスファーゲート１１乃至１４と、インバータ
１５乃至２２を含む。インバータ２１及び２２は、トラ
ンスファーゲート１１乃至１４に供給する相補のクロッ
ク信号ＣＫ０とＸＣＫ０とをクロック信号ＣＫから生成
する回路である。図１（ａ）に示されるように、本発明
においては、フリップフロップのセル領域１０内に予備
のトランジスタとして、複数のＰＭＯＳトランジスタ２
５及び複数のＮＭＯＳトランジスタ２６を設ける。これ
ら予備のトランジスタ２５及び２６が、タイミング検証
で違反があった場合に、タイミング調整のために用いら
れる。

【００１４】図１（ａ）のレイアウト図に示されるよう
に、複数のＰＭＯＳトランジスタ２５及び複数のＮＭＯ
Ｓトランジスタ２６は、フリップフロップの入力端Ｄ或
いは出力端Ｑ及びＸＱに近い位置に形成されている。

【００１５】このように本発明においては、フリップフ
ロップのセル領域内に予備のトランジスタを予め設けて
おき、レイアウト後にタイミング検証でタイミング違反
が生じたときには、予備のトランジスタを用いてセル内
でのタイミング調整を行なう。従って、セル内部のみで
の配線変更ですむために、他の回路のタイミングに影響
を与えることなくタイミングを調整可能である。またタ
イミング調整のための配線が短くてすむために、容易に
論理設計の収束を図ることが出来る。更に配線層のみで
の修正が可能であるために、配線層より下層をレイアウ
トし直す必要がなく、レイアウト修正にかかる時間が少
なくてすむと共に、タイミング検証を実行しながら実際
のプロセス工程を先行して開始することも可能になる。

【００１６】また本発明においては、以下に説明するよ
うに、予備のトランジスタ２５及び２６を用いた様々な
タイミングのフリップフロップをライブラリとして用意
しておくことで、一度のタイミング検証でタイミング違
反を解決することが可能になる。

【００１７】図２は、フリップフロップのライブラリを
作成する処理のフローチャートである。

【００１８】ステップＳ１で、ライブラリに含まれるフ
リップフロップの種類を決定する。例えば、ＦＦ１とＦ
Ｆ２という２つの種類のフリップフロップに関してライ
ブラリを作成するとする。

【００１９】ステップＳ２で、フリップフロップのセル
内に挿入する予備のトランジスタの数を決定する。これ
は、半導体集積回路の設計に使用するＣＡＤツールによ
って自動的に調整可能なタイミング範囲がある程度決ま
っているので、このタイミング調整後に微調整しなけれ
ばならないタイミングのずれの程度を勘案して、必要に
なるであろうトランジスタの数を決定する。即ち、ＣＡ
Ｄツールによって調整可能なタイミング調整をした後に
更に微調整しなければならないタイミングの幅がＸであ
るとし、予備トランジスタ一つあたりの遅延量がＹであ
るとすると、Ｘ／Ｙ程度の個数の予備トランジスタを用
意しておく必要があることになる。

【００２０】ステップＳ３で、各フリップフロップにお
いて、タイミング調整を行なわなければならない可能性
のある端子と、夫々の端子に追加するタイミングの種類
を決定する。例えば、ＦＦ１でタイミング調整を行なわ
なければならない可能性のある端子をＤ、ＣＫ、及びＱ
として、夫々の端子ごとに２種類の異なったタイミング
（或いは駆動能力）の論理設計パターンを作成する。ま
たＦＦ２でタイミング調整を行なわなければならない可
能性のある端子を例えばＤ、ＣＫ、Ｑ、及びＸＱとし
て、端子Ｄ及びＱにはタイミング（或いは駆動能力）の
異なる１つの種類の追加論理設計パターンを作成し、端
子ＣＫには３種類の異なったタイミングの論理設計パタ
ーンを作成し、端子ＸＱには２種類の異なった駆動能力
の論理設計パターンを作成する。

【００２１】ステップＳ４で、各フリップフロップのセ
ルに対して、ステップＳ２で決定した数のトランジスタ
を予備トランジスタとして設けたセルレイアウトを作成
する。この時、ステップＳ３で決定された端子付近にト
ランジスタを配置するようにレイアウトを決定する。ま
たそれらの予備トランジスタと端子とは、配線層のみ即
ちメタル配線とコンタクト層のみで接続可能なようにレ
イアウトを決定する。このステップＳ４で作成した予備
トランジスタ付きのフリップフロップのセルを、ＦＦ１
＿ＴＲと表記する。

【００２２】ステップＳ５で、ステップＳ４で作成した
フリップフロップを元にして、ステップＳ３で決定した
夫々の端子ごとに、予備トランジスタを用いて異なった
タイミングのレイアウトを作成する。結果として、夫々
の端子ごとにタイミングが異なった複数のセルレイアウ
トが作成される。

【００２３】例えば、ステップＳ４で作成したフリップ
フロップＦＦ１＿ＴＲの端子Ｄにディレイを付けたセル
ＦＦ１＿ＴＲ＿Ｄ1を作成する。またこのディレイの長
さの異なるセルＦＦ１＿ＴＲ＿Ｄ２を作成する。同様
に、ステップＳ４で作成したフリップフロップＦＦ１＿
ＴＲの端子ＣＫにディレイを付けたセルＦＦ１＿ＴＲ＿
ＣＫ1を作成する。またこのディレイの長さの異なるセ
ルＦＦ１＿ＴＲ＿ＣＫ２を作成する。またフリップフロ
ップＦＦ１＿ＴＲの端子Ｑの駆動能力を変えたものを、
セルＦＦ１＿ＴＲ＿Ｑ1及びＦＦ１＿ＴＲ＿Ｑ２として
用意する。

【００２４】更にＦＦ２に対しても、同様に複数の異な
ったセルＦＦ２＿ＴＲ＿Ｄ、ＦＦ２＿ＴＲ＿ＣＫ１、Ｆ
Ｆ２＿ＴＲ＿ＣＫ２、ＦＦ２＿ＴＲ＿ＣＫ３、ＦＦ２＿
ＴＲ＿Ｑ、ＦＦ２＿ＴＲ＿ＸＱ１、ＦＦ２＿ＴＲ＿ＸＱ
２を作成する。

【００２５】ステップＳ６で、ステップＳ５で作成した
セルの特性（各配線に応じた抵抗及び容量）を抽出す
る。

【００２６】ステップＳ７で、新たに作成されたセルを
ライブラリに追加する。結果としてこの例では、 ＦＦ１（元々ライブラリにあったセル） ＦＦ１＿ＴＲ＿Ｄ1（予備トランジスタを追加したセ
ル） ＦＦ１＿ＴＲ＿Ｄ２（Ｄ端子のタイミングを変えたセ
ル） ＦＦ１＿ＴＲ＿ＣＫ1（Ｄ端子のタイミングを変えたセ
ル） ＦＦ１＿ＴＲ＿ＣＫ２（ＣＫ端子のタイミングを変えた
セル） ＦＦ１＿ＴＲ＿Ｑ1（Ｑ端子の駆動能力を変えたセル） ＦＦ１＿ＴＲ＿Ｑ２（Ｑ端子の駆動能力を変えたセル） 及び、 ＦＦ２（元々ライブラリにあったセル） ＦＦ２＿ＴＲ（予備トランジスタを追加したセル） ＦＦ２＿ＴＲ＿Ｄ（Ｄ端子のタイミングを変えたセル） ＦＦ２＿ＴＲ＿ＣＫ１（ＣＫ端子のタイミングを変えた
セル） ＦＦ２＿ＴＲ＿ＣＫ２（ＣＫ端子のタイミングを変えた
セル） ＦＦ２＿ＴＲ＿ＣＫ３（ＣＫ端子のタイミングを変えた
セル） ＦＦ２＿ＴＲ＿Ｑ（Ｑ端子の駆動能力を変えたセル） ＦＦ２＿ＴＲ＿ＸＱ１（ＸＱ端子の駆動能力を変えたセ
ル） ＦＦ２＿ＴＲ＿ＸＱ２（ＸＱ端子の駆動能力を変えたセ
ル） がライブラリに格納されることになる。

【００２７】上記のようにして作成されたライブラリに
は、様々なタイミング及び駆動能力を有するフリップフ
ロップが用意されており、これらのフリップフロップは
そのセルの特性が既に抽出済みであるので、配線の容量
や抵抗を考慮した正確なタイミングが分かるようになっ
ている。従って、半導体集積回路の設計において、タイ
ミング検証の段階でタイミング違反が検出された場合に
は、所望のタイミングや駆動能力を有するフリップフロ
ップのセルをライブラリから検索して、タイミング違反
のあるセルを検索されたセルに置き換えれば、他のセル
に影響を与えることなく所望のタイミング関係を正確に
実現することが出来る。

【００２８】図３は、上記のようにして作成されたライ
ブラリを用いた本発明による半導体集積回路の設計方法
を示す。

【００２９】ステップＳ１１で、半導体集積回路の論理
設計を行なう。

【００３０】ステップＳ１２で、半導体集積回路のレイ
アウト設計を行なう。

【００３１】ステップＳ１３で、配線に応じた抵抗及び
容量等の回路特性を抽出する。

【００３２】ステップＳ１４で、タイミング検証を行な
う。

【００３３】ステップＳ１５で、タイミング検証により
タイミング違反が発見されたセルに対して、ライブラリ
に登録してある適切なタイミングを有するセルとの置き
換えを論理設計上で行なう。その後セルの特性を考慮し
た論理チェックを行い、タイミング違反がないことを確
認する。

【００３４】ステップＳ１６で、ステップＳ１５で論理
的に置き換えたセルについて、レイアウト上での置き換
えを行なう。

【００３５】ステップＳ１７で、置き換えたセルの部分
について配線を修正する。以上で処理を終了する。

【００３６】以上のように、本発明においては、タイミ
ング検証及びレイアウト修正のステップを繰り返し実行
することなく、一度のタイミング検証及びレイアウト修
正で設計作業を終了することが可能である。これは、ラ
イブラリにはセルの特性が既知のフリップフロップが多
数用意されており、タイミング違反のあるセルに対して
は、所望のタイミングや駆動能力を有するフリップフロ
ップのセルをライブラリから探して置き換えることが可
能であるために、他のセルに影響を与えることなく、所
望のタイミング関係を実現することが出来るからであ
る。

【００３７】図４（ａ）及び（ｂ）は、本発明によるラ
イブラリに格納されるフリップフロップの一例を示す。
図４に示されるのは、図１に示されるフリップフロップ
に対する一変形として、ライブラリに格納されるフリッ
プフロップである。図４において、図１と同一の要素は
同一の記号で参照され、その説明は省略される。

【００３８】図４（ａ）に示されるのは、マスタスレー
ブ型のフリップフロップの回路図であり、図４（ｂ）に
示されるのは、図４（ａ）のフリップフロップのレイア
ウト図である。

【００３９】図４（ａ）に示されるフリップフロップの
セル領域１０Ａにおいては、図１（ａ）に示される予備
トランジスタ２５及び２６を用いてインバータ１９Ａ及
び１９Ｂを構成し、それらのインバータを出力端子Ｑに
並列に接続してある。これによって出力端子Ｑの駆動能
力を向上させて、データの遅延時間を短縮させている。
図１（ｂ）と図４（ｂ）とから分かるように、図１
（ｂ）に示される出力端子Ｑに近い側の予備トランジス
タ２５及び２６を使用して、インバータ１９Ａ及び１９
Ｂを構成することで、配線変更によって他のセルへの影
響或いは当該セル内での他の回路部分に対する影響を与
えることなく、出力端子Ｑの駆動能力を向上させること
が出来る。

【００４０】なお出力端子Ｑの駆動能力を向上させるた
めには、インバータ１９Ａ及び１９Ｂの出力を出力端子
Ｑに接続するのではなく、出力端子Ｑを第１の出力端子
として、インバータ１９Ａ及び１９Ｂの出力端はフリッ
プフロップの第２及び第３の出力端子としてもよい。こ
のような構成とすることで、フリップフロップにつなが
る付加を分散してファンアウトを減らし、データの遅延
時間を短縮することが可能となる。

【００４１】また後述する図８に説明されるように、フ
リップフロップのセル領域１０Ａで予備トランジスタ２
５及び２６を使い切ってしまい、更にタイミング調整が
必要な場合には、近隣にあるフリップフロップのセルの
予備トランジスタを用いてもよい。即ち、近隣にあるセ
ルの予備トランジスタを用いて、セル１０Ａの出力端子
に、インバータを並列に接続させるようにすること出来
る。

【００４２】図５（ａ）及び（ｂ）は、本発明によるラ
イブラリに格納されるフリップフロップの一例を示す。
図５に示されるのは、図１に示されるフリップフロップ
に対する一変形として、ライブラリに格納されるフリッ
プフロップである。図５において、図１と同一の要素は
同一の記号で参照され、その説明は省略される。

【００４３】図５（ａ）に示されるフリップフロップの
セル領域１０Ｂにおいては、図１（ａ）に示される予備
トランジスタ２５及び２６を用いてインバータ２３及び
２４を構成し、それらのインバータを入力端子Ｄに直列
に接続してある。これによって、入力端子Ｄからフリッ
プフロップに入力されるデータのタイミングを、調整す
ることが可能になる。また図１（ｂ）と図５（ｂ）とか
ら分かるように、図１（ｂ）に示される入力端子Ｄに近
い側の予備トランジスタ２５及び２６を使用して、イン
バータ２３及び２４を構成することで、配線変更によっ
て他のセルへの影響或いは当該セル内での他の回路部分
に対する影響を与えることなく、配線層の変更のみでタ
イミングを調整することが出来る。

【００４４】フリップフロップのセル領域１０Ｂで予備
トランジスタを使い切ってしまい、更にタイミング調整
が必要な場合には、近隣にあるフリップフロップのセル
の予備トランジスタを用いてもよい。

【００４５】図６（ａ）及び（ｂ）は、本発明によるラ
イブラリに格納されるフリップフロップの一例を示す。
図６において、図１と同一の要素は同一の記号で参照さ
れ、その説明は省略される。

【００４６】図６（ａ）に示されるフリップフロップの
セル領域１０Ｃにおいては、図１（ａ）に示される予備
トランジスタ２５及び２６を用いてインバータ２７及び
２８を構成し、それらのインバータを、クロック信号Ｃ
Ｋを入力する入力端子に直列に接続してある。これによ
って、クロック信号ＣＫのタイミングを調整することが
可能になる。また図１（ｂ）と図６（ｂ）とから分かる
ように、図１（ｂ）に示されるクロック信号入力端子Ｃ
Ｋに近い側の予備トランジスタ２５及び２６を使用し
て、インバータ２７及び２８を構成することで、配線変
更によって他のセルへの影響或いは当該セル内での他の
回路部分に対する影響を与えることなく、配線層の変更
のみでタイミングを調整することが出来る。

【００４７】図７は、本発明によるライブラリに格納さ
れるフリップフロップの一例を示す。図７において、図
１と同一の要素は同一の記号で参照され、その説明は省
略される。

【００４８】図７に示されるフリップフロップのセル領
域１０Ｄにおいては、予備トランジスタ２５及び２６が
設けられているだけでなく、インバータ３１及び３２が
クロック信号入力に直列に接続する形で既設されてお
り、図１（ａ）に示されるフリップフロップと比較する
と、クロック信号ＣＫのタイミングが遅いものとなって
いる。図７のセルは、最初の論理設計の段階で図１のセ
ル１０の代わりに使用する。インバータ３１及び３２が
既に挿入されているので、これらを削除することで遅延
を減らす方向にタイミングを調整することが可能にな
る。

【００４９】なお遅延を減らす方向にタイミングを調整
する目的で挿入するトランジスタは、クロック信号の入
力部に限られるものではなく、フリップフロップの出力
端子部等任意の場所に設けることが可能である。

【００５０】図８は、本発明によるライブラリに格納さ
れるフリップフロップの一例を示す。図８において、図
１と同一の要素は同一の記号で参照され、その説明は省
略される。

【００５１】図８に示されるフリップフロップのセル領
域１０Ｅにおいては、図１（ａ）に示される予備トラン
ジスタ２５及び２６を用いてインバータ４１乃至４４を
構成し、それらのインバータを、セル領域１０Ｅの近隣
・周辺にあるセルでタイミング調整が必要な回路のため
に提供可能としてある。この場合、セル間の配線の修正
は必要になるが、セル１０Ｅにある既設のインバータを
使用すればよいために、新たなセルを追加する必要がな
く、配線層の配線変更のみで対応することが可能であ
る。

【００５２】図９は、図７のフリップフロップで不要に
なったトランジスタを利用する例を示す。図９におい
て、図７と同一の要素は同一の記号で参照され、その説
明は省略される。

【００５３】図９において、セル１０Ｄに設けられるＮ
ＡＮＤ回路３３は、図７のインバータ３１及び３２を構
成していたトランジスタを用いて構成される論理素子で
あり、セル１０Ｄの近隣にあるセルの追加回路部分・タ
イミング調整回路部分として使用可能である。即ち、図
７のフリップフロップのセルを用いて論理設計及びタイ
ミング検証を実行したときに、このセルにタイミング違
反が見つかり、タイミング調整の結果、インバータ３１
及び３２が不要になったとする。この場合、近隣のセル
でトランジスタを必要としているセルがある場合には、
この近隣のセルに、インバータ３１及び３２を構成して
いたトランジスタを有効利用させることが出来る。

【００５４】図１０（ａ）及び（ｂ）は、本発明による
設計方法の有効性を説明するための図である。

【００５５】図１０は、半導体集積回路のマクロの一例
を設計したときに、一度のタイミング検証及びタイミン
グ調整によって、どの程度レイアウトが修正されたかを
示す図である。図１０（ａ）は、従来の手法によりレイ
アウトを修正した場合に、レイアウトに変更があった部
分を示した図である。例えば、直線的な配線を追加する
或いは削除する変更があった場合には、配線の変化部分
として直線が図面に示されることになる。また何らかの
セルが追加或いは削除になった場合には、セルの大きさ
に対応するドットが図面に示されることになる。図１０
（ｂ）は、本発明によるライブラリを用意してレイアウ
トを修正した場合に、レイアウトに変更があった部分を
示した図である。なお図１０（ａ）及び（ｂ）は、一度
のタイミング検証及びタイミング調整によって修正され
た箇所を示すものであり、複数回タイミング検証及びレ
イアウト修正を行なったものではない。

【００５６】図１０（ａ）及び（ｂ）を比較すれば分か
るように、本発明の設計方法を用いた場合には、レイア
ウト修正の量が従来の設計方法を用いた場合に比較して
大幅に少ないことが分かる。これは、あるセルのタイミ
ング調整によるレイアウト修正が他のセルへ影響を与え
ることなく、またタイミング調整を行なうセルにも不要
な修正が行なわれないためである。

【００５７】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。

【００５８】

【発明の効果】本発明においては、フリップフロップの
セル領域内に予備のトランジスタを予め設けておき、レ
イアウト後にタイミング検証でタイミング違反が生じた
ときには、予備のトランジスタを用いてセル内でのタイ
ミング調整を行なう。従って、セル内部のみでの配線変
更ですむために、他の回路のタイミングに影響を与える
ことなくタイミングを調整可能である。またタイミング
調整のための配線が短くてすむために、容易に論理設計
の収束を図ることが出来る。更に配線層のみでの修正が
可能であるために、配線層より下層をレイアウトし直す
必要がなく、レイアウト修正にかかる時間が少なくてす
むと共に、タイミング検証を実行しながら実際のプロセ
ス工程を先行して開始することも可能になる。

【００５９】更に、ライブラリには様々なタイミング及
び駆動能力を有するフリップフロップが用意されてお
り、これらのフリップフロップはそのセルの特性が既に
抽出済みであるので、配線の容量や抵抗を考慮した正確
なタイミングが分かる。従って、タイミング検証の段階
でタイミング違反が検出された場合には、所望のタイミ
ングや駆動能力を有するフリップフロップのセルをライ
ブラリから検索して、タイミング違反のあるセルを検索
されたセルに置き換えれば、他のセルに影響を与えるこ
となく所望のタイミング関係を正確に実現することが出
来る。従って、タイミング検証及びレイアウト修正のス
テップを繰り返し実行することなく、一度のタイミング
検証及びレイアウト修正で設計作業を終了することが可
能である。

【図面の簡単な説明】

【図１】（ａ）及び（ｂ）は、本発明の原理を説明する
ための図である。

【図２】フリップフロップのライブラリを作成する処理
のフローチャートである。

【図３】本発明による半導体集積回路の設計方法を示す
フローチャートである。

【図４】（ａ）及び（ｂ）は、ライブラリに格納される
フリップフロップの一例を示す図である。

【図５】（ａ）及び（ｂ）は、ライブラリに格納される
フリップフロップの一例を示す図である。

【図６】（ａ）及び（ｂ）は、ライブラリに格納される
フリップフロップの一例を示す図である。

【図７】ライブラリに格納されるフリップフロップの一
例を示す図である。

【図８】ライブラリに格納されるフリップフロップの一
例を示す図である。

【図９】図７のフリップフロップで不要になったトラン
ジスタを利用する例を示す図である。

【図１０】（ａ）及び（ｂ）は、本発明による設計方法
の有効性を説明するための図である。

【符号の説明】

１０ セル領域 ２５、２６ 予備トランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡本 雅之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 長坂 光明 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 荒川 利夫 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B046 AA08 BA05 JA03 KA06 5F038 CA02 CA03 CA17 CD05 CD09 DF01 DF11 EZ09 EZ20 5F064 AA01 BB01 BB19 CC06 DD02 DD50 EE02 EE47 EE54 FF09 HH06 HH12 HH15

Claims (8)

【特許請求の範囲】
1. 【請求項１】ａ）フリップフロップ及び予備のトランジ
   スタを含むセルを作成し、 ｂ）該セルを用いて回路を設計し、 ｃ）該フリップフロップにおいてタイミング調整が必要
   な場合に該予備のトランジスタを該フリップフロップに
   接続することでタイミング調整を実行する各段階を含む
   ことを特徴とする半導体集積回路の設計方法。
2. 【請求項２】該フリップフロップに上記予備のトランジ
   スタを接続して異なった信号タイミングを有する変形フ
   リップフロップを作成し、 該変形フリップフロップについてセル特性を抽出し、 該セル特性と共に該変形フリップフロップを含むセルを
   ライブラリとして登録しておくことを特徴とする請求項
   １記載の設計方法。
3. 【請求項３】該段階ｃ）は、 タイミング調整が必要なセルに対して該セル特性を参照
   して該ライブラリから適切なタイミングを有するセルを
   検索し、 該検索されたセルで上記タイミング調整が必要なセルを
   置き換えることでタイミング調整を実行する各段階を含
   むことを特徴とする請求項２記載の設計方法。
4. 【請求項４】該段階ａ）は、該フリップフロップ及び該
   予備のトランジスタを配線層のみで接続可能なようにレ
   イアウトする段階を含むことを特徴とする請求項１記載
   の設計方法。
5. 【請求項５】該段階ａ）は、使用するＣＡＤシステムで
   調整可能なタイミングを調整した後に更に調整必要なタ
   イミングの幅に応じて該予備のトランジスタの個数を決
   定する段階を含むことを特徴とする請求項１記載の設計
   方法。
6. 【請求項６】利用可能な予備のトランジスタがないセル
   においてタイミング調整が必要な場合、周辺に位置され
   るセルにおける利用可能な予備のトランジスタを該利用
   可能な予備のトランジスタがないセルに接続してタイミ
   ング調整を行なう段階を更に含むことを特徴とする請求
   項１記載の設計方法。
7. 【請求項７】該段階ａ）は削除可能なトランジスタを該
   フリップフロップに含めるように該フリップフロップを
   設計する段階を含み、該段階ｃ）は遅延を減らす方向に
   タイミング調整が必要な場合には該削除可能なトランジ
   スタを削除することでタイミング調整を実行する段階を
   含むことを特徴とする請求項１記載の設計方法。
8. 【請求項８】該段階ａ）は、該フリップフロップの入出
   力端子の近傍に該予備のトランジスタをレイアウトする
   段階を含むことを特徴とする請求項１記載の設計方法。