KR20230040245A - 표준 셀들을 포함하는 집적 회로, 이를 포함하는 레이아웃 설계 방법 및 컴퓨팅 시스템 - Google Patents

표준 셀들을 포함하는 집적 회로, 이를 포함하는 레이아웃 설계 방법 및 컴퓨팅 시스템 Download PDF

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KR20230040245A
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임승만
최은희
김민수
정상진
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Abstract

표준 셀들을 포함하는 집적 회로, 이를 포함하는 레이아웃 설계하는 방법 및 컴퓨팅 시스템이 제공된다. 몇몇 실시예들에 따른 집적 회로는 제1 출력 신호를 출력하는 제1a 출력 핀과 제2a 출력 핀, 그리고 제1a 출력 핀과 제2a 출력 핀을 전기적으로 연결하는 제1 라우팅 배선과, 제1a 출력 핀과 제1 라우팅 배선을 전기적으로 연결하며 제1a 출력 핀과 제1 라우팅 배선과 수직하는 제1a 비아와 제2a 출력 핀과 제1 라우팅 배선을 전기적으로 연결하며 제2a 출력 핀과 제1 라우팅 배선과 수직하는 제2a 비아를 포함하는 제1 표준 셀, 및 제2 출력 신호를 출력하는 제1b 출력 핀과 제2b 출력 핀, 그리고 제1b 출력 핀과 제2b 출력 핀을 전기적으로 연결하는 제2 라우팅 배선과, 제1b 출력 핀과 제2 라우팅 배선을 전기적으로 연결하며 제1b 출력 핀과 제2 라우팅 배선과 수직하는 제1b 비아와 제2b 출력 핀과 제2 라우팅 배선을 전기적으로 연결하며 제2b 출력 핀과 제2 라우팅 배선과 수직하는 제2b 비아를 포함하는 제2 표준 셀을 포함하되, 제1a 비아는 표준 셀의 제1a 위치에 배치되고, 제2a 비아는 표준 셀의 제2a 위치에 배치되며, 제1b 비아는 표준 셀의 제1b 위치에 배치되고, 제2b 비아는 표준 셀의 제2b 위치에 배치되며, 제1a 위치, 제2a 위치, 제1b 위치, 및 제2b 위치는 서로 다르다.

Description

표준 셀들을 포함하는 집적 회로, 이를 포함하는 레이아웃 설계 방법 및 컴퓨팅 시스템{INTEGRATED CIRCUIT INCLUDING STANDARD CELLS, METHOD OF LAYOUT DESIGN INCLUDING THEREOF AND COMPUTING SYSTEM FOR THE SAME}
본 발명은 표준 셀들을 포함하는 집적 회로, 이를 포함하는 레이아웃 설계 방법 및 컴퓨팅 시스템에 관한 것이다.
최근 집적 회로의 구성이 복잡해지고, 반도체 제조 방법이 극도로 미세화됨에 따라서, 집적 회로에 많은 수의 반도체 소자가 집적되고 있다. 집적 회로에서 소자의 게이트 길이(length)가 점점 감소되고, 반도체 소자들을 연결하는 배선의 폭도 함께 감소되고 있다. 배선의 단면적이 감소됨에 따라 일레트로마이그레이션(electromigration, EM)이 발생되는 문제가 있다. 일레트로마이그레이션에 의해 배선이 개방(open)되거나, 서로 다른 배선이 단락(short)될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 출력 핀들을 연결하는 라우팅 배선을 셀 디자인 단계보다 상위 단계에서 진행함으로써, 배선 효율성이 향상되고 일렉트로마이그레이션이 감소된 표준 셀들을 포함하는 집적 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 출력 핀들을 연결하는 라우팅 배선을 셀 디자인 단계보다 상위 단계에서 진행함으로써, 배선 효율성이 향상되고 일렉트로마이그레이션이 감소된 표준 셀들을 포함하는 집적 회로를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 출력 핀들을 연결하는 라우팅 배선을 셀 디자인 단계보다 상위 단계에서 진행함으로써, 배선 효율성이 향상되고 일렉트로마이그레이션이 감소된 표준 셀을 제조하는 컴퓨팅 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 집적 회로는, 제1 출력 신호를 출력하는 제1a 출력 핀과 제2a 출력 핀, 그리고 제1a 출력 핀과 제2a 출력 핀을 전기적으로 연결하는 제1 라우팅 배선과, 제1a 출력 핀과 제1 라우팅 배선을 전기적으로 연결하며 제1a 출력 핀과 제1 라우팅 배선과 수직하는 제1a 비아와 제2a 출력 핀과 제1 라우팅 배선을 전기적으로 연결하며 제2a 출력 핀과 제1 라우팅 배선과 수직하는 제2a 비아를 포함하는 제1 표준 셀, 및 제2 출력 신호를 출력하는 제1b 출력 핀과 제2b 출력 핀, 그리고 제1b 출력 핀과 제2b 출력 핀을 전기적으로 연결하는 제2 라우팅 배선과, 제1b 출력 핀과 제2 라우팅 배선을 전기적으로 연결하며 제1b 출력 핀과 제2 라우팅 배선과 수직하는 제1b 비아와 제2b 출력 핀과 제2 라우팅 배선을 전기적으로 연결하며 제2b 출력 핀과 제2 라우팅 배선과 수직하는 제2b 비아를 포함하는 제2 표준 셀을 포함하되, 제1a 비아는 표준 셀의 제1a 위치에 배치되고, 제2a 비아는 표준 셀의 제2a 위치에 배치되며, 제1b 비아는 표준 셀의 제1b 위치에 배치되고, 제2b 비아는 표준 셀의 제2b 위치에 배치되며, 제1a 위치, 제2a 위치, 제1b 위치, 및 제2b 위치는 서로 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 컴퓨팅 시스템은, 제1 입력을 수신 받아, 제1 신호를 출력하는 복수의 논리 소자를 포함하는 제1 표준 셀을 제조하는 컴퓨팅 시스템으로서, 반도체 설계 툴을 이용하여, 복수의 논리 소자를 구성하는 트랜지스터들을 디자인하여 생성된 RTL(Register Transfer Leve) 데이터로부터 네트리스트(Netlist) 데이터를 생성하는 논리 합성 동작인 셀 레벨 디자인을 수행하고, 표준 셀 라이브러리를 참조하여, 네트리스트 데이터로부터 레이아웃 데이터를 생성하는 배치 및 라우팅 동작을 수행하는 것을 포함하되, 복수의 논리 소자 각각에 연결되며, 제1 신호를 출력하는 제1 출력 핀들을 연결하는 제1 라우팅 배선이 배치 및 라우팅 동작을 통해 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 집적 회로 제조 방법은, 제1 입력을 수신 받아, 제1 신호를 출력하는 복수의 논리 소자를 포함하는 제1 표준 셀을 제조하는 집적 회로 제조 방법으로서, 복수의 논리 소자를 구성하는 트랜지스터들을 제조하고, 트랜지스터들의 각 단자들에 전기적 신호를 전달하는 배선을 배치하는 것을 포함하되, 배선을 배치하는 것은, 제1 방향으로 연장된 제1 배선 레이어를 따라, 배선을 최초로 배치하고, 제1 방향과 교차하는 제2 방향으로 연장된 제2 배선 레이어를 따라, 배선을 배치하고, 제1 방향으로 연장된 제3 배선 레이어를 따라 배선을 배치하는 것을 포함하되, 제1 신호를 출력하는 제1 출력 핀들을 연결하는 제1 라우팅 배선은 제1 배선 레이어를 따라 배선이 배치되고, 제2 배선 레이어를 따라 배선이 배치된 후 배치된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 3은 몇몇 실시예들에 따른 표준 셀을 설명하기 위한 예시적인 레이아웃도들이다.
도 4는 몇몇 실시예들에 따른 표준 셀이 클락 게이팅 셀인 경우를 예로 설명하기 위한 회로도이다.
도 5는 몇몇 실시예들에 따른 표준 셀 제조 컴퓨팅 시스템을 설명하기 위한 예시적인 흐름도이다.
도 6은 도 5의 배치 및 라우팅 동작을 설명하기 위한 흐름도이다.
도 7 및 도 8는 몇몇 실시예들에 따른 표준 셀의 제조 방법을 설명하기 위한 제조 중간 단계 도면들이다.
도 9은 몇몇 실시예들에 따른 표준 셀을 제조하는 집적 회로 제조 방법을 도시한 예시적인 흐름도이다.
도 10은 몇몇 실시예들에 따른 표준 셀들을 포함하는 집적 회로를 설명하기 위한 예시적인 도면이다.
도 1 내지 도 3은 몇몇 실시예들에 따른 표준 셀을 설명하기 위한 예시적인 레이아웃도들이다.
표준 셀(standard cell)은 집적 회로에 포함되는 레이아웃의 단위로서, 셀로서 지칭될 수도 있다. 집적 회로는 다수의 다양한 셀들을 포함할 수 있다. 셀들은 미리 정해진 규격을 준수하는 구조를 가질 수 있고, 복수의 행들에 정렬되어 배치될 수 있다. 본 명세서에서, 제1 방향(X) 및 제2 방향(Y)은 제1 수평 방향 및 제2 수평 방향으로 각각 지칭될 수 있고, 제1 방향(X) 및 제2 방향(Y)으로 이루어진 평면은 수평면으로 지칭될 수 있다.
도 1을 참조하면, 몇몇 실시예들에 따른 표준 셀(C1)은 셀 바운더리에 의해 한정되는 적어도 하나의 셀일 수 있다. 표준 셀(C1)은 표준 셀 라이브러리(예를 들어, 도 5의 D12)로부터 제공될 수 있다.
표준 셀(C1)은 제1 방향(X)으로 연장되는 활성 영역을 포함할 수 있고, 제2 방향(Y)으로 연장되는 게이트 라인을 포함할 수 있다. 게이트 라인 및 활성 영역은 트랜지스터를 형성할 수 있다. 표준 셀(C1)은 활성 영역 상에서 제1 방향(X)으로 연장되는 적어도 하나의 핀(fin)을 포함할 수 있고, 핀(fin)은 게이트 라인과 함께 핀펫(FinFET: Fin Field Effect Transistor)을 형성할 수 있다. 게이트 라인 및 활성 영역에 형성되는 트랜지스터는 이에 제한되지 않고, 예를 들어, 복수의 나노와이어를 포함하는 트랜지스터(MBCFETTM(Multi-Bridge Channel Field Effect Transistor)) 구조를 가질 수 있다. 활성 영역 및 게이트 라인은 컨택 및/또는 비아를 통해서 도전 층(예를 들어, 제1 배선 레이어(M1))의 패턴과 전기적으로 연결될 수 있다.
활성 영역은 예를 들어, 실리콘(Si) 또는 저마늄(Ge)과 같은 반도체, 또는 SiGe, SiC, GaAs, InAs이나 InP와 같은 화합물 반도체를 포함할 수도 있고, 도전 영역, 예를 들어, 불순물이 도핑된 웰(well), 불순물이 도핑된 구조물을 포함할 수도 있다. 예시적인 실시 예에서, 게이트 라인은 일함수 금속 함유 레이어 및 갭필 금속막을 포함할 수 있다. 예를 들면, 일함수 금속 함유 레이어는, Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er 및 Pd 중 적어도 하나의 금속을 포함할 수 있고, 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 예시적인 실시 예에서, 게이트 라인들은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다.
표준 셀(C1)은 제3 방향(Z)으로 적층된 배선 레이어들 예를 들어, 제1 배선 레이어(M1), 제2 배선 레이어(M2) 및 제3 배선 레이어(M3)를 포함할 수 있다. 예시적인 실시 예에서, 제3 배선 레이어(M3)에 형성되는 패턴의 폭은 제2 배선 레이어(M2)에 형성되는 패턴의 폭보다 클 수 있고, 제2 배선 레이어(M2)에 형성되는 패턴의 폭은 제1 배선 레이어(M1)에 형성된 패턴의 폭보다 클 수 있으나, 본 개시는 이에 한정되지 않는다.
예시적인 실시예에서, 제1 배선 레이어(M1)에 형성되는 패턴들은 제1 방향(X)으로 연장될 수 있고, 제2 배선 레이어(M2)에 형성되는 패턴들은 제2 방향(Y)으로 연장될 수 있고, 제3 배선 레이어(M3)에 형성되는 패턴들은 제1 방향(X)으로 연장될 수 있다. 다만, 본 개시에 따른 표준 셀(C1)은 이에 한정되지는 않으며, 각 패턴들의 연장되는 방향은 다양하게 구성될 수 있다.
제1 배선 레이어(M1), 제2 배선 레이어(M2) 및 제3 배선 레이어(M3)에 형성된 패턴들은 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 배선 레이어(M1), 제2 배선 레이어(M2) 및 제3 배선 레이어(M3)에 형성된 패턴들은 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 코발트(Co), 탄탈륨(Ta), 니켈(Ni), 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리 사이드 등과 같은 도전 물질을 포함할 수 있다.
표준 셀(C1)은 제1 배선 레이어(M1)에 형성된 패턴들 및 제2 배선 레이어(M2)에 형성된 패턴들을 포함할 수 있고, 제1 배선 레이어(M1)와 제2 배선 레이어(M2) 사이에서 제1 배선 레이어(M1) 및 제2 배선 레이어(M2)를 연결하는 제1 비아(V1)를 포함할 수 있다. 다만, 이에 한정되지 않고, 표준 셀(C1)은 제3 배선 레이어(M3)에 형성되는 패턴들을 더 포함할 수도 있고, 제2 배선 레이어(M2)와 제3 배선 레이어(M3) 사이에 형성되고, 제2 배선 레이어(M2) 및 제3 배선 레이어(M3)를 연결하는 제2 비아(V2)를 더 포함할 수 있다. 도 1에서 도시된 패턴들은, 표준 셀(C1)에 포함되는 패턴들 중 일부를 도시한 것일 수 있다.
예시적인 실시 예에서, 제1 표준 셀(C1)은 제1 출력 핀(OP1a) 및 제2 출력 핀(OP2a)을 포함할 수 있다. 제1 출력 핀(OP1a) 및 제2 출력 핀(OP2a)은 동일 수평면, 즉, 제2 배선 레이어(M2)가 형성되는 평면에서 서로 이격되어 형성될 수 있다. 제1 출력 핀(OP1a) 및 제2 출력 핀(OP2a)은 제1 방향(X)으로 제1 거리(d1)만큼 이격될 수 있다.
제1 출력 핀(OP1a) 및 제2 출력 핀(OP2a)은 제1 표준 셀(C1) 내부에서 전기적으로 연결될 수 있다. 예를 들어, 제1 출력 핀(OP1a) 및 제2 출력 핀(OP2a)은, 제1 배선 레이어(M1)에 형성된 패턴들(M11, M12) 및 제1 배선 레이어(M1)와 제2 배선 레이어(M2) 사이에 형성되는 제1 비아들(V1_11, V1_12, V1_21, V1_22)를 통해 연결될 수 있다. 레이아웃에서, 제1 출력 핀(OP1a), 제2 출력 핀(OP2a) 및 제1 배선 레이어(M1)에 형성된 패턴들(M11, M12)은 링(ring) 구조를 형성할 수 있다.
예시적인 실시예에서, 제1 출력 핀(OP1a) 및 제2 출력 핀(OP2a)은 제2 배선 레이어(M2)의 패턴들일 수 있다. 다만, 본 개시에 따른 표준 셀(C1) 이에 한정되지 않으며, 제1 출력 핀(OP1a) 및 제2 출력 핀(OP2a)은 제1 배선 레이어(M1) 보다 상위의 임의의 레이어에 형성될 수 있고, 예를 들어, 제3 배선 레이어(M3)의 패턴으로서 형성될 수도 있다.
제1 출력 핀(OP1a)은 제1 라우팅 패스(RP1)와 연결될 수 있고, 제2 출력 핀(OP2a)은 제2 라우팅 패스(RP2)와 연결될 수 있다. 제1 라우팅 패스(RP1)와 제2 라우팅 패스가 연결되는 부분에 부하 셀들(예를 들어, 셀 그룹(STCa))이 연결될 수 있다.
표준 셀(C1)은 셀 그룹(STCa)을 구동시키는 구동 셀일 수 있다. 셀 그룹(STCa)은 적어도 하나의 부하 셀을 포함할 수 있다. 예시적인 실시예에서, 표준 셀(C1)은 셀 그룹(STCa)으로 파워를 제공하는 파워 셀일 수 있다. 또는, 예시적인 실시예에서, 표준 셀(C1)은 셀 그룹(STCa)으로 내부 클락 신호를 제공하는 클락 게이팅 셀일 수 있다.
제1 출력 핀(OP1a)과 제2 출력 핀(OP2)은 셀 그룹(STCa)에 포함된 적어도 하나의 부하 셀의 입력 핀과 연결될 수 있다. 셀 그룹(STCa)은 제1 출력 핀(OP1a)으로부터 출력된 출력 신호를 수신할 수 있고, 제2 출력 핀(OP2a)으로부터 출력된 출력 신호를 수신할 수 있다. 제1 출력 핀(OP1a) 및 제2 출력 핀(OP2a) 각각으로부터 출력되는 출력 신호는 동일한 신호이다.
예시적인 실시예에서, 제1 라우팅 패스(RP1)는 제2 배선 레이어(M2)에 형성된 제1 출력 핀(OP1a)과 제3 배선 레이어(M3)에 형성된 라우팅 배선(M31a), 및 제2 배선 레이어(M2)와 제3 배선 레이어(M3)를 연결하는 제2 비아(V21a)를 포함할 수 있다. 또한, 제2 라우팅 패스(RP2)는 제2 배선 레이어(M2)에 형성된 제2 출력 핀(OP2a)과 제3 배선 레이어(M3)에 형성된 라우팅 배선(M31a), 및 제2 배선 레이어(M2)와 제3 배선 레이어(M3)를 연결하는 제2 비아(V21b)를 포함할 수 있다. 다만, 본 도면과 달리 제1 라우팅 패스(RP1) 및 제2 라우팅 패스(RP2)를 구성하는 라우팅 배선들은 다양한 배선 레이어에 다양하게 형성될 수 있다.
즉, 동일한 입력을 수신 받아, 동일한 출력을 출력하는 제1 라우팅 패스(RP1) 및 제2 라우팅 패스(RP2)는 라우팅 배선(M31a)을 통해, 서로 연결될 수 있다.
본 개시에 따른 표준 셀(C1)은 동일한 신호를 출력하는 제1 출력 핀(OP1a) 및 제2 출력 핀(OP2a)을 연결하는 라우팅 배선(M31a)를 포함할 수 있다. 이 때, 라우팅 배선(M31a)이, 트랜지스터를 형성하는 게이트 라인 및 활성 영역 형성 단계에서 배치되지 않는다. 즉, 라우팅 배선(M31a)은 도 5의 단계 S220에서, 배치 및 라우팅(P&R: Place & Routing) 단계에서의 배치 및 라우팅 툴(tool)의 머스트 조인(MustJoin) 핀들을 제1 출력 핀(OP1a)과 제2 출력 핀(OP2a)으로 설정함으로써, 배치될 수 있다.
즉, 라우팅 배선(M31a)을 도 5의 배치 및 라우팅 단계(S20)에서 배치함에 따라, 제3 배선 레이어(M3)의 위치에 라우팅 배선(M31a)을 정확히 배치하여, 배선 효율성을 증대시킬 수 있다. 또한, 라우팅 배선(M31a)에 연결되는 셀 그룹(STCa)에 의해 발생되는 일렉트로마이그레이션(EM: Electromigration)을 바탕으로, 라우팅 배선(M31a)의 위치를 조정할 수 있어, 표준 셀(C1)이 받는 일렉트로마이그레이션의 영향력을 최소화할 수 있다. 더 자세히는, 표준 셀(C1)의 출력 부하(output load)를 감소시킬 수 있다. 따라서, 제1 출력 핀(OP1a) 및 제2 출력 핀(OP2a)을 통해 흐르는 전류의 전류 밀도가 감소되어 일레트로마이그레이션 현상이 발생하는 것이 방지될 수 있다. 즉, 몇몇 실시예들에 따른 표준 셀(C1)은 라우팅 배선(M31a)을 도 5의 배치 및 라우팅 단계(S20)에서 배치함으로써, 일레트로마이그레이션 현상에 의해 표준 셀(C1)을 포함하는 집적 회로 내에서 배선이 서로 단락되거나 배선이 개방되는 불량을 감소시킬 수 있다.
이하에서는, 도 1에서의 설명과 중복된 내용은 생략하고, 차이점 위주로 설명한다.
도 2를 참조하면, 표준 셀(C2)은 제1 출력 핀(OP1b) 및 제2 출력 핀(OP2b)을 포함할 수 있다.
제1 출력 핀(OP1b) 및 제2 출력 핀(OP2b)은 표준 셀(C2) 내부에서 전기적으로 연결될 수 있다. 예를 들어, 제1 출력 핀(OP1b) 및 제2 출력 핀(OP2b)은, 제1 배선 레이어(M1)에 형성된 패턴들(M11, M12), 제1 배선 레이어(M1)와 제2 배선 레이어(M2) 사이에 형성되는 제1 비아들(V1_11, V1_12, V1_21, V1_22, V1_31, V1_32), 및 제2 배선 레이어(M2)에 형성된 패턴(M21)을 통해 연결될 수 있다. 제2 배선 레이어(M2)에 형성된 패턴(M21)은 제1 비아들(V1_31, V1_32)을 통해 제1 배선 레이어(M1)에 형성된 패턴들(M11, M12)에 연결될 수 있다.
레이아웃에서, 제1 출력 핀(OP1b), 제2 출력 핀(OP2b), 제1 배선 레이어(M1)에 형성된 패턴들(M11, M12), 및 제2 배선 레이어(M2)에 형성된 패턴(M21)은 메쉬(mesh) 구조를 형성할 수 있다.
제1 출력 핀(OP1b)은 제1 라우팅 패스(RP1)와 연결될 수 있고, 제2 출력 핀(OP2b)은 제2 라우팅 패스(RP2)와 연결될 수 있다. 셀 그룹(STCb)은 제1 출력 핀(OP1a)과 제2 출력 핀(OP2)으로부터 출력된 출력 신호를 수신할 수 있다. 제1 출력 핀(OP1b) 및 제2 출력 핀(OP2b) 각각으로부터 출력되는 출력 신호는 동일한 신호이다.
본 개시에 따른 표준 셀(C2)은 동일한 신호를 출력하는 제1 출력 핀(OP1b) 및 제2 출력 핀(OP2b)을 연결하는 라우팅 배선(M31b)를 포함할 수 있다. 이 때, 라우팅 배선(M31b)이, 트랜지스터를 형성하는 게이트 라인 및 활성 영역 형성 단계에서 배치되지 않는다. 즉, 라우팅 배선(M31b)은 도 5의 배치 및 라우팅 단계(S20)에서의 배치 및 라우팅 툴의 머스트 조인(MustJoin) 핀들을 제1 출력 핀(OP1b)과 제2 출력 핀(OP2a)으로 설정함으로써, 배치될 수 있다.
즉, 라우팅 배선(M31b)을 도 5의 배치 및 라우팅 단계(S20)에서 배치함에 따라, 제3 배선 레이어(M3)의 위치에 라우팅 배선(M31b)을 정확히 배치하여, 배선 효율성을 증대시킬 수 있다. 또한, 라우팅 배선(M31b)에 연결되는 셀 그룹(STCb)에 의해 발생되는 일렉트로마이그레이션을 바탕으로, 라우팅 배선(M31b)의 위치를 조정할 수 있어, 표준 셀(C2)이 받는 일렉트로마이그레이션의 영향력을 최소화할 수 있다. 더 자세히는, 표준 셀(C2)의 출력 부하(output load)를 감소시킬 수 있다. 따라서, 제1 출력 핀(OP1b) 및 제2 출력 핀(OP2b)을 통해 흐르는 전류의 전류 밀도가 감소되어 일레트로마이그레이션 현상이 발생하는 것이 방지될 수 있다. 즉, 몇몇 실시예들에 따른 표준 셀(C2)은 라우팅 배선(M31b)을 도 5의 배치 및 라우팅 단계(S20)에서 배치함으로써, 일레트로마이그레이션 현상에 의해 표준 셀(C2)을 포함하는 집적 회로 내에서 배선이 서로 단락되거나 배선이 개방되는 불량을 감소시킬 수 있다.
도 3을 참조하면, 표준 셀(C3)은 제1 배선 레이어(M1)에 형성되는 패턴들 및 제2 배선 레이어(M2)에 형성되는 패턴들을 포함할 수 있다. 다만, 이에 한정되지 않고, 표준 셀(C3)은 제3 배선 레이어(M3)에 형성되는 패턴들을 더 포함할 수도 있다.
예시적인 실시 예에서, 표준 셀(C3)은 제1 출력 핀(OP1c) 및 제2 출력 핀(OP2c)을 포함할 수 있다. 도 1 및 도 2에서는 표준 셀(C1, 및 C2)이 2개의 출력 핀, 제1 출력 핀(OP1a, 및 OP1b) 및 제2 출력 핀(OP2a, 및 OP2b)을 포함하는 것으로 도시하였으나, 본 개시에 따른 표준 셀은 이에 한정되지 않으며, 표준 셀(C3)에 형성되는 출력 핀의 수는 3개 이상일 수 있다.
예시적인 실시 예에서, 제1 출력 핀(OP1c) 및 제2 출력 핀(OP2c) 각각은 표준 셀(C3)은 서로 다른 소자에 연결될 수 있다. 예를 들어, 제1 출력 핀(OP1c)은 제1 인버터에 연결되고, 제2 출력 핀(OP2c)은 제2 인버터에 연결될 수 있다. 제1 인버터 및 제2 인버터는 하나의 신호를 수신하고, 제1 출력 핀(OP1c) 및 제2 출력 핀(OP2e) 각각으로 동일한 출력 신호를 출력할 수 있다.
제1 출력 핀(OP1c)은 제1 라우팅 패스(RP1)와 연결될 수 있고, 제2 출력 핀(OP2c)은 제2 라우팅 패스(RP2)와 연결될 수 있다. 셀 그룹(STCc)은 제1 출력 핀(OP1c)과 제2 출력 핀(OP2c)으로부터 출력된 동일한 출력 신호를 수신할 수 있다. 예시적인 실시예에서, 제1 출력 핀(OP1c) 및 제2 출력 핀(OP2c)은 물리적으로 분리되어 형성되나, 제1 출력 핀(OP1c) 및 제2 출력 핀(OP2c) 각각으로부터 출력되는 제1 출력 신호 및 제2 출력 신호는 서로 동일한 신호이다. 다만, 하나의 신호가 버퍼 또는 인버터의 일단에서 분기되어, 버퍼 또는 인버터 의 다른 일단과 연결되는 제1 출력 핀(OP1c) 및 제2 출력 핀(OP2c)으로부터 출력되므로, 제1 출력 신호 및 제2 출력 신호는 타이밍 특성이 달라질 수는 있다.
예시적인 실시예에서, 제1 출력 핀(OP1c) 및 제2 출력 핀(OP2c) 각각은 표준 셀(C3) 내부의 제2 배선 레이어(M2)의 패턴으로 형성될 수 있다. 제1 출력 핀(OP1c)은 제1 배선 레이어(M1)와 제2 배선 레이어(M2) 사이에 형성된 제1 비아들(V1_11, V1_12)을 통해 제1 배선 레이어(M1)의 패턴들(M11, M12)과 연결될 수 있다. 제2 출력 핀(OP1c)은 제1 배선 레이어(M1)와 제2 배선 레이어(M2) 사이에 형성된 제1 비아들(V1_21, V1_22)을 통해 제1 배선 레이어(M1)의 패턴들(M13, M14)과 연결될 수 있다.
예시적인 실시 예에서, 제1 출력 핀(OP1c) 및 제2 출력 핀(OP2c)은 동일 수평면, 즉, 제2 배선 레이어(M2)가 형성되는 평면에서 서로 이격되어 형성될 수 있다. 제1 출력 핀(OP1c)과 연결되고 제1 출력 핀(OP1c)의 하부에 배치되는 제1 배선 레이어(M1)의 제1 패턴들(M11, M12)은, 제2 출력 핀(OP2c)과 연결되고 제2 출력 핀(OP2c)의 하부에 배치되는 제1 배선 레이어(M1)의 제2 패턴들(M13, M14)은 동일 수평면, 즉, 제1 배선 레이어(M1)가 형성되는 평면에서 서로 이격되어 형성될 수 있다. 하지만, 제1 출력 핀(OP1c)에서 출력되는 제1 출력 신호 및 제2 출력 핀(OP2c)에서 출력되는 제2 출력 신호는 특성이 같다.
본 개시에 따른 표준 셀(C3)은 동일한 신호를 출력하는 제1 출력 핀(OP1c) 및 제2 출력 핀(OP2c)을 연결하는 라우팅 배선(M31c)를 포함할 수 있다. 이 때, 라우팅 배선(M31c)이, 트랜지스터를 형성하는 게이트 라인 및 활성 영역 형성 단계에서 배치되지 않는다. 즉, 라우팅 배선(M31c)은 도 5의 배치 및 라우팅 단계(S20)에서의 배치 및 라우팅 툴의 머스트 조인(MustJoin) 핀들을 제1 출력 핀(OP1c)과 제2 출력 핀(OP2c)으로 설정함으로써, 배치될 수 있다.
즉, 라우팅 배선(M31c)을 도 5의 배치 및 라우팅 단계(S20)에서 배치함에 따라, 제3 배선 레이어(M3)의 위치에 라우팅 배선(M31c)을 정확히 배치하여, 배선 효율성을 증대시킬 수 있다. 또한, 라우팅 배선(M31c)에 연결되는 셀 그룹(STCc)에 의해 발생되는 일렉트로마이그레이션을 바탕으로, 라우팅 배선(M31c)의 위치를 조정할 수 있어, 표준 셀(C3)이 받는 일렉트로마이그레이션의 영향력을 최소화할 수 있다. 더 자세히는, 표준 셀(C3)의 출력 부하(output load)를 감소시킬 수 있다. 따라서, 제1 출력 핀(OP1c) 및 제2 출력 핀(OP2c)을 통해 흐르는 전류의 전류 밀도가 감소되어 일레트로마이그레이션 현상이 발생하는 것이 방지될 수 있다. 즉, 몇몇 실시예들에 따른 표준 셀(C3)은 라우팅 배선(M31c)을 도 5의 배치 및 라우팅 단계(S20)에서 배치함으로써, 일레트로마이그레이션 현상에 의해 표준 셀(C3)을 포함하는 집적 회로 내에서 배선이 서로 단락되거나 배선이 개방되는 불량을 감소시킬 수 있다.
도 4는 몇몇 실시예들에 따른 표준 셀이 클락 게이팅 셀인 경우를 예로 설명하기 위한 회로도이다. 도 4의 A 부분은 도 3에 도시된 표준 셀(C3)의 레이아웃에 대응될 수 있다.
도 4에는 클락 게이팅 셀(CA)로서의 표준 셀(C3)의 각 구성들의 회로가 상세하게 도시되나, 이는 예시적인 설명을 위한 것일 뿐, 클락 게이팅 셀(CA)의 각 구성들의 회로는 변형될 수 있다. 또한, 도 4의 A 부분이 도 3의 표준 셀(C3)을 예시적으로 설명하기 위한 것이나, 복수의 부하 셀들을 구동시키는 다른 구동 셀들(예를 들어, 표준 셀들(C1, 및 C2))에서도 이하의 설명이 적용될 수 있음은 물론이다.
도 4를 참조하면, 클락 게이팅 셀(CA)은 NOR 게이트(101), 전달 게이트(102), 인버터들(103, 104), 삼상 인버터(105), NAND 게이트(106), 및 출력 인버터(107)를 포함할 수 있다.
NOR 게이트(101)는 인에이블 신호(E) 및 스캔 인에이블 신호(SE)를 수신하고, 반전된 인에이블 신호(EN)를 생성할 수 있다. 전달 게이트(102), 인버터(104) 및 삼상 인버터(105)는 래치를 구성할 수 있다. 전달 게이트(102)는 반전된 인에이블 신호(EN)를 수신하고, 클락 신호(CK)에 기초하여 반전된 인에이블 신호(EN)를 인버터(104)로 전달할 수 있다. 인버터(104)는 반전된 인에이블 신호(EN)를 반전시키고 제1 신호(S1)를 NAND 게이트(106)로 전달할 수 있다. 삼상 인버터(105)는 제1 신호(S1)를 수신하여 클락 신호(CK)를 기초로, 제1 신호(S1)를 반전한 신호를 출력할 수 있다.
NAND 게이트(106)는 제1 신호(S1) 및 클락 신호(CK)를 수신하고, 반전된 클락 신호(CKb)를 생성할 수 있다.
제1 출력 인버터(107_1)는 NAND 게이트(106)으로부터 반전된 클락 신호(CLKb)를 수신하고, 반전된 클락 신호(CLKb)를 반전시켜 제1 출력 신호를 제1 출력 핀(OP1)으로 출력할 수 있다.
제2 출력 인버터(107_2)는 NAND 게이트(106)으로부터 반전된 클락 신호(CLKb)를 수신하고, 반전된 클락 신호(CLKb)를 반전시켜 제2 출력 신호를 제2 출력 핀(OP2)으로 출력할 수 있다.
제1 출력 신호와 제2 출력 신호는 동일한 출력 신호이다.
제1 출력 신호와 제2 출력 신호는 제1 출력 인버터(107_1)의 출력단과 제2 출력 인버터(107_2)의 출력단이 연결되는 라우팅 배선을 통해 출력(ECK)될 수 있다.
도 5는 몇몇 실시예들에 따른 표준 셀 제조 컴퓨팅 시스템을 설명하기 위한 예시적인 흐름도이다.
도 5를 참조하면, 상술된 몇몇 실시예들에 따른 표준 셀들(예를 들어, C1 내지 C3)을 포함하는 집적 회로(IC)를 제조하기 위한 방법에서 표준 셀 제조 컴퓨팅 시스템이 이용될 수 있다. 예를 들어, 표준 셀을 제조하는 컴퓨팅 시스템은 프로세스 디자인 키트(process design kit)가 될 수 있다.
S210 단계에서, 몇몇 실시예들에 따른 표준 셀을 포함하는 반도체 집적 회로의 상위 수준 설계(High Level Design)가 수행될 수 있다. 상위 수준 설계란, 설계 대상 집적 회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들어, 상위 언어를 이용하는 반도체 설계 툴(예를 들어, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language) 또는 C언어와 같은 상위 언어를 사용할 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level; RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 나아가, 레지스터 전송 레벨 코딩에 의해서 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
몇몇 실시예들에 따른 표준 셀은 도 1 내지 도 4를 통해, 상술된 바와 같이, 도 1을 예를 들면, 동일한 신호를 출력하는 제1 출력 핀(OP1a) 및 제2 출력 핀(OP2a)을 연결하는 라우팅 배선(M31a)를 포함할 수 있다. 이 때, 라우팅 배선(M31a)이, 트랜지스터를 형성하는 게이트 라인 및 활성 영역 형성 단계에서 배치되지 않는다.
즉, 상위 수준 설계 단계인 S210에서는, 동일한 신호를 출력하는 핀의 개수가 2개로 설정되어 있을 수 있다.
S220 단계에서, 논리적으로 완성된 몇몇 실시예들에 따른 표준 셀을 포함하는 반도체 접적회로를 실리콘 기판 위에 구현하기 위한 레이아웃 설계가 수행될 수 있다. 예를 들어, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여 레이아웃 설계가 수행될 수 있다. 레이아웃 설계는 규정된 디자인 룰에 따라 표준 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다.
즉, 몇몇 실시예들에 따른 표준 셀은 도 1 내지 도 4를 통해, 상술된 바와 같이, 도 1을 예를 들면, 동일한 신호를 출력하는 제1 출력 핀(OP1a) 및 제2 출력 핀(OP2a)을 연결하는 라우팅 배선(M31a)이 단계 S220에서, 배치 및 라우팅(P&R: Place & Routing) 단계에서의 배치 및 라우팅 툴(tool)의 머스트 조인(MustJoin) 핀들을 제1 출력 핀(OP1a)과 제2 출력 핀(OP2a)으로 설정함으로써, 배치될 수 있다.
따라서, 레이아웃 설계 단계인 S220 단계에서, 배치 및 라우팅을 통해, 동일한 신호를 출력하는 핀의 개수가 2개로 설정되어 있을 수 있다.
표준 셀 라이브러리는 표준 셀의 레이아웃을 정의하는 복수의 데이터들을 포함할 수 있다.
예시적인 실시 예에서, 표준 셀 라이브러리는 동일한 기능 및 성능을 제공하는 표준 셀(예를 들어, 도 1내지 도 3의 C1~C3)의 레이아웃을 정의할 수 있다. 예를 들어, 제1 데이터는 특정 출력 신호를 출력하는 하나의 출력 핀을 포함하는 표준 셀을 정의할 수 있다. 제2 내지 제6 데이터는 특정 출력 신호를 각각 출력하는 복수의 출력 핀들을 포함하는 표준 셀을 정의할 수 있다.
예시적 실시 예에서, 표준 셀 라이브러리에는 표준 셀 각각에 대한, 일레트로마이그레이션(EM) 기준이 정의될 수 있다. 예를 들면, EM 기준은 구동 셀인 표준 셀의 출력 핀에 연결되는 부하 셀들(예를 들어, 도 1 내지 도 3의 셀 그룹(STCa 내지 STCc)에 의한 부하 크기의 기준 값을 포함할 수 있다. 예시적인 실시예에서, EM 기준은 레이아웃 설계자로부터 수신되어 메모리에 저장될 수 있고, 또는 EM 기준은 레이아웃 설계 규칙에 정의된 기준일 수도 있다.
레이아웃 설계를 위한 셀 라이브러리는 표준 셀의 동작, 속도 그리고 소모 전력 등에 대한 정보를 포함할 수 있다. 특정 게이트 레벨의 회로를 레이아웃으로 표현하기 위한 셀 라이브러리가 대부분의 레이아웃 설계 툴에 정의되어 있다. 레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들어, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, 레이아웃 설계 툴에 의해, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 금속 배선들과 같은 레이아웃 패턴들이 적절히 배치될 수 있다. 이를 위해, 우선 셀 라이브러리에 이미 정의된 인버터들 중에서 적합한 것이 검색되고 선택될 수 있다.
나아가, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 예를 들어, 선택 및 배치된 표준 셀들 상에 상위 배선들과의 라우팅이 수행될 수 있다. 라우팅 절차를 통해 표준 셀들을 설계에 맞게 서로 연결될 수 있다. 이러한 일련의 과정들은 대부분 레이아웃 설계 툴에 의해서 자동적으로 또는 수동적으로 수행될 수 있다.
예를 들어, 표준 셀들의 배치 및 라우팅은 별도의 Place & Routing 툴을 이용하여 자동적으로 수행될 수도 있다.
몇몇 실시예들에 따른 표준 셀을 제조하는 컴퓨팅 시스템은, 배치 및 라우팅 동작을 통해, 표준 셀들(예를 들어, 도 1 내지 도 3의 C1 내지 C3) 각각에서, 동일한 신호를 출력하는 비아들 각각(예를 들어, 도 1 내지 도 3의 비아(V21a와 V21b), 비아(V22a와 V22b), 및 비아(V23a와 V23b))을 연결하는 라우팅 배선들(예를 들어, 도 1 내지 도 3의 M31a, M31b, 및 M31c) 각각이 배치될 수 있다.
본 개시에 따른 표준 셀들은 동일한 신호(예를 들어, 도 1 내지 도 3의 RP1 및 RP2)를 출력하는 복수의 출력 핀들(예를 들어, 도 1의 OP1a 및 OP2a, 도 2의 OP1b 및 OP2b, 도 3의 OP1c 및 OP2c)을 연결하는 라우팅 배선(예를 들어, 도 1 내지 도 3의 M31a, M31b, 및 M31c)이 배치 및 라우팅 단계에서의 배치 및 라우팅 툴의 머스트 조인(MustJoin) 핀들을 복수의 출력 핀들(예를 들어, 도 1 내지 도 3의 비아(V21a와 V21b), 비아(V22a와 V22b), 및 비아(V23a와 V23b))로 설정함으로써, 배치될 수 있다.
즉, 라우팅 배선을 배치 및 라우팅을 통해 배치함에 따라, 배선 효율성을 증대시킬 수 있다. 또한, 라우팅 배선에 연결되는 셀 그룹에 의해 발생되는 일렉트로마이그레이션을 바탕으로, 라우팅 배선의 위치를 조정할 수 있어, 표준 셀들이 받는 일렉트로마이그레이션의 영향력을 최소화할 수 있다. 더 자세히는, 표준 셀들의 출력 부하(output load)를 감소시킬 수 있다. 따라서, 복수의 출력 핀들을 통해 흐르는 전류의 전류 밀도가 감소되어 일레트로마이그레이션 현상이 발생하는 것이 방지될 수 있다. 즉, 몇몇 실시예들에 따른 표준 셀들의 복수의 출력 핀들을 연결하는 라우팅 배선이 배치 및 라우팅을 통해 배치됨으로써, 일레트로마이그레이션 현상에 의해 표준 셀들을 포함하는 집적 회로 내에서 배선이 서로 단락되거나 배선이 개방되는 불량을 감소시킬 수 있다.
더 자세히 살펴보면, 예를 들어, 표준 셀을 제조하는 컴퓨팅 시스템이 프로세스 디자인 키트(process design kit)라 가정하면, GDS(Graphic Data Stream), GDSII, LEF(Library Exchange Format), Milky way와 같은 물리적(physical) 데이터베이스(DataBase) 라이브러리에는 복수의 셀들 각각에 대해, 동일한 신호(예를 들어, 도 1 내지 도 3의 RP1 및 RP2)를 출력하는 출력 핀이 복수 개(예를 들어, 도 1의 OP1a 및 OP2a, 도 2의 OP1b 및 OP2b, 도 3의 OP1c 및 OP2c)로 설정되어 있을 수 있다.
하지만, 몇몇 실시예들에 따른 표준 셀을 제조하는 컴퓨팅 시스템은, 배치 및 라우팅 동작을 통해, 표준 셀들(예를 들어, 도 1 내지 도 3의 C1 내지 C3) 각각에서, 동일한 신호를 출력하는 비아들 각각(예를 들어, 도 1 내지 도 3의 비아(V21a와 V21b), 비아(V22a와 V22b), 및 비아(V23a와 V23b))을 연결하는 라우팅 배선들(예를 들어, 도 1 내지 도 3의 M31a, M31b, 및 M31c) 각각을 배치한다.
따라서, 예를 들어, 상위 수준 설계에서 합성된 스키매틱 회로, 그에 대응하는 넷리스트, 특성 데이터베이스(Characterization DB, 예를 들어, 시놉시스(Synopsis) 디자인 키트, Liberty 디자인 키트)에는 복수의 셀들 각각에 대해, 동일한 신호(예를 들어, 도 1 내지 도 3의 RP1 및 RP2)를 출력하는 출력 핀이 한 개(예를 들어, 도 1의 M31a, 도 2의 M31b, 도 3의 M31c)로 설정되어 있을 수 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증은 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등을 포함할 수 있다.
S230 단계에서, 광 근접 보상(Optical Proximity Correction; OPC)이 수행될 수 있다. 포토리소그래피 공정을 이용하여, 레이아웃 설계를 통해서 얻어진 레이아웃 패턴들이 실리콘 기판 상에 구현될 수 있다. 이때, 광 근접 보상은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다. 즉, 광 근접 보상을 통하여, 레이아웃된 패턴을 이용한 노광 시에 빛의 특성 때문에 발생하는 굴절이나 공정 효과 등의 왜곡 현상을 보정할 수 있다. 광 근접 보상을 수행하면서, 설계된 레이아웃 패턴들의 형태 및 위치가 미소하게 보정(바이어스)될 수 있다. 본 개시의 광 근접 보상은 상세하게 후술될 것이다.
S240 단계에서, 광 근접 보상에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다. 예를 들어, 포토마스크는 유리 기판 위에 도포된 크롬 막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
S250 단계에서, 포토마스크를 이용하여 반도체 소자가 제조될 수 있다. 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계 시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 6은 도 5의 배치 및 라우팅 동작을 설명하기 위한 흐름도이다. 단계 S220은 단계 S21 내지 S22를 포함할 수 있다.
도 6을 참조하면, 단계 S21에서, 라우팅 배선이 배치되는 위치에 따른 일렉트로마이그레이션 크기를 획득할 수 있다. 예시적인 실시예에서, 복수의 출력 핀들 각각에서 허용 가능한 일렉트로마이그레이션의 크기는 디자인 룰에 미리 지정되어 있을 수 있고, 또는, 설계자로부터 입력되는 정보일 수 있다. 또는, 집적 회로의 특성에 따라 허용 가능한 일렉트로마이그레이션의 크기가 계산될 수 있다.
예를 들어, 도 1을 참조하여, 라우팅 배선(M31a)가 배치되는 위치에 따른 일렉트로마이그레이션 크기를 획득할 수 있다.
단계 S22에서, 단계 S21을 통해 획득된 일렉트로마이그레이션 크기를 바탕으로, 표준 셀에 영향을 끼치는 일렉트로마이그레이션 크기를 최소로하는 위치에 라우팅 배선을 배치한다.
이를 통해, 표준 셀의 배선 효율성을 증대시킬 수 있다. 또한, 라우팅 배선에 연결되는 셀 그룹에 의해 발생되는 일렉트로마이그레이션을 바탕으로, 라우팅 배선의 위치를 조정할 수 있어, 표준 셀들이 받는 일렉트로마이그레이션의 영향력을 최소화할 수 있다.
도 7 및 도 8는 몇몇 실시예들에 따른 표준 셀의 제조 방법을 설명하기 위한 제조 중간 단계 도면들이다. 도 7 및 도 8는 도 1의 표준 셀(C1)의 제조 과정을 예로 설명하였으나, 다른 표준 셀들(예를 들어, C2 및 C3)의 제조 방법에도 적용될 수 있음은 물론이다.
도 7을 참조하면, 먼저, 제1 방향(X)의 제1 배선 레이어(M1)를 따라 복수의 패턴들(M11, 및 M12)이 형성될 수 있다.
이후, 도 8를 참조하면, 제1 방향(X)과 교차하는 제2 방향(Y)의 제2 배선 레이어(M2)를 따라 제1 출력 핀(OP1)과 제2 출력 핀(OP2)이 형성될 수 있다.
이후, 제3 배선 레이어(M2)를 따라 라우팅 배선(M31)을 배치하여 도 1의 표준 셀(C1)이 생성될 수 있다.
즉, 라우팅 배선(M31)을 트랜지스터 레벨 디자인 단계에서 배치하지 않고, 트랜지스터 레벨 디자인 단계의 상위 단계에서 배치함으로써, 표준 셀의 배선 효율성을 증대시킬 수 있다. 또한, 라우팅 배선에 연결되는 셀 그룹에 의해 발생되는 일렉트로마이그레이션을 바탕으로, 라우팅 배선의 위치를 조정할 수 있어, 표준 셀들이 받는 일렉트로마이그레이션의 영향력을 최소화할 수 있다.
도 9은 몇몇 실시예들에 따른 표준 셀을 제조하는 집적 회로 제조 방법을
도 9을 참조하면, 라우팅 배선을 제외한 트랜지스터 혹은 셀 레벨 디자인을 통해, 셀 디자인을 수행한다(S100).
이후, 배치 및 라우팅 동작을 수행하는 툴을 통해, 머스트 조인(MustJoin) 핀을 출력 핀들로 설정하여, 라우팅 배선을 배치한다(S110).
즉, 라우팅 배선(M31)을 트랜지스터 레벨 디자인 단계에서 배치하지 않고, 트랜지스터 레벨 디자인 단계의 상위 단계에서 배치함으로써, 표준 셀의 배선 효율성을 증대시킬 수 있다. 또한, 라우팅 배선에 연결되는 셀 그룹에 의해 발생되는 일렉트로마이그레이션을 바탕으로, 라우팅 배선의 위치를 조정할 수 있어, 표준 셀들이 받는 일렉트로마이그레이션의 영향력을 최소화할 수 있다.
도 10은 몇몇 실시예들에 따른 표준 셀들을 포함하는 집적 회로를 설명하기 위한 예시적인 도면이다.
도 10을 참조하면, 몇몇 실시예들에 따른 표준 셀들(예를 들어, C1 내지 C3)을 포함하는 집적 회로(10)가 도시된다.
몇몇 실시예들에 따른 표준 셀들(예를 들어, C1 내지 C3) 각각의 비아들, 예를 들어, 제1 표준 셀(C1)의 비아(V21a, 및 V21b)와, 제2 표준 셀(C2)의 비아(V22a, 및 V22b)와, 제3 표준 셀(C3)의 비아(V23a, 및 V23b)는 배치 및 라우팅 단계에서 배치됨으로, 각 표준 셀들 내에서 배치되는 위치가 서로 다를 수 있다. 이에 제한되지 않고, 일부 표준 셀들(예를 들어, 복수의 표준 셀들 중 일부인 C1 및 C2)의 비아(V21a, 및 V21b)와 비아(V22a, 및 V22b)의 위치가 서로 같을 수도 있다.
더 자세히는, 예를 들어, 표준 셀(C1)의 비아(V21a)가 표준 셀(C1) 내에서, 제1a 위치(x1a, y1)에 배치될 수 있다. 또한, 표준 셀(C1)의 비아(V21b)가 표준 셀(C1) 내에서, 제2a 위치(x2a, y1)에 배치될 수 있다.
또한, 표준 셀(C2)의 비아(V22a)가 표준 셀(C2) 내에서, 제1b 위치(x1b, y2)에 배치될 수 있다. 또한, 표준 셀(C2)의 비아(V22b)가 표준 셀(C2) 내에서, 제2b 위치(x2b, y2)에 배치될 수 있다.
또한, 표준 셀(C3)의 비아(V23a) 의 이 표준 셀(C3) 내에서, 제1c 위치(x1c, y3)에 배치될 수 있다. 또한, 표준 셀(C3)의 비아(V23b)가 표준 셀(C3) 내에서, 제2c 위치(x2c, y3)에 배치될 수 있다.
제1a 위치(x1a, y1), 제2a 위치(x2a, y1), 제1b 위치(x1b, y2), 제2b 위치(x2b, y2), 제1c 위치(x1c, y3), 및 제2c 위치(x2c, y3)는 모두가 서로 다를 수도 있다. 혹은 복수의 표준 셀들 내의 비아들 쌍의 일부가 서로 같을 수도 있다. 하지만, 몇몇 실시예들에 따른 표준 셀들을 포함하는 집적 회로(10) 내에서, 최소한 두 개의 표준 셀들에 배치되는 비아들 쌍의 위치는 서로 달라야 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 집적 회로 C1, C2, C3: 표준 셀

Claims (20)

  1. 제1 출력 신호를 출력하는 제1a 출력 핀과 제2a 출력 핀, 그리고 상기 제1a 출력 핀과 상기 제2a 출력 핀을 전기적으로 연결하는 제1 라우팅 배선과, 상기 제1a 출력 핀과 상기 제1 라우팅 배선을 전기적으로 연결하며 상기 제1a 출력 핀과 상기 제1 라우팅 배선과 수직하는 제1a 비아와 상기 제2a 출력 핀과 상기 제1 라우팅 배선을 전기적으로 연결하며 상기 제2a 출력 핀과 상기 제1 라우팅 배선과 수직하는 제2a 비아를 포함하는 제1 표준 셀; 및
    제2 출력 신호를 출력하는 제1b 출력 핀과 제2b 출력 핀, 그리고 상기 제1b 출력 핀과 상기 제2b 출력 핀을 전기적으로 연결하는 제2 라우팅 배선과, 상기 제1b 출력 핀과 상기 제2 라우팅 배선을 전기적으로 연결하며 상기 제1b 출력 핀과 상기 제2 라우팅 배선과 수직하는 제1b 비아와 상기 제2b 출력 핀과 상기 제2 라우팅 배선을 전기적으로 연결하며 상기 제2b 출력 핀과 상기 제2 라우팅 배선과 수직하는 제2b 비아를 포함하는 제2 표준 셀을 포함하되,
    상기 제1a 비아는 상기 표준 셀의 제1a 위치에 배치되고, 상기 제2a 비아는 상기 표준 셀의 제2a 위치에 배치되며,도 8
    상기 제1b 비아는 상기 표준 셀의 제1b 위치에 배치되고, 상기 제2b 비아는 상기 표준 셀의 제2b 위치에 배치되도 8며,
    상기 제1a 위치, 상기 제2a 위치, 상기 제1b 위치, 및 상기 제2b 위치는 서로 다른 집적 회로.
  2. 제 1항에 있어서,
    제3 출력 신호를 출력하는 제1c 출력 핀과 제2c 출력 핀, 그리고 상기 제1c 출력 핀과 상기 제2c 출력 핀을 전기적으로 연결하는 제3 라우팅 배선과, 상기 제1c 출력 핀과 상기 제3 라우팅 배선을 전기적으로 연결하며 상기 제1c 출력 핀과 상기 제3 라우팅 배선과 수직하는 제1c 비아와 상기 제2c 출력 핀과 상기 제3 라우팅 배선을 전기적으로 연결하며 상기 제2c 출력 핀과 상기 제3 라우팅 배선과 수직하는 제2c 비아를 포함하는 제3 표준 셀을 더 포함하되,
    상기 제1c 비아는 상기 표준 셀의 제1c 위치에 배치되고, 상기 제2c 비아는 상기 표준 셀의 제2c 위치에 배치되며,도 8
    상기 제1a 위치, 상기 제2a 위치, 상기 제1b 위치, 상기 제2b 위치, 상기 제1c 위치, 및 상기 제2c 위치는 서로 다른 집적 회로.
  3. 제 1항에 있어서,
    상기 제1a 위치와 상기 제2a 위치는 상기 제1 라우팅 배선에 연결되는 제1 부하 셀들에 의해 발생되는 일렉트로마이그레이션(EM: Electromigration)을 바탕으로 결정되는 집적 회로.
  4. 제 3항에 있어서,
    상기 제1b 위치와 상기 제2b는 상기 제2 라우팅 배선에 연결되는 제2 부하 셀들에 의해 발생되는 일렉트로마이그레이션을 바탕으로 결정되는 집적 회로.
  5. 제 1항에 있어서,
    상기 제1 라우팅 배선은 배치 및 라우팅(Place & Routing: P&R) 툴(tool)의 머스트 조인(MustJoin) 핀들을 제1a 출력 핀과 제2a 출력 핀으로 설정하여 배치되며,
    상기 제2 라우팅 배선은 배치 및 라우팅 툴의 머스트 조인 핀들을 제1b 출력 핀과 제2b 출력 핀으로 설정하여 배치되는 집적 회로.
  6. 제1 입력을 수신 받아, 제1 신호를 출력하는 복수의 논리 소자를 포함하는 제1 표준 셀을 제조하는 컴퓨팅 시스템으로서,
    반도체 설계 툴을 이용하여, 상기 복수의 논리 소자를 구성하는 트랜지스터들을 논리적으로 디자인하는 상위 수준 설계 단계,
    상기 논리적으로 디자인된 상기 복수의 논리 소자를 구성하는 트랜지스터들에 대한 레이아웃 설계 단계를 수행하되,
    상기 복수의 논리 소자 각각에 연결되며, 상기 제1 신호를 출력하는 제1 출력 핀들이 상기 상위 수준 설계 단계에서는 복수 개로 정의되며,
    상기 복수의 논리 소자 각각에 연결되며, 상기 제1 신호를 출력하는 제1 출력 핀들을 연결하는 제1 라우팅 배선이 상기 레이아웃 설계 단계에서의 배치 및 라우팅 동작을 통해 배치되어, 상기 제1 신호를 출력하는 핀의 개수가 1개로 정의되는 컴퓨팅 시스템.
  7. 제 6항에 있어서,
    상기 제1 라우팅 배선은,
    상기 제1 라우팅 배선에 연결되는 부하 셀들에 의해 발생되는 일렉트로마이그레이션을 바탕으로 결정되는 컴퓨팅 시스템.
  8. 제 6항에 있어서,
    상기 반도체 설계 툴은 VHDL(VHSIC Hardware Description Language) 또는 Verilog인 컴퓨팅 시스템.
  9. 제 6항에 있어서,
    물리적 데이터베이스 라이브러리에는 상기 제1 출력 핀들이 복수 개로 설정되어 있으며,
    Liberty 확장자를 갖는 디자인 키트에는 상기 제1 신호를 출력하는 출력 핀이 한 개로 설정되어 있는 컴퓨팅 시스템.
  10. 제 9항에 있어서,
    상기 물리적 데이터베이스는 LEF(Library Exchange Format) 파일을 포함하는 컴퓨팅 시스템.
  11. 제 9항에 있어서,
    상기 물리적 데이터베이스는 GDS(Graphic Data Stream) 파일을 포함하는 컴퓨팅 시스템.
  12. 제 6항에 있어서,
    상기 배치 및 라우팅 동작은 머스트 조인 핀들을 상기 제1 출력 핀들로 설정하여, 상기 제1 라우팅 배선을 배치하는 컴퓨팅 시스템.
  13. 제 6항에 있어서,
    제2 입력을 수신 받아, 제2 신호를 출력하는 복수의 논리 소자를 포함하는 제2 표준 셀을 제조하는 것을 더 포함하되,
    상기 제1 출력 핀들에 수직하게 연결되는 제1 비아들 쌍이 상기 제1 표준 셀의 제1 위치에 배치되고,
    상기 제2 신호를 출력하는 제2 출력 핀들에 수직하게 연결되는 제2 비아들 쌍이 상기 제2 표준 셀에서, 상기 제1 위치와 다른 제2 위치에 배치되는 컴퓨팅 시스템.
  14. 제 6항에 있어서,
    OPC(Optical Proximity Correction)를 수행하는 것을 더 포함하는 컴퓨팅 시스템.
  15. 제1 입력을 수신 받아, 제1 신호를 출력하는 복수의 논리 소자를 포함하는 제1 표준 셀을 제조하는 레이아웃 설계 방법으로서,
    상기 복수의 논리 소자를 구성하는 트랜지스터들을 배치하고,
    상기 트랜지스터들의 각 단자들에 전기적 신호를 전달하는 배선을 배치하는 것을 포함하되,
    상기 배선을 배치하는 것은,
    제1 방향으로 연장된 제1 배선 레이어를 따라, 상기 배선을 최초로 배치하고,
    상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 배선 레이어를 따라, 상기 배선을 배치하고,
    상기 제1 방향으로 연장된 제3 배선 레이어를 따라 상기 배선을 배치하는 것을 포함하되,
    상기 제1 신호를 출력하는 제1 출력 핀들을 연결하는 제1 라우팅 배선은 상기 제1 배선 레이어를 따라 상기 배선이 배치되고, 상기 제2 배선 레이어를 따라 상기 배선이 배치된 후 상기 제3 배선 레이어를 따라 배치되는 레이아웃 설계 방법.
  16. 제 15항에 있어서,
    상기 제1 라우팅 배선은,
    상기 제1 라우팅 배선에 연결되는 부하 셀들에 의해 발생되는 일렉트로마이그레이션을 바탕으로 결정되는 레이아웃 설계 방법.
  17. 제 15항에 있어서,
    제2 입력을 수신 받아, 제2 신호를 출력하는 복수의 논리 소자를 포함하는 제2 표준 셀을 제조하는 것을 더 포함하되,
    상기 제1 출력 핀들에 수직하여 연결되는 제1 비아 쌍들이 상기 제1 표준 셀의 제1 위치에 배치되고,
    상기 제2 신호를 출력하는 제2 출력 핀들에 수직하여 연결되는 제2 비아 쌍들이 상기 제2 표준 셀에서, 상기 제1 위치와 다른 제2 위치에 배치되는 레이아웃 설계 방법.
  18. 제 15항에 있어서,
    상기 제1 표준 셀은 클락 게이팅 셀인 레이아웃 설계 방법.
  19. 제 15항에 있어서,
    상기 복수의 논리 소자는 인버터인 레이아웃 설계 방법.
  20. 제 15항에 있어서,
    상기 제1 라우팅 배선은 배치 및 라우팅 툴의 머스트 조인 핀들을 상기 제1 출력 핀들로 설정하여, 상기 제1 라우팅 배선을 배치하는 레이아웃 설계 방법.
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