JP4561036B2

JP4561036B2 - 半導体装置及び半導体装置のレイアウト設計方法

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Publication number: JP4561036B2
Application number: JP2003056239A
Authority: JP
Inventors: 亮齊藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-03-03
Filing date: 2003-03-03
Publication date: 2010-10-13
Anticipated expiration: 2023-03-03
Also published as: JP2004266161A

Description

【０００１】
【発明の属する技術分野】
本発明は、外部信号の入出力に対するタイミング制約（ＡＣ−ＳＰＥＣ）の調整が行われる半導体装置に関する。
【０００２】
【従来の技術】
半導体装置を製造する際の設計工程には、順に、論理設計、回路設計、レイアウト設計、テスト設計がある。この中で、レイアウト設計は、論理・回路設計で生成されたネットデータを基に、セル（cell）、ブロックの配置と配線経路などを設計する。
【０００３】
従来の半導体レイアウト設計では外部信号の入出力に対するタイミング制約（ＡＣ−ＳＰＥＣ）は外部ピンに対して入出力の遅延・容量・抵抗情報を与える事で調整していた。特に、設計では与えられた制約を満たすようにピンからフリップ・フロップ間までのタイミング調整を行うことが必要である。図１０に示すように、ＩＯピン１００の外側の遅延値、抵抗容量成分を、チップ本体１０１に制約として与える事でレイアウト設計ツールはその制約を満たすように既存のセル１０２を含めたセルの配置、追加、削除等を行い、タイミングを設計仕様に合わせる。つまり、外側の遅延情報をＩＯピン１００に与え（１）、ＩＯピン１００からチップ本体内のフリップフロップ回路１０３までのターゲットスピード（Target Speed（１）)が内側に許される残り時間ｔ（２）を満たすように、ＩＯピン１００と既存のセル１０２との間に例えば新たなセルを配置する、あるいは削除する（３）。このようにして設計されたチップ本体１０１を実測し、特性が合わない場合は再度ＡＣタイミングの調整を行う。
【０００４】
しかし、この方法では、タイミングの再調整の必要が生じた際に最下層からの修正を伴う点が問題となる。修正のために新たにセルの追加・削除、位置の調整、ドライブ能力の変更等を行った場合、最下層を含む全てのマスクを再作成する必要があり、製造コストの増大に繋がる。すなわち、図１１に示すように、ウエハアウト後、実際のウエハ試験において所望のＡＣタイミングが得られなかった場合、この手法では新たにセル１０４の配置調整、追加、削除、最配線等を行うしかない。このうち、配線で調整出来ない分については再下層からの修正となり（４）、設計期間やコストの大幅な増加に繋がる。
【０００５】
そこで、従来から解決方法としてゲートの埋め込みが考えられている。セルが置いてない空き領域にゲートを埋め込んでおき、必要に応じて配線層で経路を変更する方法である。これは、図１２に示すように、元になる論理ネットに存在しないセル１０５をレイアウト上で既存のセル１０２等が置かれていない空き領域（空いてるベンチ）に埋め込んでおく。セル１０５はＡＣタイミングに特化した埋め込みゲートではなく、データパスやクロックの調整などにも利用される。
【０００６】
このような遅延回路調整方法の具体例としては、例えば特開平４−１３４９２２号公報で開示されている半導体集積回路がある。この半導体集積回路は、入力から出力にかけて直列的に接続された複数のバッファゲートを格納したセルを有することを特徴としている。一つのセルの中に複数の出力ピンを用意しておき、必要な遅延値に応じて接続先を変えている。
【０００７】
また、他の遅延回路調整方法としては例えば特開２０００−２４３８４３号公報で開示されているように遅延調整回路をライブラリとして作成し、遅延変動が予想される領域にマクロとして遅延調整回路を予め埋め込んでおく方法がある。
【特許文献１】
特開平４−１３４９２２号
【特許文献１】
特開２０００−２４３８４３号
【０００８】
【発明が解決しようとする課題】
しかし、前記図１２に示した方法では、ゲートの埋め込み箇所と調整したいパスの位置関係によって調整可能な値の範囲が限定される事が問題となる。また、修正に必要なレイヤ数は回りの配線の混雑度に大きく影響を受ける。つまり、埋め込みセル１０５の場所によって遅延が変動するため、遅延値の調整が困難な点が問題となる。
【０００９】
また、前記特開平４−１３４９２２号公報で開示されている半導体集積回路は、特に、遅延調整用に新しく開発されたセルを用いている。もし、遅延調整用に適するセルが無ければあらたにセルを開発し、埋め込みなおさなければならない。
【００１０】
また、特開２０００−２４３８４３号公報で開示されている遅延調整回路は、遅延値の再調整に際して面積の増加が無い反面、初期の面積は通常のライブラリを使用した場合に比べて大きくなる。また、遅延値毎のライブラリを新規に開発する必要があり、作成した新ライブラリが元の単体ライブラリセルの組み合わせの遅延値と同じになるかはそれを作ってみないと確定できない。
【００１１】
本発明は、前記実情に鑑みてなされたものであり、面積増加なしにタイミングの再調整ができ、さらに配線層のみで修正が可能な半導体装置の提供を目的とする。また、製品を完全に仕上げるまでの時間（turn-around-time：ＴＡＴ）を短縮でき、かつ低リスクでタイミングの再調整ができる半導体装置の提供を目的とする。
【００１２】
また、面積増加なしにタイミングの再調整ができ、さらに配線層のみで修正が可能な半導体装置のレイアウト設計方法の提供を目的とする。また、製品を完全に仕上げるまでの時間（turn-around-time：ＴＡＴ）を短縮でき、かつ低リスクでタイミングの再調整ができる半導体装置のレイアウト設計方法の提供を目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置は、外部信号が入出力される入出力ピンと、前記外部信号の入出力タイミングを調整するための遅延特性が異なる複数のゲートを有するタイミング調整用論理回路と、半導体装置の外周部分であって前記入出力ピンの近傍となる位置の一番上に各ゲートの入力端子がグランドに接地された前記タイミング調整用論理回路が前記入出力ピン１つ当たり複数埋め込まれた下地層と、前記下地層上に形成され、前記入出力ピンと前記複数のゲートとの間を接続する配線層とを備え、前記タイミング調整用論理回路は、幹線電源が敷設してある領域である前記外周部分の下に埋め込まれ、前記配線層内の配線を繋ぎ変え、所定の遅延値分に該当するゲートをグランドから切り離して接続することによって、前記外部信号の入出力タイミングを調整する。
【００１４】
前記外周部分とは、半導体装置のロジック部として今まではほとんど使用されていなかった幹線電源の下やチップの最外周部の空き領域のことである。そこに、タイミング調整用論理回路を埋め込む。チップサイズの変更無しに、かつ配線層のみで修正可能とすることができる。
【００１５】
本発明に係る半導体装置のレイアウト設計方法は、外部信号が入出力される入出力ピンと、前記外部信号の入出力タイミングを調整するための遅延特性が異なる複数のゲートを有するタイミング調整用論理回路と、半導体装置の幹線電源が敷設してある領域である外周部分の下であって前記入出力ピンの近傍となる位置の一番上に各ゲートの入力端子がグランドに接地された前記タイミング調整用論理回路が前記入出力ピン１つ当たり複数埋め込まれた下地層と、前記下地層上に形成され、前記入出力ピンと前記複数のゲートとの間を接続する配線層とを備える当該半導体装置におけるセルの配置、各セル間の配線を、ネットデータに基づいて決めるレイアウト処理工程と、前記レイアウト処理工程で決定されたレイアウトに従って得られる当該半導体装置の前記入出力ピンとセルとの間の遅延値を検証する検証工程と、前記検証工程での検証結果に基づき、前記配線層内の配線を繋ぎ変え、所定の遅延値分に該当するゲートをグランドから切り離して接続することによって、前記外部信号の入出力タイミングを修正するタイミング修正工程とを有する。
【００１６】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。この実施の形態は、図１に模式的に示すように、入出力ピン１０と、この入出力ピン１０を介して外部信号が入出力されるチップ本体１１とからなる半導体装置であり、外部信号の入出力タイミングを調整するタイミング調整用論理回路１４をチップ本体１１の外周部分であって入出力ピン１０の近傍となる位置に埋め込んでいる。チップ本体１１には、既存のセル１２とフリップフロップ１３からなるロジックが複数設けられている。
【００１７】
セル（cell）を構成するタイミング調整論理回路１４は、遅延特性の異なる複数のゲートよりなる。図１には、遅延値が分かっているバッファを単位とし、そのバッファを単独で１個、直列に２個、直列に３個、及び直列に４個接続してなる各ゲートを記述している。各ゲートは、相互にバッファの接続個数が異なるので、遅延特性が異なる。一つ一つのゲートの遅延時間は、想定できているのでそれを多段に繋げたいくつかのバリエーションを用意し、それを複数個、半導体チップ本体１１の外周部に埋め込んでおくものである。
【００１８】
レイアウトツールの検証を通すため、埋め込む各ゲートの入力端子１４iは全てグランドに落としておく。出力端子側１４oはオープンにしておく。実際に修正の必要が生じた場合、必要な遅延値分に該当するゲートのみ、グランドから切り離して所望のネットに再接続する。
【００１９】
セルを構成するタイミング調整論理回路１４内の複数のゲートは、半導体装置のレイアウト設計時の、ＡＣタイミングの修正に用いられる。ＡＣタイミングは外部信号の入出力に対するタイミングであり、これはＡＣ−ＳＰＥＣとして制約されている。ＡＣタイミングの修正は、論理・回路設計で生成されたネットデータを基に、半導体装置としての機能を負うことになる論理機能セル（例えばセル１２，フリップフロップ１３）の配置とその配線経路などのレイアウトが決定された後に行われる。
【００２０】
図２には、半導体装置の製造時の、レイアウト設計工程の処理手順を示す。先ず、論理・回路設計工程にて生成されたネットデータに基づいて、セルコンパイラ、データパスコンパイラ等のレイアウト処理ツールを用いて前記論理機能セルの配置、各セル間の配線を行う（ステップＳ１）。
【００２１】
次に、前記レイアウト処理ツールでのレイアウト、配線処理によるレイアウト結果に基づいて、遅延値を測定する（ステップＳ２）。ここで測定された遅延値を基に、ステップＳ３ではタイミング検証を行う。このステップＳ３におけるタイミング検証は、ステップＳ２にて測定した各セル間の遅延値と、タイミング制約されている設定値とを比較することにより行われる。例えば、各セル間の遅延値が設定値以下であれば、ステップＳ４に進み、レイアウト設計工程を終了する。もし、前記遅延値が設定値よりも大きければ、レイアウト結果がタイミング制約（ＡＣ−ＳＰＥＣ）を満たしていないことになるので、ステップＳ５のタイミング修正処理に進む。
【００２２】
このタイミング修正処理は、前記チップ本体１１の外周部分であって入出力ピン１０の近傍となる位置に予め埋め込まれた遅延特性の異なる複数のタイミング調整用論理回路１４を用いて外部信号の入出力タイミングを調整することによって行われる。
【００２３】
ステップＳ５におけるタイミング修正処理が終わると、ステップＳ２の遅延値測定処理に戻り、ステップＳ３のタイミング検証処理までが繰り返される。
【００２４】
以下には、図３を用いて前記ステップＳ５のタイミング修正処理の具体例を説明する。図２のステップＳ３におけるタイミング検証にて、Ｉ／Ｏピン１０とセル１２１との間の遅延値が設定値より大きいと判定されたとする。つまり、Ｉ／Ｏピン１０とセル１２１間のステップＳ２にて測定した遅延値がタイミング制約を守れなかったことになるので、タイミング修正処理を行う。
【００２５】
例えば、Ｉ／Ｏピン１０とセル１２１との間の遅延値が設定値よりｘnsec程大きいとする。このｘnsecを修正することのできる、タイミング調整論理回路１４内のゲートは予め分かっている。例えば、ゲートＮＯ２を構成する二つのバッファにて修正できる遅延値であれば、Ｉ／Ｏピン１０とセル１２１との間に、タイミング調整論理回路１４内のゲートＮＯ２を入れる。具体的には、ゲートＮＯ２の入力側１４iをグランドから切り離してＩ／Ｏピン１０に接続し、出力側１４oをセル１２１に接続する。図３では、Ｉ／Ｏピン１０とタイミング調整論理回路１４とが離れて記載されているが、実際にはタイミング調整論理回路１４は、図４、図５、図６に示すように、チップ本体１１の外周部であってＩ／Ｏピン１０の近傍に埋め込まれている。
【００２６】
また、各ゲートを構成するバッファの紙面縦方向のサイズは、Ｉ／Ｏピン１個の同じくサイズに比較して非常に小さい。例えば、タイミング調整論理回路１４の各ゲート（ゲートＮＯ１、ゲートＮＯ２、ゲートＮＯ３、ゲートＮＯ４）を構成するバッファのサイズは、Ｉ／Ｏピン１個の紙面縦方向のサイズに対して1/16程である。よって、図５に示すように、４つのゲート（ゲートＮＯ１、ゲートＮＯ２、ゲートＮＯ３、ゲートＮＯ４）からなるタイミング調整論理回路１４はＩ／Ｏピン１個当たり４個（１４１，１４２，１４３，１４４）程埋め込むことができる。図６には、前記具体例であった、Ｉ／Ｏピン１１とセル１２１との間に、タイミング調整論理回路１４１内のゲートＮＯ２を入れる構成を拡大して示す。
【００２７】
また、タイミング調整論理回路１４は、前記図４に示したように、従来、幹線電源１５が敷設してある領域の下に埋め込まれている。この領域はもともとＡＣタイミングの調整回路やテスト回路を除くとチップ中央領域１６に電源を引き込むための幹線電源領域として使用される。このように、もともとセルの無い領域にタイミング調整論理回路１４を埋め込むだけなのでチップ本体面積の増加に繋がらない。
【００２８】
また、このタイミング調整論理回路１４は、半導体装置を階層構造でみたとき、下地層２１の一番上であって配線層２２との境に埋め込まれるのでその上の配線層のマスクを変更するだけでよい。つまり、遅延値の調整が簡単であり、かつ修正するマスクの枚数が少なくても済む。
【００２９】
図７には、半導体装置の階層構造を示す。下地層２１の上に配線層２２が形成されている構造である。下地層２１は、Locos/PolySi-Gate/P+/N+/であり、例えばＤＲＡＭ専用レイヤ等として使われる。配線層２２はメタル層とも呼ばれ、セル間の接続のための配線用に使われる。マスク製造工程におけるマスクの製造枚数は下地層２１で約３０枚、配線層２２で例えばメタル５層の場合、M1C/M1/M2C/.../M5までの９枚となる。
【００３０】
従来、セルを追加する場合には、図８に示すように、下地層２１においてはトランジスタを構成するために、下地層全てのマスク（約３０枚）の再作成が必要となる。これに加えて、配線層２２では、繋ぎ変えに要したレイヤ数だけマスクの再作成が必要となる。合計すると、３０枚以上のマスクの再作成が必要となる。
【００３１】
これに対して、本発明によれば、図９に示すように、前記タイミング調整論理回路１４が下地層２１の一番上であって配線層２２との境に埋め込まれているので、下地層２１のマスク約３０の修正は不要である。配線層２２にあっても繋ぎ変えに要したレイヤ数のみマスクの再作成をすればよい。
【００３２】
なお、前記幹線電源領域（図４の符号１５）は、配線層２２の上位層に作られるので、前記タイミング調整論理回路１４とは階層的には離れている。
【００３３】
このように、本発明のレイアウト設計方法によれば、タイミング調整論理回路１４は、半導体装置を階層構造でみたとき、下地層２１の一番上であって配線層２２との境に埋め込まれるので、その上の配線層２２において繋ぎ変えに要したレイヤ数のみマスクの再作成をするだけでよく、遅延値の調整が簡単であり、かつ修正するマスクの枚数が少なくても済む。
【００３４】
なお、前記実施の形態では、予め埋め込むセルとして、バッファを用い、遅延時間を速める構成としているが、インバータを用いてもよい。さらに、時間が早すぎる場合に遅延させるには、ディレイを用いてもよい。
【００３５】
【発明の効果】
本発明に係る半導体装置によれば、面積増加なしにタイミングの再調整ができ、さらに配線層のみで修正が可能な半導体装置の提供を目的とする。また、製品を完全に仕上げるまでの時間（turn-around-time：ＴＡＴ）を短縮でき、かつ低リスクでタイミングの再調整ができる。
【００３６】
また、本発明に係る半導体装置のレイアウト設計方法によれば、面積増加なしにタイミングの再調整ができ、さらに配線層のみで修正が可能な半導体装置のレイアウト設計方法の提供を目的とする。また、製品を完全に仕上げるまでの時間を短縮でき、かつ低リスクでタイミングの再調整ができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の回路構成図である。
【図２】半導体装置の製造時の、レイアウト設計工程の処理手順を示すフローチャートである。
【図３】本発明の半導体装置の遅延調整法を説明するための図である。
【図４】本発明の半導体装置の概略図である。
【図５】本発明の半導体装置のタイミング調整論理回路１４の拡大図である。
【図６】本発明の半導体装置のタイミング調整論理回路１４の拡大図である。
【図７】半導体装置の階層構造図である。
【図８】従来の半導体装置におけるセル追加を説明するための階層構造図である。
【図９】本発明の半導体装置の階層構造図である。
【図１０】半導体装置の従来の設計方法（１）を説明するための図である。
【図１１】半導体装置の従来の設計方法（１）におけるタイミング再調整法を説明するための図である。
【図１２】半導体装置の従来の設計方法（２）を説明するための図である。
【符号の説明】
１ＩＯピン、１１チップ本体、１４タイミング調整論理回路、１５幹線電源

Claims

外部信号が入出力される入出力ピンと、
前記外部信号の入出力タイミングを調整するための遅延特性が異なる複数のゲートを有するタイミング調整用論理回路と、
半導体装置の外周部分であって前記入出力ピンの近傍となる位置の一番上に各ゲートの入力端子がグランドに接地された前記タイミング調整用論理回路が前記入出力ピン１つ当たり複数埋め込まれた下地層と、
前記下地層上に形成され、前記入出力ピンと前記複数のゲートとの間を接続する配線層とを備え、
前記タイミング調整用論理回路は、幹線電源が敷設してある領域である前記外周部分の下に埋め込まれ、
前記配線層内の配線を繋ぎ変え、所定の遅延値分に該当するゲートをグランドから切り離して接続することによって、前記外部信号の入出力タイミングを調整する半導体装置。
外部信号が入出力される入出力ピンと、前記外部信号の入出力タイミングを調整するための遅延特性が異なる複数のゲートを有するタイミング調整用論理回路と、半導体装置の幹線電源が敷設してある領域である外周部分の下であって前記入出力ピンの近傍となる位置の一番上に各ゲートの入力端子がグランドに接地された前記タイミング調整用論理回路が前記入出力ピン１つ当たり複数埋め込まれた下地層と、前記下地層上に形成され、前記入出力ピンと前記複数のゲートとの間を接続する配線層とを備える当該半導体装置におけるセルの配置、各セル間の配線を、ネットデータに基づいて決めるレイアウト処理工程と、
前記レイアウト処理工程で決定されたレイアウトに従って得られる当該半導体装置の前記入出力ピンとセルとの間の遅延値を検証する検証工程と、
前記検証工程での検証結果に基づき、前記配線層内の配線を繋ぎ変え、所定の遅延値分に該当するゲートをグランドから切り離して接続することによって、前記外部信号の入出力タイミングを修正するタイミング修正工程と
を有する半導体装置のレイアウト設計方法。