JP2002118232A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 スタンバイ電流を低減し、ＩＤＤＱテストに
よる良品／不良品の分別を可能とすることができる半導
体装置を提供する。 【解決手段】 ＳＲＡＭ部１、論理部２、入出力部３な
どから構成されるＲＡＭ搭載システムＬＳＩであって、
ＳＲＡＭ部１のＮＭＯＳトランジスタのバックバイアス
（Ｖｂｂｎｓ）用配線５とＰＭＯＳトランジスタのバッ
クバイアス（Ｖｂｂｐｓ）用配線６、論理部２および入
出力部３のＮＭＯＳトランジスタのバックバイアス（Ｖ
ｂｂｎｌ）用配線７とＰＭＯＳトランジスタのバックバ
イアス（Ｖｂｂｐｌ）用配線８が分離され、ＩＤＤＱテ
スト時に異なるバックバイアスを印加して、論理部２お
よび入出力部３よりＳＲＡＭ部１のバックバイアスを浅
くすることで、ＳＲＡＭ部１のＧＩＤＬ電流の増加を抑
制しつつ、論理部２および入出力部３、ＳＲＡＭ部１の
サブスレッシュホールド電流を低減する。
よる良品／不良品の分別を可能とすることができる半導
体装置を提供する。 【解決手段】 ＳＲＡＭ部１、論理部２、入出力部３な
どから構成されるＲＡＭ搭載システムＬＳＩであって、
ＳＲＡＭ部１のＮＭＯＳトランジスタのバックバイアス
（Ｖｂｂｎｓ）用配線５とＰＭＯＳトランジスタのバッ
クバイアス（Ｖｂｂｐｓ）用配線６、論理部２および入
出力部３のＮＭＯＳトランジスタのバックバイアス（Ｖ
ｂｂｎｌ）用配線７とＰＭＯＳトランジスタのバックバ
イアス（Ｖｂｂｐｌ）用配線８が分離され、ＩＤＤＱテ
スト時に異なるバックバイアスを印加して、論理部２お
よび入出力部３よりＳＲＡＭ部１のバックバイアスを浅
くすることで、ＳＲＡＭ部１のＧＩＤＬ電流の増加を抑
制しつつ、論理部２および入出力部３、ＳＲＡＭ部１の
サブスレッシュホールド電流を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のテス
ト技術に関し、特にＲＡＭ搭載システムＬＳＩなどにお
いて、ＩＤＤＱテストによる良品／不良品の分別に好適
な半導体装置に適用して有効な技術に関する。
ト技術に関し、特にＲＡＭ搭載システムＬＳＩなどにお
いて、ＩＤＤＱテストによる良品／不良品の分別に好適
な半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】従来、ＬＳＩのスタンバイ電流はトラン
ジスタのサブスレッシュホールド電流がその殆どを占
め、ゲート電極のエッジ部でドレインからウェルへ流れ
込む電流、いわゆるＧＩＤＬ電流は無視できる程小さか
った。ところが、近年の０．１μｍプロセス世代では、
短チャネル効果抑制のためにポケット濃度が増大し、Ｇ
ＩＤＬ電流は増加の傾向にある。特に、ＳＲＡＭ部はア
ルファ線対策として、ウェルを高濃度にする必要があ
り、ＧＩＤＬ電流が増加する。
ジスタのサブスレッシュホールド電流がその殆どを占
め、ゲート電極のエッジ部でドレインからウェルへ流れ
込む電流、いわゆるＧＩＤＬ電流は無視できる程小さか
った。ところが、近年の０．１μｍプロセス世代では、
短チャネル効果抑制のためにポケット濃度が増大し、Ｇ
ＩＤＬ電流は増加の傾向にある。特に、ＳＲＡＭ部はア
ルファ線対策として、ウェルを高濃度にする必要があ
り、ＧＩＤＬ電流が増加する。
【０００３】また、高速ＬＳＩにおいては、ＩＤＤＱテ
ストではサブスレッシュホールド電流低減のためにバッ
クバイアスを印加しているが、バックバイアスを印加す
るとＧＩＤＬ電流は急増する。このように、サブスレッ
シュホールド電流とＧＩＤＬ電流とはトレードオフの関
係にある。このことから、ＩＤＤＱテスト時のスタンバ
イ電流を最小化する方法が考えられて来ている。たとえ
ば、０．２μｍプロセス以降のＣＭＯＳ論理ＬＳＩで
は、ＩＤＤＱテスト時にバックバイアスを印加し、スタ
ンバイ電流の低減を図っている。
ストではサブスレッシュホールド電流低減のためにバッ
クバイアスを印加しているが、バックバイアスを印加す
るとＧＩＤＬ電流は急増する。このように、サブスレッ
シュホールド電流とＧＩＤＬ電流とはトレードオフの関
係にある。このことから、ＩＤＤＱテスト時のスタンバ
イ電流を最小化する方法が考えられて来ている。たとえ
ば、０．２μｍプロセス以降のＣＭＯＳ論理ＬＳＩで
は、ＩＤＤＱテスト時にバックバイアスを印加し、スタ
ンバイ電流の低減を図っている。
【０００４】なお、このようなＣＭＯＳ論理ＬＳＩなど
のＩＤＤＱテストに関する技術としては、たとえば平成
９年５月３０日、株式会社プレスジャーナル発行の「月
刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ 増刊号
ＵＬＳＩテスト技術」Ｐ１５〜Ｐ１８に記載される技術
などが挙げられる。
のＩＤＤＱテストに関する技術としては、たとえば平成
９年５月３０日、株式会社プレスジャーナル発行の「月
刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｏｒｌｄ 増刊号
ＵＬＳＩテスト技術」Ｐ１５〜Ｐ１８に記載される技術
などが挙げられる。
【０００５】
【発明が解決しようとする課題】ところで、前記のよう
なＣＭＯＳ論理ＬＳＩなどのＩＤＤＱテスト技術につい
て、本発明者が検討した結果、以下のようなことが明ら
かとなった。たとえば、前記のようなＣＭＯＳ論理ＬＳ
Ｉでは、ＳＲＡＭ部と論理部とのバックバイアス用配線
が分離されておらず、両者に同じバックバイアスが掛か
ってしまう。通常、ＳＲＡＭ部は論理部よりＶｔｈが高
く、基板効果定数も大きいことから、ＳＲＡＭ部に論理
部と同じバックバイアスを印加すると、サブスレッシュ
ホールド電流は必要以上に低減され、ＧＩＤＬ電流を不
必要に増大させることになり、スタンバイ電流を低減す
ることが難しいものとなっている。
なＣＭＯＳ論理ＬＳＩなどのＩＤＤＱテスト技術につい
て、本発明者が検討した結果、以下のようなことが明ら
かとなった。たとえば、前記のようなＣＭＯＳ論理ＬＳ
Ｉでは、ＳＲＡＭ部と論理部とのバックバイアス用配線
が分離されておらず、両者に同じバックバイアスが掛か
ってしまう。通常、ＳＲＡＭ部は論理部よりＶｔｈが高
く、基板効果定数も大きいことから、ＳＲＡＭ部に論理
部と同じバックバイアスを印加すると、サブスレッシュ
ホールド電流は必要以上に低減され、ＧＩＤＬ電流を不
必要に増大させることになり、スタンバイ電流を低減す
ることが難しいものとなっている。
【０００６】そこで、本発明の目的は、ＩＤＤＱテスト
時に任意の回路ブロック毎に別々のバックバイアスが印
加できるようにすることで、スタンバイ電流を低減し、
ＩＤＤＱテストによる良品／不良品の分別を可能とする
ことができる半導体装置を提供するものである。
時に任意の回路ブロック毎に別々のバックバイアスが印
加できるようにすることで、スタンバイ電流を低減し、
ＩＤＤＱテストによる良品／不良品の分別を可能とする
ことができる半導体装置を提供するものである。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】すなわち、本発明による第１の半導体装置
は、ＳＲＡＭ部と論理部とを有する構成において、ＳＲ
ＡＭ部と論理部とのバックバイアス用配線を分離し、Ｉ
ＤＤＱテスト時にＳＲＡＭ部と論理部とに別々のバック
バイアスを印加するものである。さらに、入出力部を有
する構成においては、入出力部と論理部とのバックバイ
アス用配線を同一にし、ＩＤＤＱテスト時に入出力部と
論理部とに同じバックバイアスを印加するようにしたも
のである。
は、ＳＲＡＭ部と論理部とを有する構成において、ＳＲ
ＡＭ部と論理部とのバックバイアス用配線を分離し、Ｉ
ＤＤＱテスト時にＳＲＡＭ部と論理部とに別々のバック
バイアスを印加するものである。さらに、入出力部を有
する構成においては、入出力部と論理部とのバックバイ
アス用配線を同一にし、ＩＤＤＱテスト時に入出力部と
論理部とに同じバックバイアスを印加するようにしたも
のである。
【００１０】また、本発明による第２の半導体装置は、
低Ｖｔｈの回路部と高Ｖｔｈの回路部とを有する構成に
おいて、低Ｖｔｈの回路部と高Ｖｔｈの回路部とのバッ
クバイアス用配線を分離し、ＩＤＤＱテスト時に低Ｖｔ
ｈの回路部と高Ｖｔｈの回路部とに別々のバックバイア
スを印加するものである。さらに、低基板効果の回路
部、低ＧＩＤＬ電流の回路部、高基板効果の回路部、お
よび高ＧＩＤＬ電流の回路部を有する構成においては、
低基板効果と低ＧＩＤＬ電流と低Ｖｔｈの各回路部のバ
ックバイアス用配線を同一にし、高基板効果と高ＧＩＤ
Ｌ電流と高Ｖｔｈの各回路部のバックバイアス用配線を
同一にし、ＩＤＤＱテスト時に低基板効果と低ＧＩＤＬ
電流と低Ｖｔｈの各回路部に同じバックバイアスを印加
し、高基板効果と高ＧＩＤＬ電流と高Ｖｔｈの各回路部
に同じバックバイアスを印加するようにしたものであ
る。
低Ｖｔｈの回路部と高Ｖｔｈの回路部とを有する構成に
おいて、低Ｖｔｈの回路部と高Ｖｔｈの回路部とのバッ
クバイアス用配線を分離し、ＩＤＤＱテスト時に低Ｖｔ
ｈの回路部と高Ｖｔｈの回路部とに別々のバックバイア
スを印加するものである。さらに、低基板効果の回路
部、低ＧＩＤＬ電流の回路部、高基板効果の回路部、お
よび高ＧＩＤＬ電流の回路部を有する構成においては、
低基板効果と低ＧＩＤＬ電流と低Ｖｔｈの各回路部のバ
ックバイアス用配線を同一にし、高基板効果と高ＧＩＤ
Ｌ電流と高Ｖｔｈの各回路部のバックバイアス用配線を
同一にし、ＩＤＤＱテスト時に低基板効果と低ＧＩＤＬ
電流と低Ｖｔｈの各回路部に同じバックバイアスを印加
し、高基板効果と高ＧＩＤＬ電流と高Ｖｔｈの各回路部
に同じバックバイアスを印加するようにしたものであ
る。
【００１１】前記第１および第２の半導体装置におい
て、ＳＲＡＭ部または高Ｖｔｈ（または高基板効果、高
ＧＩＤＬ電流も含む）の回路部のバックバイアスを、論
理部（または入出力部も含む）または低Ｖｔｈ（または
低基板効果、低ＧＩＤＬ電流も含む）の回路部に比べて
浅くするようにしたものである。
て、ＳＲＡＭ部または高Ｖｔｈ（または高基板効果、高
ＧＩＤＬ電流も含む）の回路部のバックバイアスを、論
理部（または入出力部も含む）または低Ｖｔｈ（または
低基板効果、低ＧＩＤＬ電流も含む）の回路部に比べて
浅くするようにしたものである。
【００１２】よって、前記半導体装置によれば、論理
部、入出力部、低Ｖｔｈの回路部、低基板効果の回路
部、低ＧＩＤＬ電流の回路部より、ＳＲＡＭ部、高Ｖｔ
ｈの回路部、高基板効果の回路部、高ＧＩＤＬ電流の回
路部のバックバイアスを浅くすることができるので、Ｓ
ＲＡＭ部、高Ｖｔｈの回路部、高基板効果の回路部、高
ＧＩＤＬ電流の回路部のＧＩＤＬ電流の増加を抑制しつ
つ、論理部、入出力部、低Ｖｔｈの回路部、低基板効果
の回路部、低ＧＩＤＬ電流の回路部、ＳＲＡＭ部、高Ｖ
ｔｈの回路部、高基板効果の回路部、高ＧＩＤＬ電流の
回路部のサブスレッシュホールド電流の低減が可能とな
り、スタンバイ電流を最小とすることができる。これに
より、スタンバイ電流を低減し、ＩＤＤＱテストによる
良品／不良品の分別を可能とすることができる。
部、入出力部、低Ｖｔｈの回路部、低基板効果の回路
部、低ＧＩＤＬ電流の回路部より、ＳＲＡＭ部、高Ｖｔ
ｈの回路部、高基板効果の回路部、高ＧＩＤＬ電流の回
路部のバックバイアスを浅くすることができるので、Ｓ
ＲＡＭ部、高Ｖｔｈの回路部、高基板効果の回路部、高
ＧＩＤＬ電流の回路部のＧＩＤＬ電流の増加を抑制しつ
つ、論理部、入出力部、低Ｖｔｈの回路部、低基板効果
の回路部、低ＧＩＤＬ電流の回路部、ＳＲＡＭ部、高Ｖ
ｔｈの回路部、高基板効果の回路部、高ＧＩＤＬ電流の
回路部のサブスレッシュホールド電流の低減が可能とな
り、スタンバイ電流を最小とすることができる。これに
より、スタンバイ電流を低減し、ＩＤＤＱテストによる
良品／不良品の分別を可能とすることができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は本発明の一実施の形
態の半導体装置において、バックバイアス電源配線を示
す概略構成図、図２は通常動作時とＩＤＤＱテスト時の
バイアス電圧を示す説明図、図３はバックバイアス電圧
とＧＩＤＬ電流、サブスレッシュホールド電流との関係
を示す特性図である。
に基づいて詳細に説明する。図１は本発明の一実施の形
態の半導体装置において、バックバイアス電源配線を示
す概略構成図、図２は通常動作時とＩＤＤＱテスト時の
バイアス電圧を示す説明図、図３はバックバイアス電圧
とＧＩＤＬ電流、サブスレッシュホールド電流との関係
を示す特性図である。
【００１４】まず、図１により、本実施の形態の半導体
装置の一例の構成を説明する。なお、図１においては、
バックバイアス電源配線のみを示しているが、実際には
他の電源配線や信号配線なども同様に配置されている。
本実施の形態の半導体装置は、たとえばＲＡＭ搭載シス
テムＬＳＩとされ、ＳＲＡＭ部１、論理部２、入出力部
３などの回路ブロックがチップ上に形成され、このチッ
プの外周部に複数のボンディングパッド４が配置されて
構成され、１つの半導体基板上に周知の半導体製造技術
により形成される。
装置の一例の構成を説明する。なお、図１においては、
バックバイアス電源配線のみを示しているが、実際には
他の電源配線や信号配線なども同様に配置されている。
本実施の形態の半導体装置は、たとえばＲＡＭ搭載シス
テムＬＳＩとされ、ＳＲＡＭ部１、論理部２、入出力部
３などの回路ブロックがチップ上に形成され、このチッ
プの外周部に複数のボンディングパッド４が配置されて
構成され、１つの半導体基板上に周知の半導体製造技術
により形成される。
【００１５】ＳＲＡＭ部１は、たとえばＳＲＡＭなどの
記憶回路を含む回路ブロックからなり、図１においてチ
ップ上の中央部左側に配置されている。このＳＲＡＭ部
１は、論理部２および入出力部３などと比較した場合
に、相対的に高いＶｔｈ、高い基板効果、高いＧＩＤＬ
電流を持つ回路ブロックである。
記憶回路を含む回路ブロックからなり、図１においてチ
ップ上の中央部左側に配置されている。このＳＲＡＭ部
１は、論理部２および入出力部３などと比較した場合
に、相対的に高いＶｔｈ、高い基板効果、高いＧＩＤＬ
電流を持つ回路ブロックである。
【００１６】論理部２は、たとえばＣＰＵなどの論理回
路を含む回路ブロックからなり、図１においてチップ上
の中央部右側に配置されている。この論理部２は、ＳＲ
ＡＭ部１などと比較した場合に、相対的に低いＶｔｈ、
低い基板効果、低いＧＩＤＬ電流を持つ回路ブロックで
ある。
路を含む回路ブロックからなり、図１においてチップ上
の中央部右側に配置されている。この論理部２は、ＳＲ
ＡＭ部１などと比較した場合に、相対的に低いＶｔｈ、
低い基板効果、低いＧＩＤＬ電流を持つ回路ブロックで
ある。
【００１７】入出力部３は、たとえば入出力回路などを
含む回路ブロックからなり、図１においてＳＲＡＭ部１
と論理部２の周辺部に配置されている。この入出力部３
は、論理部２と同様に、相対的に低いＶｔｈ、低い基板
効果、低いＧＩＤＬ電流を持つ回路ブロックである。
含む回路ブロックからなり、図１においてＳＲＡＭ部１
と論理部２の周辺部に配置されている。この入出力部３
は、論理部２と同様に、相対的に低いＶｔｈ、低い基板
効果、低いＧＩＤＬ電流を持つ回路ブロックである。
【００１８】本実施の形態の半導体装置においては、特
にＳＲＡＭ部１と、論理部２および入出力部３とのバッ
クバイアス用配線が分離されて配置されている。具体的
には、図１のように、ＳＲＡＭ部１のＮＭＯＳトランジ
スタのバックバイアス（Ｖｂｂｎｓ）用配線５とＰＭＯ
Ｓトランジスタのバックバイアス（Ｖｂｂｐｓ）用配線
６、論理部２および入出力部３のＮＭＯＳトランジスタ
のバックバイアス（Ｖｂｂｎｌ）用配線７とＰＭＯＳト
ランジスタのバックバイアス（Ｖｂｂｐｌ）用配線８の
ように分離され、各バックバイアス用配線５〜８は対応
する各ボンディングパッド４に別々に接続されている。
にＳＲＡＭ部１と、論理部２および入出力部３とのバッ
クバイアス用配線が分離されて配置されている。具体的
には、図１のように、ＳＲＡＭ部１のＮＭＯＳトランジ
スタのバックバイアス（Ｖｂｂｎｓ）用配線５とＰＭＯ
Ｓトランジスタのバックバイアス（Ｖｂｂｐｓ）用配線
６、論理部２および入出力部３のＮＭＯＳトランジスタ
のバックバイアス（Ｖｂｂｎｌ）用配線７とＰＭＯＳト
ランジスタのバックバイアス（Ｖｂｂｐｌ）用配線８の
ように分離され、各バックバイアス用配線５〜８は対応
する各ボンディングパッド４に別々に接続されている。
【００１９】次に、本実施の形態の作用について、図２
および図３により、ＩＤＤＱテストを行う場合の動作を
説明する。このＩＤＤＱテストは、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタからなるＣＭＯＳ論理におい
て、電源電流が過渡的にしか流れず、定常状態での静止
電源電流がリーク電流のみであることを利用して、電源
電流をモニタすることにより故障の有無を判定するテス
トである。すなわち、不具合があった場合には過剰電流
が流れるので、電源パッドを通した回路電流の状態を見
て不具合を発見する方法である。
および図３により、ＩＤＤＱテストを行う場合の動作を
説明する。このＩＤＤＱテストは、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタからなるＣＭＯＳ論理におい
て、電源電流が過渡的にしか流れず、定常状態での静止
電源電流がリーク電流のみであることを利用して、電源
電流をモニタすることにより故障の有無を判定するテス
トである。すなわち、不具合があった場合には過剰電流
が流れるので、電源パッドを通した回路電流の状態を見
て不具合を発見する方法である。
【００２０】このＩＤＤＱテストは、ゲート酸化膜シ
ョートやブリッジ故障など、縮退故障モデルで表せない
故障や冗長回路の故障が検出できるため、故障検出率が
高い、回路内部の故障情報を出力端子まで伝搬させる
必要がないため、テストパターンの生成が容易である、
テスト回路による面積オーバーヘッドがほとんどな
い、などの特長がある。
ョートやブリッジ故障など、縮退故障モデルで表せない
故障や冗長回路の故障が検出できるため、故障検出率が
高い、回路内部の故障情報を出力端子まで伝搬させる
必要がないため、テストパターンの生成が容易である、
テスト回路による面積オーバーヘッドがほとんどな
い、などの特長がある。
【００２１】たとえば、ＣＭＯＳ回路において、通常動
作時には、図２（ａ），（ｂ）のように、ＳＲＡＭ部
１、論理部２および入出力部３の全ての回路ブロックに
対して、ＰＭＯＳトランジスタＴｐｓ，Ｔｐｌのソース
に５Ｖ、ＮＭＯＳトランジスタＴｎｓ，Ｔｎｌのソース
に０Ｖ、ＰＭＯＳトランジスタＴｐｓ，Ｔｐｌのバック
バイアスに５Ｖ、ＮＭＯＳトランジスタＴｎｓ，Ｔｎｌ
のバックバイアスに０Ｖをそれぞれ印加する。このと
き、入力信号がＨレベルの場合は出力として０Ｖ、入力
信号がＬレベルの場合は出力として５Ｖがそれぞれ出力
される。
作時には、図２（ａ），（ｂ）のように、ＳＲＡＭ部
１、論理部２および入出力部３の全ての回路ブロックに
対して、ＰＭＯＳトランジスタＴｐｓ，Ｔｐｌのソース
に５Ｖ、ＮＭＯＳトランジスタＴｎｓ，Ｔｎｌのソース
に０Ｖ、ＰＭＯＳトランジスタＴｐｓ，Ｔｐｌのバック
バイアスに５Ｖ、ＮＭＯＳトランジスタＴｎｓ，Ｔｎｌ
のバックバイアスに０Ｖをそれぞれ印加する。このと
き、入力信号がＨレベルの場合は出力として０Ｖ、入力
信号がＬレベルの場合は出力として５Ｖがそれぞれ出力
される。
【００２２】また、ＩＤＤＱテスト時には、ＳＲＡＭ部
１のバックバイアス（Ｖｂｂｎｓ，Ｖｂｂｐｓ）用配線
５，６と、論理部２および入出力部３のバックバイアス
（Ｖｂｂｎｌ，Ｖｂｂｐｌ）用配線７，８に接続される
各ボンディングパッド４に異なるバックバイアスを印加
する。そして、入力パッドから入力電圧を供給し、この
反転された出力電圧が出力パッドから出力される。この
時、良品の場合には静止電源電流がほぼ０Ａとなるが、
不良品の場合には所定の電流が流れるので、これを検知
することで不良品を発見することができる。
１のバックバイアス（Ｖｂｂｎｓ，Ｖｂｂｐｓ）用配線
５，６と、論理部２および入出力部３のバックバイアス
（Ｖｂｂｎｌ，Ｖｂｂｐｌ）用配線７，８に接続される
各ボンディングパッド４に異なるバックバイアスを印加
する。そして、入力パッドから入力電圧を供給し、この
反転された出力電圧が出力パッドから出力される。この
時、良品の場合には静止電源電流がほぼ０Ａとなるが、
不良品の場合には所定の電流が流れるので、これを検知
することで不良品を発見することができる。
【００２３】この場合に、図３のようなバックバイアス
電圧とＧＩＤＬ電流、サブスレッシュホールド電流との
関係に基づいてバックバイアスを設定する。図３におい
て、ＳＲＡＭ部１のＧＩＤＬ電流の増加を抑制しつつ、
論理部２および入出力部３、ＳＲＡＭ部１のサブスレッ
シュホールド電流の低減を可能とし、スタンバイ電流を
最小とするために、論理部２および入出力部３、ＳＲＡ
Ｍ部１でそれぞれサブスレッシュホールド電流とＧＩＤ
Ｌ電流とを合計した最小電流の電圧にバックバイアス
（Ｖｂｂｎｓ，Ｖｂｂｐｓ，Ｖｂｂｎｌ，Ｖｂｂｐｌ）
を設定して、論理部２および入出力部３よりＳＲＡＭ部
１のバックバイアスを浅くする。
電圧とＧＩＤＬ電流、サブスレッシュホールド電流との
関係に基づいてバックバイアスを設定する。図３におい
て、ＳＲＡＭ部１のＧＩＤＬ電流の増加を抑制しつつ、
論理部２および入出力部３、ＳＲＡＭ部１のサブスレッ
シュホールド電流の低減を可能とし、スタンバイ電流を
最小とするために、論理部２および入出力部３、ＳＲＡ
Ｍ部１でそれぞれサブスレッシュホールド電流とＧＩＤ
Ｌ電流とを合計した最小電流の電圧にバックバイアス
（Ｖｂｂｎｓ，Ｖｂｂｐｓ，Ｖｂｂｎｌ，Ｖｂｂｐｌ）
を設定して、論理部２および入出力部３よりＳＲＡＭ部
１のバックバイアスを浅くする。
【００２４】たとえば、ＳＲＡＭ部１に対しては、図２
（ｃ）のように、ＰＭＯＳトランジスタＴｐｓのソース
に６Ｖ、ＮＭＯＳトランジスタＴｎｓのソースに１Ｖの
電圧を印加し、ＰＭＯＳトランジスタＴｐｓのバックバ
イアスに７Ｖ、ＮＭＯＳトランジスタＴｎｓのバックバ
イアスに０Ｖをそれぞれ印加する。この場合、ＰＭＯＳ
トランジスタＴｐｓのソースとバックバイアス間は＋１
Ｖ、ＮＭＯＳトランジスタＴｎｓのソースとバックバイ
アス間は−１Ｖとなる。
（ｃ）のように、ＰＭＯＳトランジスタＴｐｓのソース
に６Ｖ、ＮＭＯＳトランジスタＴｎｓのソースに１Ｖの
電圧を印加し、ＰＭＯＳトランジスタＴｐｓのバックバ
イアスに７Ｖ、ＮＭＯＳトランジスタＴｎｓのバックバ
イアスに０Ｖをそれぞれ印加する。この場合、ＰＭＯＳ
トランジスタＴｐｓのソースとバックバイアス間は＋１
Ｖ、ＮＭＯＳトランジスタＴｎｓのソースとバックバイ
アス間は−１Ｖとなる。
【００２５】一方、論理部２および入出力部３に対して
は、図２（ｄ）のように、ＰＭＯＳトランジスタＴｐｌ
のソースに７Ｖ、ＮＭＯＳトランジスタＴｎｌのソース
に２Ｖの電圧を印加し、ＰＭＯＳトランジスタＴｐｌの
バックバイアスに９Ｖ、ＮＭＯＳトランジスタＴｎｌの
バックバイアスに０Ｖをそれぞれ印加する。この場合、
ＰＭＯＳトランジスタＴｐｌのソースとバックバイアス
間は＋２Ｖ、ＮＭＯＳトランジスタＴｎｌのソースとバ
ックバイアス間は−２Ｖとなる。これにより、ＳＲＡＭ
部１と論理部２および入出力部３とのバックバイアスを
比較した場合に、ＳＲＡＭ部１は浅く、論理部２および
入出力部３は深くなる。
は、図２（ｄ）のように、ＰＭＯＳトランジスタＴｐｌ
のソースに７Ｖ、ＮＭＯＳトランジスタＴｎｌのソース
に２Ｖの電圧を印加し、ＰＭＯＳトランジスタＴｐｌの
バックバイアスに９Ｖ、ＮＭＯＳトランジスタＴｎｌの
バックバイアスに０Ｖをそれぞれ印加する。この場合、
ＰＭＯＳトランジスタＴｐｌのソースとバックバイアス
間は＋２Ｖ、ＮＭＯＳトランジスタＴｎｌのソースとバ
ックバイアス間は−２Ｖとなる。これにより、ＳＲＡＭ
部１と論理部２および入出力部３とのバックバイアスを
比較した場合に、ＳＲＡＭ部１は浅く、論理部２および
入出力部３は深くなる。
【００２６】従って、本実施の形態の半導体装置によれ
ば、ＳＲＡＭ部１、論理部２および入出力部３の各バッ
クバイアス用配線５〜８が別々に配線され、ＩＤＤＱテ
スト時に異なるバックバイアスを印加して、論理部２お
よび入出力部３よりＳＲＡＭ部１のバックバイアスを浅
くすることができるので、ＳＲＡＭ部１のＧＩＤＬ電流
の増加を抑制しつつ、論理部２および入出力部３、ＳＲ
ＡＭ部１のサブスレッシュホールド電流の低減が可能と
なり、スタンバイ電流を最小とすることができる。
ば、ＳＲＡＭ部１、論理部２および入出力部３の各バッ
クバイアス用配線５〜８が別々に配線され、ＩＤＤＱテ
スト時に異なるバックバイアスを印加して、論理部２お
よび入出力部３よりＳＲＡＭ部１のバックバイアスを浅
くすることができるので、ＳＲＡＭ部１のＧＩＤＬ電流
の増加を抑制しつつ、論理部２および入出力部３、ＳＲ
ＡＭ部１のサブスレッシュホールド電流の低減が可能と
なり、スタンバイ電流を最小とすることができる。
【００２７】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００２８】たとえば、前記実施の形態においては、論
理部および入出力部を低Ｖｔｈ、低基板効果、低ＧＩＤ
Ｌ電流の回路ブロック、ＳＲＡＭ部を高Ｖｔｈ、高基板
効果、高ＧＩＤＬ電流の回路ブロックとして説明した
が、他の構成による他のシステムＬＳＩについても同様
に適用可能であり、特に高Ｖｔｈ、高基板効果、高ＧＩ
ＤＬ電流の回路ブロックのバックバイアスを、低Ｖｔ
ｈ、低基板効果、低ＧＩＤＬ電流の回路ブロックに比べ
て浅くすることで、同様の効果を得ることができる。特
に、本発明は０．１μｍプロセス以降のＲＡＭ搭載シス
テムＬＳＩに効果的である。
理部および入出力部を低Ｖｔｈ、低基板効果、低ＧＩＤ
Ｌ電流の回路ブロック、ＳＲＡＭ部を高Ｖｔｈ、高基板
効果、高ＧＩＤＬ電流の回路ブロックとして説明した
が、他の構成による他のシステムＬＳＩについても同様
に適用可能であり、特に高Ｖｔｈ、高基板効果、高ＧＩ
ＤＬ電流の回路ブロックのバックバイアスを、低Ｖｔ
ｈ、低基板効果、低ＧＩＤＬ電流の回路ブロックに比べ
て浅くすることで、同様の効果を得ることができる。特
に、本発明は０．１μｍプロセス以降のＲＡＭ搭載シス
テムＬＳＩに効果的である。
【００２９】また、システムＬＳＩの構成については、
図１のような構成および配置に限定されるものではな
く、ＲＯＭなどの他の記憶回路を含む各種回路ブロック
などを有し、ボンディングパッドの配置、数量などにつ
いては種々変更可能であることはいうまでもない。
図１のような構成および配置に限定されるものではな
く、ＲＯＭなどの他の記憶回路を含む各種回路ブロック
などを有し、ボンディングパッドの配置、数量などにつ
いては種々変更可能であることはいうまでもない。
【００３０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３１】（１）ＳＲＡＭ部と論理部とのバックバイ
アス用配線を分離し、ＩＤＤＱテスト時にＳＲＡＭ部と
論理部とに別々のバックバイアスを印加することで、論
理部よりＳＲＡＭ部のバックバイアスを浅くすることが
できるので、ＳＲＡＭ部のＧＩＤＬ電流の増加を抑制し
つつ、論理部、ＳＲＡＭ部のサブスレッシュホールド電
流の低減が可能となり、スタンバイ電流を最小とするこ
とができる。さらに、入出力部を有する構成において
も、入出力部を論理部と同様に扱うことが可能となる。
アス用配線を分離し、ＩＤＤＱテスト時にＳＲＡＭ部と
論理部とに別々のバックバイアスを印加することで、論
理部よりＳＲＡＭ部のバックバイアスを浅くすることが
できるので、ＳＲＡＭ部のＧＩＤＬ電流の増加を抑制し
つつ、論理部、ＳＲＡＭ部のサブスレッシュホールド電
流の低減が可能となり、スタンバイ電流を最小とするこ
とができる。さらに、入出力部を有する構成において
も、入出力部を論理部と同様に扱うことが可能となる。
【００３２】（２）低Ｖｔｈの回路部と高Ｖｔｈの回路
部とのバックバイアス用配線を分離し、ＩＤＤＱテスト
時に低Ｖｔｈの回路部と高Ｖｔｈの回路部とに別々のバ
ックバイアスを印加することで、低Ｖｔｈの回路部より
高Ｖｔｈの回路部のバックバイアスを浅くすることがで
きるので、高Ｖｔｈの回路部のＧＩＤＬ電流の増加を抑
制しつつ、低Ｖｔｈの回路部、高Ｖｔｈの回路部のサブ
スレッシュホールド電流の低減が可能となり、スタンバ
イ電流を最小とすることができる。さらに、低基板効果
の回路部、低ＧＩＤＬ電流の回路部、高基板効果の回路
部、および高ＧＩＤＬ電流の回路部を有する構成におい
ても、低基板効果、低ＧＩＤＬ電流の各回路部を低Ｖｔ
ｈの回路部と同様に扱うことができ、高基板効果、高Ｇ
ＩＤＬ電流の各回路部を高Ｖｔｈの回路部と同様に扱う
ことが可能となる。
部とのバックバイアス用配線を分離し、ＩＤＤＱテスト
時に低Ｖｔｈの回路部と高Ｖｔｈの回路部とに別々のバ
ックバイアスを印加することで、低Ｖｔｈの回路部より
高Ｖｔｈの回路部のバックバイアスを浅くすることがで
きるので、高Ｖｔｈの回路部のＧＩＤＬ電流の増加を抑
制しつつ、低Ｖｔｈの回路部、高Ｖｔｈの回路部のサブ
スレッシュホールド電流の低減が可能となり、スタンバ
イ電流を最小とすることができる。さらに、低基板効果
の回路部、低ＧＩＤＬ電流の回路部、高基板効果の回路
部、および高ＧＩＤＬ電流の回路部を有する構成におい
ても、低基板効果、低ＧＩＤＬ電流の各回路部を低Ｖｔ
ｈの回路部と同様に扱うことができ、高基板効果、高Ｇ
ＩＤＬ電流の各回路部を高Ｖｔｈの回路部と同様に扱う
ことが可能となる。
【００３３】（３）前記（１）および（２）により、ス
タンバイ電流を低減し、ＩＤＤＱテストによる良品／不
良品の分別を可能とすることができるので、ＲＡＭ搭載
システムＬＳＩにおいて、ＩＤＤＱテストが可能とな
り、ＬＳＩの高信頼度化が可能となる。
タンバイ電流を低減し、ＩＤＤＱテストによる良品／不
良品の分別を可能とすることができるので、ＲＡＭ搭載
システムＬＳＩにおいて、ＩＤＤＱテストが可能とな
り、ＬＳＩの高信頼度化が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置において、
バックバイアス電源配線を示す概略構成図である。
バックバイアス電源配線を示す概略構成図である。
【図２】（ａ）〜（ｄ）は本発明の一実施の形態の半導
体装置において、通常動作時とＩＤＤＱテスト時のバイ
アス電圧を示す説明図である。
体装置において、通常動作時とＩＤＤＱテスト時のバイ
アス電圧を示す説明図である。
【図３】本発明の一実施の形態の半導体装置において、
バックバイアス電圧とＧＩＤＬ電流、サブスレッシュホ
ールド電流との関係を示す特性図である。
バックバイアス電圧とＧＩＤＬ電流、サブスレッシュホ
ールド電流との関係を示す特性図である。
１ ＳＲＡＭ部 ２ 論理部 ３ 入出力部 ４ ボンディングパッド ５ バックバイアス（Ｖｂｂｎｓ）用配線 ６ バックバイアス（Ｖｂｂｐｓ）用配線 ７ バックバイアス（Ｖｂｂｎｌ）用配線 ８ バックバイアス（Ｖｂｂｐｌ）用配線
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｕ
Claims (5)
- 【請求項１】 ＳＲＡＭ部と論理部とを有し、前記ＳＲ
ＡＭ部と前記論理部とのバックバイアス用配線を分離
し、ＩＤＤＱテスト時に前記ＳＲＡＭ部と前記論理部と
に別々のバックバイアスを印加することを特徴とする半
導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、入
出力部を有し、前記入出力部と前記論理部とのバックバ
イアス用配線を同一にし、ＩＤＤＱテスト時に前記入出
力部と前記論理部とに同じバックバイアスを印加するこ
とを特徴とする半導体装置。 - 【請求項３】 低Ｖｔｈの回路部と高Ｖｔｈの回路部と
を有し、前記低Ｖｔｈの回路部と前記高Ｖｔｈの回路部
とのバックバイアス用配線を分離し、ＩＤＤＱテスト時
に前記低Ｖｔｈの回路部と前記高Ｖｔｈの回路部とに別
々のバックバイアスを印加することを特徴とする半導体
装置。 - 【請求項４】 請求項３記載の半導体装置であって、低
基板効果の回路部、低ＧＩＤＬ電流の回路部、高基板効
果の回路部、および高ＧＩＤＬ電流の回路部を有し、前
記低基板効果の回路部と前記低ＧＩＤＬ電流の回路部と
前記低Ｖｔｈの回路部とのバックバイアス用配線を同一
にし、前記高基板効果の回路部と前記高ＧＩＤＬ電流の
回路部と前記高Ｖｔｈの回路部とのバックバイアス用配
線を同一にし、ＩＤＤＱテスト時に前記低基板効果の回
路部と前記低ＧＩＤＬ電流の回路部と前記低Ｖｔｈの回
路部とに同じバックバイアスを印加し、前記高基板効果
の回路部と前記高ＧＩＤＬ電流の回路部と前記高Ｖｔｈ
の回路部とに同じバックバイアスを印加することを特徴
とする半導体装置。 - 【請求項５】 請求項１、２、３または４記載の半導体
装置であって、前記ＳＲＡＭ部または前記高Ｖｔｈの回
路部のバックバイアスを、前記論理部または前記低Ｖｔ
ｈの回路部に比べて浅くすることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000307955A JP2002118232A (ja) | 2000-10-06 | 2000-10-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000307955A JP2002118232A (ja) | 2000-10-06 | 2000-10-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002118232A true JP2002118232A (ja) | 2002-04-19 |
Family
ID=18788363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000307955A Pending JP2002118232A (ja) | 2000-10-06 | 2000-10-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002118232A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004266161A (ja) * | 2003-03-03 | 2004-09-24 | Sony Corp | 半導体装置及び半導体装置のレイアウト設計方法 |
| US7082068B2 (en) | 2004-06-03 | 2006-07-25 | Hynix Semiconductor Inc. | Semiconductor memory device and method for adjusting internal voltage thereof |
| CN100454539C (zh) * | 2005-06-22 | 2009-01-21 | 恩益禧电子股份有限公司 | 半导体集成电路装置 |
-
2000
- 2000-10-06 JP JP2000307955A patent/JP2002118232A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004266161A (ja) * | 2003-03-03 | 2004-09-24 | Sony Corp | 半導体装置及び半導体装置のレイアウト設計方法 |
| JP4561036B2 (ja) * | 2003-03-03 | 2010-10-13 | ソニー株式会社 | 半導体装置及び半導体装置のレイアウト設計方法 |
| US7082068B2 (en) | 2004-06-03 | 2006-07-25 | Hynix Semiconductor Inc. | Semiconductor memory device and method for adjusting internal voltage thereof |
| CN100454539C (zh) * | 2005-06-22 | 2009-01-21 | 恩益禧电子股份有限公司 | 半导体集成电路装置 |
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