JP2002100731A - 半導体装置と半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高集積化あるは高速化を図りつつ、高精度で
の直流電流試験を実現した半導体装置とその製造方法を
提供する。 【解決手段】 半導体基板上に形成された回路を複数の
回路ブロックに分割し、各回路ブロックの各々におい
て、少なくとも一方の電源供給線をブロック毎に分離し
て設け、かかる分離された電源供給線を用いて回路ブロ
ック毎での直流電流試験を可能にする。半導体装置の製
造方法において、半導体基板上に設けられる回路を複数
の回路ブロックに分割し、上記分割された各回路ブロッ
クの各々において、独立して電源供給を可能とする配線
を形成する工程と、上記配線を介して電源供給を行って
回路ブロック毎での直流電流試験を行う工程と、上記複
数の回路ブロックの各々に対応して設けられる配線を相
互に接続する配線形成工程と含むようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置と半
導体装置の製造方法に関し、特に半導体装置の直流電流
（ＩＤＤＱ）試験に適用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】半導体装置では、電源端子と回路の接地
端子間に流れる直流電流ＩＤＤＱを測定するという直流
電流試験がある。このような直流電流試験に関しては、
１９９９年「ザ インターナショナル テクノロジー
ロードマップ フォー セミサンダクタズ（THE INTERN
ATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS)」頁
５〜頁６がある。同文献では、高集積化に伴うリーク電
流増加のためにＩＤＤＱ試験での良品／不良品の判定が
困難となると予想されるため、カレントセンサを設けた
り、電源分割を行ったり、あるいはバックバイアスコン
トロールを行うこと等が必要となるであろうことが抽象
的に延べられている。

【０００３】

【発明が解決しようとする課題】半導体技術の進展によ
り素子の微細化や高速化のためにＭＯＳＦＥＴを低しき
い値電圧化したり、あるいは回路規模を大きくして多数
の素子を形成すると、それに伴って半導体装置の電源端
子と接地端子との間に流れる直流電流ＩＤＤＱにオフ状
態のＭＯＳＦＥＴのソース−ドレイン経路に流れるスレ
シッョルドリーク電流あるいはテーリングと呼ばれよう
なリーク電流の占める割合が増大してしまい、前記のよ
うなＩＤＤＱ試験での良品／不良品の判定が困難とな
る。そこで、本願発明者等においては、かかる半導体装
置におけるＩＤＤＱ試験を効果的に行うことができる構
成及び製造方法の具体的対策を考えた。

【０００４】この発明の目的は、高集積化あるは高速化
を図りつつ、高精度での直流電流試験を実現した半導体
装置とその製造方法を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。半導体基板上に形成された回路を複数
の回路ブロックに分割し、各回路ブロックの各々におい
て、少なくとも一方の電源供給線をブロック毎に分離し
て設け、かかる分離された電源供給線を用いて回路ブロ
ック毎での直流電流試験を可能にする。

【０００６】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。半導体基板上に形成された回路が複数の回路ブロッ
クを分割し、電源電圧又は回路の接地電位のいずれか一
方をそれぞれ供給する第１配線を設け、各回路ブロック
の各々に対して共通に電源電圧と回路の接地電位を供給
する第２配線と第３配線を設け、各回路ブロックの第１
配線とそれに対応された電圧が供給される上記第２又は
第３配線の一方との間に、ダイオード形態の第１ＭＯＳ
ＦＥＴと、それと電流ミラー形態にされた第２ＭＯＳＦ
ＥＴ及び上記第２又は第３配線の他方と上記第２ＭＯＳ
ＦＥＴのドレインとの間に抵抗素子を設けて、上記抵抗
素子に発生する電圧降下を所定の基準電圧と比較して不
良検出信号を形成する電圧比較回路を設ける。

【０００７】本願において開示される発明のうち更に他
の代表的なものの概要を簡単に説明すれば、下記の通り
である。半導体装置の製造方法において、半導体基板上
に設けられる回路を複数の回路ブロックに分割し、上記
分割された各回路ブロックの各々において、独立して電
源供給を可能とする配線を形成する工程と、上記配線を
介して電源供給を行って回路ブロック毎での直流電流試
験を行う工程と、上記複数の回路ブロックの各々に対応
して設けられる配線を相互に接続する配線形成工程と含
むようにする。

【０００８】

【発明の実施の形態】図１には、この発明に係る半導体
装置の直流試験時での電源配線の一実施例の概略構成図
が示されている。同図（Ａ）には、電源配線と測定端子
の概略レイアウトが示され、同図（Ｂ）には、その断面
概略構造が示されている。この実施例では、半導体チッ
プに形成される回路は、２つのテストブロック１とテス
トブロック２に分割される。

【０００９】図１（Ａ）に示すように、上記２つのテス
トブロック１と２に対して、電源電圧ＶＤＤ又は回路の
接地電位ＶＳＳのうちのいずれか一方である回路の接地
電位ＶＳＳ（ＶＳＳ１）を供給する第１配線Ｌ１がそれ
ぞれに独立して分離して供給される。上記２つのテスト
ブロック１と２に対して、電源電圧ＶＤＤを供給する第
２配線Ｌ２は共通に設けられ、上記テストブロック１と
２に対してテスト用の接地電位ＶＳＳ２を供給する第３
配線Ｌ３も共通に設けられる。

【００１０】図１（Ｂ）に示すように、上記電源電圧Ｖ
ＤＤは、特に制限されないが、２つの配線層Ｌ２とＬ
２’により半導体基板に形成される回路素子に電源電圧
ＶＤＤを供給するようされる。同様に、それぞれのテス
トブロック１と２に対応して設けられる第１配線Ｌ１
も、テストブロック１と２に形成されるそれぞれの回路
素子に回路の接地電位ＶＳＳ１を供給するよう形成され
る。そして、テスト用接地電位ＶＳＳ２を供給する第３
配線Ｌ３は、次に説明するようなテスト用の回路素子が
接続される。

【００１１】図２には、前記図１の実施例に対応した等
価回路図が示されている。前記のように、２つのテスト
ブロック１と２は、それぞれ電源電圧ＶＤＤが共通の第
２配線Ｌ２により相互に接続される。テストブロック１
と２は、Ｐチャンネル型ＭＯＳＦＥＴＱ３とＮチャンネ
ル型ＭＯＳＦＥＴＱ４からなるインバータ回路等を含む
ような論理回路の複数個から構成され、そのうちの２つ
のインバータ回路が代表として例示的に示されいる。こ
れらのインバータ回路を含む論理回路は、それぞれのテ
ストブロック１と２に独立に分離して設けられた第１配
線Ｌ１により回路の接地電位ＶＳＳ１が分離して供給さ
れる。別の見方をすると、テストブロック１と２の各々
において流れる電流は、上記接地電位ＶＳＳ１に対応し
た第１配線Ｌ１により分離したものとされる。

【００１２】この実施例では、上記第１配線Ｌ１とテス
ト用ＶＳＳ２が供給される第３配線Ｌ３との間にダイオ
ード形態のＭＯＳＦＥＴＱ１が設けられる。このＭＯＳ
ＦＥＴＱ１に対して電流ミラー形態にされたＭＯＳＦＥ
ＴＱ２が設けられ、そのドレインと上記電源電圧ＶＤＤ
が供給される第２配線Ｌ２との間に抵抗素子Ｒ１が設け
られる。これにより、上記テストブロック１に流れる電
流は、抵抗素子Ｒ１によって電圧信号に変換される。特
に制限されないが、上記の電流検知感度を高くするため
に、上記ＭＯＳＦＥＴＱ１に対してＭＯＳＦＥＴＱ２の
サイズが大きく形成され、そのサイズ比に比例した電流
が上記抵抗Ｒ１に流れるようにされる。

【００１３】上記抵抗Ｒ１で発生した電圧は、抵抗Ｒ２
とＲ３からなる分圧回路で形成された分圧電圧を基準電
圧として電圧比較回路ＶＣにより比較される。例えば、
上記ＭＯＳＦＥＴＱ１及びＱ２により検知されたテスト
ブロック１のリーク電流が、不良と判定されるような電
流値を超えたときに上記電圧比較回路ＶＣの出力信号が
ロウレベルからハイレベルに変化するよう、上記ＭＯＳ
ＦＥＴＱ１とＱ２のサイズ、抵抗Ｒ１及びＲ２とＲ３の
各抵抗値が設定される。

【００１４】他のテストブロック２においても、上記と
テストブロック１と同様な電流ミラー形態のＭＯＳＦＥ
Ｔと、抵抗及び電圧比較回路が設けられる。そして、こ
れら電圧比較回路の不良検出信号ＥＲ１とＥＲ２は、い
ずれか１つでも不良があると不良信号を出力させるよう
な論理和構成のゲート回路Ｇを通して前記図１の結果観
測端子に出力される。

【００１５】上記のようなリーク電流試験は、上記回路
が半導体ウェハ上に完成された時点で行われ、その後に
図３に示したような最上層配線４１，Ｌ４２が形成され
て、２つのテストブロック１と２にそれぞれ設けられた
配線Ｌ２及びＬ１の各々が、上記最上層配線Ｌ４１，Ｌ
４２によってそれぞれが相互に接続される。つまり、２
つのテストブロック１と２に形成される配線Ｌ１同士及
び配線Ｌ２同士は、網目状にそれぞれ接続される。これ
により、１つの半導体装置でみた場合の電源インピーダ
ンスが低下し、回路動作による電源線のノイズ発生を抑
えるようにすることができる。

【００１６】図４には、図３の実施例に対応した等価回
路図が示されている。図３に示したような電源配線を行
うことによって、２つのテストブロック１と２は、それ
ぞれの第１配線Ｌ１に対して上記第３図において設けら
れた最上層配線により直接的に回路の接地電位ＶＳＳが
与えられる。これにより、各テストブロック１と２に流
れる電流検知用のＭＯＳＦＥＴＱ１には電流が流れない
ので、ＭＯＳＦＥＴＱ２もオフ状態となり、従って抵抗
Ｒ１には電圧は発生しない。この結果、通常動作状態で
は上記電圧比較回路の実質的な動作が停止され、上記電
流検知動作を行わないようにされる。

【００１７】図５には、この発明に係る半導体装置の直
流試験時の電源配線の他の一実施例の概略構成図が示さ
れている。同図（Ａ）には、電源配線と測定端子の概略
レイアウトが示され、同図（Ｂ）には、その断面概略構
造が示されている。この実施例でも、前記同様に半導体
チップに形成される回路は、２つのテストブロック１と
テストブロック２に分割される。

【００１８】図５（Ａ）に示すように、上記２つのテス
トブロック１と２に対して、電源電圧ＶＤＤ又は回路の
接地電位ＶＳＳのうちのいずれか一方である電源電圧Ｖ
ＤＤを供給する第２配線Ｌ２と、それに対応したテスト
電極がそれぞれに独立して分離して供給される。上記２
つのテストブロック１と２に対して、回路の接地電位Ｖ
ＳＳを供給する第３配線Ｌ３及びテスト電極が共通に設
けられる。

【００１９】図５（Ｂ）に示すように、上記電源電圧Ｖ
ＤＤは、特に制限されないが、２つの配線層Ｌ２とＬ
２’により半導体基板に形成される２つのテストブロッ
ク１と２に形成される各回路素子に電源電圧ＶＤＤを供
給するようされる。テストブロック１と２に形成される
それぞれの回路素子に回路の接地電位ＶＳＳを供給する
配線Ｌ３も、基本的には前記２層構造の配線手段により
構成される。

【００２０】図６には、前記図５の実施例に対応した等
価回路図が示されている。前記のように、２つのテスト
ブロック１と２は、それぞれ配線Ｌ２等によって電源電
圧ＶＤＤが独立に供給されることから、それぞれに電流
計Ａを設けて電流を測定する。この電流計ＡによるＩＤ
ＤＱの測定は、半導体基板に形成される２つのテストブ
ロックに対して同時に行う必要はなく、１つの電流計Ａ
を上記テストブロック１とテストブロック２に対して切
り換えて測定するものであってもよい。実際の半導体装
置において、上記分割されるテストブロックの数が多数
となる場合、テスト時間の短縮化のためにＮ個からなる
テストブロックをＭ組に分けて、Ｍ回に分けてＮ個ずつ
同時に測定するようにしてもよい。

【００２１】この実施例では、上記第２配線Ｌ２とＶＳ
Ｓが供給される第３配線Ｌ３との組み合わせにより、テ
ストブロック１とテストブロック２のようにテストブロ
ック毎に直接的にリーク電流を測定することができる。
それ故、ＩＤＤＱ試験のためにだけ使用するような回路
が不要となるものである。

【００２２】上記のようなリーク電流試験は、上記回路
が半導体ウェハ上に完成された時点で行われ、その後に
図７に示したような最上層配線Ｌ４２，Ｌ４３が形成さ
れて、２つのテストブロック１と２にそれぞれ設けられ
た配線Ｌ２及びＬ３の各々が、上記最上層配線Ｌ４２，
４３によってそれぞれが相互に接続される。つまり、２
つのテストブロック１と２に形成される配線Ｌ２同士及
び配線Ｌ３同士を網目状にそれぞれ接続させる配線Ｌ４
２，Ｌ４３が設けられる。ＶＳＳは、測定用の電極を介
して共通に接続されているが、上記のように電源インピ
ーダンスを小さくするために、言い換えるならば、回路
の接地線に発生するノイズを抑えるように上記網目状に
接続する配線Ｌ４３が設けられる。これにより、１つの
半導体装置でみた場合の電源インピーダンスが低下し、
回路動作による電源線のノイズ発生を抑えるようにする
ことができる。

【００２３】図８には、この発明に係る半導体装置の他
の一実施例の概略断面図が示されている。前記図５に示
した線Ｌ２、Ｌ３等は、半導体装置の最上層の配線によ
り形成するものであってもよい。この場合には、配線基
板に形成された配線手段Ｌ４２（Ｌ４３）によって、上
記２つのテストブロック１と２にそれぞれ設けられた配
線Ｌ２及びＬ３の各々を、上記配線基板に形成された配
線手段Ｌ４２（４３）によってそれぞれが相互に接続さ
れるようにしてもよい。つまり、ハンダボール等を介し
て２つのテストブロック１と２に形成される配線Ｌ２同
士及び配線Ｌ３同士を網目状にそれぞれ接続させる配線
Ｌ４２，Ｌ４３が設けられる配線基板と接続する。この
配線基板は、図示しないが、半導体装置としての外部端
子を導き出すものと共用するものであってもよい。

【００２４】例えば、半導体基板の中央部に上記配線基
板を対応させて、内部のテストブロックの上記同じ電位
の電源線同士を接続し、半導体基板の外周側に外部端子
に接続されるボンディングパッド等を設けるもとしても
よい。あるいは、半導体基板の全面に上記配線基板を対
応させ、上記内部のテストブロックの上記同じ電位の電
源線同士を接続する配線と、かかる電源配線を含んで信
号用の配線も上記配線基板の表面部に導出させて、外部
端子として機能するハンダバンプ、あるいはボンディン
グパッド等を設ける構成としてもよい。更に、上記配線
基板は、上記内部のテストブロックの上記同じ電位の電
源線同士を接続するとともに、それぞれに対応した電源
電圧や信号を供給する配線基板、つまりは半導体装置の
実装基板としての機能を持つものであってもよい。

【００２５】図９には、図７と図８の実施例に対応した
等価回路図が示されている。図７又は図８に示したよう
な電源配線を行うことによって、２つのテストブロック
１と２にそれぞれ設けられた配線Ｌ２及びＬ３の各々
が、上記接続配線Ｌ４２，４３によってそれぞれが相互
に接続される。このような網目状の電源配線によって電
源インピーダンスが小さくでき回路動作による電源線の
ノイズ発生を抑えるようにすることができる。そして、
直流試験のためにだけ使用される回路素子がなく、回路
素子数を削減することができる。

【００２６】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 半導体基板上に形成された回路を複数の回路ブ
ロックに分割し、各回路ブロックの各々において、少な
くとも一方の電源供給線をブロック毎に分離して設け、
かかる分離された電源供給線を用いて回路ブロック毎で
の直流電流試験を可能にすることにより、高集積化ある
は高速化を図りつつ、高精度での直流電流試験を実現す
ることができるという効果が得られる。

【００２７】（２） 半導体基板上に形成された回路が
複数の回路ブロックを分割し、電源電圧又は回路の接地
電位のいずれか一方をそれぞれ供給する第１配線を設
け、各回路ブロックの各々に対して共通に電源電圧と回
路の接地電位を供給する第２配線と第３配線を設け、各
回路ブロックの第１配線とそれに対応された電圧が供給
される上記第２又は第３配線の一方との間に、ダイオー
ド形態の第１ＭＯＳＦＥＴと、それと電流ミラー形態に
された第２ＭＯＳＦＥＴ及び上記第２又は第３配線の他
方と上記第２ＭＯＳＦＥＴのドレインとの間に抵抗素子
を設けて、上記抵抗素子に発生する電圧降下を所定の基
準電圧と比較して不良検出信号を形成する電圧比較回路
を設けることにより、高集積化あるは高速化を図りつ
つ、高精度での直流電流試験を短時間で実施することが
できるという効果が得られる。

【００２８】（３） 上記に加えて、各回路ブロックに
対応された電圧比較回路の不良検出信号を論理ゲート回
路を介して共通の結果判定電極に伝えらるようにするこ
とにより、一括して直流電流試験を実施できるという効
果が得られる。

【００２９】（４） 上記に加えて、各回路ブロックに
対応された上記第１配線と、上記各回路ブロックに対応
して設けられた上記第２又は第３配線の他方は、半導体
装置の最終配線工程により形成された配線によりそれぞ
れが相互に接続させることにより、電源インピーダンス
を小さくでき回路の動作マージンも合わせて確保するこ
とができるという効果が得られる。

【００３０】（５） 半導体基板上に設けられる回路を
複数の回路ブロックに分割し、上記分割された各回路ブ
ロックの各々において、独立して電源供給を可能とする
配線を形成する工程と、上記配線を介して電源供給を行
って回路ブロック毎での直流電流試験を行う工程と、上
記複数の回路ブロックの各々に対応して設けられる配線
を相互に接続する配線形成工程により半導体装置の製造
することにより、高集積化あるは高速化を図りつつ、高
精度での直流電流試験を実現と回路の動作マージンも確
保した半導体装置を得ることができるという効果が得ら
れる。

【００３１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、テス
トブロックの数は、その半導体装置の回路規模あるいは
ＭＯＳＦＥＴのリーク電流等に合わせて設定すればよ
い。前記図１の実施例において、接地電位側に代えて、
各テストブロック毎に電源電圧ＶＤＤ１を独立して供給
する配線と、各テストブロックに共通にテスト用の電源
電圧ＶＤＤ２供給する配線を設け、かかる２つの配線間
にＰチャンネル型のダイオード形態のＭＯＳＦＥＴを設
けて、テストブロック毎のリーク電流を検知するように
してもよい。

【００３２】図５の実施例において、複数のテストブロ
ックに対して電源電圧ＶＤＤ側を共通にして、回路の接
地電位ＶＳＳをそれぞれのテストブロック毎に分離して
設ける構成としてもよい。この場合には、直流電流試験
のときには分離された接地電位側に対してリーク電流測
定用の電流計等が接続される。この発明は、各種半導体
装置に広く利用することができる。

【００３３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。半導体基板上に形成された回路を複数
の回路ブロックに分割し、各回路ブロックの各々におい
て、少なくとも一方の電源供給線をブロック毎に分離し
て設け、かかる分離された電源供給線を用いて回路ブロ
ック毎での直流電流試験を可能にすることにより、高集
積化あるは高速化を図りつつ、高精度での直流電流試験
を実現することができる。

【００３４】半導体基板上に形成された回路が複数の回
路ブロックを分割し、電源電圧又は回路の接地電位のい
ずれか一方をそれぞれ供給する第１配線を設け、各回路
ブロックの各々に対して共通に電源電圧と回路の接地電
位を供給する第２配線と第３配線を設け、各回路ブロッ
クの第１配線とそれに対応された電圧が供給される上記
第２又は第３配線の一方との間に、ダイオード形態の第
１ＭＯＳＦＥＴと、それと電流ミラー形態にされた第２
ＭＯＳＦＥＴ及び上記第２又は第３配線の他方と上記第
２ＭＯＳＦＥＴのドレインとの間に抵抗素子を設けて、
上記抵抗素子に発生する電圧降下を所定の基準電圧と比
較して不良検出信号を形成する電圧比較回路を設けるこ
とにより、高集積化あるは高速化を図りつつ、高精度で
の直流電流試験を短時間で実施することができる。

【００３５】半導体基板上に設けられる回路を複数の回
路ブロックに分割し、上記分割された各回路ブロックの
各々において、独立して電源供給を可能とする配線を形
成する工程と、上記配線を介して電源供給を行って回路
ブロック毎での直流電流試験を行う工程と、上記複数の
回路ブロックの各々に対応して設けられる配線を相互に
接続する配線形成工程により半導体装置の製造すること
により、高集積化あるは高速化を図りつつ、高精度での
直流電流試験を実現と回路の動作マージンも確保した半
導体装置を得ることができる。

【図面の簡単な説明】

【図１】この発明に係る半導体装置の直流試験時での電
源配線の一実施例を示す概略構成図である。

【図２】図１に対応した等価回路図である。

【図３】この発明に係る半導体装置の直流試験後の電源
配線の一実施例を示す概略断面図である。

【図４】図３に対応した等価回路図である。

【図５】この発明に係る半導体装置の直流試験時での電
源配線の他の一実施例を示す概略構成図である。

【図６】図５に対応した等価回路図である。

【図７】この発明に係る半導体装置の直流試験後の電源
配線の他の一実施例を示す概略断面図である。

【図８】この発明に係る半導体装置の他の一実施例を示
す概略断面図である。

【図９】図７又は図８に対応した等価回路図である。

【符号の説明】

Ｌ１〜Ｌ４３…配線、Ｑ１〜Ｑ４…ＭＯＳＦＥＴ、Ｒ１
〜Ｒ３…抵抗、ＶＣ…電圧比較回路、Ｇ…ゲート回路、
Ａ…電流計。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 若原 篤志 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 河野 正樹 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 日下田 恵一 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 森 和孝 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 楠 貢 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F038 DT04 DT09 DT10 DT12

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された回路が複数の
   回路ブロックに分割され、 上記分割された各回路ブロックの各々に対し、少なくと
   も電源電圧又は回路の接地電位のいずれか一方を供給す
   る電源供給線を分離して設けて、回路ブロック毎での直
   流電流試験を可能にしてなることを特徴とする半導体装
   置。
2. 【請求項２】 半導体基板上に形成された回路が複数の
   回路ブロックに分割され、 上記各回路ブロックにおいて、上記電源電圧又は回路の
   接地電位のいずれか一方をそれぞれ供給する第１配線
   と、 上記分割された各回路ブロックの各々に対して共通に設
   けられて、電源電圧と回路の接地電位を供給する第２配
   線と第３配線と、 上記各回路ブロックに対応した第１配線とそれに対応さ
   れた電圧が供給される上記第２又は第３配線の一方との
   間に、対応する回路ブロックに流れる直流電流を流すダ
   イオード形態の第１ＭＯＳＦＥＴと、 上記第１ＭＯＳＦＥＴと電流ミラー形態にされた第２Ｍ
   ＯＳＦＥＴと、 上記回路ブロックに対応して設けられた上記第２又は第
   ３配線の他方と上記第２ＭＯＳＦＥＴのドレインとの間
   に設けられた抵抗素子と、 上記抵抗素子に発生する電圧降下を所定の基準電圧と比
   較して不良検出信号を形成する電圧比較回路とを備えて
   なることを特徴とする半導体装置。
3. 【請求項３】 請求項２において、 上記各回路ブロックに対応された電圧比較回路の不良検
   出信号は、論理ゲート回路を介して共通の結果判定電極
   に伝えられるものであることを特徴とする半導体装置。
4. 【請求項４】 請求項２において、 上記各回路ブロックに対応された上記第１配線と、上記
   各回路ブロックに対応して設けられた上記第２又は第３
   配線の他方は、半導体装置の最終配線工程により形成さ
   れた配線によりそれぞれが相互に接続されてなることを
   特徴とする半導体装置。
5. 【請求項５】 半導体基板上に設けられる回路を複数の
   回路ブロックに分割し、上記分割された各回路ブロック
   の各々において、独立して電源供給を可能とする配線を
   形成する工程と、 上記配線を介して電源供給を行って回路ブロック毎での
   直流電流試験を行う工程と、 上記複数の回路ブロックの各々に対応して設けられる配
   線を相互に接続する配線形成工程とを含むことを特徴と
   する半導体装置の製造方法。