JP2000315400A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2000315400A JP2000315400A JP11124189A JP12418999A JP2000315400A JP 2000315400 A JP2000315400 A JP 2000315400A JP 11124189 A JP11124189 A JP 11124189A JP 12418999 A JP12418999 A JP 12418999A JP 2000315400 A JP2000315400 A JP 2000315400A
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Abstract
(57)【要約】
【課題】 パッケージにＣＳＰを使用したデバイスにお
いて、はんだ接続不良端子の特定を容易に行うことがで
きる入出力回路を備えた半導体集積回路を得る。 【解決手段】 外部から信号が入力される入力端子４よ
り印加される静電気等の過電圧から内部回路を保護する
保護回路２を構成するＮ−ＭＯＳ１１に対して、テスト
モード時に該ゲート及び／又はバックゲートに印加され
る電圧を所定のテストモード信号によって切り換える電
圧切換回路１５を設け、テストモード時に所定のテスト
モード信号が入力されることによって、Ｎ−ＭＯＳ１１
及び該Ｎ−ＭＯＳ１１の寄生ダイオード１２を介して入
力端子４に電流を流す。
いて、はんだ接続不良端子の特定を容易に行うことがで
きる入出力回路を備えた半導体集積回路を得る。 【解決手段】 外部から信号が入力される入力端子４よ
り印加される静電気等の過電圧から内部回路を保護する
保護回路２を構成するＮ−ＭＯＳ１１に対して、テスト
モード時に該ゲート及び／又はバックゲートに印加され
る電圧を所定のテストモード信号によって切り換える電
圧切換回路１５を設け、テストモード時に所定のテスト
モード信号が入力されることによって、Ｎ−ＭＯＳ１１
及び該Ｎ−ＭＯＳ１１の寄生ダイオード１２を介して入
力端子４に電流を流す。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にメモリモジュールに実装した際の外部端子の
はんだ接続不良の解析を容易にする入出力回路を備えた
半導体集積回路に関するものである。
関し、特にメモリモジュールに実装した際の外部端子の
はんだ接続不良の解析を容易にする入出力回路を備えた
半導体集積回路に関するものである。
【０００２】
【従来の技術】メモリＬＳＩの高密度実装を目的とし
て、多層構造のプリント基板上に複数のメモリＬＳＩ
（例えばＤＲＡＭ）を搭載したＳＩＭＭ又はＤＩＭＭと
いったメモリモジュールが実用化されている。従来、メ
モリモジュールに搭載されたＤＲＡＭのパッケージはＴ
ＳＯＰ又はＳＯＪが使用されていたが、最近はデバイス
の外形寸法を小さくすると共に信号の伝搬遅延時間を短
縮するために、はんだをボール状にした端子をパッケー
ジの底面に格子状に設けたボールグリッド型のＣＳＰ
（Chip Scale Package）が使用されている。図１０は、
ボールグリッド型のＣＳＰの構造を示した図であり、図
１０（ａ）は、ＣＳＰの構造を示した斜視図であり、図
１０（ｂ）は、ボールグリッド型のＣＳＰの構造を示し
た断面図である。
て、多層構造のプリント基板上に複数のメモリＬＳＩ
（例えばＤＲＡＭ）を搭載したＳＩＭＭ又はＤＩＭＭと
いったメモリモジュールが実用化されている。従来、メ
モリモジュールに搭載されたＤＲＡＭのパッケージはＴ
ＳＯＰ又はＳＯＪが使用されていたが、最近はデバイス
の外形寸法を小さくすると共に信号の伝搬遅延時間を短
縮するために、はんだをボール状にした端子をパッケー
ジの底面に格子状に設けたボールグリッド型のＣＳＰ
（Chip Scale Package）が使用されている。図１０は、
ボールグリッド型のＣＳＰの構造を示した図であり、図
１０（ａ）は、ＣＳＰの構造を示した斜視図であり、図
１０（ｂ）は、ボールグリッド型のＣＳＰの構造を示し
た断面図である。
【０００３】図１１は、プリント基板に複数のＤＲＡＭ
を搭載したメモリモジュールの従来例を示した回路ブロ
ック図である。図１１では、例えば４個のＤＲＡＭを実
装した場合を例にして示している。図１１において、メ
モリモジュール１００には、ＤＲＡＭ１０１〜１０４が
実装されており、１０本のアドレス信号線Ａ０〜Ａ９、
６本の制御信号線／ＲＡＳ，／ＷＥ，／ＣＡＳ０〜／Ｃ
ＡＳ３が接続され、３２本のデータ入出力信号線が対応
して接続される外部端子が設けられている。アドレス信
号線Ａ０〜Ａ９及び制御信号線／ＲＡＳ，／ＷＥは、各
ＤＲＡＭ１０１〜１０４における同一名称の端子にそれ
ぞれ対応して接続されている。
を搭載したメモリモジュールの従来例を示した回路ブロ
ック図である。図１１では、例えば４個のＤＲＡＭを実
装した場合を例にして示している。図１１において、メ
モリモジュール１００には、ＤＲＡＭ１０１〜１０４が
実装されており、１０本のアドレス信号線Ａ０〜Ａ９、
６本の制御信号線／ＲＡＳ，／ＷＥ，／ＣＡＳ０〜／Ｃ
ＡＳ３が接続され、３２本のデータ入出力信号線が対応
して接続される外部端子が設けられている。アドレス信
号線Ａ０〜Ａ９及び制御信号線／ＲＡＳ，／ＷＥは、各
ＤＲＡＭ１０１〜１０４における同一名称の端子にそれ
ぞれ対応して接続されている。
【０００４】図１２は、従来のＤＲＡＭにおける入力回
路の例を示した回路図である。図１２において、入力端
子ＩＮから入力された信号は、保護回路１１１を介して
入力バッファ回路１１２に入力され、入力バッファ回路
１１２で増幅されて出力される。保護回路１１１は、入
力端子ＩＮに静電気等の過大な電圧が印加されたとき
に、入力バッファ回路１１２の破壊を防止する回路であ
る。
路の例を示した回路図である。図１２において、入力端
子ＩＮから入力された信号は、保護回路１１１を介して
入力バッファ回路１１２に入力され、入力バッファ回路
１１２で増幅されて出力される。保護回路１１１は、入
力端子ＩＮに静電気等の過大な電圧が印加されたとき
に、入力バッファ回路１１２の破壊を防止する回路であ
る。
【０００５】入力端子ＩＮに例えば−１Ｖ程度の負電圧
を印加すると、Ｎチャネル形ＭＯＳトランジスタ（以
下、Ｎ−ＭＯＳと呼ぶ）１１５のゲートとソースとの間
の電圧がＮ−ＭＯＳ１１５のしきい値電圧（約０.５
Ｖ）よりも絶対値で大きくなり、接地から入力端子ＩＮ
へ電流Ｉｍが流れる。同時に、寄生ダイオード１１６の
拡散ポテンシャル（約０.７Ｖ）より、アノードとカソ
ードとの間の電圧が大きくなるため、寄生ダイオード１
１６が導通して接地から入力端子ＩＮへ電流Ｉｄが流れ
る。このことから、ＤＲＡＭでは、電流Ｉｍに電流Ｉｄ
を加えた電流が流れるか否かを検出することにより、半
導体チップをパッケージしたときに外部端子とチップと
の接続状態の確認を行っている。
を印加すると、Ｎチャネル形ＭＯＳトランジスタ（以
下、Ｎ−ＭＯＳと呼ぶ）１１５のゲートとソースとの間
の電圧がＮ−ＭＯＳ１１５のしきい値電圧（約０.５
Ｖ）よりも絶対値で大きくなり、接地から入力端子ＩＮ
へ電流Ｉｍが流れる。同時に、寄生ダイオード１１６の
拡散ポテンシャル（約０.７Ｖ）より、アノードとカソ
ードとの間の電圧が大きくなるため、寄生ダイオード１
１６が導通して接地から入力端子ＩＮへ電流Ｉｄが流れ
る。このことから、ＤＲＡＭでは、電流Ｉｍに電流Ｉｄ
を加えた電流が流れるか否かを検出することにより、半
導体チップをパッケージしたときに外部端子とチップと
の接続状態の確認を行っている。
【０００６】
【発明が解決しようとする課題】しかし、ＣＳＰを使用
したパッケージには、通常１００個程度のボール状の外
部端子が設けられており、ＣＳＰを使用したメモリＬＳ
Ｉを８〜１６個程度メモリモジュール基板上に実装する
場合、はんだ付け時において、はんだ量やはんだ温度等
のばらつきが生じていた。このことによって、はんだ接
続がされずに動作不良となったり、又は不十分な状態で
はんだ付けされる端子が生じて動作マージン不良若しく
は信頼性の上での不良となっていた。このような不良
は、できるだけ早く発見して不良原因を解析し、その対
策を製造工程へフィードバックする必要があった。
したパッケージには、通常１００個程度のボール状の外
部端子が設けられており、ＣＳＰを使用したメモリＬＳ
Ｉを８〜１６個程度メモリモジュール基板上に実装する
場合、はんだ付け時において、はんだ量やはんだ温度等
のばらつきが生じていた。このことによって、はんだ接
続がされずに動作不良となったり、又は不十分な状態で
はんだ付けされる端子が生じて動作マージン不良若しく
は信頼性の上での不良となっていた。このような不良
は、できるだけ早く発見して不良原因を解析し、その対
策を製造工程へフィードバックする必要があった。
【０００７】例えば、図１２のＤＲＡＭ１０１における
アドレス端子Ａ１ではんだ接続の不良が発生した場合、
ＤＲＡＭ１０１が動作不良であることは、テスタによっ
て判定することができる。また、ＤＲＡＭ１０１のどの
アドレス端子で接続不良が発生しているかは、いわゆる
Fail Bit Mapと呼ばれる解析ツールを使用して、Ｍａｐ
形状の特徴からの予測によって不良端子を特定し、最終
的には予測部分を目視することにより接続不良箇所の確
認を行っていた。しかし、パッケージがＣＳＰの場合、
はんだ接続部がパッケージと基板との間に隠れるため、
目視することが不可能であり、接続不良箇所を確実に特
定することが困難であった。更に、制御信号線／ＲＡ
Ｓ，／ＷＥが接続される端子で接続不良が発生した場
合、上記FailBit Mapを使用することができないという
問題があった。
アドレス端子Ａ１ではんだ接続の不良が発生した場合、
ＤＲＡＭ１０１が動作不良であることは、テスタによっ
て判定することができる。また、ＤＲＡＭ１０１のどの
アドレス端子で接続不良が発生しているかは、いわゆる
Fail Bit Mapと呼ばれる解析ツールを使用して、Ｍａｐ
形状の特徴からの予測によって不良端子を特定し、最終
的には予測部分を目視することにより接続不良箇所の確
認を行っていた。しかし、パッケージがＣＳＰの場合、
はんだ接続部がパッケージと基板との間に隠れるため、
目視することが不可能であり、接続不良箇所を確実に特
定することが困難であった。更に、制御信号線／ＲＡ
Ｓ，／ＷＥが接続される端子で接続不良が発生した場
合、上記FailBit Mapを使用することができないという
問題があった。
【０００８】図１３は、メモリモジュール１００におけ
る各ＤＲＡＭの入力回路の接続例を示した概略図であ
る。なお、図１３では、ＤＲＡＭ１０３及び１０４を省
略して示している。図１３において、各ＤＲＡＭ１０１
〜１０４におけるそれぞれの入力端子ＩＮは、メモリモ
ジュール１００の入力端子１０５に接続されている。こ
の際、ＤＲＡＭ１０１〜１０４の各入力端子ＩＮは、メ
モリモジュール１００の接続端子Ｃ１〜Ｃ４（Ｃ３及び
Ｃ４は図示せず）に対応して接続されている。
る各ＤＲＡＭの入力回路の接続例を示した概略図であ
る。なお、図１３では、ＤＲＡＭ１０３及び１０４を省
略して示している。図１３において、各ＤＲＡＭ１０１
〜１０４におけるそれぞれの入力端子ＩＮは、メモリモ
ジュール１００の入力端子１０５に接続されている。こ
の際、ＤＲＡＭ１０１〜１０４の各入力端子ＩＮは、メ
モリモジュール１００の接続端子Ｃ１〜Ｃ４（Ｃ３及び
Ｃ４は図示せず）に対応して接続されている。
【０００９】メモリモジュール１００のように、複数の
ＤＲＡＭ１０１〜１０４の同一端子、ここでは入力端子
ＩＮを基板上で電気的に接続した場合、例えばＤＲＡＭ
１０１の入力端子ＩＮが接続端子Ｃ１に正常に接続され
ていない場合、他のＤＲＡＭ１０２〜１０４の各入力端
子ＩＮからメモリモジュール１００の入力端子１０５に
電流が流れる。このように、正常に接続されていない入
力端子ＩＮがあったとしても、正常に接続されている入
力端子ＩＮからメモリモジュール１００の入力端子１０
５に電流が流れるため、接続不良箇所を特定することが
困難であった。
ＤＲＡＭ１０１〜１０４の同一端子、ここでは入力端子
ＩＮを基板上で電気的に接続した場合、例えばＤＲＡＭ
１０１の入力端子ＩＮが接続端子Ｃ１に正常に接続され
ていない場合、他のＤＲＡＭ１０２〜１０４の各入力端
子ＩＮからメモリモジュール１００の入力端子１０５に
電流が流れる。このように、正常に接続されていない入
力端子ＩＮがあったとしても、正常に接続されている入
力端子ＩＮからメモリモジュール１００の入力端子１０
５に電流が流れるため、接続不良箇所を特定することが
困難であった。
【００１０】本発明は、上記のような問題を解決するた
めになされたものであり、パッケージにＣＳＰを使用し
たデバイスにおけるはんだ接続不良端子の特定を容易に
行うことができる入出力回路を備えた半導体集積回路を
得ることを目的とする。
めになされたものであり、パッケージにＣＳＰを使用し
たデバイスにおけるはんだ接続不良端子の特定を容易に
行うことができる入出力回路を備えた半導体集積回路を
得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明に係る半導体集
積回路は、所定のパッケージ内に形成される半導体集積
回路において、外部から信号が入力される少なくとも１
つの入力端子に対応して設けられ、該入力端子と所定の
第１定電圧を供給する第１定電圧源との間に２つの入出
力電極が対応して接続される電界効果トランジスタと、
該電界効果トランジスタのバックゲート電極から、入力
端子に接続された該入出力電極へ順方向に接続されるダ
イオードと、テストモード時に外部から入力される所定
の信号に応じて、電界効果トランジスタのゲート電極及
び／又はバックゲート電極に、第１定電圧源、又は所定
の第２定電圧を供給する第２定電圧源のいずれかを接続
して、印加する電圧の切り換えを行う電圧切換回路とを
備えるものである。
積回路は、所定のパッケージ内に形成される半導体集積
回路において、外部から信号が入力される少なくとも１
つの入力端子に対応して設けられ、該入力端子と所定の
第１定電圧を供給する第１定電圧源との間に２つの入出
力電極が対応して接続される電界効果トランジスタと、
該電界効果トランジスタのバックゲート電極から、入力
端子に接続された該入出力電極へ順方向に接続されるダ
イオードと、テストモード時に外部から入力される所定
の信号に応じて、電界効果トランジスタのゲート電極及
び／又はバックゲート電極に、第１定電圧源、又は所定
の第２定電圧を供給する第２定電圧源のいずれかを接続
して、印加する電圧の切り換えを行う電圧切換回路とを
備えるものである。
【００１２】また、この発明に係る半導体集積回路は、
請求項１において、上記電圧切換回路は、テストモード
時に、電界効果トランジスタのゲート電極及びバックゲ
ート電極、又はゲート電極のみを、外部から入力される
所定の信号に応じて、第１定電圧源又は第１定電圧未満
である所定の第２定電圧を供給する第２定電圧源のいず
れかに接続し、入力端子は、該第２定電圧源に接続され
るものである。
請求項１において、上記電圧切換回路は、テストモード
時に、電界効果トランジスタのゲート電極及びバックゲ
ート電極、又はゲート電極のみを、外部から入力される
所定の信号に応じて、第１定電圧源又は第１定電圧未満
である所定の第２定電圧を供給する第２定電圧源のいず
れかに接続し、入力端子は、該第２定電圧源に接続され
るものである。
【００１３】また、この発明に係る半導体集積回路は、
請求項１において、上記電圧切換回路は、テストモード
時に、電界効果トランジスタのバックゲート電極を、外
部から入力される所定の信号に応じて、第１定電圧源又
は第１定電圧を超える所定の第２定電圧を供給する第２
定電圧源のいずれかに接続し、入力端子は、第１定電圧
源に接続されるものである。
請求項１において、上記電圧切換回路は、テストモード
時に、電界効果トランジスタのバックゲート電極を、外
部から入力される所定の信号に応じて、第１定電圧源又
は第１定電圧を超える所定の第２定電圧を供給する第２
定電圧源のいずれかに接続し、入力端子は、第１定電圧
源に接続されるものである。
【００１４】また、この発明に係る半導体集積回路は、
請求項１から請求項３のいずれかにおいて、上記電界効
果トランジスタは、ＭＯＳトランジスタであり、上記ダ
イオードは、該ＭＯＳトランジスタのバックゲート電極
と入出力電極との間に形成される寄生ダイオードであ
る。
請求項１から請求項３のいずれかにおいて、上記電界効
果トランジスタは、ＭＯＳトランジスタであり、上記ダ
イオードは、該ＭＯＳトランジスタのバックゲート電極
と入出力電極との間に形成される寄生ダイオードであ
る。
【００１５】また、この発明に係る半導体集積回路は、
所定のパッケージ内に形成される半導体集積回路におい
て、外部から信号が入力される少なくとも１つの入力端
子に対応して設けられ、該入力端子と所定の第１定電圧
を供給する第１定電圧源との間にコレクタ電極及びエミ
ッタ電極が対応して接続されるバイポーラトランジスタ
と、該バイポーラトランジスタのベース電極からコレク
タ電極へ順方向に接続されるダイオードと、テストモー
ド時に外部から入力される所定の信号に応じて、バイポ
ーラトランジスタのベース電極に、第１定電圧源、又は
所定の第２定電圧を供給する第２定電圧源のいずれかを
接続し印加する電圧の切り換えを行う電圧切換回路とを
備えるものである。
所定のパッケージ内に形成される半導体集積回路におい
て、外部から信号が入力される少なくとも１つの入力端
子に対応して設けられ、該入力端子と所定の第１定電圧
を供給する第１定電圧源との間にコレクタ電極及びエミ
ッタ電極が対応して接続されるバイポーラトランジスタ
と、該バイポーラトランジスタのベース電極からコレク
タ電極へ順方向に接続されるダイオードと、テストモー
ド時に外部から入力される所定の信号に応じて、バイポ
ーラトランジスタのベース電極に、第１定電圧源、又は
所定の第２定電圧を供給する第２定電圧源のいずれかを
接続し印加する電圧の切り換えを行う電圧切換回路とを
備えるものである。
【００１６】また、この発明に係る半導体集積回路は、
請求項５において、上記電圧切換回路は、テストモード
時に、バイポーラトランジスタのベース電極を、外部か
ら入力される所定の信号に応じて、第１定電圧源又は第
１定電圧未満である所定の第２定電圧を供給する第２定
電圧源のいずれかに接続し、入力端子は、該第２定電圧
源に接続されるものである。
請求項５において、上記電圧切換回路は、テストモード
時に、バイポーラトランジスタのベース電極を、外部か
ら入力される所定の信号に応じて、第１定電圧源又は第
１定電圧未満である所定の第２定電圧を供給する第２定
電圧源のいずれかに接続し、入力端子は、該第２定電圧
源に接続されるものである。
【００１７】また、この発明に係る半導体集積回路は、
請求項５において、上記電圧切換回路は、テストモード
時に、バイポーラトランジスタのベース電極を、外部か
ら入力される所定の信号に応じて、第１定電圧源又は第
１定電圧を超える所定の第２定電圧を供給する第２定電
圧源のいずれかに接続し、入力端子は、第１定電圧源に
接続されるものである。
請求項５において、上記電圧切換回路は、テストモード
時に、バイポーラトランジスタのベース電極を、外部か
ら入力される所定の信号に応じて、第１定電圧源又は第
１定電圧を超える所定の第２定電圧を供給する第２定電
圧源のいずれかに接続し、入力端子は、第１定電圧源に
接続されるものである。
【００１８】また、この発明に係る半導体集積回路は、
請求項５から請求項７のいずれかにおいて、上記バイポ
ーラトランジスタは、ラテラルバイポーラトランジスタ
であり、ダイオードは、該ラテラルバイポーラトランジ
スタのベース電極とコレクタ電極の間に形成される寄生
ダイオードである。
請求項５から請求項７のいずれかにおいて、上記バイポ
ーラトランジスタは、ラテラルバイポーラトランジスタ
であり、ダイオードは、該ラテラルバイポーラトランジ
スタのベース電極とコレクタ電極の間に形成される寄生
ダイオードである。
【００１９】また、この発明に係る半導体集積回路は、
所定のパッケージ内に形成される半導体集積回路におい
て、外部との信号の入出力が行われる少なくとも１つの
入出力端子に対応して設けられ、該入出力端子と所定の
第１定電圧を供給する第１定電圧源との間に２つの入出
力電極が対応して接続される第１電界効果トランジスタ
と、該第１電界効果トランジスタのバックゲート電極か
ら入出力端子に接続された一方の入出力電極へ順方向に
接続されるダイオードと、テストモード時に外部から入
力される所定の信号に応じて、第１電界効果トランジス
タのバックゲート電極に、第１定電圧源、又は所定の第
２定電圧を供給する第２定電圧源のいずれかを接続し
て、印加する電圧の切り換えを行う電圧切換回路と、該
電圧切換回路によって第１電界効果トランジスタのバッ
クゲート電極に印加される電圧を第１電界効果トランジ
スタのゲート電極に印加する第２電界効果トランジスタ
とを備えるものである。
所定のパッケージ内に形成される半導体集積回路におい
て、外部との信号の入出力が行われる少なくとも１つの
入出力端子に対応して設けられ、該入出力端子と所定の
第１定電圧を供給する第１定電圧源との間に２つの入出
力電極が対応して接続される第１電界効果トランジスタ
と、該第１電界効果トランジスタのバックゲート電極か
ら入出力端子に接続された一方の入出力電極へ順方向に
接続されるダイオードと、テストモード時に外部から入
力される所定の信号に応じて、第１電界効果トランジス
タのバックゲート電極に、第１定電圧源、又は所定の第
２定電圧を供給する第２定電圧源のいずれかを接続し
て、印加する電圧の切り換えを行う電圧切換回路と、該
電圧切換回路によって第１電界効果トランジスタのバッ
クゲート電極に印加される電圧を第１電界効果トランジ
スタのゲート電極に印加する第２電界効果トランジスタ
とを備えるものである。
【００２０】また、この発明に係る半導体集積回路は、
請求項９において、上記電圧切換回路は、テストモード
時に、第１電界効果トランジスタのバックゲート電極
を、外部から入力される所定の信号に応じて、第１定電
圧源又は第１定電圧未満である所定の第２定電圧を供給
する第２定電圧源のいずれかに接続し、入力端子は、該
第２定電圧源に接続されるものである。
請求項９において、上記電圧切換回路は、テストモード
時に、第１電界効果トランジスタのバックゲート電極
を、外部から入力される所定の信号に応じて、第１定電
圧源又は第１定電圧未満である所定の第２定電圧を供給
する第２定電圧源のいずれかに接続し、入力端子は、該
第２定電圧源に接続されるものである。
【００２１】また、この発明に係る半導体集積回路は、
請求項９において、上記電圧切換回路は、テストモード
時に、第１電界効果トランジスタのバックゲート電極
を、外部から入力される所定の信号に応じて、第１定電
圧源又は第１定電圧を超える所定の第２定電圧を供給す
る第２定電圧源のいずれかに接続し、入出力端子は、第
１定電圧源に接続されるものである。
請求項９において、上記電圧切換回路は、テストモード
時に、第１電界効果トランジスタのバックゲート電極
を、外部から入力される所定の信号に応じて、第１定電
圧源又は第１定電圧を超える所定の第２定電圧を供給す
る第２定電圧源のいずれかに接続し、入出力端子は、第
１定電圧源に接続されるものである。
【００２２】また、この発明に係る半導体集積回路は、
請求項９から請求項１１のいずれかにおいて、上記第１
及び第２電界効果トランジスタは、ＭＯＳトランジスタ
であり、ダイオードは、該第１電界効果トランジスタの
バックゲート電極と入出力電極との間に形成される寄生
ダイオードである。
請求項９から請求項１１のいずれかにおいて、上記第１
及び第２電界効果トランジスタは、ＭＯＳトランジスタ
であり、ダイオードは、該第１電界効果トランジスタの
バックゲート電極と入出力電極との間に形成される寄生
ダイオードである。
【００２３】また、この発明に係る半導体集積回路は、
請求項１から請求項１２のいずれかにおいて、上記所定
のパッケージは、ＣＳＰ（Chip Scale Package）であ
る。
請求項１から請求項１２のいずれかにおいて、上記所定
のパッケージは、ＣＳＰ（Chip Scale Package）であ
る。
【００２４】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の例を示した概略の回路図である。な
お、図１では、ＤＲＡＭの入力回路を例にして示してい
る。
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の例を示した概略の回路図である。な
お、図１では、ＤＲＡＭの入力回路を例にして示してい
る。
【００２５】図１において、入力回路１は、保護回路２
及び入力バッファ回路３で構成されており、入力端子４
は、保護回路２を介して入力バッファ回路３に接続され
ている。入力端子４から入力された信号は、保護回路２
を介して入力バッファ回路３に入力され、入力バッファ
回路３で増幅されて出力される。保護回路２は、入力端
子４に静電気等の過大な電圧が印加されたときに、入力
バッファ回路３の破壊を防止する回路である。
及び入力バッファ回路３で構成されており、入力端子４
は、保護回路２を介して入力バッファ回路３に接続され
ている。入力端子４から入力された信号は、保護回路２
を介して入力バッファ回路３に入力され、入力バッファ
回路３で増幅されて出力される。保護回路２は、入力端
子４に静電気等の過大な電圧が印加されたときに、入力
バッファ回路３の破壊を防止する回路である。
【００２６】保護回路２は、Ｎチャネル形ＭＯＳトラン
ジスタ（以下、Ｎ−ＭＯＳと呼ぶ）１１、寄生ダイオー
ド１２、抵抗１３，１４、及びＮ−ＭＯＳ１１のゲート
電圧及びバックゲート電圧の切り換えを行う電圧切換回
路１５で構成されている。入力端子４は、抵抗１３を介
して入力バッファ回路３の入力に接続されており、抵抗
１３は、入力バッファ回路３への過電圧印加を抑制する
ための保護抵抗をなしている。Ｎ−ＭＯＳ１１のゲート
は、抵抗１４を介して電圧切換回路１５の端子１６に接
続されており、抵抗１４は、Ｎ−ＭＯＳ１１のゲート絶
縁膜を保護するための保護抵抗をなしている。
ジスタ（以下、Ｎ−ＭＯＳと呼ぶ）１１、寄生ダイオー
ド１２、抵抗１３，１４、及びＮ−ＭＯＳ１１のゲート
電圧及びバックゲート電圧の切り換えを行う電圧切換回
路１５で構成されている。入力端子４は、抵抗１３を介
して入力バッファ回路３の入力に接続されており、抵抗
１３は、入力バッファ回路３への過電圧印加を抑制する
ための保護抵抗をなしている。Ｎ−ＭＯＳ１１のゲート
は、抵抗１４を介して電圧切換回路１５の端子１６に接
続されており、抵抗１４は、Ｎ−ＭＯＳ１１のゲート絶
縁膜を保護するための保護抵抗をなしている。
【００２７】Ｎ−ＭＯＳ１１において、ソースは入力端
子４に接続され、ドレインは接地されており、ゲートに
は、更にバックゲートが接続され、該バックゲートは、
電圧切換回路１５の端子１６に接続されている。また、
Ｎ−ＭＯＳ１１におけるバックゲートとソースとの間に
寄生ダイオード１２が形成されている。電圧切換回路１
５において、端子１７は接地されており、端子１８は外
部より所定の負電圧−Ｖａが印加されている。電圧切換
回路１５は、更に、外部から所定の制御信号が入力され
る制御入力端子１９を有しており、制御入力端子１９に
入力される制御信号に応じて端子１６を、端子１７又は
端子１８のいずれかと接続するように接続の切り換えを
行うものである。
子４に接続され、ドレインは接地されており、ゲートに
は、更にバックゲートが接続され、該バックゲートは、
電圧切換回路１５の端子１６に接続されている。また、
Ｎ−ＭＯＳ１１におけるバックゲートとソースとの間に
寄生ダイオード１２が形成されている。電圧切換回路１
５において、端子１７は接地されており、端子１８は外
部より所定の負電圧−Ｖａが印加されている。電圧切換
回路１５は、更に、外部から所定の制御信号が入力され
る制御入力端子１９を有しており、制御入力端子１９に
入力される制御信号に応じて端子１６を、端子１７又は
端子１８のいずれかと接続するように接続の切り換えを
行うものである。
【００２８】ここで、電圧切換回路１５は、制御入力端
子１９に所定のテストモード信号Ｔが入力されると、端
子１６を端子１８に接続して、端子１６に所定の負電圧
−Ｖａを印加する。また、電圧切換回路１５は、制御入
力端子１９に所定のテストモード信号が入力されていな
いときは、端子１６を端子１７に接続して接地する。な
お、負電圧−Ｖａは、外部より端子１８に印加するよう
にしてもよく、又はチップ上にチャージポンプ回路を設
けて発生させ、端子１８に印加するようにしてもよい。
子１９に所定のテストモード信号Ｔが入力されると、端
子１６を端子１８に接続して、端子１６に所定の負電圧
−Ｖａを印加する。また、電圧切換回路１５は、制御入
力端子１９に所定のテストモード信号が入力されていな
いときは、端子１６を端子１７に接続して接地する。な
お、負電圧−Ｖａは、外部より端子１８に印加するよう
にしてもよく、又はチップ上にチャージポンプ回路を設
けて発生させ、端子１８に印加するようにしてもよい。
【００２９】図２は、図１の電圧切換回路１５の回路例
を示した図である。図２において、電圧切換回路１５
は、Ｎ−ＭＯＳ２１〜２４、Ｐチャネル形ＭＯＳトラン
ジスタ（以下、Ｐ−ＭＯＳと呼ぶ）２５，２６、及びイ
ンバータ回路２７で形成されている。制御入力端子１９
には、Ｐ−ＭＯＳ２５のゲートとインバータ回路２７の
入力が接続されており、インバータ回路２７の出力はＰ
−ＭＯＳ２６のゲートに接続されている。
を示した図である。図２において、電圧切換回路１５
は、Ｎ−ＭＯＳ２１〜２４、Ｐチャネル形ＭＯＳトラン
ジスタ（以下、Ｐ−ＭＯＳと呼ぶ）２５，２６、及びイ
ンバータ回路２７で形成されている。制御入力端子１９
には、Ｐ−ＭＯＳ２５のゲートとインバータ回路２７の
入力が接続されており、インバータ回路２７の出力はＰ
−ＭＯＳ２６のゲートに接続されている。
【００３０】Ｐ−ＭＯＳ２５及び２６の各ソースは、所
定の直流電源電圧が印加される電源端子Ｖccにそれぞれ
接続され、Ｐ−ＭＯＳ２５のドレインはＮ−ＭＯＳ２１
のドレインに、Ｐ−ＭＯＳ２６のドレインはＮ−ＭＯＳ
２２のドレインにそれぞれ接続されている。Ｎ−ＭＯＳ
２１及びＰ−ＭＯＳ２５の各ドレインの接続部には、更
にＮ−ＭＯＳ２２及び２３の各ゲートが接続されてお
り、Ｎ−ＭＯＳ２２及びＰ−ＭＯＳ２６の各ドレインの
接続部には、更にＮ−ＭＯＳ２１及び２４の各ゲートが
接続されている。Ｎ−ＭＯＳ２１，２２，２４の各ソー
スは接続されて端子１８に接続され、Ｎ−ＭＯＳ２３の
ドレインは端子１７に接続されている。また、Ｎ−ＭＯ
Ｓ２３及び２４の各ドレインは接続され、該接続部は端
子１６に接続されている。
定の直流電源電圧が印加される電源端子Ｖccにそれぞれ
接続され、Ｐ−ＭＯＳ２５のドレインはＮ−ＭＯＳ２１
のドレインに、Ｐ−ＭＯＳ２６のドレインはＮ−ＭＯＳ
２２のドレインにそれぞれ接続されている。Ｎ−ＭＯＳ
２１及びＰ−ＭＯＳ２５の各ドレインの接続部には、更
にＮ−ＭＯＳ２２及び２３の各ゲートが接続されてお
り、Ｎ−ＭＯＳ２２及びＰ−ＭＯＳ２６の各ドレインの
接続部には、更にＮ−ＭＯＳ２１及び２４の各ゲートが
接続されている。Ｎ−ＭＯＳ２１，２２，２４の各ソー
スは接続されて端子１８に接続され、Ｎ−ＭＯＳ２３の
ドレインは端子１７に接続されている。また、Ｎ−ＭＯ
Ｓ２３及び２４の各ドレインは接続され、該接続部は端
子１６に接続されている。
【００３１】このような構成において、制御入力端子１
９に、論理レベルでＬｏｗレベル（以下、論理Ｌｏｗレ
ベルと呼ぶ）のテストモード信号Ｔが入力されると、Ｐ
−ＭＯＳ２５がオンすると共にＰ−ＭＯＳ２６がオフ
し、これに伴ってＮ−ＭＯＳ２１がオフすると共にＮ−
ＭＯＳ２２がオンする。このことから、Ｎ−ＭＯＳ２３
はオンすると共にＮ−ＭＯＳ２４はオフし、端子１６
は、端子１７と接続されて接地される。
９に、論理レベルでＬｏｗレベル（以下、論理Ｌｏｗレ
ベルと呼ぶ）のテストモード信号Ｔが入力されると、Ｐ
−ＭＯＳ２５がオンすると共にＰ−ＭＯＳ２６がオフ
し、これに伴ってＮ−ＭＯＳ２１がオフすると共にＮ−
ＭＯＳ２２がオンする。このことから、Ｎ−ＭＯＳ２３
はオンすると共にＮ−ＭＯＳ２４はオフし、端子１６
は、端子１７と接続されて接地される。
【００３２】端子１６が接地された状態で入力端子４に
−Ｖａ、例えば−１Ｖの電圧を印加すると、Ｎ−ＭＯＳ
１１のゲートとソースとの間の電圧がＮ−ＭＯＳ１１の
しきい値電圧（約０.５Ｖ）よりも絶対値で大きくな
り、接地から入力端子４へ電流Ｉｍが流れる。同時に、
寄生ダイオード１２の拡散ポテンシャル（約０.７Ｖ）
より、アノードとカソードとの間の電圧が大きくなるた
め、寄生ダイオード１２が導通して接地から入力端子４
へ電流Ｉｄが流れる。このことから、接地から入力端子
４へ、電流Ｉｍに電流Ｉｄを加えた電流が流れる。
−Ｖａ、例えば−１Ｖの電圧を印加すると、Ｎ−ＭＯＳ
１１のゲートとソースとの間の電圧がＮ−ＭＯＳ１１の
しきい値電圧（約０.５Ｖ）よりも絶対値で大きくな
り、接地から入力端子４へ電流Ｉｍが流れる。同時に、
寄生ダイオード１２の拡散ポテンシャル（約０.７Ｖ）
より、アノードとカソードとの間の電圧が大きくなるた
め、寄生ダイオード１２が導通して接地から入力端子４
へ電流Ｉｄが流れる。このことから、接地から入力端子
４へ、電流Ｉｍに電流Ｉｄを加えた電流が流れる。
【００３３】次に、テストモード時において、制御入力
端子１９に論理レベルでＨｉｇｈレベル（以下、論理Ｈ
ｉｇｈレベルと呼ぶ）のテストモード信号Ｔが入力され
ると、Ｐ−ＭＯＳ２５がオフすると共にＰ−ＭＯＳ２６
がオンし、これに伴ってＮ−ＭＯＳ２１がオンすると共
にＮ−ＭＯＳ２２がオフする。このことから、Ｎ−ＭＯ
Ｓ２３はオフすると共にＮ−ＭＯＳ２４はオンし、端子
１６は、端子１８と接続されて−Ｖａの負電圧が印加さ
れる。
端子１９に論理レベルでＨｉｇｈレベル（以下、論理Ｈ
ｉｇｈレベルと呼ぶ）のテストモード信号Ｔが入力され
ると、Ｐ−ＭＯＳ２５がオフすると共にＰ−ＭＯＳ２６
がオンし、これに伴ってＮ−ＭＯＳ２１がオンすると共
にＮ−ＭＯＳ２２がオフする。このことから、Ｎ−ＭＯ
Ｓ２３はオフすると共にＮ−ＭＯＳ２４はオンし、端子
１６は、端子１８と接続されて−Ｖａの負電圧が印加さ
れる。
【００３４】端子１６に−Ｖａ、例えば−１Ｖが印加さ
れた状態で入力端子４に−１Ｖの電圧を印加しても、寄
生ダイオード１２のアノードとカソードとの間の電圧差
は０Ｖであり、Ｎ−ＭＯＳ１１のゲートとソースとの間
の電圧も０Ｖであることから、入力端子４には電流が流
れない。これらのことから、テストモード信号Ｔによっ
て端子１６の電圧を切り換えることにより、接続不良箇
所の特定を行うことができる。
れた状態で入力端子４に−１Ｖの電圧を印加しても、寄
生ダイオード１２のアノードとカソードとの間の電圧差
は０Ｖであり、Ｎ−ＭＯＳ１１のゲートとソースとの間
の電圧も０Ｖであることから、入力端子４には電流が流
れない。これらのことから、テストモード信号Ｔによっ
て端子１６の電圧を切り換えることにより、接続不良箇
所の特定を行うことができる。
【００３５】図３は、図１及び図２の入力回路１を有す
る複数のＤＲＡＭを搭載したメモリモジュールの例を示
す回路ブロック図である。なお、図３では、メモリモジ
ュールの３つのＤＲＡＭにおける入力回路の接続例を示
している。図３において、メモリモジュール３０には、
ＤＲＡＭ３１ａ〜３１ｃが搭載されており、各ＤＲＡＭ
３１ａ〜３１ｃは対応する入力回路１ａ〜１ｃを備えて
いる。入力回路１ａ〜１ｃは、図１及び図２で示した入
力回路１と同じものであり各ＤＲＡＭ３１ａ〜３１ｃに
おけるそれぞれの入力端子４ａ〜４ｃは、メモリモジュ
ール３０の入力端子３５に接続されている。この際、Ｄ
ＲＡＭ３１ａ〜３１ｃの各入力端子４ａ〜４ｃは、メモ
リモジュール３０の接続端子３０ａ〜３０ｃに対応して
接続されている。
る複数のＤＲＡＭを搭載したメモリモジュールの例を示
す回路ブロック図である。なお、図３では、メモリモジ
ュールの３つのＤＲＡＭにおける入力回路の接続例を示
している。図３において、メモリモジュール３０には、
ＤＲＡＭ３１ａ〜３１ｃが搭載されており、各ＤＲＡＭ
３１ａ〜３１ｃは対応する入力回路１ａ〜１ｃを備えて
いる。入力回路１ａ〜１ｃは、図１及び図２で示した入
力回路１と同じものであり各ＤＲＡＭ３１ａ〜３１ｃに
おけるそれぞれの入力端子４ａ〜４ｃは、メモリモジュ
ール３０の入力端子３５に接続されている。この際、Ｄ
ＲＡＭ３１ａ〜３１ｃの各入力端子４ａ〜４ｃは、メモ
リモジュール３０の接続端子３０ａ〜３０ｃに対応して
接続されている。
【００３６】このような構成において、例えば、ＤＲＡ
Ｍ３１ａで接続不良が確認された場合、ＤＲＡＭ３１ａ
の電圧切換回路１５ａにおける制御入力端子１９ａに入
力するテストモード信号Ｔａによって、端子１６ａは端
子１７ａに接続されて接地されるようにする。同時に、
ＤＲＡＭ３１ｂの電圧切換回路１５ｂにおける制御入力
端子１９ｂに入力するテストモード信号Ｔｂによって、
端子１６ｂは端子１８ｂに接続され、ＤＲＡＭ３１ｃの
電圧切換回路１５ｃにおける制御入力端子１９ｃに入力
するテストモード信号Ｔｃによって、端子１６ｃは端子
１８ｃに接続される。
Ｍ３１ａで接続不良が確認された場合、ＤＲＡＭ３１ａ
の電圧切換回路１５ａにおける制御入力端子１９ａに入
力するテストモード信号Ｔａによって、端子１６ａは端
子１７ａに接続されて接地されるようにする。同時に、
ＤＲＡＭ３１ｂの電圧切換回路１５ｂにおける制御入力
端子１９ｂに入力するテストモード信号Ｔｂによって、
端子１６ｂは端子１８ｂに接続され、ＤＲＡＭ３１ｃの
電圧切換回路１５ｃにおける制御入力端子１９ｃに入力
するテストモード信号Ｔｃによって、端子１６ｃは端子
１８ｃに接続される。
【００３７】このような状態で、メモリモジュール３０
の入力端子３５に−Ｖａの電圧が印加されると、ＤＲＡ
Ｍ３１ｂ及び３１ｃの入力端子４ｂ及び４ｃからメモリ
モジュール３０の入力端子３５に電流は流れない。正常
であれば、ＤＲＡＭ３１ａの入力端子４ａからメモリモ
ジュール３０の入力端子３５に電流が流れるが、入力端
子４ａと接続端子３０ａとの間で接続不良が発生してい
ることから、ＤＲＡＭ３１ａの入力端子４ａからもメモ
リモジュール３０の入力端子３５に電流が流れない。こ
のことから、入力端子４ａと接続端子３０ａとの間で接
続不良が発生していることが分かる。
の入力端子３５に−Ｖａの電圧が印加されると、ＤＲＡ
Ｍ３１ｂ及び３１ｃの入力端子４ｂ及び４ｃからメモリ
モジュール３０の入力端子３５に電流は流れない。正常
であれば、ＤＲＡＭ３１ａの入力端子４ａからメモリモ
ジュール３０の入力端子３５に電流が流れるが、入力端
子４ａと接続端子３０ａとの間で接続不良が発生してい
ることから、ＤＲＡＭ３１ａの入力端子４ａからもメモ
リモジュール３０の入力端子３５に電流が流れない。こ
のことから、入力端子４ａと接続端子３０ａとの間で接
続不良が発生していることが分かる。
【００３８】なお、言うまでもなく、ＤＲＡＭ３１ｂに
おける端子１６ｂが端子１７ｂに接続された場合、又は
ＤＲＡＭ３１ｃにおける端子１６ｃが端子１７ｃに接続
された場合に、入力端子４ｂ又は４ｃから入力端子３５
に電流が流れることから、入力端子４ｂと接続端子３０
ｂ、及び入力端子４ｃと接続端子３０ｃの接続が正常で
あることを確認することができる。また、電圧切換回路
１５を有する保護回路２は、ＤＲＡＭの各入力端子にそ
れぞれ設けられるものである。更に、図４で示すよう
に、Ｎ−ＭＯＳ１１のソースと入力端子４との間に抵抗
を挿入してもよく、このようにした場合においても同様
の効果を得ることができる。
おける端子１６ｂが端子１７ｂに接続された場合、又は
ＤＲＡＭ３１ｃにおける端子１６ｃが端子１７ｃに接続
された場合に、入力端子４ｂ又は４ｃから入力端子３５
に電流が流れることから、入力端子４ｂと接続端子３０
ｂ、及び入力端子４ｃと接続端子３０ｃの接続が正常で
あることを確認することができる。また、電圧切換回路
１５を有する保護回路２は、ＤＲＡＭの各入力端子にそ
れぞれ設けられるものである。更に、図４で示すよう
に、Ｎ−ＭＯＳ１１のソースと入力端子４との間に抵抗
を挿入してもよく、このようにした場合においても同様
の効果を得ることができる。
【００３９】ここで、図１から図３ではＮ−ＭＯＳ１１
のバックゲートを電圧切換回路１５に接続して、該バッ
クゲートに印加される電圧の切り換えを行う場合を例に
して説明したが、図５で示すように、Ｎ−ＭＯＳ１１の
バックゲートを電圧切換回路１５に接続せずに一定電
圧、例えば基板バイアス電圧ＶBBを印加するようにして
もよい。この場合、基板バイアス電圧ＶBBは約−１Ｖで
あることから、入力端子４の電圧が約−１.７Ｖまでは
寄生ダイオード１２に電流が流れないことから、電圧切
換回路１５によってＮ−ＭＯＳ１１のゲートの電圧のみ
を切り換えるようにすればよい。
のバックゲートを電圧切換回路１５に接続して、該バッ
クゲートに印加される電圧の切り換えを行う場合を例に
して説明したが、図５で示すように、Ｎ−ＭＯＳ１１の
バックゲートを電圧切換回路１５に接続せずに一定電
圧、例えば基板バイアス電圧ＶBBを印加するようにして
もよい。この場合、基板バイアス電圧ＶBBは約−１Ｖで
あることから、入力端子４の電圧が約−１.７Ｖまでは
寄生ダイオード１２に電流が流れないことから、電圧切
換回路１５によってＮ−ＭＯＳ１１のゲートの電圧のみ
を切り換えるようにすればよい。
【００４０】また、図６で示すように、抵抗１４を介し
て、Ｎ−ＭＯＳ１１のゲートを接地し、電圧切換回路１
５によってＮ−ＭＯＳ１１のバックゲート及び寄生ダイ
オード１２のアノードの電圧を切り換えるようにしても
よい。このようにした場合、テストモード時には、入力
端子４を接地すると共に、電圧切換回路１５の端子１７
に所定の正電圧Ｖｂを印加し、端子１８を接地する。な
お、正電圧Ｖｂは、外部より端子１７に印加するように
してもよく、又はチップ上にチャージポンプ回路を設け
て発生させ、端子１７に印加するようにしてもよい。
て、Ｎ−ＭＯＳ１１のゲートを接地し、電圧切換回路１
５によってＮ−ＭＯＳ１１のバックゲート及び寄生ダイ
オード１２のアノードの電圧を切り換えるようにしても
よい。このようにした場合、テストモード時には、入力
端子４を接地すると共に、電圧切換回路１５の端子１７
に所定の正電圧Ｖｂを印加し、端子１８を接地する。な
お、正電圧Ｖｂは、外部より端子１７に印加するように
してもよく、又はチップ上にチャージポンプ回路を設け
て発生させ、端子１７に印加するようにしてもよい。
【００４１】このようにすることによって、制御入力端
子１９に、論理Ｌｏｗレベルのテストモード信号Ｔが入
力されると、端子１６は、端子１７と接続されてＶｂの
正電圧が印加される。例えば端子１６に１Ｖの電圧を印
加すると、寄生ダイオード１２の拡散ポテンシャル（約
０.７Ｖ）より、アノードとカソードとの間の電圧が大
きくなるため、寄生ダイオード１２が導通して端子１６
から入力端子４へ電流Ｉｄが流れる。
子１９に、論理Ｌｏｗレベルのテストモード信号Ｔが入
力されると、端子１６は、端子１７と接続されてＶｂの
正電圧が印加される。例えば端子１６に１Ｖの電圧を印
加すると、寄生ダイオード１２の拡散ポテンシャル（約
０.７Ｖ）より、アノードとカソードとの間の電圧が大
きくなるため、寄生ダイオード１２が導通して端子１６
から入力端子４へ電流Ｉｄが流れる。
【００４２】次に、テストモード時において、制御入力
端子１９に論理Ｈｉｇｈレベルのテストモード信号Ｔが
入力されると、端子１６は、端子１８と接続されて接地
される。このことから、寄生ダイオード１２のアノード
とカソードとの間の電圧差は０Ｖであり、入力端子４に
は電流が流れない。これらのことから、テストモード信
号Ｔによって端子１６の電圧を切り換えることにより、
接続不良箇所の特定を行うことができる。
端子１９に論理Ｈｉｇｈレベルのテストモード信号Ｔが
入力されると、端子１６は、端子１８と接続されて接地
される。このことから、寄生ダイオード１２のアノード
とカソードとの間の電圧差は０Ｖであり、入力端子４に
は電流が流れない。これらのことから、テストモード信
号Ｔによって端子１６の電圧を切り換えることにより、
接続不良箇所の特定を行うことができる。
【００４３】なお、Ｎ−ＭＯＳ１１において、２つの入
出力端子は動作モードに応じてドレイン及びソースの両
機能を果たすことから、本実施の形態１では、テストモ
ード時における２つの入出力端子の働きからドレイン又
はソースの名称を付けて説明している。
出力端子は動作モードに応じてドレイン及びソースの両
機能を果たすことから、本実施の形態１では、テストモ
ード時における２つの入出力端子の働きからドレイン又
はソースの名称を付けて説明している。
【００４４】このように、本実施の形態１における半導
体集積回路は、外部から信号が入力される入力端子４よ
り印加される静電気等の過電圧から内部回路を保護する
保護回路２を構成するＮ−ＭＯＳ１１に対して、テスト
モード時に該ゲート及び／又はバックゲートに印加され
る電圧を所定のテストモード信号によって切り換える電
圧切換回路１５を設けた。このことから、テストモード
時に所定のテストモード信号が入力されることによっ
て、Ｎ−ＭＯＳ１１及び該Ｎ−ＭＯＳ１１の寄生ダイオ
ード１２を介して入力端子４に電流を流すことができ、
パッケージにＣＳＰ等を使用したデバイスにおいて、は
んだ接続不良を起こしている入力端子の特定を容易に行
うことができる。
体集積回路は、外部から信号が入力される入力端子４よ
り印加される静電気等の過電圧から内部回路を保護する
保護回路２を構成するＮ−ＭＯＳ１１に対して、テスト
モード時に該ゲート及び／又はバックゲートに印加され
る電圧を所定のテストモード信号によって切り換える電
圧切換回路１５を設けた。このことから、テストモード
時に所定のテストモード信号が入力されることによっ
て、Ｎ−ＭＯＳ１１及び該Ｎ−ＭＯＳ１１の寄生ダイオ
ード１２を介して入力端子４に電流を流すことができ、
パッケージにＣＳＰ等を使用したデバイスにおいて、は
んだ接続不良を起こしている入力端子の特定を容易に行
うことができる。
【００４５】実施の形態２．上記実施の形態１では、保
護回路２にＮ−ＭＯＳ１１というＦＥＴを使用したが、
該Ｎ−ＭＯＳ１１の代わりにラテラルバイポーラトラン
ジスタを使用してもよく、このようにしたものを本発明
の実施の形態２とする。図７は、本発明の実施の形態２
における半導体集積回路の例を示した概略の回路図であ
る。なお、図７では、ＤＲＡＭの入力回路を例にして示
しており、図１と同じものは同じ符号で示しており、こ
こではその説明を省略すると共に、図１との相違点のみ
説明する。
護回路２にＮ−ＭＯＳ１１というＦＥＴを使用したが、
該Ｎ−ＭＯＳ１１の代わりにラテラルバイポーラトラン
ジスタを使用してもよく、このようにしたものを本発明
の実施の形態２とする。図７は、本発明の実施の形態２
における半導体集積回路の例を示した概略の回路図であ
る。なお、図７では、ＤＲＡＭの入力回路を例にして示
しており、図１と同じものは同じ符号で示しており、こ
こではその説明を省略すると共に、図１との相違点のみ
説明する。
【００４６】図７における図１との相違点は、図１のＮ
−ＭＯＳ１１の代わりにｎｐｎラテラルバイポーラトラ
ンジスタ（以下、ラテラルトランジスタと呼ぶ）４１を
使用したことにある。これに伴って図１の保護回路２を
保護回路４３に、図１の入力回路１を入力回路４５とし
たことにある。図７において、入力回路４５は、保護回
路４３及び入力バッファ回路３で構成されており、入力
端子４は、保護回路４３を介して入力バッファ回路３に
接続されている。保護回路４３は、入力端子４に静電気
等の過大な電圧が印加されたときにおける、入力バッフ
ァ回路３の破壊を防止する。
−ＭＯＳ１１の代わりにｎｐｎラテラルバイポーラトラ
ンジスタ（以下、ラテラルトランジスタと呼ぶ）４１を
使用したことにある。これに伴って図１の保護回路２を
保護回路４３に、図１の入力回路１を入力回路４５とし
たことにある。図７において、入力回路４５は、保護回
路４３及び入力バッファ回路３で構成されており、入力
端子４は、保護回路４３を介して入力バッファ回路３に
接続されている。保護回路４３は、入力端子４に静電気
等の過大な電圧が印加されたときにおける、入力バッフ
ァ回路３の破壊を防止する。
【００４７】保護回路４３は、ラテラルトランジスタ４
１、寄生ダイオード４２及びラテラルトランジスタ４１
のベース電圧の切り換えを行う電圧切換回路１５で構成
されている。ラテラルトランジスタ４１において、コレ
クタは入力端子４に接続され、エミッタは接地され、ベ
ースは電圧切換回路１５の端子１６に接続されている。
また、ラテラルトランジスタ４１のベースとコレクタと
の間には、寄生ダイオード４２が形成されている。
１、寄生ダイオード４２及びラテラルトランジスタ４１
のベース電圧の切り換えを行う電圧切換回路１５で構成
されている。ラテラルトランジスタ４１において、コレ
クタは入力端子４に接続され、エミッタは接地され、ベ
ースは電圧切換回路１５の端子１６に接続されている。
また、ラテラルトランジスタ４１のベースとコレクタと
の間には、寄生ダイオード４２が形成されている。
【００４８】図８は、ラテラルトランジスタ４１の断面
構造の例を示した断面図である。図８において、Ｐ型基
板５１にＮウエル５２が形成されており、該Ｎウエル５
２内にＰウエル５３が形成されている。更に、Ｐウエル
５３にＮ＋領域５４及び５５が形成されており、該Ｎ＋
領域５４はラテラルトランジスタ４１のコレクタをな
し、Ｎ＋領域５５はラテラルトランジスタ４１のエミッ
タをなしている。更に、Ｐウエル５３上には、Ｐ＋領域
５６が形成されており、該Ｐ＋領域５６はラテラルトラ
ンジスタ４１のベースをなしている。また、Ｎウエル５
２には、Ｎ＋領域５７が形成されており、該Ｎ＋領域５
７は、外部から所定の直流電源電圧が印加されるＶcc端
子に接続され、Ｐ型基板５１とＮウエル５２とが電気的
に分離される。
構造の例を示した断面図である。図８において、Ｐ型基
板５１にＮウエル５２が形成されており、該Ｎウエル５
２内にＰウエル５３が形成されている。更に、Ｐウエル
５３にＮ＋領域５４及び５５が形成されており、該Ｎ＋
領域５４はラテラルトランジスタ４１のコレクタをな
し、Ｎ＋領域５５はラテラルトランジスタ４１のエミッ
タをなしている。更に、Ｐウエル５３上には、Ｐ＋領域
５６が形成されており、該Ｐ＋領域５６はラテラルトラ
ンジスタ４１のベースをなしている。また、Ｎウエル５
２には、Ｎ＋領域５７が形成されており、該Ｎ＋領域５
７は、外部から所定の直流電源電圧が印加されるＶcc端
子に接続され、Ｐ型基板５１とＮウエル５２とが電気的
に分離される。
【００４９】このような構成において、制御入力端子１
９に、論理Ｌｏｗレベルのテストモード信号Ｔが入力さ
れると、端子１６は、端子１７と接続されて接地され
る。端子１６が接地された状態で入力端子４に−Ｖａ、
例えば−１Ｖの電圧を印加すると、接地から端子１６を
介して入力端子４に電流が流れる。
９に、論理Ｌｏｗレベルのテストモード信号Ｔが入力さ
れると、端子１６は、端子１７と接続されて接地され
る。端子１６が接地された状態で入力端子４に−Ｖａ、
例えば−１Ｖの電圧を印加すると、接地から端子１６を
介して入力端子４に電流が流れる。
【００５０】次に、テストモード時において、制御入力
端子１９に論理Ｈｉｇｈレベルのテストモード信号Ｔが
入力されると、端子１６は、端子１８と接続されて−Ｖ
ａの負電圧が印加される。端子１６に−Ｖａ、例えば−
１Ｖが印加された状態で入力端子４に−１Ｖの電圧を印
加しても、入力端子４には電流が流れない。これらのこ
とから、テストモード信号Ｔによって端子１６の電圧を
切り換えることにより、接続不良箇所の特定を行うこと
ができる。
端子１９に論理Ｈｉｇｈレベルのテストモード信号Ｔが
入力されると、端子１６は、端子１８と接続されて−Ｖ
ａの負電圧が印加される。端子１６に−Ｖａ、例えば−
１Ｖが印加された状態で入力端子４に−１Ｖの電圧を印
加しても、入力端子４には電流が流れない。これらのこ
とから、テストモード信号Ｔによって端子１６の電圧を
切り換えることにより、接続不良箇所の特定を行うこと
ができる。
【００５１】一方、テストモード時には、入力端子４を
接地すると共に、電圧切換回路１５の端子１７に所定の
正電圧Ｖｂを印加し、端子１８を接地するようにしても
よい。このようにすることによって、制御入力端子１９
に、論理Ｌｏｗレベルのテストモード信号Ｔが入力され
ると、端子１６は、端子１７と接続されてＶｂの正電圧
が印加される。例えば端子１６に１Ｖの電圧を印加する
と、端子１６から入力端子４へ電流が流れる。また、制
御入力端子１９に論理Ｈｉｇｈレベルのテストモード信
号Ｔが入力されると、端子１６は、端子１８と接続され
て接地されることから、入力端子４には電流が流れな
い。これらのことから、テストモード信号Ｔによって端
子１６の電圧を切り換えることにより、接続不良箇所の
特定を行うことができる。
接地すると共に、電圧切換回路１５の端子１７に所定の
正電圧Ｖｂを印加し、端子１８を接地するようにしても
よい。このようにすることによって、制御入力端子１９
に、論理Ｌｏｗレベルのテストモード信号Ｔが入力され
ると、端子１６は、端子１７と接続されてＶｂの正電圧
が印加される。例えば端子１６に１Ｖの電圧を印加する
と、端子１６から入力端子４へ電流が流れる。また、制
御入力端子１９に論理Ｈｉｇｈレベルのテストモード信
号Ｔが入力されると、端子１６は、端子１８と接続され
て接地されることから、入力端子４には電流が流れな
い。これらのことから、テストモード信号Ｔによって端
子１６の電圧を切り換えることにより、接続不良箇所の
特定を行うことができる。
【００５２】なお、図７の入力端子４をテストモード時
に接地するようにしてもよく、このようにした場合、電
圧切換回路１５の端子１７に所定の正電圧Ｖｂを印加
し、端子１８を接地する。このようにすることによっ
て、制御入力端子１９に、論理Ｌｏｗレベルのテストモ
ード信号Ｔが入力されると、端子１６は、端子１７と接
続されてＶｂの正電圧が印加される。例えば端子１６に
１Ｖの電圧を印加すると、寄生ダイオード４２の拡散ポ
テンシャル（約０.７Ｖ）より、アノードとカソードと
の間の電圧が大きくなるため、寄生ダイオード４２が導
通して端子１６から入力端子４へ電流が流れる。
に接地するようにしてもよく、このようにした場合、電
圧切換回路１５の端子１７に所定の正電圧Ｖｂを印加
し、端子１８を接地する。このようにすることによっ
て、制御入力端子１９に、論理Ｌｏｗレベルのテストモ
ード信号Ｔが入力されると、端子１６は、端子１７と接
続されてＶｂの正電圧が印加される。例えば端子１６に
１Ｖの電圧を印加すると、寄生ダイオード４２の拡散ポ
テンシャル（約０.７Ｖ）より、アノードとカソードと
の間の電圧が大きくなるため、寄生ダイオード４２が導
通して端子１６から入力端子４へ電流が流れる。
【００５３】次に、テストモード時において、制御入力
端子１９に論理Ｈｉｇｈレベルのテストモード信号Ｔが
入力されると、端子１６は、端子１８と接続されて接地
される。このことから、寄生ダイオード４２のアノード
とカソードとの間の電圧差は０Ｖであり、入力端子４に
は電流が流れない。これらのことから、テストモード信
号Ｔによって端子１６の電圧を切り換えることにより、
接続不良箇所の特定を行うことができる。
端子１９に論理Ｈｉｇｈレベルのテストモード信号Ｔが
入力されると、端子１６は、端子１８と接続されて接地
される。このことから、寄生ダイオード４２のアノード
とカソードとの間の電圧差は０Ｖであり、入力端子４に
は電流が流れない。これらのことから、テストモード信
号Ｔによって端子１６の電圧を切り換えることにより、
接続不良箇所の特定を行うことができる。
【００５４】このように、本実施の形態２における半導
体集積回路は、外部から信号が入力される入力端子４よ
り印加される静電気等の過電圧から内部回路を保護する
保護回路４３をなすラテラルトランジスタ４１に対し
て、テストモード時にベースに印加される電圧を所定の
テストモード信号によって切り換える電圧切換回路１５
を設けた。このことから、テストモード時に所定のテス
トモード信号が入力されることによって、入力端子４に
電流を流すことができ、パッケージにＣＳＰ等を使用し
たデバイスにおいて、はんだ接続不良を起こしている入
力端子の特定を容易に行うことができる。
体集積回路は、外部から信号が入力される入力端子４よ
り印加される静電気等の過電圧から内部回路を保護する
保護回路４３をなすラテラルトランジスタ４１に対し
て、テストモード時にベースに印加される電圧を所定の
テストモード信号によって切り換える電圧切換回路１５
を設けた。このことから、テストモード時に所定のテス
トモード信号が入力されることによって、入力端子４に
電流を流すことができ、パッケージにＣＳＰ等を使用し
たデバイスにおいて、はんだ接続不良を起こしている入
力端子の特定を容易に行うことができる。
【００５５】実施の形態３．上記実施の形態１及び実施
の形態２では、入力端子におけるはんだ不良端子の特定
を行うようにしたが、入出力端子におけるはんだ不良端
子の特定を行うようにしてもよく、このようにしたもの
を本発明の実施の形態３とする。図９は、本発明の実施
の形態３における半導体集積回路の例を示した概略の回
路図である。なお、図９では、図１と同じものは同じ符
号で示しており、ＤＲＡＭの入出力回路を例にして示し
ている。
の形態２では、入力端子におけるはんだ不良端子の特定
を行うようにしたが、入出力端子におけるはんだ不良端
子の特定を行うようにしてもよく、このようにしたもの
を本発明の実施の形態３とする。図９は、本発明の実施
の形態３における半導体集積回路の例を示した概略の回
路図である。なお、図９では、図１と同じものは同じ符
号で示しており、ＤＲＡＭの入出力回路を例にして示し
ている。
【００５６】図９において、入出力回路６１は、出力前
段回路６２、出力バッファ回路６３、入力バッファ回路
６４、抵抗６５及び電圧切換回路１５で構成されてい
る。出力前段回路６２は、出力バッファ回路６３を介し
て入出力端子６７に接続されており、入力バッファ回路
６４は抵抗６５を介して入出力端子６７に接続されてい
る。抵抗６５は、入力バッファ回路６４への過電圧印加
を抑制するための保護抵抗をなしている。また、電圧切
換回路１５は、出力前段回路６２及び出力バッファ回路
６３に接続されている。
段回路６２、出力バッファ回路６３、入力バッファ回路
６４、抵抗６５及び電圧切換回路１５で構成されてい
る。出力前段回路６２は、出力バッファ回路６３を介し
て入出力端子６７に接続されており、入力バッファ回路
６４は抵抗６５を介して入出力端子６７に接続されてい
る。抵抗６５は、入力バッファ回路６４への過電圧印加
を抑制するための保護抵抗をなしている。また、電圧切
換回路１５は、出力前段回路６２及び出力バッファ回路
６３に接続されている。
【００５７】出力前段回路６２は、Ｐチャネル形ＭＯＳ
トランジスタ（以下、Ｐ−ＭＯＳと呼ぶ）７１及びＮ−
ＭＯＳ７２で形成されたインバータ回路をなしている。
Ｐ−ＭＯＳ７１及びＮ−ＭＯＳ７２の各ゲートは接続さ
れて出力前段回路６２の入力端子６８に接続されてい
る。Ｐ−ＭＯＳ７１において、ソースは所定の直流電源
電圧が印加される電源端子Ｖccに接続され、ドレインは
Ｎ−ＭＯＳ７２のソースと接続されている。Ｎ−ＭＯＳ
７２のドレインとバックゲートは接続され、該接続部は
電圧切換回路１５の端子１６に接続されている。
トランジスタ（以下、Ｐ−ＭＯＳと呼ぶ）７１及びＮ−
ＭＯＳ７２で形成されたインバータ回路をなしている。
Ｐ−ＭＯＳ７１及びＮ−ＭＯＳ７２の各ゲートは接続さ
れて出力前段回路６２の入力端子６８に接続されてい
る。Ｐ−ＭＯＳ７１において、ソースは所定の直流電源
電圧が印加される電源端子Ｖccに接続され、ドレインは
Ｎ−ＭＯＳ７２のソースと接続されている。Ｎ−ＭＯＳ
７２のドレインとバックゲートは接続され、該接続部は
電圧切換回路１５の端子１６に接続されている。
【００５８】出力バッファ回路６３は、Ｐ−ＭＯＳ７
５、Ｎ−ＭＯＳ７６及びその寄生ダイオード７７で形成
されており、入出力端子６７に静電気等の過大な電圧が
印加されたときに、出力前段回路６２及び入力バッファ
回路６４の破壊を防止する回路保護回路をなしている。
Ｎ−ＭＯＳ７６において、ゲートは出力前段回路６２に
おけるＰ−ＭＯＳ７１のドレインとＮ−ＭＯＳ７２のソ
ースとの接続部、すなわち出力前段回路６２の出力に接
続され、ドレインは接地されている。
５、Ｎ−ＭＯＳ７６及びその寄生ダイオード７７で形成
されており、入出力端子６７に静電気等の過大な電圧が
印加されたときに、出力前段回路６２及び入力バッファ
回路６４の破壊を防止する回路保護回路をなしている。
Ｎ−ＭＯＳ７６において、ゲートは出力前段回路６２に
おけるＰ−ＭＯＳ７１のドレインとＮ−ＭＯＳ７２のソ
ースとの接続部、すなわち出力前段回路６２の出力に接
続され、ドレインは接地されている。
【００５９】Ｎ−ＭＯＳ７６のソースは、入出力端子６
７に接続されると共にＰ−ＭＯＳ７５を介して電源端子
Ｖccに接続されている。Ｐ−ＭＯＳ７５のゲートは、論
理Ｈｉｇｈレベルの電圧が印加されている。Ｎ−ＭＯＳ
７６のバックゲートとソースとの間には寄生ダイオード
７７が形成されており、該バックゲート及び寄生ダイオ
ード７７のアノードとの接続部は、電圧切換回路１５の
端子１６に接続されている。
７に接続されると共にＰ−ＭＯＳ７５を介して電源端子
Ｖccに接続されている。Ｐ−ＭＯＳ７５のゲートは、論
理Ｈｉｇｈレベルの電圧が印加されている。Ｎ−ＭＯＳ
７６のバックゲートとソースとの間には寄生ダイオード
７７が形成されており、該バックゲート及び寄生ダイオ
ード７７のアノードとの接続部は、電圧切換回路１５の
端子１６に接続されている。
【００６０】このような構成において、制御入力端子１
９に、論理Ｌｏｗレベルのテストモード信号Ｔが入力さ
れると、端子１６は、端子１７と接続されて接地され
る。更に、入力端子６８に論理Ｈｉｇｈレベルの信号が
入力されると、Ｎ−ＭＯＳ７２はオンし、Ｎ−ＭＯＳ７
６のゲートはＮ−ＭＯＳ７２を介して接地される。この
ような状態で入出力端子６７に−Ｖａ、例えば−１Ｖの
電圧を印加すると、Ｎ−ＭＯＳ７６のゲートとソースと
の間の電圧がＮ−ＭＯＳ７６のしきい値電圧（約０.５
Ｖ）よりも絶対値で大きくなり、接地から入出力端子６
７へ電流Ｉｍ1が流れる。同時に、寄生ダイオード７７
の拡散ポテンシャル（約０.７Ｖ）より、アノードとカ
ソードとの間の電圧が大きくなるため、寄生ダイオード
７７が導通して接地から入出力端子６７へ電流Ｉｄ1が
流れる。このことから、接地から入出力端子６７へ、電
流Ｉｍ1に電流Ｉｄ1を加えた電流が流れる。
９に、論理Ｌｏｗレベルのテストモード信号Ｔが入力さ
れると、端子１６は、端子１７と接続されて接地され
る。更に、入力端子６８に論理Ｈｉｇｈレベルの信号が
入力されると、Ｎ−ＭＯＳ７２はオンし、Ｎ−ＭＯＳ７
６のゲートはＮ−ＭＯＳ７２を介して接地される。この
ような状態で入出力端子６７に−Ｖａ、例えば−１Ｖの
電圧を印加すると、Ｎ−ＭＯＳ７６のゲートとソースと
の間の電圧がＮ−ＭＯＳ７６のしきい値電圧（約０.５
Ｖ）よりも絶対値で大きくなり、接地から入出力端子６
７へ電流Ｉｍ1が流れる。同時に、寄生ダイオード７７
の拡散ポテンシャル（約０.７Ｖ）より、アノードとカ
ソードとの間の電圧が大きくなるため、寄生ダイオード
７７が導通して接地から入出力端子６７へ電流Ｉｄ1が
流れる。このことから、接地から入出力端子６７へ、電
流Ｉｍ1に電流Ｉｄ1を加えた電流が流れる。
【００６１】次に、テストモード時において、制御入力
端子１９に論理Ｈｉｇｈレベルのテストモード信号Ｔが
入力されると、端子１６は、端子１８と接続されて−Ｖ
ａの負電圧が印加される。端子１６に−Ｖａ、例えば−
１Ｖが印加された状態で入出力端子６７に−１Ｖの電圧
を印加しても、寄生ダイオード７７のアノードとカソー
ドとの間の電圧差は０Ｖであり、Ｎ−ＭＯＳ７６のゲー
トとソースとの間の電圧も０Ｖであることから、入出力
端子６７に電流が流れない。これらのことから、テスト
モード信号Ｔによって端子１６の電圧を切り換えること
により、接続不良箇所の特定を行うことができる。
端子１９に論理Ｈｉｇｈレベルのテストモード信号Ｔが
入力されると、端子１６は、端子１８と接続されて−Ｖ
ａの負電圧が印加される。端子１６に−Ｖａ、例えば−
１Ｖが印加された状態で入出力端子６７に−１Ｖの電圧
を印加しても、寄生ダイオード７７のアノードとカソー
ドとの間の電圧差は０Ｖであり、Ｎ−ＭＯＳ７６のゲー
トとソースとの間の電圧も０Ｖであることから、入出力
端子６７に電流が流れない。これらのことから、テスト
モード信号Ｔによって端子１６の電圧を切り換えること
により、接続不良箇所の特定を行うことができる。
【００６２】このような入出力回路６１を有する複数の
ＤＲＡＭを搭載したメモリモジュールにおいて、図３で
示した場合と同様に、接続不良が発生しているＤＲＡＭ
の電圧切換回路１５のみ端子１６を端子１７に接続する
ようにし、他のＤＲＡＭの電圧切換回路１５の端子１６
を端子１８に接続して所定の負電圧−Ｖａを印加するこ
とによって接続不良が発生しているＤＲＡＭの入出力端
子を特定することができる。
ＤＲＡＭを搭載したメモリモジュールにおいて、図３で
示した場合と同様に、接続不良が発生しているＤＲＡＭ
の電圧切換回路１５のみ端子１６を端子１７に接続する
ようにし、他のＤＲＡＭの電圧切換回路１５の端子１６
を端子１８に接続して所定の負電圧−Ｖａを印加するこ
とによって接続不良が発生しているＤＲＡＭの入出力端
子を特定することができる。
【００６３】なお、図９の入出力端子６７をテストモー
ド時に接地するようにしてもよく、このようにした場
合、電圧切換回路１５の端子１７に所定の正電圧Ｖｂを
印加し、端子１８を接地する。このようにすることによ
って、制御入力端子１９に、論理Ｌｏｗレベルのテスト
モード信号Ｔが入力されると、端子１６は、端子１７と
接続されてＶｂの正電圧が印加される。例えば端子１６
に１Ｖの電圧を印加すると、寄生ダイオード７７の拡散
ポテンシャル（約０.７Ｖ）より、アノードとカソード
との間の電圧が大きくなるため、寄生ダイオード７７が
導通して端子１６から入出力端子６７へ電流が流れる。
ド時に接地するようにしてもよく、このようにした場
合、電圧切換回路１５の端子１７に所定の正電圧Ｖｂを
印加し、端子１８を接地する。このようにすることによ
って、制御入力端子１９に、論理Ｌｏｗレベルのテスト
モード信号Ｔが入力されると、端子１６は、端子１７と
接続されてＶｂの正電圧が印加される。例えば端子１６
に１Ｖの電圧を印加すると、寄生ダイオード７７の拡散
ポテンシャル（約０.７Ｖ）より、アノードとカソード
との間の電圧が大きくなるため、寄生ダイオード７７が
導通して端子１６から入出力端子６７へ電流が流れる。
【００６４】次に、テストモード時において、制御入力
端子１９に論理Ｈｉｇｈレベルのテストモード信号Ｔが
入力されると、端子１６は、端子１８と接続されて接地
される。このことから、寄生ダイオード７７のアノード
とカソードとの間の電圧差は０Ｖであり、入出力端子６
７には電流が流れない。これらのことから、テストモー
ド信号Ｔによって端子１６の電圧を切り換えることによ
り、接続不良箇所の特定を行うことができる。
端子１９に論理Ｈｉｇｈレベルのテストモード信号Ｔが
入力されると、端子１６は、端子１８と接続されて接地
される。このことから、寄生ダイオード７７のアノード
とカソードとの間の電圧差は０Ｖであり、入出力端子６
７には電流が流れない。これらのことから、テストモー
ド信号Ｔによって端子１６の電圧を切り換えることによ
り、接続不良箇所の特定を行うことができる。
【００６５】なお、Ｎ−ＭＯＳ７２及び７６において、
２つの入出力端子は動作モードに応じてドレイン及びソ
ースの両機能を果たすことから、本実施の形態３では、
テストモード時における２つの入出力端子の働きからド
レイン又はソースの名称を付けて説明している。また、
本実施の形態３では、入出力回路にＣＭＯＳタイプの出
力バッファ回路を使用した場合を例にして示したが、本
発明はこれに限定するものではなく、出力バッファ回路
をＮ−ＭＯＳ７６だけで形成されたオープンドレインタ
イプの出力バッファ回路にも適用することができる。
２つの入出力端子は動作モードに応じてドレイン及びソ
ースの両機能を果たすことから、本実施の形態３では、
テストモード時における２つの入出力端子の働きからド
レイン又はソースの名称を付けて説明している。また、
本実施の形態３では、入出力回路にＣＭＯＳタイプの出
力バッファ回路を使用した場合を例にして示したが、本
発明はこれに限定するものではなく、出力バッファ回路
をＮ−ＭＯＳ７６だけで形成されたオープンドレインタ
イプの出力バッファ回路にも適用することができる。
【００６６】このように、本実施の形態３における半導
体集積回路は、外部から信号が入出力される入出力端子
６７より印加される静電気等の過電圧から内部回路を保
護する出力バッファ回路６３を構成するＮ−ＭＯＳ７６
に対して、テストモード時に該ゲート及びバックゲート
に印加される電圧を所定のテストモード信号によって切
り換える電圧切換回路１５を設けた。このことから、テ
ストモード時に所定のテストモード信号が入力されるこ
とによって、Ｎ−ＭＯＳ７６及び該Ｎ−ＭＯＳ７６の寄
生ダイオード７７を介して入出力端子６７に電流を流す
ことができ、パッケージにＣＳＰ等を使用したデバイス
において、はんだ接続不良を起こしている入出力端子の
特定を容易に行うことができる。
体集積回路は、外部から信号が入出力される入出力端子
６７より印加される静電気等の過電圧から内部回路を保
護する出力バッファ回路６３を構成するＮ−ＭＯＳ７６
に対して、テストモード時に該ゲート及びバックゲート
に印加される電圧を所定のテストモード信号によって切
り換える電圧切換回路１５を設けた。このことから、テ
ストモード時に所定のテストモード信号が入力されるこ
とによって、Ｎ−ＭＯＳ７６及び該Ｎ−ＭＯＳ７６の寄
生ダイオード７７を介して入出力端子６７に電流を流す
ことができ、パッケージにＣＳＰ等を使用したデバイス
において、はんだ接続不良を起こしている入出力端子の
特定を容易に行うことができる。
【００６７】
【発明の効果】請求項１に係る半導体集積回路は、テス
トモード時に所定のテストモード信号が入力されること
によって、電界効果トランジスタ及びダイオードを介し
て入力端子に電流を流すことができ、パッケージにＣＳ
Ｐ等を使用したデバイスにおいて、はんだ接続不良を起
こしている入力端子の特定を容易に行うことができる。
トモード時に所定のテストモード信号が入力されること
によって、電界効果トランジスタ及びダイオードを介し
て入力端子に電流を流すことができ、パッケージにＣＳ
Ｐ等を使用したデバイスにおいて、はんだ接続不良を起
こしている入力端子の特定を容易に行うことができる。
【００６８】請求項２に係る半導体集積回路は、請求項
１において、具体的には、上記電界効果トランジスタの
ゲート電極及びバックゲート電極、又はゲート電極のみ
を、外部から入力される所定のテストモード信号に応じ
て、上記第１定電圧源又は第１定電圧未満である所定の
第２定電圧を供給する第２定電圧源のいずれかに接続す
ると共に、入力端子を第２定電圧源に接続する。このよ
うにすることにより、電界効果トランジスタ及びダイオ
ードを介して入力端子に電流を流すことができ、パッケ
ージにＣＳＰ等を使用したデバイスにおいて、はんだ接
続不良を起こしている入力端子の特定を容易に行うこと
ができる。
１において、具体的には、上記電界効果トランジスタの
ゲート電極及びバックゲート電極、又はゲート電極のみ
を、外部から入力される所定のテストモード信号に応じ
て、上記第１定電圧源又は第１定電圧未満である所定の
第２定電圧を供給する第２定電圧源のいずれかに接続す
ると共に、入力端子を第２定電圧源に接続する。このよ
うにすることにより、電界効果トランジスタ及びダイオ
ードを介して入力端子に電流を流すことができ、パッケ
ージにＣＳＰ等を使用したデバイスにおいて、はんだ接
続不良を起こしている入力端子の特定を容易に行うこと
ができる。
【００６９】請求項３に係る半導体集積回路は、請求項
１において、具体的には、上記電界効果トランジスタの
バックゲート電極を、外部から入力される所定のテスト
モード信号に応じて、第１定電圧源又は第１定電圧を超
える所定の第２定電圧を供給する第２定電圧源のいずれ
かに接続すると共に、上記入力端子を第１定電圧源に接
続する。このようにすることにより、電界効果トランジ
スタ及びダイオードを介して入力端子に電流を流すこと
ができ、パッケージにＣＳＰ等を使用したデバイスにお
いて、はんだ接続不良を起こしている入力端子の特定を
容易に行うことができる。
１において、具体的には、上記電界効果トランジスタの
バックゲート電極を、外部から入力される所定のテスト
モード信号に応じて、第１定電圧源又は第１定電圧を超
える所定の第２定電圧を供給する第２定電圧源のいずれ
かに接続すると共に、上記入力端子を第１定電圧源に接
続する。このようにすることにより、電界効果トランジ
スタ及びダイオードを介して入力端子に電流を流すこと
ができ、パッケージにＣＳＰ等を使用したデバイスにお
いて、はんだ接続不良を起こしている入力端子の特定を
容易に行うことができる。
【００７０】請求項４に係る半導体集積回路は、請求項
１から請求項３のいずれかにおいて、具体的には、上記
電界効果トランジスタは、ＭＯＳトランジスタであり、
上記ダイオードは、該ＭＯＳトランジスタのバックゲー
ト電極と入出力電極との間に形成される寄生ダイオード
である。このことから、ダイオードを設ける必要がな
く、コストの削減を図ることができる。
１から請求項３のいずれかにおいて、具体的には、上記
電界効果トランジスタは、ＭＯＳトランジスタであり、
上記ダイオードは、該ＭＯＳトランジスタのバックゲー
ト電極と入出力電極との間に形成される寄生ダイオード
である。このことから、ダイオードを設ける必要がな
く、コストの削減を図ることができる。
【００７１】請求項５に係る半導体集積回路は、テスト
モード時に所定のテストモード信号が入力されることに
よって、バイポーラトランジスタ及びダイオードを介し
て入力端子に電流を流すことができ、パッケージにＣＳ
Ｐ等を使用したデバイスにおいて、はんだ接続不良を起
こしている入力端子の特定を容易に行うことができる。
モード時に所定のテストモード信号が入力されることに
よって、バイポーラトランジスタ及びダイオードを介し
て入力端子に電流を流すことができ、パッケージにＣＳ
Ｐ等を使用したデバイスにおいて、はんだ接続不良を起
こしている入力端子の特定を容易に行うことができる。
【００７２】請求項６に係る半導体集積回路は、請求項
５において、具体的には、上記バイポーラトランジスタ
のベース電極を、外部から入力される所定のテストモー
ド信号に応じて、上記第１定電圧源又は第１定電圧未満
である所定の第２定電圧を供給する第２定電圧源のいず
れかに接続すると共に、入力端子を第２定電圧源に接続
する。このようにすることにより、バイポーラトランジ
スタ及びダイオードを介して入力端子に電流を流すこと
ができ、パッケージにＣＳＰ等を使用したデバイスにお
いて、はんだ接続不良を起こしている入力端子の特定を
容易に行うことができる。
５において、具体的には、上記バイポーラトランジスタ
のベース電極を、外部から入力される所定のテストモー
ド信号に応じて、上記第１定電圧源又は第１定電圧未満
である所定の第２定電圧を供給する第２定電圧源のいず
れかに接続すると共に、入力端子を第２定電圧源に接続
する。このようにすることにより、バイポーラトランジ
スタ及びダイオードを介して入力端子に電流を流すこと
ができ、パッケージにＣＳＰ等を使用したデバイスにお
いて、はんだ接続不良を起こしている入力端子の特定を
容易に行うことができる。
【００７３】請求項７に係る半導体集積回路は、請求項
５において、具体的には、上記バイポーラトランジスタ
のベース電極を、外部から入力される所定のテストモー
ド信号に応じて、第１定電圧源又は第１定電圧を超える
所定の第２定電圧を供給する第２定電圧源のいずれかに
接続すると共に、上記入力端子を第１定電圧源に接続す
る。このようにすることにより、バイポーラトランジス
タ及びダイオードを介して入力端子に電流を流すことが
でき、パッケージにＣＳＰ等を使用したデバイスにおい
て、はんだ接続不良を起こしている入力端子の特定を容
易に行うことができる。
５において、具体的には、上記バイポーラトランジスタ
のベース電極を、外部から入力される所定のテストモー
ド信号に応じて、第１定電圧源又は第１定電圧を超える
所定の第２定電圧を供給する第２定電圧源のいずれかに
接続すると共に、上記入力端子を第１定電圧源に接続す
る。このようにすることにより、バイポーラトランジス
タ及びダイオードを介して入力端子に電流を流すことが
でき、パッケージにＣＳＰ等を使用したデバイスにおい
て、はんだ接続不良を起こしている入力端子の特定を容
易に行うことができる。
【００７４】請求項８に係る半導体集積回路は、請求項
５から請求項７のいずれかにおいて、具体的には、上記
バイポーラトランジスタは、ラテラルバイポーラトラン
ジスタであり、上記ダイオードは、該ラテラルバイポー
ラトランジスタのベース電極とコレクタ電極との間に形
成される寄生ダイオードである。このことから、ダイオ
ードを設ける必要がなく、コストの削減を図ることがで
きる。
５から請求項７のいずれかにおいて、具体的には、上記
バイポーラトランジスタは、ラテラルバイポーラトラン
ジスタであり、上記ダイオードは、該ラテラルバイポー
ラトランジスタのベース電極とコレクタ電極との間に形
成される寄生ダイオードである。このことから、ダイオ
ードを設ける必要がなく、コストの削減を図ることがで
きる。
【００７５】請求項９に係る半導体集積回路は、テスト
モード時に所定のテストモード信号が入力されることに
よって、第１電界効果トランジスタ及びダイオードを介
して入出力端子に電流を流すことができ、パッケージに
ＣＳＰ等を使用したデバイスにおいて、はんだ接続不良
を起こしている入出力端子の特定を容易に行うことがで
きる。
モード時に所定のテストモード信号が入力されることに
よって、第１電界効果トランジスタ及びダイオードを介
して入出力端子に電流を流すことができ、パッケージに
ＣＳＰ等を使用したデバイスにおいて、はんだ接続不良
を起こしている入出力端子の特定を容易に行うことがで
きる。
【００７６】請求項１０に係る半導体集積回路は、請求
項９において、具体的には、上記第１電界効果トランジ
スタのバックゲート電極を、外部から入力される所定の
テストモード信号に応じて、上記第１定電圧源又は第１
定電圧未満である所定の第２定電圧を供給する第２定電
圧源のいずれかに接続すると共に、入出力端子を第２定
電圧源に接続する。このようにすることにより、第１電
界効果トランジスタ及びダイオードを介して入出力端子
に電流を流すことができ、パッケージにＣＳＰ等を使用
したデバイスにおいて、はんだ接続不良を起こしている
入出力端子の特定を容易に行うことができる。
項９において、具体的には、上記第１電界効果トランジ
スタのバックゲート電極を、外部から入力される所定の
テストモード信号に応じて、上記第１定電圧源又は第１
定電圧未満である所定の第２定電圧を供給する第２定電
圧源のいずれかに接続すると共に、入出力端子を第２定
電圧源に接続する。このようにすることにより、第１電
界効果トランジスタ及びダイオードを介して入出力端子
に電流を流すことができ、パッケージにＣＳＰ等を使用
したデバイスにおいて、はんだ接続不良を起こしている
入出力端子の特定を容易に行うことができる。
【００７７】請求項１１に係る半導体集積回路は、請求
項９において、具体的には、上記第１電界効果トランジ
スタのバックゲート電極を、外部から入力される所定の
テストモード信号に応じて、第１定電圧源又は第１定電
圧を超える所定の第２定電圧を供給する第２定電圧源の
いずれかに接続すると共に、上記入出力端子を第１定電
圧源に接続する。このようにすることにより、第１電界
効果トランジスタ及びダイオードを介して入出力端子に
電流を流すことができ、パッケージにＣＳＰ等を使用し
たデバイスにおいて、はんだ接続不良を起こしている入
出力端子の特定を容易に行うことができる。
項９において、具体的には、上記第１電界効果トランジ
スタのバックゲート電極を、外部から入力される所定の
テストモード信号に応じて、第１定電圧源又は第１定電
圧を超える所定の第２定電圧を供給する第２定電圧源の
いずれかに接続すると共に、上記入出力端子を第１定電
圧源に接続する。このようにすることにより、第１電界
効果トランジスタ及びダイオードを介して入出力端子に
電流を流すことができ、パッケージにＣＳＰ等を使用し
たデバイスにおいて、はんだ接続不良を起こしている入
出力端子の特定を容易に行うことができる。
【００７８】請求項１２に係る半導体集積回路は、請求
項９から請求項１１のいずれかにおいて、具体的には、
上記第１及び第２電界効果トランジスタは、ＭＯＳトラ
ンジスタであり、上記ダイオードは、該第１電界効果ト
ランジスタのバックゲート電極と入出力電極との間に形
成される寄生ダイオードである。このことから、ダイオ
ードを設ける必要がなく、コストの削減を図ることがで
きる。
項９から請求項１１のいずれかにおいて、具体的には、
上記第１及び第２電界効果トランジスタは、ＭＯＳトラ
ンジスタであり、上記ダイオードは、該第１電界効果ト
ランジスタのバックゲート電極と入出力電極との間に形
成される寄生ダイオードである。このことから、ダイオ
ードを設ける必要がなく、コストの削減を図ることがで
きる。
【００７９】請求項１３に係る半導体集積回路は、請求
項１から請求項１２のいずれかにおいて、具体的には、
半導体集積回路はＣＳＰのパッケージ内に形成される。
このことから、目視で見つけることが困難なはんだ接続
不良端子の特定を容易に行うことができる。
項１から請求項１２のいずれかにおいて、具体的には、
半導体集積回路はＣＳＰのパッケージ内に形成される。
このことから、目視で見つけることが困難なはんだ接続
不良端子の特定を容易に行うことができる。
【図１】 本発明の実施の形態１における半導体集積回
路の例を示した概略の回路図である。
路の例を示した概略の回路図である。
【図２】 図１の電圧切換回路１５の回路例を示した図
である。
である。
【図３】 図１及び図２の入力回路１を有する複数のＤ
ＲＡＭを搭載したメモリモジュールの例を示す回路ブロ
ック図である。
ＲＡＭを搭載したメモリモジュールの例を示す回路ブロ
ック図である。
【図４】 本発明の実施の形態１における半導体集積回
路の他の例を示した概略の回路図である。
路の他の例を示した概略の回路図である。
【図５】 本発明の実施の形態１における半導体集積回
路の他の例を示した概略の回路図である。
路の他の例を示した概略の回路図である。
【図６】 本発明の実施の形態１における半導体集積回
路の他の例を示した概略の回路図である。
路の他の例を示した概略の回路図である。
【図７】 本発明の実施の形態２における半導体集積回
路の例を示した概略の回路図である。
路の例を示した概略の回路図である。
【図８】 図７のラテラルトランジスタ４１の断面構造
の例を示した断面図である。
の例を示した断面図である。
【図９】 本発明の実施の形態３における半導体集積回
路の例を示した概略の回路図である。
路の例を示した概略の回路図である。
【図１０】 ボールグリッド型のＣＳＰの構造を示した
図である。
図である。
【図１１】 プリント基板に複数のＤＲＡＭを搭載した
メモリモジュールの従来例を示した概略の回路ブロック
図である。
メモリモジュールの従来例を示した概略の回路ブロック
図である。
【図１２】 従来におけるＤＲＡＭの入力回路の例を示
した回路図である。
した回路図である。
【図１３】 図１１のメモリモジュール１００における
各ＤＲＡＭの入力回路の接続例を示した概略図である。
各ＤＲＡＭの入力回路の接続例を示した概略図である。
１，４５ 入力回路、 ２，４３ 保護回路、 ３ 入
力バッファ回路、 ４入力端子、 １１，７２，７６
Ｎ−ＭＯＳ、 １２，４２，７７ 寄生ダイオード、
１５ 電圧切換回路、 １９ 制御入力端子、 ４１
ラテラルトランジスタ、 ６１ 入出力回路、 ６２
出力前段回路、 ６３ 出力バッファ回路、 ６７ 入
出力端子。
力バッファ回路、 ４入力端子、 １１，７２，７６
Ｎ−ＭＯＳ、 １２，４２，７７ 寄生ダイオード、
１５ 電圧切換回路、 １９ 制御入力端子、 ４１
ラテラルトランジスタ、 ６１ 入出力回路、 ６２
出力前段回路、 ６３ 出力バッファ回路、 ６７ 入
出力端子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822
Claims (13)
- 【請求項１】 所定のパッケージ内に形成される半導体
集積回路において、 外部から信号が入力される少なくとも１つの入力端子に
対応して設けられ、該入力端子と所定の第１定電圧を供
給する第１定電圧源との間に２つの入出力電極が対応し
て接続される電界効果トランジスタと、 該電界効果トランジスタのバックゲート電極から、入力
端子に接続された該入出力電極へ順方向に接続されるダ
イオードと、 テストモード時に外部から入力される所定の信号に応じ
て、上記電界効果トランジスタのゲート電極及び／又は
バックゲート電極に、上記第１定電圧源、又は所定の第
２定電圧を供給する第２定電圧源のいずれかを接続し
て、印加する電圧の切り換えを行う電圧切換回路と、を
備えることを特徴とする半導体集積回路。 - 【請求項２】 上記電圧切換回路は、テストモード時
に、上記電界効果トランジスタのゲート電極及びバック
ゲート電極、又はゲート電極のみを、外部から入力され
る所定の信号に応じて、上記第１定電圧源又は第１定電
圧未満である所定の第２定電圧を供給する第２定電圧源
のいずれかに接続し、上記入力端子は、該第２定電圧源
に接続されることを特徴とする請求項１に記載の半導体
集積回路。 - 【請求項３】 上記電圧切換回路は、テストモード時
に、上記電界効果トランジスタのバックゲート電極を、
外部から入力される所定の信号に応じて、上記第１定電
圧源又は第１定電圧を超える所定の第２定電圧を供給す
る第２定電圧源のいずれかに接続し、上記入力端子は、
第１定電圧源に接続されることを特徴とする請求項１に
記載の半導体集積回路。 - 【請求項４】 上記電界効果トランジスタは、ＭＯＳト
ランジスタであり、上記ダイオードは、該ＭＯＳトラン
ジスタのバックゲート電極と入出力電極との間に形成さ
れる寄生ダイオードであることを特徴とする請求項１か
ら請求項３のいずれかに記載の半導体集積回路。 - 【請求項５】 所定のパッケージ内に形成される半導体
集積回路において外部から信号が入力される少なくとも
１つの入力端子に対応して設けられ、該入力端子と所定
の第１定電圧を供給する第１定電圧源との間にコレクタ
電極及びエミッタ電極が対応して接続されるバイポーラ
トランジスタと、 該バイポーラトランジスタのベース電極からコレクタ電
極へ順方向に接続されるダイオードと、 テストモード時に外部から入力される所定の信号に応じ
て、上記バイポーラトランジスタのベース電極に、上記
第１定電圧源、又は所定の第２定電圧を供給する第２定
電圧源のいずれかを接続して、印加する電圧の切り換え
を行う電圧切換回路と、を備えることを特徴とする半導
体集積回路。 - 【請求項６】 上記電圧切換回路は、テストモード時
に、上記バイポーラトランジスタのベース電極を、外部
から入力される所定の信号に応じて、上記第１定電圧源
又は第１定電圧未満である所定の第２定電圧を供給する
第２定電圧源のいずれかに接続し、上記入力端子は、第
２定電圧源に接続されることを特徴とする請求項５に記
載の半導体集積回路。 - 【請求項７】 上記電圧切換回路は、テストモード時
に、上記バイポーラトランジスタのベース電極を、外部
から入力される所定の信号に応じて、第１定電圧源又は
第１定電圧を超える所定の第２定電圧を供給する第２定
電圧源のいずれかに接続し、上記入力端子は、第１定電
圧源に接続されることを特徴とする請求項５に記載の半
導体集積回路。 - 【請求項８】 上記バイポーラトランジスタは、ラテラ
ルバイポーラトランジスタであり、上記ダイオードは、
該ラテラルバイポーラトランジスタのベース電極とコレ
クタ電極の間に形成される寄生ダイオードであることを
特徴とする請求項５から請求項７のいずれかに記載の半
導体集積回路。 - 【請求項９】 所定のパッケージ内に形成される半導体
集積回路において、 外部との信号の入出力が行われる少なくとも１つの入出
力端子に対応して設けられ、該入出力端子と所定の第１
定電圧を供給する第１定電圧源との間に２つの入出力電
極が対応して接続される第１電界効果トランジスタと、 該第１電界効果トランジスタのバックゲート電極から上
記入出力端子に接続された一方の入出力電極へ順方向に
接続されるダイオードと、 テストモード時に外部から入力される所定の信号に応じ
て、上記第１電界効果トランジスタのバックゲート電極
に、上記第１定電圧源、又は所定の第２定電圧を供給す
る第２定電圧源のいずれかを接続して、印加する電圧の
切り換えを行う電圧切換回路と、 該電圧切換回路によって第１電界効果トランジスタのバ
ックゲート電極に印加される電圧を第１電界効果トラン
ジスタのゲート電極に印加する第２電界効果トランジス
タと、を備えることを特徴とする半導体集積回路。 - 【請求項１０】 上記電圧切換回路は、テストモード時
に、上記第１電界効果トランジスタのバックゲート電極
を、外部から入力される所定の信号に応じて、上記第１
定電圧源又は第１定電圧未満である所定の第２定電圧を
供給する第２定電圧源のいずれかに接続し、上記入力端
子は、該第２定電圧源に接続されることを特徴とする請
求項９に記載の半導体集積回路。 - 【請求項１１】 上記電圧切換回路は、テストモード時
に、上記第１電界効果トランジスタのバックゲート電極
を、外部から入力される所定の信号に応じて、上記第１
定電圧源又は第１定電圧を超える所定の第２定電圧を供
給する第２定電圧源のいずれかに接続し、上記入出力端
子は、第１定電圧源に接続されることを特徴とする請求
項９に記載の半導体集積回路。 - 【請求項１２】 上記第１及び第２電界効果トランジス
タは、ＭＯＳトランジスタであり、上記ダイオードは、
該第１電界効果トランジスタのバックゲート電極と入出
力電極との間に形成される寄生ダイオードであることを
特徴とする請求項９から請求項１１のいずれかに記載の
半導体集積回路。 - 【請求項１３】 上記所定のパッケージは、ＣＳＰ（Ch
ip Scale Package）であることを特徴とする請求項１か
ら請求項１２のいずれかに記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124189A JP2000315400A (ja) | 1999-04-30 | 1999-04-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124189A JP2000315400A (ja) | 1999-04-30 | 1999-04-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000315400A true JP2000315400A (ja) | 2000-11-14 |
Family
ID=14879196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11124189A Pending JP2000315400A (ja) | 1999-04-30 | 1999-04-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000315400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
| JP2016111262A (ja) * | 2014-12-09 | 2016-06-20 | パナソニックＩｐマネジメント株式会社 | 半導体装置及びその検査方法 |
-
1999
- 1999-04-30 JP JP11124189A patent/JP2000315400A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
| JP2016111262A (ja) * | 2014-12-09 | 2016-06-20 | パナソニックＩｐマネジメント株式会社 | 半導体装置及びその検査方法 |
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