JP3255182B2 - ダイナミック型半導体メモリ - Google Patents
ダイナミック型半導体メモリInfo
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Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック型半導体
メモリ、特に各メモリセルが情報を記憶するキャパシタ
を備え且つメモリセルのキャパシタ酸化膜のスクリーニ
ングができるダイナミック型半導体メモリに関する。
メモリ、特に各メモリセルが情報を記憶するキャパシタ
を備え且つメモリセルのキャパシタ酸化膜のスクリーニ
ングができるダイナミック型半導体メモリに関する。
【０００２】
【従来の技術】１／２Ｖｃｃセルプレート方式を採用し
た最近の大容量ダイナミック型半導体メモリ（ＤＲＡ
Ｍ）においては、配線層に比較してメモリセルキャパシ
タ絶縁膜の方がバーンイン試験時の初期故障の発生率の
収束性が遅いことが確認されている。
た最近の大容量ダイナミック型半導体メモリ（ＤＲＡ
Ｍ）においては、配線層に比較してメモリセルキャパシ
タ絶縁膜の方がバーンイン試験時の初期故障の発生率の
収束性が遅いことが確認されている。
【０００３】そこで、メモリセルキャパシタ絶縁膜に実
使用条件より高い電界、温度を与えることによってエー
ジングを加え、潜在的なメモリセルキャパシタ絶縁膜不
良要因を持つデバイスの該不良要因を顕在化してそのデ
バイスを出荷品から除去するというスクリーニングが行
われる（電子情報通信学会論文誌Ｃ−II Ｖｏｌ．Ｊ７
３−Ｃ−II Ｎｏ．５ ｐｐ．３０２−３０９ １９９
０年５月「−論文−ＤＲＡＭメモリセル絶縁膜の高速ス
クリーニング法）。
使用条件より高い電界、温度を与えることによってエー
ジングを加え、潜在的なメモリセルキャパシタ絶縁膜不
良要因を持つデバイスの該不良要因を顕在化してそのデ
バイスを出荷品から除去するというスクリーニングが行
われる（電子情報通信学会論文誌Ｃ−II Ｖｏｌ．Ｊ７
３−Ｃ−II Ｎｏ．５ ｐｐ．３０２−３０９ １９９
０年５月「−論文−ＤＲＡＭメモリセル絶縁膜の高速ス
クリーニング法）。
【０００４】ところで、従来においてそのスクリーニン
グは下記のようにして行われていた。ある入力ピンに規
格以上の電位を与えると、電源電圧Ｖｃｃ端子とプレー
ト電極との間に接続されているスクリーニング用ｐチャ
ンネルＭＯＳトランジスタ（以下「ｐ型トランジスタ」
という」。）がオンしてプレート電極が１／２Ｖｃｃか
ら電源電圧Ｖｃｃになり、キャパシタ絶縁膜に本来加わ
る電界の２倍の強度の電界をかけてのスクリーニングを
するのである。
グは下記のようにして行われていた。ある入力ピンに規
格以上の電位を与えると、電源電圧Ｖｃｃ端子とプレー
ト電極との間に接続されているスクリーニング用ｐチャ
ンネルＭＯＳトランジスタ（以下「ｐ型トランジスタ」
という」。）がオンしてプレート電極が１／２Ｖｃｃか
ら電源電圧Ｖｃｃになり、キャパシタ絶縁膜に本来加わ
る電界の２倍の強度の電界をかけてのスクリーニングを
するのである。
【０００５】
【発明が解決しようとする課題】ところで、従来におい
ては、プレート電極にはより有効なスクリーニングがで
きないという問題があった。というのは、潜在的なメモ
リセルキャパシタ絶縁膜不良要因をより完璧に顕在化す
るには、プレート電極は、本来の電圧１／２Ｖｃｃの２
倍よりも更に高い電圧を加える必要があるからである。
そこで、ペレットチェック時に外部電源を用いてプレー
ト電極に電源電圧Ｖｃｃよりも高い電圧（以後「スーパ
ーＶｃｃ」という。）を与えることが考えられたが、こ
れは従来においては不可能であった。
ては、プレート電極にはより有効なスクリーニングがで
きないという問題があった。というのは、潜在的なメモ
リセルキャパシタ絶縁膜不良要因をより完璧に顕在化す
るには、プレート電極は、本来の電圧１／２Ｖｃｃの２
倍よりも更に高い電圧を加える必要があるからである。
そこで、ペレットチェック時に外部電源を用いてプレー
ト電極に電源電圧Ｖｃｃよりも高い電圧（以後「スーパ
ーＶｃｃ」という。）を与えることが考えられたが、こ
れは従来においては不可能であった。
【０００６】なぜならば、電源電圧Ｖｃｃ端子とプレー
ト電極との間に接続されている上記スクリーニング用の
ｐ型トランジスタは、スクリーニング時には、図２に示
すようにゲート電極と基板（ｐ型トランジスタにとって
の基板のことであり、この場合ｎ型ウェル）の電位が電
源電圧Ｖｃｃレベルにあるので、スーパーＶｃｃを印加
されているプレート電極側（外部電源側）から電源電圧
Ｖｃｃ端子に向けて貫通電流が流れ、デバイスがラッチ
アップによって破壊してしまう可能性があるからであ
る。
ト電極との間に接続されている上記スクリーニング用の
ｐ型トランジスタは、スクリーニング時には、図２に示
すようにゲート電極と基板（ｐ型トランジスタにとって
の基板のことであり、この場合ｎ型ウェル）の電位が電
源電圧Ｖｃｃレベルにあるので、スーパーＶｃｃを印加
されているプレート電極側（外部電源側）から電源電圧
Ｖｃｃ端子に向けて貫通電流が流れ、デバイスがラッチ
アップによって破壊してしまう可能性があるからであ
る。
【０００７】本発明はこのような問題を解決すべく為さ
れたもので、第１にメモリセルキャパシタのプレート電
極に加える電圧を、第１乃至第４の電源電圧の間で４段
階に変化させることによってテスト、エージングを支障
なく行えるようにすることを目的とし、第２に、電源電
圧よりも絶対値が大きな電圧をプレート電極に支障なく
印加してエージングをより強くすることを可能にするこ
とを目的とし、第３に外部電源を用いないで強いエージ
ングをかけることができるようにすることを目的とす
る。
れたもので、第１にメモリセルキャパシタのプレート電
極に加える電圧を、第１乃至第４の電源電圧の間で４段
階に変化させることによってテスト、エージングを支障
なく行えるようにすることを目的とし、第２に、電源電
圧よりも絶対値が大きな電圧をプレート電極に支障なく
印加してエージングをより強くすることを可能にするこ
とを目的とし、第３に外部電源を用いないで強いエージ
ングをかけることができるようにすることを目的とす
る。
【０００８】
【課題を解決するための手段】請求項１のダイナミック
型半導体メモリは、プレート電極のキャパシタに、第１
の電源電位と、該第１の電源電位よりも絶対値が大きい
第２の電源電位と、上記第１の電源電位と上記第２の電
源電位の中間の電位である第３の電源電位と、上記第２
の電源電位よりも絶対値が大きい第４の電源電位の四種
類の電源電位をテスト時に与え得るようにし、且つ第４
の電源電位をつくる高電圧発生回路を有することを特徴
とする。
型半導体メモリは、プレート電極のキャパシタに、第１
の電源電位と、該第１の電源電位よりも絶対値が大きい
第２の電源電位と、上記第１の電源電位と上記第２の電
源電位の中間の電位である第３の電源電位と、上記第２
の電源電位よりも絶対値が大きい第４の電源電位の四種
類の電源電位をテスト時に与え得るようにし、且つ第４
の電源電位をつくる高電圧発生回路を有することを特徴
とする。
【０００９】請求項２のダイナミック型半導体メモリ
は、プレート電極に第１の電源電位を伝える第１のトラ
ンジスタと、プレート電極に第２の電源電位を伝える第
２のトランジスタと、プレート電極に第３の電源電位を
伝える第３のトランジスタと、第２のトランジスタとプ
レート電極との間に接続され、第１、第３のトランジス
タと逆導電型であって第４の電源電位をプレート電極に
与えたとき基板とゲート電極とが同電位となる第４のト
ランジスタと、第４の電源電位をつくる高電圧発生回路
を有することを特徴とする。
は、プレート電極に第１の電源電位を伝える第１のトラ
ンジスタと、プレート電極に第２の電源電位を伝える第
２のトランジスタと、プレート電極に第３の電源電位を
伝える第３のトランジスタと、第２のトランジスタとプ
レート電極との間に接続され、第１、第３のトランジス
タと逆導電型であって第４の電源電位をプレート電極に
与えたとき基板とゲート電極とが同電位となる第４のト
ランジスタと、第４の電源電位をつくる高電圧発生回路
を有することを特徴とする。
【００１０】
【作用】請求項１のダイナミック型半導体メモリによれ
ば、キャパシタのプレート電極に与える電位を第１乃至
第４の四種類の電源電位の間で変えることができるの
で、メモリセルキャパシタ絶縁膜に加える電界を通常使
用時の強さ、使用時の２倍程度の強さ及びそれ以上の強
さの間で変化させてエージングを行うことができる。ま
た、第１の電源電位、第２の電源電位をプレート電極に
与えることができるので、その状態でメモリを動作させ
ることにより不良セルの検出ができ、そして、ダイナミ
ック型半導体メモリ自身が第４の電源電位をつくる高電
圧発生回路を内蔵しているので、スクリーニングのとき
に第４の電源電位を発生する外部電源は必要でなく、ま
た高電圧印加パッドを設けなくて済む。また、デバイス
をパッケージングした後にもキャパシタのプレート電極
に第４の電源電位を与えて強いエージングによるスクリ
ーニングができる。
ば、キャパシタのプレート電極に与える電位を第１乃至
第４の四種類の電源電位の間で変えることができるの
で、メモリセルキャパシタ絶縁膜に加える電界を通常使
用時の強さ、使用時の２倍程度の強さ及びそれ以上の強
さの間で変化させてエージングを行うことができる。ま
た、第１の電源電位、第２の電源電位をプレート電極に
与えることができるので、その状態でメモリを動作させ
ることにより不良セルの検出ができ、そして、ダイナミ
ック型半導体メモリ自身が第４の電源電位をつくる高電
圧発生回路を内蔵しているので、スクリーニングのとき
に第４の電源電位を発生する外部電源は必要でなく、ま
た高電圧印加パッドを設けなくて済む。また、デバイス
をパッケージングした後にもキャパシタのプレート電極
に第４の電源電位を与えて強いエージングによるスクリ
ーニングができる。
【００１１】請求項２のダイナミック型半導体メモリに
よれば、プレート電極に第２の電源電位を伝える第２の
トランジスタと、プレート電極との間に、該プレート電
極に第４の電源電位を与えた時ゲート電極と基板が同電
位になる第４のトランジスタがあるので、該第４のトラ
ンジスタはプレート電極に第４の電源電位を与えたとき
オフ状態になって第２の電源電位の端子とプレート電極
との間を電気的にカットする。従って、第４の電源電位
をプレート電極に与えても第４の電源電位の端子と第２
の電源電位の端子との間に貫通電流が流れる虞れはな
い。従って、プレート電極に第２の電源電位よりも絶対
値の高い電源電位を与えて強いエージングをかけること
が支障なく行うことができ、より有効にスクリーニング
を行うことができる。
よれば、プレート電極に第２の電源電位を伝える第２の
トランジスタと、プレート電極との間に、該プレート電
極に第４の電源電位を与えた時ゲート電極と基板が同電
位になる第４のトランジスタがあるので、該第４のトラ
ンジスタはプレート電極に第４の電源電位を与えたとき
オフ状態になって第２の電源電位の端子とプレート電極
との間を電気的にカットする。従って、第４の電源電位
をプレート電極に与えても第４の電源電位の端子と第２
の電源電位の端子との間に貫通電流が流れる虞れはな
い。従って、プレート電極に第２の電源電位よりも絶対
値の高い電源電位を与えて強いエージングをかけること
が支障なく行うことができ、より有効にスクリーニング
を行うことができる。
【００１２】そして、ダイナミック型半導体メモリ自身
が第４の電源電位をつくる高電圧発生回路を内蔵してい
るので、スクリーニングのときに第４の電源電位を発生
する外部電源は必要でなく、また高電圧印加パッドを設
けなくて済む。また、デバイスをパッケージングした後
にもキャパシタのプレート電極に第４の電源電位を与え
て強いエージングによるスクリーニングができる。
が第４の電源電位をつくる高電圧発生回路を内蔵してい
るので、スクリーニングのときに第４の電源電位を発生
する外部電源は必要でなく、また高電圧印加パッドを設
けなくて済む。また、デバイスをパッケージングした後
にもキャパシタのプレート電極に第４の電源電位を与え
て強いエージングによるスクリーニングができる。
【００１３】
【実施例】以下、本発明ダイナミック型半導体メモリを
図示実施例に従って詳細に説明する。図１は本発明ダイ
ナミック型半導体メモリの一つの実施例を示す回路図で
ある。尚、図中２点鎖線で示す部分は本実施例には存在
しておらず他の実施例において存在している。図面にお
いて、Ｃはメモリセルの情報記憶用キャパシタ、Ｑｓは
メモリセルのスイッチングトランジスタである。そし
て、キャパシタＣのプレート電極がノードＡとなる。
図示実施例に従って詳細に説明する。図１は本発明ダイ
ナミック型半導体メモリの一つの実施例を示す回路図で
ある。尚、図中２点鎖線で示す部分は本実施例には存在
しておらず他の実施例において存在している。図面にお
いて、Ｃはメモリセルの情報記憶用キャパシタ、Ｑｓは
メモリセルのスイッチングトランジスタである。そし
て、キャパシタＣのプレート電極がノードＡとなる。
【００１４】Ｑ１はプレート電極と接地（第１の電源電
位Ｖｓｓを持つ端子）との間に接続されたｎチャンネル
型の第１のＭＯＳトランジスタ（以下ｎチャンネル型の
ＭＯＳトランジスタを「ｎ型トランジスタ」という）で
あり、ゲート電極に信号Ｙを受ける。Ｑ２は第２の電源
電位Ｖｃｃをプレート電極（ノードＡ）に伝えるｐチャ
ンネル型の第２のトランジスタで、ｐ型半導体基板内に
選択的に形成されたｎ型ウェル内に形成されている（図
２参照）。そして、該ｐ型トランジスタＱ２の基板（ｎ
型ウェル）はＶｃｃ（第２の電源電位）端子と接続され
たソースに接続されており、ドレインは後述するｐ型ト
ランジスタ（Ｑ４）と接続されている。また、ゲート電
極には信号Ｘをインバータによって反転した信号を受け
る。
位Ｖｓｓを持つ端子）との間に接続されたｎチャンネル
型の第１のＭＯＳトランジスタ（以下ｎチャンネル型の
ＭＯＳトランジスタを「ｎ型トランジスタ」という）で
あり、ゲート電極に信号Ｙを受ける。Ｑ２は第２の電源
電位Ｖｃｃをプレート電極（ノードＡ）に伝えるｐチャ
ンネル型の第２のトランジスタで、ｐ型半導体基板内に
選択的に形成されたｎ型ウェル内に形成されている（図
２参照）。そして、該ｐ型トランジスタＱ２の基板（ｎ
型ウェル）はＶｃｃ（第２の電源電位）端子と接続され
たソースに接続されており、ドレインは後述するｐ型ト
ランジスタ（Ｑ４）と接続されている。また、ゲート電
極には信号Ｘをインバータによって反転した信号を受け
る。
【００１５】１はハーフＶｃｃ発生回路で、電源電圧Ｖ
ｃｃの例えば２分の１の電圧を発生する。Ｑ３は該ハー
フＶｃｃ発生回路１の出力端子とプレート電極との間に
接続されたｎ型トランジスタで、ゲート電極に信号Ｚを
受ける。従って、信号Ｚが「ハイ」レベル、即ち、Ｖｃ
ｃレベルになるとプレート電極にはＶｃｃの２分の１の
電圧、即ちハーフＶｃｃ（第３の電源電位）が印加され
る。つまり、メモリの通常時と同じ電圧を受ける。テス
トにはプレート電極に通常時におけると同じ電圧をかけ
てみることも必要なので、このようにハーフＶｃｃ発生
回路１が設けられているのである。
ｃｃの例えば２分の１の電圧を発生する。Ｑ３は該ハー
フＶｃｃ発生回路１の出力端子とプレート電極との間に
接続されたｎ型トランジスタで、ゲート電極に信号Ｚを
受ける。従って、信号Ｚが「ハイ」レベル、即ち、Ｖｃ
ｃレベルになるとプレート電極にはＶｃｃの２分の１の
電圧、即ちハーフＶｃｃ（第３の電源電位）が印加され
る。つまり、メモリの通常時と同じ電圧を受ける。テス
トにはプレート電極に通常時におけると同じ電圧をかけ
てみることも必要なので、このようにハーフＶｃｃ発生
回路１が設けられているのである。
【００１６】２はパッドで、電源電圧Ｖｃｃよりも高い
電圧、即ちスーパーＶｃｃを外部からプレート電極にか
けられるようにするために設けられている。Ｑ４はｐ型
トランジスタＱ２とプレート電極との間に接続されたｐ
型の第４のトランジスタで、ｐ型半導体基板内に選択的
に形成されたｎ型ウェル内に形成されている。そして、
該ｐ型トランジスタＱ４の基板（ｎ型ウェル）はプレー
ト電極と接続されたソースと接続されており、ドレイン
はｐ型トランジスタＱ２のドレインと接続されている。
このｐ型トランジスタＱ２とＱ４の接続点をノードＣと
する。
電圧、即ちスーパーＶｃｃを外部からプレート電極にか
けられるようにするために設けられている。Ｑ４はｐ型
トランジスタＱ２とプレート電極との間に接続されたｐ
型の第４のトランジスタで、ｐ型半導体基板内に選択的
に形成されたｎ型ウェル内に形成されている。そして、
該ｐ型トランジスタＱ４の基板（ｎ型ウェル）はプレー
ト電極と接続されたソースと接続されており、ドレイン
はｐ型トランジスタＱ２のドレインと接続されている。
このｐ型トランジスタＱ２とＱ４の接続点をノードＣと
する。
【００１７】Ｑ５はｐ型トランジスタＱ４のゲート電極
とソースとの間に接続されたｐ型トランジスタで、その
ゲート電極には信号Ｘを受ける。Ｑ６はｐ型トランジス
タＱ４のゲート電極と接地（第１の電源電位Ｖｓｓ）と
の間に接続されてｎ型トランジスタで、そのゲート電極
には信号Ｘを受ける。尚、このゲート電極をノードＢと
する。
とソースとの間に接続されたｐ型トランジスタで、その
ゲート電極には信号Ｘを受ける。Ｑ６はｐ型トランジス
タＱ４のゲート電極と接地（第１の電源電位Ｖｓｓ）と
の間に接続されてｎ型トランジスタで、そのゲート電極
には信号Ｘを受ける。尚、このゲート電極をノードＢと
する。
【００１８】次に、本回路の動作を説明する。下記の表
１は、プレート電極に第１の電源電位であるＶｓｓを与
えるモードをモード１、第３の電源電位であるハーフＶ
ｃｃ、即ち１／２Ｖｃｃを与えるモードをモード２、第
２の電源電位である電源電圧Ｖｃｃを与えるモードをモ
ード３、第４の電源電位であるスーパーＶｃｃを与える
モードをモード４とした場合の各モードにおけるテスト
制御信号Ｘ、Ｙ、Ｚ及びパッドの状態と各ノードＡ、
Ｂ、Ｃの状態を示す。
１は、プレート電極に第１の電源電位であるＶｓｓを与
えるモードをモード１、第３の電源電位であるハーフＶ
ｃｃ、即ち１／２Ｖｃｃを与えるモードをモード２、第
２の電源電位である電源電圧Ｖｃｃを与えるモードをモ
ード３、第４の電源電位であるスーパーＶｃｃを与える
モードをモード４とした場合の各モードにおけるテスト
制御信号Ｘ、Ｙ、Ｚ及びパッドの状態と各ノードＡ、
Ｂ、Ｃの状態を示す。
【００１９】
【表１】
【００２０】モード１のときは、テスト用制御信号Ｘ、
Ｚを「ロウ」レベル、即ちＶｓｓレベルにし、信号Ｙを
「ハイ」レベル、即ちＶｃｃレベルにする。勿論、パッ
ド２には外部から電源電圧を与えない（パッド２に電源
電圧を加えるのはモード４の時のみである。）従って、
信号Ｘをゲート電極に受けるトランジスタＱ５、Ｑ６は
共にオフし、ノードＢはフローティングになる。従っ
て、トランジスタＱ４もオフする。また、信号Ｘの反転
信号、即ち「ハイ」の信号を受けるトランジスタＱ２も
オフする。依って、ノードＣもフローティングになる。
Ｚを「ロウ」レベル、即ちＶｓｓレベルにし、信号Ｙを
「ハイ」レベル、即ちＶｃｃレベルにする。勿論、パッ
ド２には外部から電源電圧を与えない（パッド２に電源
電圧を加えるのはモード４の時のみである。）従って、
信号Ｘをゲート電極に受けるトランジスタＱ５、Ｑ６は
共にオフし、ノードＢはフローティングになる。従っ
て、トランジスタＱ４もオフする。また、信号Ｘの反転
信号、即ち「ハイ」の信号を受けるトランジスタＱ２も
オフする。依って、ノードＣもフローティングになる。
【００２１】モード１のときオンするのは、第１のトラ
ンジスタＱ１であり、このトランジスタＱ１によってノ
ードＡは接地（第１の電源電位Ｖｓｓ）される。次に、
モード２のときは、テスト用制御信号Ｘ、Ｙが第１の電
源電位であるＶｓｓになり、テスト用制御信号Ｚが第２
の電源電位であるＶｃｃになる。テスト用制御信号Ｚが
「ハイ」になるので、それをゲート電極に受けるｎ型ト
ランジスタＱ３はオンし、ハーフＶｃｃ発生回路１で発
生したハーフＶｃｃがプレート電極に印加された状態に
なる。勿論、トランジスタＱ１はオフする。
ンジスタＱ１であり、このトランジスタＱ１によってノ
ードＡは接地（第１の電源電位Ｖｓｓ）される。次に、
モード２のときは、テスト用制御信号Ｘ、Ｙが第１の電
源電位であるＶｓｓになり、テスト用制御信号Ｚが第２
の電源電位であるＶｃｃになる。テスト用制御信号Ｚが
「ハイ」になるので、それをゲート電極に受けるｎ型ト
ランジスタＱ３はオンし、ハーフＶｃｃ発生回路１で発
生したハーフＶｃｃがプレート電極に印加された状態に
なる。勿論、トランジスタＱ１はオフする。
【００２２】尚、ｐ型トランジスタＱ５はソースがゲー
ト電極よりも電位が高くなってオンし、その結果、ノー
ドＢもノードＡと同じ電位に、即ちハーフＶｃｃにな
る。しかしｐ型トランジスタＱ４はその基板とゲート電
極とが共に同じハーフＶｃｃレベルであるのでオフ状態
であり、また、トランジスタＱ６及びＱ２もモード１の
ときと同じようのオフ状態である。従って、ノードＣは
フローティングである。
ト電極よりも電位が高くなってオンし、その結果、ノー
ドＢもノードＡと同じ電位に、即ちハーフＶｃｃにな
る。しかしｐ型トランジスタＱ４はその基板とゲート電
極とが共に同じハーフＶｃｃレベルであるのでオフ状態
であり、また、トランジスタＱ６及びＱ２もモード１の
ときと同じようのオフ状態である。従って、ノードＣは
フローティングである。
【００２３】モード３のときはテスト用制御信号Ｘが電
源電圧Ｖｃｃになり、Ｙ、ＺがＶｓｓになる。従って、
先ず、Ｖｓｓ、ハーフＶｃｃはトランジスタＱ１、Ｑ３
によってプレート電極と電気的に切離される。また、ｐ
型トランジスタＱ２はゲートがインバータから出力され
たＶｓｓレベルを受けるのでオンし、その結果、ノード
Ｃは第２の電源電位である電源電圧Ｖｃｃレベルにな
る。また、トランジスタＱ６はゲート電極に電源電圧Ｖ
ｃｃを受けるのでオンし、ｐ型トランジスタＱ５はゲー
ト電極に電源電圧Ｖｃｃを受けるので逆にオフする。そ
の結果、ｐ型トランジスタＱ４はオンし、ノードＣの電
位、即ち第２の電源電位である電源電圧Ｖｃｃレベルを
プレート電極に伝える。即ち、通常の使用時の２倍の電
圧をプレート電極に印加することができる。
源電圧Ｖｃｃになり、Ｙ、ＺがＶｓｓになる。従って、
先ず、Ｖｓｓ、ハーフＶｃｃはトランジスタＱ１、Ｑ３
によってプレート電極と電気的に切離される。また、ｐ
型トランジスタＱ２はゲートがインバータから出力され
たＶｓｓレベルを受けるのでオンし、その結果、ノード
Ｃは第２の電源電位である電源電圧Ｖｃｃレベルにな
る。また、トランジスタＱ６はゲート電極に電源電圧Ｖ
ｃｃを受けるのでオンし、ｐ型トランジスタＱ５はゲー
ト電極に電源電圧Ｖｃｃを受けるので逆にオフする。そ
の結果、ｐ型トランジスタＱ４はオンし、ノードＣの電
位、即ち第２の電源電位である電源電圧Ｖｃｃレベルを
プレート電極に伝える。即ち、通常の使用時の２倍の電
圧をプレート電極に印加することができる。
【００２４】モード４の時は、テスト用制御信号Ｘ、
Ｙ、ＺをすべてＶｓｓレベルにし、パッド２に外部から
電源電圧Ｖｃｃより相当に高いスーパーＶｃｃを印加す
る。このとき、プレート電極、即ちノードＡはトランジ
スタＱ１、Ｑ３によって第１の電源電位Ｖｓｓ、ハーフ
Ｖｃｃから分離されることはモード３のときと同じであ
る。そして、ノードＡがＶｃｃよりも高いスーパーＶｃ
ｃレベルになったことによるトランジスタＱ２、Ｑ４、
Ｑ５、Ｑ６の動作は次のとおりである。
Ｙ、ＺをすべてＶｓｓレベルにし、パッド２に外部から
電源電圧Ｖｃｃより相当に高いスーパーＶｃｃを印加す
る。このとき、プレート電極、即ちノードＡはトランジ
スタＱ１、Ｑ３によって第１の電源電位Ｖｓｓ、ハーフ
Ｖｃｃから分離されることはモード３のときと同じであ
る。そして、ノードＡがＶｃｃよりも高いスーパーＶｃ
ｃレベルになったことによるトランジスタＱ２、Ｑ４、
Ｑ５、Ｑ６の動作は次のとおりである。
【００２５】ｐ型トランジスタＱ５はゲート電極にＶｓ
ｓを受け、ソースはスーパーＶｃｃを受けるのでオンす
る。そして、ｎ型トランジスタＱ６はゲート電極にＶｓ
ｓを受けるのでオフする。従って、ノードＢにはｐ型ト
ランジスタＱ５を通してノードＡの電位であるスーパー
Ｖｃｃがそのまま伝わる。従って、ノードＢはスーパー
Ｖｃｃレベルになる。ところで、ゲート電極の電位がス
ーパーＶｃｃレベルにされたｐ型トランジスタＱ４は基
板（ｎ型ウェル）の電位もスーパーＶｃｃにされるの
で、即ち、ゲート電極と基板が同じ電位になるのでオフ
状態になる。従って、ノードＡ側からノードＣ側への電
流の侵入はｐ型トランジスタＱ４によって阻まれ、ノー
ドＣはフローティング状態になる。従って、ｐ型トラン
ジスタＱ２は、図２に示したようにドレインにＶｃｃよ
りも高いスーパーＶｃｃを受けてＶｃｃ側に貫通電流が
流れた状態になるということがなくなるのである。
ｓを受け、ソースはスーパーＶｃｃを受けるのでオンす
る。そして、ｎ型トランジスタＱ６はゲート電極にＶｓ
ｓを受けるのでオフする。従って、ノードＢにはｐ型ト
ランジスタＱ５を通してノードＡの電位であるスーパー
Ｖｃｃがそのまま伝わる。従って、ノードＢはスーパー
Ｖｃｃレベルになる。ところで、ゲート電極の電位がス
ーパーＶｃｃレベルにされたｐ型トランジスタＱ４は基
板（ｎ型ウェル）の電位もスーパーＶｃｃにされるの
で、即ち、ゲート電極と基板が同じ電位になるのでオフ
状態になる。従って、ノードＡ側からノードＣ側への電
流の侵入はｐ型トランジスタＱ４によって阻まれ、ノー
ドＣはフローティング状態になる。従って、ｐ型トラン
ジスタＱ２は、図２に示したようにドレインにＶｃｃよ
りも高いスーパーＶｃｃを受けてＶｃｃ側に貫通電流が
流れた状態になるということがなくなるのである。
【００２６】即ち、本ダイナミック型半導体メモリにお
いては、第２の電源電位であるＶｃｃをプレート電極
（ノードＡ）側に伝えるｐ型トランジスタＱ２と、プレ
ート電極とを直接接続せず、その間にｐ型トランジスタ
Ｑ４を介挿し、更にｐ型トランジスタＱ４とのゲート電
極とソース（基板、即ちｎ型ウェル）との間にｐ型トラ
ンジスタＱ５を接続し、プレート電極、即ちノードＡが
スーパーＶｃｃになったときにｐ型トランジスタＱ５を
オンさせてｐ型トランジスタＱ４のゲート電極とソース
（及び基板）とを同じ電位（共にスーパーＶｃｃ）にす
ることによってｐ型トランジスタＱ４をオフさせるよう
にしたのである。従って、ノードＡ側は電源電圧Ｖｃｃ
よりも高くしても何等支障はなくなり、強いエージング
を支障なくかけることができる。
いては、第２の電源電位であるＶｃｃをプレート電極
（ノードＡ）側に伝えるｐ型トランジスタＱ２と、プレ
ート電極とを直接接続せず、その間にｐ型トランジスタ
Ｑ４を介挿し、更にｐ型トランジスタＱ４とのゲート電
極とソース（基板、即ちｎ型ウェル）との間にｐ型トラ
ンジスタＱ５を接続し、プレート電極、即ちノードＡが
スーパーＶｃｃになったときにｐ型トランジスタＱ５を
オンさせてｐ型トランジスタＱ４のゲート電極とソース
（及び基板）とを同じ電位（共にスーパーＶｃｃ）にす
ることによってｐ型トランジスタＱ４をオフさせるよう
にしたのである。従って、ノードＡ側は電源電圧Ｖｃｃ
よりも高くしても何等支障はなくなり、強いエージング
を支障なくかけることができる。
【００２７】このように、本ダイナミック型半導体メモ
リによれば、外部からのテスト用制御信号Ｘ、Ｙ、Ｚ
と、パッド２を介してスーパーＶｃｃを印加するスーパ
ーＶｃｃ発生回路によってＶｓｓ（第１の電源電位）、
Ｖｃｃ（第２の電源電位）、１／２Ｖｃｃ（第３の電源
電位）、スーパーＶｃｃ（第４の電源電位）をプレート
電極に印加することができる。従って、メモリセルキャ
パシタ絶縁膜に加える電界を、通常の使用時の強さ、通
常の使用時の２倍程度の強さ及びそれ以上の強さの間で
変化させてエージングを行うことができる。勿論、強い
エージングをかけるためにプレート電極にかける電圧を
電源電圧Ｖｃｃよりも高くしたときノードＡ側から電源
電圧Ｖｃｃ端子側に電流が流れることは、上述したよう
にｐ型トランジスタＱ４、Ｑ５の働きによって回避する
ことができるので、何等支障（ラッチアップ）を来さな
いこと前述のとおりである。
リによれば、外部からのテスト用制御信号Ｘ、Ｙ、Ｚ
と、パッド２を介してスーパーＶｃｃを印加するスーパ
ーＶｃｃ発生回路によってＶｓｓ（第１の電源電位）、
Ｖｃｃ（第２の電源電位）、１／２Ｖｃｃ（第３の電源
電位）、スーパーＶｃｃ（第４の電源電位）をプレート
電極に印加することができる。従って、メモリセルキャ
パシタ絶縁膜に加える電界を、通常の使用時の強さ、通
常の使用時の２倍程度の強さ及びそれ以上の強さの間で
変化させてエージングを行うことができる。勿論、強い
エージングをかけるためにプレート電極にかける電圧を
電源電圧Ｖｃｃよりも高くしたときノードＡ側から電源
電圧Ｖｃｃ端子側に電流が流れることは、上述したよう
にｐ型トランジスタＱ４、Ｑ５の働きによって回避する
ことができるので、何等支障（ラッチアップ）を来さな
いこと前述のとおりである。
【００２８】以上に述べた一連の動作を鑑みると、生産
時のペレットチェックはダイナミック型半導体メモリを
表１のモード４の状態にすることにより行うことがで
き、高速スクリーニングを行うことができる。また、こ
のとき、プレート電極に高電圧を加えるとキャパシタＣ
の容量が変化するという不良の検出も行うことができ
る。従って、ペレットチェックを冗長救済前に行えば高
速スクリーニングによりキャパシタ酸化膜が破壊したセ
ルに関してもキャパシタ容量が変化したセルに関しても
同時にリペアして良品にできるので、歩留りの向上を図
ることができる。
時のペレットチェックはダイナミック型半導体メモリを
表１のモード４の状態にすることにより行うことがで
き、高速スクリーニングを行うことができる。また、こ
のとき、プレート電極に高電圧を加えるとキャパシタＣ
の容量が変化するという不良の検出も行うことができ
る。従って、ペレットチェックを冗長救済前に行えば高
速スクリーニングによりキャパシタ酸化膜が破壊したセ
ルに関してもキャパシタ容量が変化したセルに関しても
同時にリペアして良品にできるので、歩留りの向上を図
ることができる。
【００２９】次に、組立終了後においては、パッド２か
ら電圧を加えることは不可能となる。しかし、テスト用
制御信号Ｘ、Ｙ、Ｚによってプレート電極に与える電位
をＶｓｓ、Ｖｃｃ、ハーフＶｃｃの間で三通りに切換え
ることができるので、バーンイン時にはキャパシタのプ
レート電極を電源電圧Ｖｃｃ又は接地（Ｖｓｓ）レベル
にしてスクリーニングすることができる。
ら電圧を加えることは不可能となる。しかし、テスト用
制御信号Ｘ、Ｙ、Ｚによってプレート電極に与える電位
をＶｓｓ、Ｖｃｃ、ハーフＶｃｃの間で三通りに切換え
ることができるので、バーンイン時にはキャパシタのプ
レート電極を電源電圧Ｖｃｃ又は接地（Ｖｓｓ）レベル
にしてスクリーニングすることができる。
【００３０】そして、キャパシタ絶縁膜の不良の有無の
チェックは次のようにして行うことができる。先ず、モ
ード１（表１参照）にして（即ち、プレート電極をＶｓ
ｓにして）ダイナミック型半導体メモリ（デバイス）を
動作させる。すると、不良のメモリセルは「ハイ」を書
き込んでも「ロウ」を書き込んでも「ロウ」しか読み出
せないので、その性質を利用して不良セルの有無を検出
できるのである。プレート電極に接地（Ｖｓｓ）レベル
を印加するモード、即ち、モード１があるのはこのため
である。
チェックは次のようにして行うことができる。先ず、モ
ード１（表１参照）にして（即ち、プレート電極をＶｓ
ｓにして）ダイナミック型半導体メモリ（デバイス）を
動作させる。すると、不良のメモリセルは「ハイ」を書
き込んでも「ロウ」を書き込んでも「ロウ」しか読み出
せないので、その性質を利用して不良セルの有無を検出
できるのである。プレート電極に接地（Ｖｓｓ）レベル
を印加するモード、即ち、モード１があるのはこのため
である。
【００３１】次に、プレート電極を電源電圧Ｖｃｃにす
る、即ちモード３にしてデバイスを動作させる。する
と、不良のメモリセルは「ハイ」を書き込んでも「ロ
ウ」を書き込んでも「ハイ」しか読み出せないので、そ
の性質を利用して不良セルの有無を検出できるのであ
る。このモード３があるのは、一つにはエージング（ス
ーパーＶｃｃをかける場合よりも弱いエージング）をか
けられるようにするためであるが、もう一つには不良セ
ルの検出をするためである。
る、即ちモード３にしてデバイスを動作させる。する
と、不良のメモリセルは「ハイ」を書き込んでも「ロ
ウ」を書き込んでも「ハイ」しか読み出せないので、そ
の性質を利用して不良セルの有無を検出できるのであ
る。このモード３があるのは、一つにはエージング（ス
ーパーＶｃｃをかける場合よりも弱いエージング）をか
けられるようにするためであるが、もう一つには不良セ
ルの検出をするためである。
【００３２】結局、本ダイナミック型半導体メモリによ
れば、ペレットチャック時にはプレートをスーパーＶｃ
ｃにして高速スクリーニングを行うことができ、パッケ
ージング後はプレートをＶｃｃ、Ｖｓｓにしてパーンイ
ン（エージング）及び不良解析を行うことができる。
れば、ペレットチャック時にはプレートをスーパーＶｃ
ｃにして高速スクリーニングを行うことができ、パッケ
ージング後はプレートをＶｃｃ、Ｖｓｓにしてパーンイ
ン（エージング）及び不良解析を行うことができる。
【００３３】尚、図１の２点鎖線で示すように、ダイナ
ミック型半導体メモリ内に昇圧回路からなるハーフＶｃ
ｃ発生回路を設け、任意の時にその昇圧回路を動作させ
るようにすれば、パッド２を設ける必要性はない。勿
論、スクリーニング用外部電源を用意してダイナミック
型半導体メモリとプローブで接続することも必要でな
い。また、パッケージング終了後においてもスーパーＶ
ｃｃをゲート電極に印加してのスクリーニングが可能で
あり、出荷前に再度スクリーニングして不良ペレットの
除去をより確実に行うことが可能になる。
ミック型半導体メモリ内に昇圧回路からなるハーフＶｃ
ｃ発生回路を設け、任意の時にその昇圧回路を動作させ
るようにすれば、パッド２を設ける必要性はない。勿
論、スクリーニング用外部電源を用意してダイナミック
型半導体メモリとプローブで接続することも必要でな
い。また、パッケージング終了後においてもスーパーＶ
ｃｃをゲート電極に印加してのスクリーニングが可能で
あり、出荷前に再度スクリーニングして不良ペレットの
除去をより確実に行うことが可能になる。
【００３４】
【発明の効果】請求項１のダイナミック型半導体メモリ
は、プレート電極のキャパシタに、第１の電源電位と、
該第１の電源電位よりも絶対値が大きい第２の電源電位
と、上記第１の電源電位と上記第２の電源電位の中間の
電位である第３の電源電位と、上記第２の電源電位より
も絶対値が大きい第４の電源電位の四種類の電源電位を
テスト時に与え得るようにし、第４の電源電位を発生す
る回路を内蔵したことを特徴とするものである。従っ
て、請求項１のダイナミック型半導体メモリによれば、
キャパシタのプレート電極に与える電位を第１乃至第４
の四種類の電源電位の間で変えることができるので、メ
モリセルキャパシタ絶縁膜に加える電界を通常使用時の
強さ、使用時の２倍程度の強さ及びそれ以上の強さの間
で変化させてエージングを行うことができる。また、第
１の電源電位、第２の電源電位をプレート電極に与える
ことができるので、その状態でメモリを動作させること
により不良セルの検出ができる。更に、ダイナミック型
半導体メモリ自身が第４の電源電位をつくる高電圧発生
回路を内蔵しているので、スクリーニングのときに第４
の電源電位を発生する外部電源は必要でなく、また高電
圧印加パッドを設けなくて済む。また、デバイスをパッ
ケージングした後にもキャパシタのプレート電極に第４
の電源電位を与えて強いエージングによるスクリーニン
グができる。
は、プレート電極のキャパシタに、第１の電源電位と、
該第１の電源電位よりも絶対値が大きい第２の電源電位
と、上記第１の電源電位と上記第２の電源電位の中間の
電位である第３の電源電位と、上記第２の電源電位より
も絶対値が大きい第４の電源電位の四種類の電源電位を
テスト時に与え得るようにし、第４の電源電位を発生す
る回路を内蔵したことを特徴とするものである。従っ
て、請求項１のダイナミック型半導体メモリによれば、
キャパシタのプレート電極に与える電位を第１乃至第４
の四種類の電源電位の間で変えることができるので、メ
モリセルキャパシタ絶縁膜に加える電界を通常使用時の
強さ、使用時の２倍程度の強さ及びそれ以上の強さの間
で変化させてエージングを行うことができる。また、第
１の電源電位、第２の電源電位をプレート電極に与える
ことができるので、その状態でメモリを動作させること
により不良セルの検出ができる。更に、ダイナミック型
半導体メモリ自身が第４の電源電位をつくる高電圧発生
回路を内蔵しているので、スクリーニングのときに第４
の電源電位を発生する外部電源は必要でなく、また高電
圧印加パッドを設けなくて済む。また、デバイスをパッ
ケージングした後にもキャパシタのプレート電極に第４
の電源電位を与えて強いエージングによるスクリーニン
グができる。
【００３５】請求項２のダイナミック型半導体メモリ
は、プレート電極に第１の電源電位を伝える第１のトラ
ンジスタと第２の電源電位を伝える第２のトランジスタ
と、プレート電極に第３の電源電位を伝える第３のトラ
ンジスタと、第２のトランジスタとプレート電極との間
に接続され、第１、第３のトランジスタと逆導電型であ
って第４の電源電位をプレート電極に与えたとき基板と
ゲート電極とが同電位となる第４のトランジスタとキャ
パシタのプレート電極に与える第２の電源電位よりも絶
対値の高い第４の電源電位を発生する回路を内蔵したこ
とを特徴とする。従って、請求項２のダイナミック型半
導体メモリによれば、プレート電極に第２の電源電位を
伝える第２のトランジスタと、プレート電極との間に、
該プレート電極に第４の電源電位を与えた時ゲート電極
と基板が同電位になる第４のトランジスタがあるので、
該第４のトランジスタはプレート電極に第４の電源電位
を与えたときオフ状態になって第２の電源電位の端子と
プレート電極との間を電気的にカットする。従って、第
４の電源電位をプレート電極に与えても第４の電源電位
の端子と第２の電源電位の端子との間に貫通電流が流れ
る虞れはない。従って、プレート電極に第２の電源電位
よりも絶対値の高い電源電位を与えて強いエージングを
かけることが支障なく行うことができ、より有効にスク
リーニングを行うことができる。更に、ダイナミック型
半導体メモリ自身が第４の電源電位をつくる高電圧発生
回路を内蔵しているので、スクリーニングのときに第４
の電源電位を発生する外部電源は必要でなく、また高電
圧印加パッドを設けなくて済む。また、デバイスをパッ
ケージングした後にもキャパシタのプレート電極に第４
の電源電位を与えて強いエージングによるスクリーニン
グができる。
は、プレート電極に第１の電源電位を伝える第１のトラ
ンジスタと第２の電源電位を伝える第２のトランジスタ
と、プレート電極に第３の電源電位を伝える第３のトラ
ンジスタと、第２のトランジスタとプレート電極との間
に接続され、第１、第３のトランジスタと逆導電型であ
って第４の電源電位をプレート電極に与えたとき基板と
ゲート電極とが同電位となる第４のトランジスタとキャ
パシタのプレート電極に与える第２の電源電位よりも絶
対値の高い第４の電源電位を発生する回路を内蔵したこ
とを特徴とする。従って、請求項２のダイナミック型半
導体メモリによれば、プレート電極に第２の電源電位を
伝える第２のトランジスタと、プレート電極との間に、
該プレート電極に第４の電源電位を与えた時ゲート電極
と基板が同電位になる第４のトランジスタがあるので、
該第４のトランジスタはプレート電極に第４の電源電位
を与えたときオフ状態になって第２の電源電位の端子と
プレート電極との間を電気的にカットする。従って、第
４の電源電位をプレート電極に与えても第４の電源電位
の端子と第２の電源電位の端子との間に貫通電流が流れ
る虞れはない。従って、プレート電極に第２の電源電位
よりも絶対値の高い電源電位を与えて強いエージングを
かけることが支障なく行うことができ、より有効にスク
リーニングを行うことができる。更に、ダイナミック型
半導体メモリ自身が第４の電源電位をつくる高電圧発生
回路を内蔵しているので、スクリーニングのときに第４
の電源電位を発生する外部電源は必要でなく、また高電
圧印加パッドを設けなくて済む。また、デバイスをパッ
ケージングした後にもキャパシタのプレート電極に第４
の電源電位を与えて強いエージングによるスクリーニン
グができる。
【００３６】
【図１】本発明ダイナミック型半導体メモリの一つの実
施例を示す回路図である。
施例を示す回路図である。
【図２】発明が解決しようとする問題点を説明するため
のｐ型トランジスタの断面図である。
のｐ型トランジスタの断面図である。
Ｖｓｓ 第１の電源電位 Ｖｃｃ 第２の電源電位 １／２Ｖｃｃ 第３の電源電位（ハーフＶｃｃ） スーパーＶｃｃ 第４の電源電位 Ｑ１ 第１の電源電位（Ｖｓｓ）を伝えるトランジスタ Ｑ２ 第２の電源電位（Ｖｃｃ）を伝えるトランジスタ Ｑ３ 第３の電源電位（ハーフＶｃｃ）を伝えるトラン
ジスタ Ｑ４ 第４の電源電位がプレートに与えられたとき基板
とゲート電極が同電位になるトランジスタ
ジスタ Ｑ４ 第４の電源電位がプレートに与えられたとき基板
とゲート電極が同電位になるトランジスタ
Claims (2)
- 【請求項１】 プレート電極のキャパシタに、第１の電
源電位と、該第１の電源電位よりも絶対値が大きい第２
の電源電位と、上記第１の電源電位と上記第２の電源電
位との中間の電位である第３の電源電位と、上記第２の
電源電位よりも絶対値が大きい第４の電源電位の四種類
の電源電位をテスト時に与え得るようにし、 第４の電源電位を発生する回路を内蔵した
ことを特徴とするダイナミック型半
導体メモリ - 【請求項２】 キャパシタのプレート電極に第１の電源
電位を伝える第１のトランジスタと、 キャパシタのプレート電極に第２の電源電位を伝える第
２のトランジスタと、キャパシタのプレート電極に第３
の電源電位を伝える第３のトランジスタと、 上記第２のトランジスタと上記プレート電極との間に接
続され、上記第１、第３のトランジスタと逆導電型であ
ってプレート電極の絶対値が第２の電源電位の絶対値よ
りも高いとき基板とゲート電極とが略等しくなる第４の
トランジスタと、キャパシタのプレート電極に与える、第２の電源電位よ
りも絶対値の高い第４の電源電位を発生する回路と、 を少なくとも有することを特徴とするダイナミック型半
導体メモリ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12122692A JP3255182B2 (ja) | 1992-04-14 | 1992-04-14 | ダイナミック型半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12122692A JP3255182B2 (ja) | 1992-04-14 | 1992-04-14 | ダイナミック型半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05307065A JPH05307065A (ja) | 1993-11-19 |
| JP3255182B2 true JP3255182B2 (ja) | 2002-02-12 |
Family
ID=14806026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12122692A Expired - Fee Related JP3255182B2 (ja) | 1992-04-14 | 1992-04-14 | ダイナミック型半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3255182B2 (ja) |
-
1992
- 1992-04-14 JP JP12122692A patent/JP3255182B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05307065A (ja) | 1993-11-19 |
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