JPH0461155A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0461155A JPH0461155A JP2164797A JP16479790A JPH0461155A JP H0461155 A JPH0461155 A JP H0461155A JP 2164797 A JP2164797 A JP 2164797A JP 16479790 A JP16479790 A JP 16479790A JP H0461155 A JPH0461155 A JP H0461155A
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- JP
- Japan
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- capacitor
- turned
- switch
- electrode
- transistor
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000003990 capacitor Substances 0.000 claims abstract description 31
- 230000008878 coupling Effects 0.000 claims abstract description 9
- 238000010168 coupling process Methods 0.000 claims abstract description 9
- 238000005859 coupling reaction Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
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- Physics & Mathematics (AREA)
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- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、半導体装置に関し、より詳しくは、アンタ
イフユーズを有し、このアンタイフユーズを絶縁破壊し
て導通させることにより情報の書き込みを行なうように
した半導体装置に関する。
イフユーズを有し、このアンタイフユーズを絶縁破壊し
て導通させることにより情報の書き込みを行なうように
した半導体装置に関する。
最近、ＦＲＯＭのメモリセルを構成し、または回路を接
続する素子としてアンタイフユーズが用いられることが
多い（例えば“ダイエレクトリック・ペースト・アンタ
イフユーズ・フォー・ロジック・アンド・メモリＩＣ″
Ｉ ＥＤＭ８８ 、 ｐｐ７８６−７８９）。このア
ンタイフユーズは、絶縁膜とこの絶縁膜を挾む電極とか
らなり、上記電極間に所定のプログラム電圧Ｖｐが印加
されたとき絶縁破壊して不可逆的に導通状態となる。こ
れにより、ＦＲＯＭのメモリセルに情報の書き込み（プ
ログラム）が行なわれる。または回路の接続が行なわれ
る。
続する素子としてアンタイフユーズが用いられることが
多い（例えば“ダイエレクトリック・ペースト・アンタ
イフユーズ・フォー・ロジック・アンド・メモリＩＣ″
Ｉ ＥＤＭ８８ 、 ｐｐ７８６−７８９）。このア
ンタイフユーズは、絶縁膜とこの絶縁膜を挾む電極とか
らなり、上記電極間に所定のプログラム電圧Ｖｐが印加
されたとき絶縁破壊して不可逆的に導通状態となる。こ
れにより、ＦＲＯＭのメモリセルに情報の書き込み（プ
ログラム）が行なわれる。または回路の接続が行なわれ
る。
ところで、プログラム時に破壊されなかったアンタイフ
ユーズが、ＦＲＯＭの読み出し動作中または回路の動作
中に破壊しないように、通常の動作電圧（電源電圧）Ｖ
ｃｃは上記プログラム電圧Ｖｐよりも小さい値に設定さ
れる。このため、従来、プログラムを行なう際は、外部
からプログラム電圧Ｖｐを供給しなければならないとい
う問題があった。 そこで、この発明の目的は、プログラム電圧を外部から
別途に供給しなくても、情報を書き込みできる半導体装
置を提供することにある。
ユーズが、ＦＲＯＭの読み出し動作中または回路の動作
中に破壊しないように、通常の動作電圧（電源電圧）Ｖ
ｃｃは上記プログラム電圧Ｖｐよりも小さい値に設定さ
れる。このため、従来、プログラムを行なう際は、外部
からプログラム電圧Ｖｐを供給しなければならないとい
う問題があった。 そこで、この発明の目的は、プログラム電圧を外部から
別途に供給しなくても、情報を書き込みできる半導体装
置を提供することにある。
上記目的を達成するために、この発明の半導体装置は、
絶縁破壊されて導通することにより情報の書き込みが行
なわれる複数のアンタイフユーズと、上記複数のアンタ
イフユーズのうち、特定のアンタイフユーズを選択可能
な選択手段と、上記各アンタイフユーズにつながる配線
と、上記配線に一方の電極が接続されたキャパシタと、
電源と上記配線との間に接続された第１のスイッチと、
電源と上記キャパシタの他方の電極との間に接続された
第２のスイッチと、上記キャパシタの他方の電極とグラ
ンドとの間に接続された第３のスイッチを備えて、上記
複数のアンタイフユーズのうち破壊すべきアンタイフユ
ーズを上記選択手段によって選択した状態で、上記第１
および第３のスイッチをオンする一方、第２のスイッチ
をオフして上記キャパシタを電源電圧でバイアスし、続
いて上記第１および第３のスイッチをオフする一方、上
記第２のスイッチをオンして、上記キャパシタを介して
容量結合により上記アンタイフユーズに対して重畳した
電源電圧を印加して、上記アンタイフユーズを絶縁破壊
して書き込みを行なうようにしたことを特徴としている
。 また、直列接続されたアンタイフユーズとトランジスタ
とからなり、上記アンタイフユーズか絶縁破壊されて導
通することにより情報の書き込みが行なわれる複数のメ
モリセルと、上記各メモリセルにつながるビット線と、
上記ビット線に一方の電極が接続されたキャパシタと、
電源と上記ビット線との間に接続された第１のスイッチ
と、電源と上記キャパシタの他方の電極との間に接続さ
れた第２のスイッチと、上記キャパシタの他方の電極と
グランドとの間に接続された第３のスイッチを備えて、
上記複数のメモリセルのうち書き込みを行なうべきメモ
リセルのトランジスタを導遠させてメモリセルを選択し
た状態で、上記第１および第３のスイッチをオンする一
方、第２のスイッチをオフして、上記ギヤバノタを電源
電圧にバイアスし、続いて、上記第１および第３のスイ
ッチをオフ４゛る一方、上記第２のスイッチをオンして
、−上記キャパシタを介して容量結合により、］４紀ア
ンタイフユーズに対して＠畳した電源電圧を印加して、
上記アンタイフコーズを絶縁破壊して上記メモリセルに
書き込みを行なうようにしたことを特徴と１．ている１
３
絶縁破壊されて導通することにより情報の書き込みが行
なわれる複数のアンタイフユーズと、上記複数のアンタ
イフユーズのうち、特定のアンタイフユーズを選択可能
な選択手段と、上記各アンタイフユーズにつながる配線
と、上記配線に一方の電極が接続されたキャパシタと、
電源と上記配線との間に接続された第１のスイッチと、
電源と上記キャパシタの他方の電極との間に接続された
第２のスイッチと、上記キャパシタの他方の電極とグラ
ンドとの間に接続された第３のスイッチを備えて、上記
複数のアンタイフユーズのうち破壊すべきアンタイフユ
ーズを上記選択手段によって選択した状態で、上記第１
および第３のスイッチをオンする一方、第２のスイッチ
をオフして上記キャパシタを電源電圧でバイアスし、続
いて上記第１および第３のスイッチをオフする一方、上
記第２のスイッチをオンして、上記キャパシタを介して
容量結合により上記アンタイフユーズに対して重畳した
電源電圧を印加して、上記アンタイフユーズを絶縁破壊
して書き込みを行なうようにしたことを特徴としている
。 また、直列接続されたアンタイフユーズとトランジスタ
とからなり、上記アンタイフユーズか絶縁破壊されて導
通することにより情報の書き込みが行なわれる複数のメ
モリセルと、上記各メモリセルにつながるビット線と、
上記ビット線に一方の電極が接続されたキャパシタと、
電源と上記ビット線との間に接続された第１のスイッチ
と、電源と上記キャパシタの他方の電極との間に接続さ
れた第２のスイッチと、上記キャパシタの他方の電極と
グランドとの間に接続された第３のスイッチを備えて、
上記複数のメモリセルのうち書き込みを行なうべきメモ
リセルのトランジスタを導遠させてメモリセルを選択し
た状態で、上記第１および第３のスイッチをオンする一
方、第２のスイッチをオフして、上記ギヤバノタを電源
電圧にバイアスし、続いて、上記第１および第３のスイ
ッチをオフ４゛る一方、上記第２のスイッチをオンして
、−上記キャパシタを介して容量結合により、］４紀ア
ンタイフユーズに対して＠畳した電源電圧を印加して、
上記アンタイフコーズを絶縁破壊して上記メモリセルに
書き込みを行なうようにしたことを特徴と１．ている１
３
キャパシタを介して容量結合により上記アンタイフユー
ズに対して重畳した電源電圧を印加した場合、通常の電
源（ｉ！圧Ｖ ｃｃ）のみであってし、上記電源電圧の
略２倍の大きさのプログラム電圧が印加される。したが
って、このプログラム電圧を印加することにより、アン
タイフユーズを絶縁破壊することができる。したがって
、従来と異なり、プログラム電圧を外部から別途に供給
しなくても情報の書き込みかり能となる。
ズに対して重畳した電源電圧を印加した場合、通常の電
源（ｉ！圧Ｖ ｃｃ）のみであってし、上記電源電圧の
略２倍の大きさのプログラム電圧が印加される。したが
って、このプログラム電圧を印加することにより、アン
タイフユーズを絶縁破壊することができる。したがって
、従来と異なり、プログラム電圧を外部から別途に供給
しなくても情報の書き込みかり能となる。
以ト、この発明のγ導体装置を実施例により詳細に説明
する。 第１図はこの発明の一実施例のＦ ＲＯＭの要部の等価
回路を示し、第２図はその断面構造を示１゜ている。第
１図に示Ｗよ・）に、このＰ Ｒ，ＯＭは、直列接続さ
れたアンタイフユーズ７とトランジスタ８とからなる複
数のメモリセルＭ、 と、各メモリセルＭにつながるビ
ット線ＲＩ、を備えている５゜また、このビット線Ｂ■
、に・方の電極５が接続されたキャパシタｌＯを備えて
いる。さらに、このＦＲＯＭは、電源（電位Ｖ、）と上
記ビット線Ｂｌ、との間に接続された第■のスイッチと
してのトランジスタＴ、と、電源（電位Ｖ、）と上記キ
ャパシタ１０の他方の電極９との間に接続された第２の
スイッチとしてのトランジスタＴｔと、上記ギヤバソタ
１０の電極９とグランドとの間に接続された第３のスイ
ッチとしてのトランジスタＴ３とを備えている。 第２図に示づ”ように、ト記メモリセルＭのトランジス
タ８は、ｐ′Ｎ導体基板ｆの表面に設ｉ−Ｊたｎ゛型領
領域３よび６と、このｎ４′型領域３．６間のヂャネル
領域１２を覆うゲート電極４とからな、っている。アン
タイフユーズ７は、０４′型領域３と、電極５と、これ
らに挾まれた絶縁膜１３とからなっている。キャパシタ
１０は、基板１の表面に設けたｎ１型領域（Ｎ極）９と
、この０４′型領域９の表面を覆う絶縁膜１１と、電極
（アンタイフユーズ７の電極と共通）５とからなってい
る。なお、２は局所酸化膜であって、トランジスタ８と
キャパシタＩＯとを分離している。 このＦＲＯＭに情報の書き込みを行なう場合、まずトラ
ンジスタ８のゲート電極に信号φ。を印加して、複数の
メモリセルＭのうち書き込みを行なうべきメモリセルＭ
のトランジスタ８をオン状態にする。このようにメモリ
セルＭを選択した状態で、トランジスタＴ、、Ｔ３のゲ
ートにそれぞれ信号φ１．φ、を印加してトランジスタ
Ｔ１およびＴ。 をオンする一方、トランジスタＴ、のゲートに信号φ、
を印加してトランジスタＴ、をオフする。そして、キャ
パシタ１０の電極５を電位Ｖ、、Ｍ極９を接地電位にバ
イアスする。選択されたメモリセルＭのアンタイフユー
ズ７には電圧Ｖ、が印加さ右る。次に、各信号φ１．φ
３．φ、のレヘルを反転させ゛で、トランジスタ′ｒ、
および第３をオフする方、トランジスタＴ、をオンする
。すると、キャパシタ１０を介して容量結合によりヒツ
ト線ｉＥ Ｌ側に電圧パルスＶ、が伝わる。したがって
、アンタイフユーズ７に重畳した電圧（ｖ ＋ ’＋−
Ｖ りが印加される。この重畳した電圧（Ｖ ＋ ＠−
Ｖ ２）により、アンタイフユーズ７を絶縁破壊してメ
モリセルＭに書き込みを行なう。 このようにして書き込みを行なう場合、電源の電位がｖ
、＝Ｖｔ＝Ｖｅｃ、すなわち、通常の読み出し動作電圧
Ｖｅｅのみであっても、２倍の大きさの電圧２Ｖｃｃを
プログラム電圧としてアンタイフユーズ７に印加するこ
とができる。したがって、従来と異なり、プログラム電
圧Ｖｐを外部から別途に供給しなくても情報の書き込み
を行なうことができる。 なお、この実施例はＦＲＯＭについて述べたが、当然な
がらこれに限るものではなく、この発明は回路の接続な
ど他の様々な用途に適用することができる。
する。 第１図はこの発明の一実施例のＦ ＲＯＭの要部の等価
回路を示し、第２図はその断面構造を示１゜ている。第
１図に示Ｗよ・）に、このＰ Ｒ，ＯＭは、直列接続さ
れたアンタイフユーズ７とトランジスタ８とからなる複
数のメモリセルＭ、 と、各メモリセルＭにつながるビ
ット線ＲＩ、を備えている５゜また、このビット線Ｂ■
、に・方の電極５が接続されたキャパシタｌＯを備えて
いる。さらに、このＦＲＯＭは、電源（電位Ｖ、）と上
記ビット線Ｂｌ、との間に接続された第■のスイッチと
してのトランジスタＴ、と、電源（電位Ｖ、）と上記キ
ャパシタ１０の他方の電極９との間に接続された第２の
スイッチとしてのトランジスタＴｔと、上記ギヤバソタ
１０の電極９とグランドとの間に接続された第３のスイ
ッチとしてのトランジスタＴ３とを備えている。 第２図に示づ”ように、ト記メモリセルＭのトランジス
タ８は、ｐ′Ｎ導体基板ｆの表面に設ｉ−Ｊたｎ゛型領
領域３よび６と、このｎ４′型領域３．６間のヂャネル
領域１２を覆うゲート電極４とからな、っている。アン
タイフユーズ７は、０４′型領域３と、電極５と、これ
らに挾まれた絶縁膜１３とからなっている。キャパシタ
１０は、基板１の表面に設けたｎ１型領域（Ｎ極）９と
、この０４′型領域９の表面を覆う絶縁膜１１と、電極
（アンタイフユーズ７の電極と共通）５とからなってい
る。なお、２は局所酸化膜であって、トランジスタ８と
キャパシタＩＯとを分離している。 このＦＲＯＭに情報の書き込みを行なう場合、まずトラ
ンジスタ８のゲート電極に信号φ。を印加して、複数の
メモリセルＭのうち書き込みを行なうべきメモリセルＭ
のトランジスタ８をオン状態にする。このようにメモリ
セルＭを選択した状態で、トランジスタＴ、、Ｔ３のゲ
ートにそれぞれ信号φ１．φ、を印加してトランジスタ
Ｔ１およびＴ。 をオンする一方、トランジスタＴ、のゲートに信号φ、
を印加してトランジスタＴ、をオフする。そして、キャ
パシタ１０の電極５を電位Ｖ、、Ｍ極９を接地電位にバ
イアスする。選択されたメモリセルＭのアンタイフユー
ズ７には電圧Ｖ、が印加さ右る。次に、各信号φ１．φ
３．φ、のレヘルを反転させ゛で、トランジスタ′ｒ、
および第３をオフする方、トランジスタＴ、をオンする
。すると、キャパシタ１０を介して容量結合によりヒツ
ト線ｉＥ Ｌ側に電圧パルスＶ、が伝わる。したがって
、アンタイフユーズ７に重畳した電圧（ｖ ＋ ’＋−
Ｖ りが印加される。この重畳した電圧（Ｖ ＋ ＠−
Ｖ ２）により、アンタイフユーズ７を絶縁破壊してメ
モリセルＭに書き込みを行なう。 このようにして書き込みを行なう場合、電源の電位がｖ
、＝Ｖｔ＝Ｖｅｃ、すなわち、通常の読み出し動作電圧
Ｖｅｅのみであっても、２倍の大きさの電圧２Ｖｃｃを
プログラム電圧としてアンタイフユーズ７に印加するこ
とができる。したがって、従来と異なり、プログラム電
圧Ｖｐを外部から別途に供給しなくても情報の書き込み
を行なうことができる。 なお、この実施例はＦＲＯＭについて述べたが、当然な
がらこれに限るものではなく、この発明は回路の接続な
ど他の様々な用途に適用することができる。
以上より明らかなように、この発明の半導体装置は、キ
ャパシタを介して容量結合により上記アンタイフユーズ
に対して重畳した電源電圧を印加して、上記アンタイフ
ユーズを絶縁破壊して書き込みを行なうようにしている
ので、プログラム電圧を外部から別途に供給しなくても
情報の書き込みを行なうことができる。
ャパシタを介して容量結合により上記アンタイフユーズ
に対して重畳した電源電圧を印加して、上記アンタイフ
ユーズを絶縁破壊して書き込みを行なうようにしている
ので、プログラム電圧を外部から別途に供給しなくても
情報の書き込みを行なうことができる。
第１図はこの発明の半導体装置の一実施例のＦＲＯＭの
要部の等価回路を示す図、第２図は上記ＦＲＯＭの要部
の断面構造を示す図である。 ｌ・・・ｐ型半導体基板、２・・・局所酸化膜、３．６
．９・・・ｎ′″型領域、４・・・ゲート電極、５・・
・電極、７・・・アンタイフユーズ、８、Ｔ、、Ｔ、、
Ｔ３・・トランジスタ、・キャパシタ、 Ｉ３・・・絶縁膜。 願人 ブ株式会社
要部の等価回路を示す図、第２図は上記ＦＲＯＭの要部
の断面構造を示す図である。 ｌ・・・ｐ型半導体基板、２・・・局所酸化膜、３．６
．９・・・ｎ′″型領域、４・・・ゲート電極、５・・
・電極、７・・・アンタイフユーズ、８、Ｔ、、Ｔ、、
Ｔ３・・トランジスタ、・キャパシタ、 Ｉ３・・・絶縁膜。 願人 ブ株式会社
Claims (2)
- （１）絶縁破壊されて導通することにより情報の書き込
みが行なわれる複数のアンタイフューズと、 上記複数のアンタイフューズのうち、特定のアンタイフ
ューズを選択可能な選択手段と、 上記各アンタイフューズにつながる配線と、上記配線に
一方の電極が接続されたキャパシタと、 電源と上記配線との間に接続された第１のスイッチと、 電源と上記キャパシタの他方の電極との間に接続された
第２のスイッチと、 上記キャパシタの他方の電極とグランドとの間に接続さ
れた第３のスイッチを備えて、 上記複数のアンタイフューズのうち破壊すべきアンタイ
フューズを上記選択手段によって選択した状態で、上記
第１および第３のスイッチをオンする一方、第２のスイ
ッチをオフして上記キャパシタを電源電圧でバイアスし
、続いて上記第１および第３のスイッチをオフする一方
、上記第２のスイッチをオンして、上記キャパシタを介
して容量結合により上記アンタイフューズに対して重畳
した電源電圧を印加して、上記アンタイフューズを絶縁
破壊して書き込みを行なうようにしたことを特徴とする
半導体装置。 - （２）直列接続されたアンタイフューズとトランジスタ
とからなり、上記アンタイフューズが絶縁破壊されて導
通することにより情報の書き込みが行なわれる複数のメ
モリセルと、 上記各メモリセルにつながるビット線と、 上記ビット線に一方の電極が接続されたキャパシタと、 電源と上記ビット線との間に接続された第１のスイッチ
と、 電源と上記キャパシタの他方の電極との間に接続された
第２のスイッチと、 上記キャパシタの他方の電極とグランドとの間に接続さ
れた第３のスイッチを備えて、 上記複数のメモリセルのうち書き込みを行なうべきメモ
リセルのトランジスタを導通させてメモリセルを選択し
た状態で、上記第１および第３のスイッチをオンする一
方、第２のスイッチをオフして、上記キャパシタを電源
電圧にバイアスし、続いて、上記第１および第３のスイ
ッチをオフする一方、上記第２のスイッチをオンして、
上記キャパシタを介して容量結合により上記アンタイフ
ューズに対して重畳した電源電圧を印加して、上記アン
タイフューズを絶縁破壊して上記メモリセルに書き込み
を行なうようにしたことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164797A JPH0831564B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体装置 |
| US07/716,773 US5119163A (en) | 1990-06-22 | 1991-06-18 | Semiconductor device |
| US07/827,073 US5299152A (en) | 1990-06-22 | 1992-01-28 | Anti-fuse memory device with switched capacitor setting method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164797A JPH0831564B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461155A true JPH0461155A (ja) | 1992-02-27 |
| JPH0831564B2 JPH0831564B2 (ja) | 1996-03-27 |
Family
ID=15800120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164797A Expired - Fee Related JPH0831564B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5119163A (ja) |
| JP (1) | JPH0831564B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112322A (ja) * | 1992-08-21 | 1994-04-22 | Micron Technol Inc | プログラマブルｒｏｍ用トランジスタ・アンチヒューズ |
| JP2006245177A (ja) * | 2005-03-02 | 2006-09-14 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2007080302A (ja) * | 2005-09-09 | 2007-03-29 | Toshiba Corp | 半導体集積回路 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834292B2 (ja) * | 1990-06-22 | 1996-03-29 | シャープ株式会社 | 半導体記憶装置の書き込み方法 |
| US5301161A (en) * | 1993-01-12 | 1994-04-05 | Intel Corporation | Circuitry for power supply voltage detection and system lockout for a nonvolatile memory |
| US5301159A (en) * | 1993-02-05 | 1994-04-05 | Micron Technology, Inc. | Anti-fuse circuit and method wherein the read operation and programming operation are reversed |
| US5552743A (en) * | 1994-09-27 | 1996-09-03 | Micron Technology, Inc. | Thin film transistor redundancy structure |
| US5583819A (en) * | 1995-01-27 | 1996-12-10 | Single Chip Holdings, Inc. | Apparatus and method of use of radiofrequency identification tags |
| US6416714B1 (en) | 1995-04-25 | 2002-07-09 | Discovery Partners International, Inc. | Remotely programmable matrices with memories |
| US5874214A (en) | 1995-04-25 | 1999-02-23 | Irori | Remotely programmable matrices with memories |
| US6017496A (en) | 1995-06-07 | 2000-01-25 | Irori | Matrices with memories and uses thereof |
| US5741462A (en) * | 1995-04-25 | 1998-04-21 | Irori | Remotely programmable matrices with memories |
| US5751629A (en) * | 1995-04-25 | 1998-05-12 | Irori | Remotely programmable matrices with memories |
| US6329139B1 (en) | 1995-04-25 | 2001-12-11 | Discovery Partners International | Automated sorting system for matrices with memory |
| US6331273B1 (en) | 1995-04-25 | 2001-12-18 | Discovery Partners International | Remotely programmable matrices with memories |
| US5677888A (en) * | 1995-06-06 | 1997-10-14 | Integrated Device Technology, Inc. | Redundancy circuit for programmable integrated circuits |
| US5680360A (en) * | 1995-06-06 | 1997-10-21 | Integrated Device Technology, Inc. | Circuits for improving the reliablity of antifuses in integrated circuits |
| US5799080A (en) * | 1995-07-13 | 1998-08-25 | Lsi Logic Corporation | Semiconductor chip having identification/encryption code |
| KR0166505B1 (ko) * | 1995-08-18 | 1999-02-01 | 김주용 | 분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이 |
| US5672994A (en) * | 1995-12-21 | 1997-09-30 | International Business Machines Corporation | Antifuse circuit using standard MOSFET devices |
| US5811869A (en) | 1996-01-04 | 1998-09-22 | Micron Technology, Inc. | Laser antifuse using gate capacitor |
| US5896041A (en) * | 1996-05-28 | 1999-04-20 | Micron Technology, Inc. | Method and apparatus for programming anti-fuses using internally generated programming voltage |
| US5841723A (en) * | 1996-05-28 | 1998-11-24 | Micron Technology, Inc. | Method and apparatus for programming anti-fuses using an isolated well programming circuit |
| US5742555A (en) * | 1996-08-20 | 1998-04-21 | Micron Technology, Inc. | Method of anti-fuse repair |
| US5724282A (en) * | 1996-09-06 | 1998-03-03 | Micron Technology, Inc. | System and method for an antifuse bank |
| US6258609B1 (en) | 1996-09-30 | 2001-07-10 | Micron Technology, Inc. | Method and system for making known good semiconductor dice |
| US5859562A (en) * | 1996-12-24 | 1999-01-12 | Actel Corporation | Programming circuit for antifuses using bipolar and SCR devices |
| US5909049A (en) | 1997-02-11 | 1999-06-01 | Actel Corporation | Antifuse programmed PROM cell |
| US5991220A (en) * | 1998-03-09 | 1999-11-23 | Lucent Technologies, Inc. | Software programmable write-once fuse memory |
| US6836000B1 (en) | 2000-03-01 | 2004-12-28 | Micron Technology, Inc. | Antifuse structure and method of use |
| US6570805B2 (en) | 2000-12-20 | 2003-05-27 | Actel Corporation | Antifuse memory cell and antifuse memory cell array |
| US7057511B2 (en) * | 2001-02-12 | 2006-06-06 | Symbol Technologies, Inc. | Method, system, and apparatus for communicating with a RFID tag population |
| US7131033B1 (en) * | 2002-06-21 | 2006-10-31 | Cypress Semiconductor Corp. | Substrate configurable JTAG ID scheme |
| US6990010B1 (en) * | 2003-08-06 | 2006-01-24 | Actel Corporation | Deglitching circuits for a radiation-hardened static random access memory based programmable architecture |
| US6903436B1 (en) * | 2004-04-27 | 2005-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple-time programmable electrical fuse utilizing MOS oxide breakdown |
| US7818640B1 (en) | 2004-10-22 | 2010-10-19 | Cypress Semiconductor Corporation | Test system having a master/slave JTAG controller |
| DE102005019587B4 (de) * | 2005-04-27 | 2007-05-10 | Infineon Technologies Ag | Fuse-Speicherzelle mit verbessertem Schutz gegen unberechtigten Zugriff |
| JP5596467B2 (ja) * | 2010-08-19 | 2014-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及びメモリ装置への書込方法 |
| KR101807578B1 (ko) * | 2011-08-29 | 2017-12-11 | 에스케이하이닉스 주식회사 | 안티퓨즈 회로 및 이를 포함하는 집적 회로 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4899205A (en) * | 1986-05-09 | 1990-02-06 | Actel Corporation | Electrically-programmable low-impedance anti-fuse element |
-
1990
- 1990-06-22 JP JP2164797A patent/JPH0831564B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-18 US US07/716,773 patent/US5119163A/en not_active Expired - Lifetime
-
1992
- 1992-01-28 US US07/827,073 patent/US5299152A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112322A (ja) * | 1992-08-21 | 1994-04-22 | Micron Technol Inc | プログラマブルｒｏｍ用トランジスタ・アンチヒューズ |
| JP2006245177A (ja) * | 2005-03-02 | 2006-09-14 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2007080302A (ja) * | 2005-09-09 | 2007-03-29 | Toshiba Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US5119163A (en) | 1992-06-02 |
| JPH0831564B2 (ja) | 1996-03-27 |
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