JP3020561B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3020561B2 JP3020561B2 JP18844790A JP18844790A JP3020561B2 JP 3020561 B2 JP3020561 B2 JP 3020561B2 JP 18844790 A JP18844790 A JP 18844790A JP 18844790 A JP18844790 A JP 18844790A JP 3020561 B2 JP3020561 B2 JP 3020561B2
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- JP
- Japan
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- transistor
- high voltage
- switching element
- voltage application
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は一般には半導体記憶装置に関わり、特に電気
的にプログラム可能な読み出し専用メモリに関する。
的にプログラム可能な読み出し専用メモリに関する。
（従来の技術） 電気的にプログラム可能な読み出し専用メモリセルと
して従来からヒューズとトランジスタを組み合せたも
の、またはダイオードまたは酸化膜を破壊することによ
りデータをプログラムするものなど数種のものが考案さ
れてきた。中でもヒューズと書き込み用トランジスタ、
読み出し用トランジスタを組み合せたメモリセルは製造
プロセスが容易、信頼性が高い、プログラムが容易など
の特徴を持ち、マスクROMの不良を救済するためのスペ
アセルなどに使用されてきた。第５図にその回路図を示
す。
して従来からヒューズとトランジスタを組み合せたも
の、またはダイオードまたは酸化膜を破壊することによ
りデータをプログラムするものなど数種のものが考案さ
れてきた。中でもヒューズと書き込み用トランジスタ、
読み出し用トランジスタを組み合せたメモリセルは製造
プロセスが容易、信頼性が高い、プログラムが容易など
の特徴を持ち、マスクROMの不良を救済するためのスペ
アセルなどに使用されてきた。第５図にその回路図を示
す。
（発明が解決しようとする課題） 第５図の従来回路では１つのメモリセル１が書き込み
用トランジスタ３、読み出し用トランジスタ５及びヒュ
ーズ７の３素子から成るためセル１の面積が比較的大き
くなる。そのため例えば不良救済用のスペアセルとして
用いる場合において不良救済効果を上げるためスペアセ
ルの数を多くすると、チップサイズが大きくなるという
欠点があった。
用トランジスタ３、読み出し用トランジスタ５及びヒュ
ーズ７の３素子から成るためセル１の面積が比較的大き
くなる。そのため例えば不良救済用のスペアセルとして
用いる場合において不良救済効果を上げるためスペアセ
ルの数を多くすると、チップサイズが大きくなるという
欠点があった。
この欠点を解決するため書き込み、読み出しトランジ
スタを兼用することが考えられるが、単純にこのような
形とするとビット線９と高電圧印加パッド11が直接つな
がってしまうことになる。その結果、高電圧印加パッド
11とそれに電圧を加えるためのプローバなどの寄生容量
がそのままビット線（スペアビット線）９に付加される
ことになり、高速動作が非常に困難になるという問題点
があった。
スタを兼用することが考えられるが、単純にこのような
形とするとビット線９と高電圧印加パッド11が直接つな
がってしまうことになる。その結果、高電圧印加パッド
11とそれに電圧を加えるためのプローバなどの寄生容量
がそのままビット線（スペアビット線）９に付加される
ことになり、高速動作が非常に困難になるという問題点
があった。
従って本発明の目的は、上記のような問題を生じさせ
ずに書き込みと読み出しの機能を１つのトランジスタで
兼用し、メモリセル（スペアセル）をトランジスタ１個
とヒューズから成るようにすることにある。
ずに書き込みと読み出しの機能を１つのトランジスタで
兼用し、メモリセル（スペアセル）をトランジスタ１個
とヒューズから成るようにすることにある。
（課題を解決するための手段） 本発明は、不良メモリセルの救済を行うスペアセルを
有する読み出し専用半導体記憶装置において、前記スペ
アセルは、１つの書き込み読み出し兼用トランジスタと
１つのヒューズとの直列接続対を含み、前記スペアセル
へのデータ書き込み時に前記ヒューズを切断するための
高電圧が外部の書き込み回路から印加される高電圧印加
パッドと、前記スペアセルの直列接続対と接続され、前
記高電圧印加パッドに印加された高電圧を前記直列接続
対に伝えるための線および前記スペアセルからデータを
読み出すための線として兼用されるビット線と、このビ
ット線と前記高電圧印加パッドとの間に介装され、デー
タ書き込み時には導通して両者を電気的に接続し、デー
タ読み出し時には遮断して両者を電気的に切離し、読み
出し速度の低下を防止するスイッチング素子と、前記ス
イッチング素子と前記高電圧印加パッドとの接続点およ
びグランドとの間にトランジスタを設け、前記データ書
き込み時には前記トランジスタをオフとし、前記データ
書き込み時以外には前記トランジスタをオンとする制御
手段と、を有することを特徴とする。
有する読み出し専用半導体記憶装置において、前記スペ
アセルは、１つの書き込み読み出し兼用トランジスタと
１つのヒューズとの直列接続対を含み、前記スペアセル
へのデータ書き込み時に前記ヒューズを切断するための
高電圧が外部の書き込み回路から印加される高電圧印加
パッドと、前記スペアセルの直列接続対と接続され、前
記高電圧印加パッドに印加された高電圧を前記直列接続
対に伝えるための線および前記スペアセルからデータを
読み出すための線として兼用されるビット線と、このビ
ット線と前記高電圧印加パッドとの間に介装され、デー
タ書き込み時には導通して両者を電気的に接続し、デー
タ読み出し時には遮断して両者を電気的に切離し、読み
出し速度の低下を防止するスイッチング素子と、前記ス
イッチング素子と前記高電圧印加パッドとの接続点およ
びグランドとの間にトランジスタを設け、前記データ書
き込み時には前記トランジスタをオフとし、前記データ
書き込み時以外には前記トランジスタをオンとする制御
手段と、を有することを特徴とする。
（作 用） 本発明の装置では、データ書き込み時には、高電圧印
加用パッドからスイッチング素子を介してスペアビット
線に高電圧を印加することにより、書き込み、読み出し
兼用トランジスタにスナップバック動作をさせ、ヒュー
ズに電流を流してヒューズを溶断してデータをプログラ
ムする。データ読み出し時には書き込み読み出し兼用ト
ランジスタがオン状態となり、かつ、制御手段によりス
ペアビット線と高電圧印加用パッド間を切離す。このよ
うにすることにより、高電圧印加用パッドやこれに電圧
を印加するプローバなどの寄生容量がスペアビット線か
ら分離されるため、高速にデータを読み出すことが可能
である。
加用パッドからスイッチング素子を介してスペアビット
線に高電圧を印加することにより、書き込み、読み出し
兼用トランジスタにスナップバック動作をさせ、ヒュー
ズに電流を流してヒューズを溶断してデータをプログラ
ムする。データ読み出し時には書き込み読み出し兼用ト
ランジスタがオン状態となり、かつ、制御手段によりス
ペアビット線と高電圧印加用パッド間を切離す。このよ
うにすることにより、高電圧印加用パッドやこれに電圧
を印加するプローバなどの寄生容量がスペアビット線か
ら分離されるため、高速にデータを読み出すことが可能
である。
（実施例） 第１図に本発明の一実施例を示す。
各メモリセル（スペアセル）13は、１個のヒューズ15
と１個の書き込み読み出し兼用トランジスタ17から成
る。
と１個の書き込み読み出し兼用トランジスタ17から成
る。
ヒューズ15の一端は対応するビット線（スペアビット
線）19と接続され、他端は書き込み読み出し兼用トラン
ジスタ17のドレインに接続される（書き込み読み出し兼
用トランジスタ17のドレインがビット線19と接続されソ
ースがヒューズ15と接続される構成でもよい）。各ビッ
ト線19には高電圧印加パッド21がダイオード27を介して
接続される。ダイオード27と高電圧印加パッド21との接
続点およびグランドとの間には、トランジスタ29が設け
られ、そのゲートはプログラム信号▲▼を受け
る。書き込み読み出し兼用トランジスタ17のゲートは対
応するワード線23に接続される。各ワード線23は行デコ
ーダ25の出力に接続され、各行デコーダ25はアドレス信
号とライトイネーブル信号▲▼を受ける。
線）19と接続され、他端は書き込み読み出し兼用トラン
ジスタ17のドレインに接続される（書き込み読み出し兼
用トランジスタ17のドレインがビット線19と接続されソ
ースがヒューズ15と接続される構成でもよい）。各ビッ
ト線19には高電圧印加パッド21がダイオード27を介して
接続される。ダイオード27と高電圧印加パッド21との接
続点およびグランドとの間には、トランジスタ29が設け
られ、そのゲートはプログラム信号▲▼を受け
る。書き込み読み出し兼用トランジスタ17のゲートは対
応するワード線23に接続される。各ワード線23は行デコ
ーダ25の出力に接続され、各行デコーダ25はアドレス信
号とライトイネーブル信号▲▼を受ける。
第２図にこの半導体記憶装置の書き込み、読み出しの
タイミング図を示す。
タイミング図を示す。
書き込みサイクルではまずプログラム信号▲▼
が“L"レベルになり、トランジスタ29がオフとなり、ダ
イオード27が導通して高電圧印加パッド21とビット線19
とが電気的に接続される。次に選択した１つのビット線
の高電圧印加パッド21に外部電圧VEXとして高電圧（約1
0V）が印加される。次にアドレスを順にスキャンして行
き、もしヒューズをカットしたい場合はライトイネーブ
ル信号▲▼を“L"レベルとする。これにより１のメ
モリセル（スペアセル）が選択され、そのセルの書き込
み読み出し兼用トランジスタ17がスナップバック動作を
し、高電圧印加パッド21からダイオード27、ビット線1
9、ヒューズ15、書き込み読み出し兼用トランジスタ17
へと電流が流れヒューズ15がカットされる。
が“L"レベルになり、トランジスタ29がオフとなり、ダ
イオード27が導通して高電圧印加パッド21とビット線19
とが電気的に接続される。次に選択した１つのビット線
の高電圧印加パッド21に外部電圧VEXとして高電圧（約1
0V）が印加される。次にアドレスを順にスキャンして行
き、もしヒューズをカットしたい場合はライトイネーブ
ル信号▲▼を“L"レベルとする。これにより１のメ
モリセル（スペアセル）が選択され、そのセルの書き込
み読み出し兼用トランジスタ17がスナップバック動作を
し、高電圧印加パッド21からダイオード27、ビット線1
9、ヒューズ15、書き込み読み出し兼用トランジスタ17
へと電流が流れヒューズ15がカットされる。
読み出しサイクルでは外部電圧VEXが“L"レベルとな
りかつプログラム信号▲▼が“H"レベルとなる。
これにより、トランジスタ29がオンとなり、ダイオード
27が遮断して高電圧印加パッド21とそれに電圧を加える
ためのプローバなどの寄生容量がビット線19から分離さ
れるため、ビット線19の容量が大きくなることがなく高
速動作が可能になる。
りかつプログラム信号▲▼が“H"レベルとなる。
これにより、トランジスタ29がオンとなり、ダイオード
27が遮断して高電圧印加パッド21とそれに電圧を加える
ためのプローバなどの寄生容量がビット線19から分離さ
れるため、ビット線19の容量が大きくなることがなく高
速動作が可能になる。
第３図に本発明の他の実施例の要部を示す。
第３図の回路は第１図のダイオード27の代りに、ゲー
トとドレインが接続されたトランジスタ31を使用したも
のである。このトランジスタ31はそのチャネル幅を十分
に大きく設定することにより、第１図のダイオード27と
同様の機能を持たせることが可能である。
トとドレインが接続されたトランジスタ31を使用したも
のである。このトランジスタ31はそのチャネル幅を十分
に大きく設定することにより、第１図のダイオード27と
同様の機能を持たせることが可能である。
第４図は、第３図のトランジスタ31のゲートを反転昇
圧回路33の出力と接続し、この反転昇圧回路33の入力に
はプログラム信号▲▼を加えることにより、書き
込み時にはトランジスタ31のゲートに十分に高い電圧を
印加して十分な電流を供給できるようにした変形例を示
す。読み出し時にはプログラム電圧▲▼を“H"レ
ベルにすることにより反転昇圧回路33の出力をGNDとし
て、トランジスタ31をオフ状態とすることにより、第１
図の回路と同様の機能を持たせることができる。
圧回路33の出力と接続し、この反転昇圧回路33の入力に
はプログラム信号▲▼を加えることにより、書き
込み時にはトランジスタ31のゲートに十分に高い電圧を
印加して十分な電流を供給できるようにした変形例を示
す。読み出し時にはプログラム電圧▲▼を“H"レ
ベルにすることにより反転昇圧回路33の出力をGNDとし
て、トランジスタ31をオフ状態とすることにより、第１
図の回路と同様の機能を持たせることができる。
本発明によれば、１つのスペアセルを１つの読み出し
書き込み兼用トランジスタとこれに直列接続されたヒュ
ーズとから構成し、さらに、このセルからのデータ読出
し時にはビット線を高電圧印加パッドから電気的に分離
するようにしたため、データ読み出し時のスピードダウ
ンを生じさせることなく、スペアセルのサイズを小型化
することが出来る。
書き込み兼用トランジスタとこれに直列接続されたヒュ
ーズとから構成し、さらに、このセルからのデータ読出
し時にはビット線を高電圧印加パッドから電気的に分離
するようにしたため、データ読み出し時のスピードダウ
ンを生じさせることなく、スペアセルのサイズを小型化
することが出来る。
第１図は本発明の一実施例の回路図、第２図は第１図の
実施例のタイミング図、第３図は本発明の他の実施例の
要部の回路図、第４図は本発明の更に別の実施例の要部
の回路図、第５図は従来回路の回路図である。 13……メモリセル、15……ヒューズ、17……書き込み読
み出し兼用トランジスタ、19……ビット線、21……高電
圧印加パッド、23……ワード線、25……行デコーダ、27
……ダイオード、31……トランジスタ、33……反転昇圧
回路。
実施例のタイミング図、第３図は本発明の他の実施例の
要部の回路図、第４図は本発明の更に別の実施例の要部
の回路図、第５図は従来回路の回路図である。 13……メモリセル、15……ヒューズ、17……書き込み読
み出し兼用トランジスタ、19……ビット線、21……高電
圧印加パッド、23……ワード線、25……行デコーダ、27
……ダイオード、31……トランジスタ、33……反転昇圧
回路。
Claims (4)
- 【請求項１】不良メモリセルの救済を行うスペアセルを
有する読み出し専用半導体記憶装置において、 前記スペアセルは、１つの書き込み読み出し兼用トラン
ジスタと１つのヒューズとの直列接続対を含み、 前記スペアセルへのデータ書き込み時に前記ヒューズを
切断するための高電圧が外部の書き込み回路から印加さ
れる高電圧印加パッドと、 前記スペアセルの直列接続対と接続され、前記高電圧印
加パッドに印加された高電圧を前記直列接続対に伝える
ための線および前記スペアセルからデータを読み出すた
めの線として兼用されるビット線と、 このビット線と前記高電圧印加パッドとの間に介装さ
れ、データ書き込み時には導通して両者を電気的に接続
し、データ読み出し時には遮断して両者を電気的に切離
し、読み出し速度の低下を防止するスイッチング素子
と、 前記スイッチング素子と前記高電圧印加パッドとの接続
点およびグランドとの間にトランジスタを設け、前記デ
ータ書き込み時には前記トランジスタをオフとし、前記
データ書き込み時以外には前記トランジスタをオンとす
る制御手段と、を有することを特徴とする半導体記憶装
置。 - 【請求項２】請求項１記載の装置において、 前記スイッチング素子はダイオードである、 ことを特徴とする半導体記憶装置。
- 【請求項３】請求項１記載の装置において、 前記スイッチング素子はデータ書き込み信号によりオン
となり、データ読み出し信号によりオフとなるように制
御されるトランジスタである、 ことを特徴とする半導体記憶装置。 - 【請求項４】請求項３記載の装置において、 前記スイッチング素子のトランジスタはデータ書き込み
時にオンとなるよう反転回路を介してデータ読み出し信
号によって制御されることを特徴とする半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18844790A JP3020561B2 (ja) | 1990-07-17 | 1990-07-17 | 半導体記憶装置 |
| KR1019910012008A KR950011727B1 (ko) | 1990-07-17 | 1991-07-15 | 반도체 기억장치 |
| US07/731,467 US5208780A (en) | 1990-07-17 | 1991-07-17 | Structure of electrically programmable read-only memory cells and redundancy signature therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18844790A JP3020561B2 (ja) | 1990-07-17 | 1990-07-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0474396A JPH0474396A (ja) | 1992-03-09 |
| JP3020561B2 true JP3020561B2 (ja) | 2000-03-15 |
Family
ID=16223852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18844790A Expired - Lifetime JP3020561B2 (ja) | 1990-07-17 | 1990-07-17 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3020561B2 (ja) |
| KR (1) | KR950011727B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006172660A (ja) * | 2004-12-17 | 2006-06-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2008228109A (ja) * | 2007-03-14 | 2008-09-25 | Meidensha Corp | 遠方監視情報の通報システムおよび通信方法 |
| US8395923B2 (en) * | 2008-12-30 | 2013-03-12 | Intel Corporation | Antifuse programmable memory array |
| WO2013179593A1 (ja) * | 2012-05-29 | 2013-12-05 | パナソニック株式会社 | 半導体記憶装置および半導体記憶装置を搭載した半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4609998A (en) * | 1983-12-15 | 1986-09-02 | Monolithic Memories, Inc. | High conductance circuit for programmable integrated circuit |
| JPS6266497A (ja) * | 1985-09-19 | 1987-03-25 | Fujitsu Ltd | プログラマブルリ−ドオンリメモリ |
| US4783763A (en) * | 1985-12-23 | 1988-11-08 | North American Philips Corp., Signetics Division | Field-programmable device with buffer between programmable circuit |
-
1990
- 1990-07-17 JP JP18844790A patent/JP3020561B2/ja not_active Expired - Lifetime
-
1991
- 1991-07-15 KR KR1019910012008A patent/KR950011727B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0474396A (ja) | 1992-03-09 |
| KR920003319A (ko) | 1992-02-29 |
| KR950011727B1 (ko) | 1995-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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|
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|
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