JPH0815000B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0815000B2 JPH0815000B2 JP21985189A JP21985189A JPH0815000B2 JP H0815000 B2 JPH0815000 B2 JP H0815000B2 JP 21985189 A JP21985189 A JP 21985189A JP 21985189 A JP21985189 A JP 21985189A JP H0815000 B2 JPH0815000 B2 JP H0815000B2
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- memory
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- memory transistor
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体記憶装置に関し、特に、不揮発性素子
を冗長使用アドレスを記憶するためのヒューズ素子とし
て用いた半導体記憶装置に関する。
を冗長使用アドレスを記憶するためのヒューズ素子とし
て用いた半導体記憶装置に関する。
（従来の技術） 従来の半導体記憶装置の代表例として、EPROMの一例
の構成を第４図に模式的に示す。マトリクス状に配列さ
れたEPROMセルを有するメモリセルアレイ101に加え、メ
モリセルアレイ101内の不良のメモリセルを救済するた
めの冗長メモリセルアレイ102が設けられている。ロウ
デコーダ103はアドレス入力バッファ104から与えられる
ロウ選択アドレスを解読し、メモリセルアレイ101の行
を指定する選択信号を出力する。
の構成を第４図に模式的に示す。マトリクス状に配列さ
れたEPROMセルを有するメモリセルアレイ101に加え、メ
モリセルアレイ101内の不良のメモリセルを救済するた
めの冗長メモリセルアレイ102が設けられている。ロウ
デコーダ103はアドレス入力バッファ104から与えられる
ロウ選択アドレスを解読し、メモリセルアレイ101の行
を指定する選択信号を出力する。
ロウ選択アドレスは冗長デコーダ105にも入力され
る。冗長デコーダ105の内部には冗長使用アドレス、即
ち不良メモリセルを含んでおり、冗長メモリセル行によ
る代替が必要がメモリセル行のアドレスが予め設定さ
れ、保持されている。冗長デコーダ105は、入力された
ロウ選択アドレスが冗長使用アドレスであるか否かを判
定し、入力ロウ選択アドレスが冗長使用アドレスである
場合には、SEL信号をロウデコーダ103に与え、ロウデコ
ーダ103による行選択が行われないようにする。冗長デ
コーダ105は又、冗長メモリセルアレイ102の行を指定す
る選択信号を出力する。入力ロウ選択アドレスが冗長使
用アドレスでない場合にはSEL信号は出力されず、ロウ
デコーダ103によってメモリセルアレイ101の行の選択が
行われる。
る。冗長デコーダ105の内部には冗長使用アドレス、即
ち不良メモリセルを含んでおり、冗長メモリセル行によ
る代替が必要がメモリセル行のアドレスが予め設定さ
れ、保持されている。冗長デコーダ105は、入力された
ロウ選択アドレスが冗長使用アドレスであるか否かを判
定し、入力ロウ選択アドレスが冗長使用アドレスである
場合には、SEL信号をロウデコーダ103に与え、ロウデコ
ーダ103による行選択が行われないようにする。冗長デ
コーダ105は又、冗長メモリセルアレイ102の行を指定す
る選択信号を出力する。入力ロウ選択アドレスが冗長使
用アドレスでない場合にはSEL信号は出力されず、ロウ
デコーダ103によってメモリセルアレイ101の行の選択が
行われる。
冗長デコーダ105及び冗長メモリセルアレイ102を包含
する、不良メモリセルを救済するための構成は、総称し
て「冗長回路」と称されている。
する、不良メモリセルを救済するための構成は、総称し
て「冗長回路」と称されている。
冗長デコーダ105内に於ける冗長使用アドレスの設定
は、従来では、ポリシリコンで構成されたヒューズ素子
をレーザ光線等を用いて必要に応じて切断することによ
って行われてきた。しかし、近年では、ポリシリコンに
代えてEPROMセル等の不揮発性記憶素子をヒューズ素子
として用いることが盛んに行われている。特にEPROMで
は、メモリセルとヒューズ素子とを同一のプロセスで作
成できるので、この方式は効果的である。EPROMセルを
ヒューズ素子として利用する方式は、ポリシリコンのヒ
ューズ素子を用いる方式に比較して以下のような点で優
れていることが知られている。
は、従来では、ポリシリコンで構成されたヒューズ素子
をレーザ光線等を用いて必要に応じて切断することによ
って行われてきた。しかし、近年では、ポリシリコンに
代えてEPROMセル等の不揮発性記憶素子をヒューズ素子
として用いることが盛んに行われている。特にEPROMで
は、メモリセルとヒューズ素子とを同一のプロセスで作
成できるので、この方式は効果的である。EPROMセルを
ヒューズ素子として利用する方式は、ポリシリコンのヒ
ューズ素子を用いる方式に比較して以下のような点で優
れていることが知られている。
（１）ポリシリコンを用いる場合に生じるヒューズ素子
の切断の失敗の危険性がなく、冗長回路への切り替えが
確実に行われる確率が高い。
の切断の失敗の危険性がなく、冗長回路への切り替えが
確実に行われる確率が高い。
（２）冗長使用アドレスの設定時のダスト発生が少な
く、ダストに起因する記憶装置の誤動作の可能性が低
い。
く、ダストに起因する記憶装置の誤動作の可能性が低
い。
（３）製造に必要なマスク数が少ない。ポリシリコンを
ヒューズ素子として使用する場合には、ヒューズ素子の
部分に窓が開けられたカバーガラスを形成するためのマ
スクと、窓が閉じられたカバーガラスをヒューズ素子の
切断後に形成するためのマスクとの２枚のマスクが必要
であるのに対して、EPROMセルをヒューズ素子とて用い
る場合に必要なカバーガラス用のマスクは１枚である。
ヒューズ素子として使用する場合には、ヒューズ素子の
部分に窓が開けられたカバーガラスを形成するためのマ
スクと、窓が閉じられたカバーガラスをヒューズ素子の
切断後に形成するためのマスクとの２枚のマスクが必要
であるのに対して、EPROMセルをヒューズ素子とて用い
る場合に必要なカバーガラス用のマスクは１枚である。
（発明が解決しようとする課題） 冗長回路のヒューズ素子としてEPROMセルを用いた半
導体記憶装置に於いて、ヒューズ素子としてのEPROMセ
ルにスレッショルド電圧以上の電源電圧が印加されると
EPROMセルがオン状態になりヒューズとして機能しなく
なったり、EPROMセルを流れるリーク電流によって半導
体記憶装置の消費電流が増大するといった問題が生じて
いた。
導体記憶装置に於いて、ヒューズ素子としてのEPROMセ
ルにスレッショルド電圧以上の電源電圧が印加されると
EPROMセルがオン状態になりヒューズとして機能しなく
なったり、EPROMセルを流れるリーク電流によって半導
体記憶装置の消費電流が増大するといった問題が生じて
いた。
本発明はこのような現状に鑑みてなされたものであっ
て、その目的とするところは、冗長回路のヒューズ素子
としてEPROMセル等の不揮発性記憶素子を用いた場合に
於ける上述したような問題が解決された半導体記憶装置
を提供することにある。
て、その目的とするところは、冗長回路のヒューズ素子
としてEPROMセル等の不揮発性記憶素子を用いた場合に
於ける上述したような問題が解決された半導体記憶装置
を提供することにある。
（課題を解決するための手段） この発明に係る半導体記憶装置は、冗長使用アドレス
を記憶するための、ソースが接地された閾値が可変なMO
S型メモリトランジスタを備え、該メモリトランジスタ
のゲートに所定の読出電圧が与えられたとき、該閾値が
低閾値であるメモリトランジスタがオンとなり、該閾値
が高閾値であるメモリトランジスタがオフとなるよう構
成したものである。該半導体記憶装置は、入力が該メモ
リトランジスタのドレインに接続されたラッチ回路と、
該ラッチ回路の保持情報をリセットするためのリセット
トランジスタと、電源投入後、該リセットトランジスタ
を一旦オンさせて該ラッチ回路をリセットさせた後、該
リセットトランジスタをオフさせるリセットトランジス
タ制御手段と、該リセットトラジスタのオフ後、該メモ
リトランジスタのゲートに読出電位を印加し、その後該
メモリトランジスタがその周辺回路から電気的に切り離
されるよう該ゲート電位を接地電位とするメモリトラン
ジスタ制御手段とを備えている。そのことにより上記目
的が達成される。
を記憶するための、ソースが接地された閾値が可変なMO
S型メモリトランジスタを備え、該メモリトランジスタ
のゲートに所定の読出電圧が与えられたとき、該閾値が
低閾値であるメモリトランジスタがオンとなり、該閾値
が高閾値であるメモリトランジスタがオフとなるよう構
成したものである。該半導体記憶装置は、入力が該メモ
リトランジスタのドレインに接続されたラッチ回路と、
該ラッチ回路の保持情報をリセットするためのリセット
トランジスタと、電源投入後、該リセットトランジスタ
を一旦オンさせて該ラッチ回路をリセットさせた後、該
リセットトランジスタをオフさせるリセットトランジス
タ制御手段と、該リセットトラジスタのオフ後、該メモ
リトランジスタのゲートに読出電位を印加し、その後該
メモリトランジスタがその周辺回路から電気的に切り離
されるよう該ゲート電位を接地電位とするメモリトラン
ジスタ制御手段とを備えている。そのことにより上記目
的が達成される。
（作用） この発明においては、冗長使用アドレスを記憶するメ
モリトランジスタからのデータの読み出し及び保持が行
われた後に、該メモリトランジスタをその周辺回路から
電気的に切り離すようにしたから、電源電圧が該メモリ
トランジスタのスレッショルド電圧以上になった時アド
レス情報が変化してしまうのを防止でき、しかも該メモ
リトランジスタでのリーク電流による消費電流の増大を
防止することができる。
モリトランジスタからのデータの読み出し及び保持が行
われた後に、該メモリトランジスタをその周辺回路から
電気的に切り離すようにしたから、電源電圧が該メモリ
トランジスタのスレッショルド電圧以上になった時アド
レス情報が変化してしまうのを防止でき、しかも該メモ
リトランジスタでのリーク電流による消費電流の増大を
防止することができる。
また、冗長使用アドレスを記憶しているメモリトラン
ジスタの、その周辺回路からの電気的な切り離しを、そ
のゲート電圧の制御により行うようにしているため、該
メモリトランジスタとその周辺回路との間に電気的な切
り離しを行うための回路素子は不要であり、該メモリト
ランジスタを含む、冗長使用のアドレスを設定するため
のヒューズ回路を、メモリトランジスタ、ラッチ回路及
びそのリセットトランジスタのみからなる、回路構成が
非常に簡単なものとできる。
ジスタの、その周辺回路からの電気的な切り離しを、そ
のゲート電圧の制御により行うようにしているため、該
メモリトランジスタとその周辺回路との間に電気的な切
り離しを行うための回路素子は不要であり、該メモリト
ランジスタを含む、冗長使用のアドレスを設定するため
のヒューズ回路を、メモリトランジスタ、ラッチ回路及
びそのリセットトランジスタのみからなる、回路構成が
非常に簡単なものとできる。
しかも該ヒューズ回路は、不良メモリのアドレスの各
ビットごとに必要となるものであることから、上記のよ
うに該ヒューズ回路を、メモリトランジスタを周辺回路
から切り離すための素子が設けられていない簡単な構成
とできることにより、半導体記憶装置全体としては大幅
な素子数の削減を図ることができ、予備メモリを有する
半導体記憶装置の小型化や高集積化に大きく貢献でき
る。
ビットごとに必要となるものであることから、上記のよ
うに該ヒューズ回路を、メモリトランジスタを周辺回路
から切り離すための素子が設けられていない簡単な構成
とできることにより、半導体記憶装置全体としては大幅
な素子数の削減を図ることができ、予備メモリを有する
半導体記憶装置の小型化や高集積化に大きく貢献でき
る。
（実施例） 本発明を実施例について以下に説明する。以下で説明
する実施例はEPROMであって、その基本的な構成は第４
図に示した従来例と同様である。
する実施例はEPROMであって、その基本的な構成は第４
図に示した従来例と同様である。
本実施例では、冗長デコーダ内で冗長仕様アドレスを
記憶するために、第１図に示すヒューズ回路が設けられ
ている。第１図の回路は冗長使用アドレスの１ビットを
記憶するための回路であって、ヒューズ素子としてのEP
ROMセル１と、２個のインバータ３、４で構成され、EPR
OMセル１に接続されているラッチ回路２と、ラッチ回路
２の出力端に接続されているトランジスタ５とを備えて
いる。EPROMセル１には予め冗長使用アドレス１ビット
分のデータである「０」又は「１」のデータが書き込ま
れている。ここで、このデータの書き込みは、EPROMセ
ルを構成する閾値が可変なMOS型メモリトランジスタの
閾値を低レベル及び高レベルのいずれかに設定すること
により行われており、該メモリトランジスタのゲートに
所定の読出電圧が与えられたとき、該閾値が低閾値であ
るメモリトランジスタがオンとなり、該閾値が高閾値で
あるメモリトランジスタがオフとなるようになってい
る。
記憶するために、第１図に示すヒューズ回路が設けられ
ている。第１図の回路は冗長使用アドレスの１ビットを
記憶するための回路であって、ヒューズ素子としてのEP
ROMセル１と、２個のインバータ３、４で構成され、EPR
OMセル１に接続されているラッチ回路２と、ラッチ回路
２の出力端に接続されているトランジスタ５とを備えて
いる。EPROMセル１には予め冗長使用アドレス１ビット
分のデータである「０」又は「１」のデータが書き込ま
れている。ここで、このデータの書き込みは、EPROMセ
ルを構成する閾値が可変なMOS型メモリトランジスタの
閾値を低レベル及び高レベルのいずれかに設定すること
により行われており、該メモリトランジスタのゲートに
所定の読出電圧が与えられたとき、該閾値が低閾値であ
るメモリトランジスタがオンとなり、該閾値が高閾値で
あるメモリトランジスタがオフとなるようになってい
る。
トランジスタ５のゲート及びEPROMセル１の制御ゲー
トには、第２図に概略波形を示す信号Ａ及び信号Ｂが電
源投入時にそれぞれ印加される。信号Ａ及び信号Ｂは、
後述する信号発生回路によって発生される。信号Ａは電
源投入の僅か後に、ハイレベルになる。このことにより
トランジスタ５が導通し、ラッチ回路２がリセットされ
る。信号Ａは、ハイレベルになった後ローレベルに戻
る。信号Ｂは、信号Ａがローレベルになった後、ある時
間が経過するとハイレベルになる。この信号Ｂの変化に
より、EPROMセル１に記憶されているデータが読み出さ
れ、ラッチ回路２によって保持される。信号Ｂはハイレ
ベルになった後、ローレベルに戻る。このことにより、
EPROMセル１はラッチ回路２から電気的に切り離され
る。
トには、第２図に概略波形を示す信号Ａ及び信号Ｂが電
源投入時にそれぞれ印加される。信号Ａ及び信号Ｂは、
後述する信号発生回路によって発生される。信号Ａは電
源投入の僅か後に、ハイレベルになる。このことにより
トランジスタ５が導通し、ラッチ回路２がリセットされ
る。信号Ａは、ハイレベルになった後ローレベルに戻
る。信号Ｂは、信号Ａがローレベルになった後、ある時
間が経過するとハイレベルになる。この信号Ｂの変化に
より、EPROMセル１に記憶されているデータが読み出さ
れ、ラッチ回路２によって保持される。信号Ｂはハイレ
ベルになった後、ローレベルに戻る。このことにより、
EPROMセル１はラッチ回路２から電気的に切り離され
る。
このように、本実施例では、EPROMセル１に記憶され
ている冗長使用アドレスが電源投入時にラッチ回路２に
ラッチされ、その後EPROMセル１はラッチ回路２から電
気的に切り離される。従って、電源電圧がEPROMセル１
のスレッショルド電圧以上になってもアドレス情報が変
化してしまうことはない。また、EPROMセル１がラッチ
回路２から電気的に切り離された後ではEPROMセル１を
通る電流パスは存在しないため、EPROMセル１のリーク
電流によって消費電流が増大することもない。従来では
EPROMセルの制御ゲートの電圧が常にハイレベルであっ
たために前述したような問題が生じていた。
ている冗長使用アドレスが電源投入時にラッチ回路２に
ラッチされ、その後EPROMセル１はラッチ回路２から電
気的に切り離される。従って、電源電圧がEPROMセル１
のスレッショルド電圧以上になってもアドレス情報が変
化してしまうことはない。また、EPROMセル１がラッチ
回路２から電気的に切り離された後ではEPROMセル１を
通る電流パスは存在しないため、EPROMセル１のリーク
電流によって消費電流が増大することもない。従来では
EPROMセルの制御ゲートの電圧が常にハイレベルであっ
たために前述したような問題が生じていた。
信号Ａ及び信号Ｂの発生回路30を第３図に示す。信号
発生回路30に於いて、４個のＰチャネルトランジスタ31
〜34及び２個のＮチャネルトランジスタ35、36が電源と
アースとの間に縦列接続されている。Ｐチャネルトラン
ジスタ31〜34のゲートはすべて接地されている。Ｎチャ
ネルトランジスタ35、36のゲートはＮチャネルトランジ
スタ35のドレインに接続されている。
発生回路30に於いて、４個のＰチャネルトランジスタ31
〜34及び２個のＮチャネルトランジスタ35、36が電源と
アースとの間に縦列接続されている。Ｐチャネルトラン
ジスタ31〜34のゲートはすべて接地されている。Ｎチャ
ネルトランジスタ35、36のゲートはＮチャネルトランジ
スタ35のドレインに接続されている。
Ｐチャネルトランジスタ33とＰチャネルトランジスタ
34との接続点にＰチャネルトランジスタ37のゲートが接
続されている。また、Ｐチャネルトランジスタ34とＮチ
ャネルトランジスタ35との接続点にＮチャネルトランジ
スタ38のゲートが接続されている。Ｐチャネルトランジ
スタ37のソースは電源電位にされ、Ｎチャネルトランジ
スタ38のソースは接地されている。また、Ｐチャネルト
ランジスタ37及びＮチャネルトランジスタ38のドレイン
同士が接続されており、その接続点に、ソース及びドレ
インが接地された遅延素子としてのトランジスタ39のゲ
ート並びにインバータ40が接続されている。
34との接続点にＰチャネルトランジスタ37のゲートが接
続されている。また、Ｐチャネルトランジスタ34とＮチ
ャネルトランジスタ35との接続点にＮチャネルトランジ
スタ38のゲートが接続されている。Ｐチャネルトランジ
スタ37のソースは電源電位にされ、Ｎチャネルトランジ
スタ38のソースは接地されている。また、Ｐチャネルト
ランジスタ37及びＮチャネルトランジスタ38のドレイン
同士が接続されており、その接続点に、ソース及びドレ
インが接地された遅延素子としてのトランジスタ39のゲ
ート並びにインバータ40が接続されている。
インバータ40の出力端には、インバータ41及びインバ
ータ43が接続されている。インバータ43の出力端から信
号Ａが得られる。
ータ43が接続されている。インバータ43の出力端から信
号Ａが得られる。
インバータ41の出力端には、遅延素子42、インバータ
44及びNORゲート46の一方の入力端461が接続されてい
る。インバータ44の出力端に、遅延素子45及びNORゲー
ト46の他方の入力端462が接続されている。NORゲート46
の出力端から信号Ｂが得られる。
44及びNORゲート46の一方の入力端461が接続されてい
る。インバータ44の出力端に、遅延素子45及びNORゲー
ト46の他方の入力端462が接続されている。NORゲート46
の出力端から信号Ｂが得られる。
信号発生回路30の動作を説明する。電源投入直後に
は、Ｐチャネルトランジスタ37はオン状態で、Ｎチャネ
ルトランジスタ38はオフ状態である。従って、ノードＰ
の電位は電源電圧が上昇するに連れて高まってゆく。こ
のとき、信号Ａの電圧は、第２図に示すように、遅延素
子39による遅延時間分遅れてノードＰの電圧の変化に追
随して高まる。また、信号Ｂの電圧は、インバータ44の
出力がハイレベルであるため、ローレベルである。
は、Ｐチャネルトランジスタ37はオン状態で、Ｎチャネ
ルトランジスタ38はオフ状態である。従って、ノードＰ
の電位は電源電圧が上昇するに連れて高まってゆく。こ
のとき、信号Ａの電圧は、第２図に示すように、遅延素
子39による遅延時間分遅れてノードＰの電圧の変化に追
随して高まる。また、信号Ｂの電圧は、インバータ44の
出力がハイレベルであるため、ローレベルである。
ノードＰの電位は、Ｐチャネルトランジスタ37のゲー
ト電圧が該トランジスタ37のスレッショルド電圧に達す
るまで上昇する。Ｐチャネルトランジスタ37及びＮチャ
ネルトラジスタ38のゲート電圧が上昇して、Ｐチャネル
トランジスタ37がオフし、Ｎチャネルトランジスタ38が
オンすると、ノードＰの電位は接地レベル（ローレベ
ル）に引き下げられる。このため、信号Ａの電圧は、遅
延素子39による遅延時間だけ遅れてローレベルに戻る。
ト電圧が該トランジスタ37のスレッショルド電圧に達す
るまで上昇する。Ｐチャネルトランジスタ37及びＮチャ
ネルトラジスタ38のゲート電圧が上昇して、Ｐチャネル
トランジスタ37がオフし、Ｎチャネルトランジスタ38が
オンすると、ノードＰの電位は接地レベル（ローレベ
ル）に引き下げられる。このため、信号Ａの電圧は、遅
延素子39による遅延時間だけ遅れてローレベルに戻る。
ノードＰの電圧が上述したように変化すると、NORゲ
ート46の入力端461の電圧は、２個の遅延素子39及び42
による遅延時間だけ遅れてノードＰの電圧と同様に変化
する。NORゲート46の入力端462の電圧は、入力端461の
電圧の変化に対して遅延素子45による遅延時間だけ遅れ
て、入力端461の電圧の変化と逆の変化をする。従っ
て、入力端461の電圧と入力端462の電圧とが共にローレ
ベルになる期間が生じ、この期間にNORゲート46の出
力、即ち信号Ｂの電圧は第２図に示すようにハイレベル
になる。
ート46の入力端461の電圧は、２個の遅延素子39及び42
による遅延時間だけ遅れてノードＰの電圧と同様に変化
する。NORゲート46の入力端462の電圧は、入力端461の
電圧の変化に対して遅延素子45による遅延時間だけ遅れ
て、入力端461の電圧の変化と逆の変化をする。従っ
て、入力端461の電圧と入力端462の電圧とが共にローレ
ベルになる期間が生じ、この期間にNORゲート46の出
力、即ち信号Ｂの電圧は第２図に示すようにハイレベル
になる。
（発明の効果） 本発明の半導体記憶装置に於いては、EPROMセル等の
不揮発性記憶素子に記憶されている冗長使用アドレスが
電源投入時にラッチ回路のような保持手段によって読み
出され、保持された後、該不揮発性記憶素子は該保持手
段を含む周囲の回路から電気的に切り離される。従っ
て、電源電圧が不揮発性記憶素子のスレッショルド電圧
以上になってもアドレス情報が変化してしまうことはな
い。また、不揮発性記憶素子が周囲の回路から電気的に
切り離された後では、不揮発性記憶素子のリーク電流に
よって半導体記憶装置の消費電流が増大することもな
い。
不揮発性記憶素子に記憶されている冗長使用アドレスが
電源投入時にラッチ回路のような保持手段によって読み
出され、保持された後、該不揮発性記憶素子は該保持手
段を含む周囲の回路から電気的に切り離される。従っ
て、電源電圧が不揮発性記憶素子のスレッショルド電圧
以上になってもアドレス情報が変化してしまうことはな
い。また、不揮発性記憶素子が周囲の回路から電気的に
切り離された後では、不揮発性記憶素子のリーク電流に
よって半導体記憶装置の消費電流が増大することもな
い。
また、冗長使用アドレスをその閾値レベルの設定によ
り記憶する閾値可変のMOS型メモリトランジスタを、そ
のゲート電圧の制御によりその周辺回路から電気的に切
り離すようにしているため、該メモリトランジスタとそ
の周辺回路の間には該電気的な切り離しを行うための回
路素子は不要であり、該メモリトランジスタを含むヒュ
ーズ回路の構成が非常に簡単なものとなる。
り記憶する閾値可変のMOS型メモリトランジスタを、そ
のゲート電圧の制御によりその周辺回路から電気的に切
り離すようにしているため、該メモリトランジスタとそ
の周辺回路の間には該電気的な切り離しを行うための回
路素子は不要であり、該メモリトランジスタを含むヒュ
ーズ回路の構成が非常に簡単なものとなる。
さらに、該ヒューズ回路は、不良メモリのアドレスの
各ビットごとに必要となるものであることから、上記の
ように該ヒューズ回路を、メモリトランジスタを周辺回
路から切り離すための素子が設けられていない簡単な構
成とできることにより、半導体記憶装置全体としては大
幅な素子数の削減を図ることができ、予備メモリを有す
る半導体記憶装置の小型化や高集積化に大きく貢献でき
るという効果がある。
各ビットごとに必要となるものであることから、上記の
ように該ヒューズ回路を、メモリトランジスタを周辺回
路から切り離すための素子が設けられていない簡単な構
成とできることにより、半導体記憶装置全体としては大
幅な素子数の削減を図ることができ、予備メモリを有す
る半導体記憶装置の小型化や高集積化に大きく貢献でき
るという効果がある。
第１図は本発明の一実施例の冗長使用アドレスを記憶す
るための回路の回路図、第２図は第１図の回路に与えら
れる信号波形を概略的に示す図、第３図は第１図の回路
に与えられる信号の発生回路の回路図、第４図EPROMの
基本的な構成を示すブロック図である。 １……EPROMセル、２……ラッチ回路、５……トランジ
スタ、30……信号発生回路。
るための回路の回路図、第２図は第１図の回路に与えら
れる信号波形を概略的に示す図、第３図は第１図の回路
に与えられる信号の発生回路の回路図、第４図EPROMの
基本的な構成を示すブロック図である。 １……EPROMセル、２……ラッチ回路、５……トランジ
スタ、30……信号発生回路。
Claims (1)
- 【請求項１】冗長使用アドレスを記憶するための、ソー
スが接地された閾値が可変なMOS型メモリトランジスタ
を備え、該メモリトランジスタのゲートに所定の読出電
圧が与えられたとき、該閾値が低閾値であるメモリトラ
ンジスタがオンとなり、該閾値が高閾値であるメモリト
ランジスタがオフとなるよう構成した半導体記憶装置で
あって、 入力が該メモリトランジスタのドレインに接続されたラ
ッチ回路と、 該ラッチ回路の保持情報をリセットするためのリセット
トランジスタと、 電源投入後、該リセットトランジスタを一旦オンさせて
該ラッチ回路をリセットさせた後、該リセットトランジ
スタをオフさせるリセットトランジスタ制御手段と、 該リセットトラジスタのオフ後、該メモリトランジスタ
のゲートに読出電位を印加し、その後該メモリトランジ
スタがその周辺回路から電気的に切り離されるよう該ゲ
ート電位を接地電位とするメモリトランジスタ制御手段
とを備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21985189A JPH0815000B2 (ja) | 1989-08-25 | 1989-08-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21985189A JPH0815000B2 (ja) | 1989-08-25 | 1989-08-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0383298A JPH0383298A (ja) | 1991-04-09 |
| JPH0815000B2 true JPH0815000B2 (ja) | 1996-02-14 |
Family
ID=16742057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21985189A Expired - Lifetime JPH0815000B2 (ja) | 1989-08-25 | 1989-08-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815000B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2829156B2 (ja) * | 1991-07-25 | 1998-11-25 | 株式会社東芝 | 不揮発性半導体記憶装置の冗長回路 |
| JP4138521B2 (ja) | 2003-02-13 | 2008-08-27 | 富士通株式会社 | 半導体装置 |
| JP4664804B2 (ja) * | 2005-04-28 | 2011-04-06 | 株式会社東芝 | 不揮発性半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104500A (ja) * | 1984-10-24 | 1986-05-22 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS62107500A (ja) * | 1985-11-05 | 1987-05-18 | Matsushita Electronics Corp | 半導体メモリ装置 |
-
1989
- 1989-08-25 JP JP21985189A patent/JPH0815000B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0383298A (ja) | 1991-04-09 |
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