JPS61104500A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、予備メモリアレイを内蔵した半導体記憶装置に利用
して有効な技術に関するものである。　　　　、 （背景技術〕 半導体技術の通張によって、素子パターンの微細化が益
々図られている。このようなパターンの微細化に伴って
、その製造工程における異物等による欠陥が生じ易くな
り製品の歩留りを悪化させる傾向にある。そこで、半導
体記憶装置においては、欠陥ビット救済方式が公知であ
る。欠陥ビット救済方式を採用するために、（１えば×
１ビット構成（１ビツトの単位のデータを書込み又は読
み出す）の半導体記憶装置には、メモリアレイ内の不良
アドレスを記憶する適当な記憶手段及びそのアドレス比
較回路、並びに冗長回路（予備メモリアレイ）のような
付加回路が設けられる。

上記不良アドレスの記憶は、例えば、ポリシリコンによ
り構成されたヒユーズ手段が用いられる。

この場合、例えば、溶断されたポリシリコン層の切断ギ
ャップく微細な間隙）が再結合がされてしまう等の現象
が生じる。この原因・とじては、ヒユーズ手段を不良ア
ドレスに従って選択的に溶断させるため、そのヒユーズ
手段が形成さた個所を外部に露出させて置（必要があり
、水分等が混入し易いことにあると考えられていた。し
かしながら、本願発明者において、上記ヒユーズ手段の
切断不良の原因を詳細に検討した結果、他に大きな原因
のあることを見い出した。

なお、冗長回路を設けた半導体記憶装置の例として、例
えば日経マグロウヒル社発行「日経エレクトロニクスＪ
　１９８，０年７月２１日号、頁１８９〜頁２０１があ
る。

〔発明の目的〕

この発明の目的は、高信頼性のヒエ−女手段を用いた記
憶回路を内蔵する半導体集積回路装置を提供することに
ある。

この発明の前記ならびにその他の目的と゛新規な特徴は
、この明細書の記述および添付図面から明らかになるで
あろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ヒユーズ手段の溶断の有無を識別した後は、
ヒユーズ手段の両端を短絡して同電位にして、微細な切
断ギャップに高い電界が生じるを防止することによって
、その高信耘性を実現するものである。

〔実施例〕

第１図には、この発明の一実施例のダイナミック型ＲＡ
　Ｍのブロック図が示されている。同図のダイナミック
型ＲＡＭは、特に制限されないが、８ピツ１への単位で
アクセスするダイナミック型ＲＡＭであり、公知の半導
体集禎コ路の製造技術によって、単結晶シリコンのよう
な半導体基板上において形成される。

この実施例では、特に制限されないが、メモリアレイは
、Ｍ−ＡＲＹＩ、Ｍ−ＡＲＹ２のように左右２つに分け
て配置されている。各メモリアレイＭ−ＡＲＹＩ、Ｍ−
ＡＲＹ２において、８本の相補データ線対が一趙とされ
、同図においては縦方向に向かうよう形成されている。

すなわち、メモリアレイを８ブロツク（マット）に分け
て構成するのではなく、８ビツトのデータ線、同一のメ
モリアレイ内の互いに隣合う８本の相補データ線対に対
して、１つのアドレスが割り当てられ、同図では横方向
に順に配置される。このようにすることによって、メモ
リアレイ及びその周辺回路の簡素化を図ることができる
。上記メモリアレイＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２にマト
リックス配置されるメモリセルは、情報記憶用のキャパ
シタとアドレス選択用のＭＯＳ　Ｆ　ＥＴとからなる１
ＭＯ３型のダイナミック型メモリセルが用いられる。こ
のメモリセルのアドレス選択用のＭＯＳＦＥＴのゲート
は、ワード線に結合され、ぞのドレイン（ソース）は、
データ線に結合される。

ロウ系アドレス選択線（ワード線）は、上記各メモリア
レイＭ−，ＡＲＹ１．Ｍ−ＡＲＹ２ン対して共通に横方
向に向かうよう形成され、同図では縦方向に順に配置さ
れる。

上記相補データ線対は、カラムスイッチｃ−８Ｗｌ、Ｃ
−３Ｗ２を介して８本の共通相補データ線対ＣＤＩ、Ｃ
Ｄ２に選択的に接続される。同図おい丁は、上記共通相
補データ線対は横方向に走っている。この共通相補デー
タ線対ＣＤ１．ＣＤ２は、メインアンプＭＡ　１　、　
ＭＡ　２の入力端子にそれぞれ接続される。

センスアンプＳＡＩ、ＳＡ２は、上記メモリアレイの相
補データ線対の微少読み出し電圧を受け、そのタイミン
グ信号φｐａにより動作状態とされ上記読み出し電圧に
従って相補データ線対をハイレベル／ロウレベルに増幅
するものである。

ロウアドレスバッファＲ−／’、　Ｄ　Ｂは、外部端子
からのｍ＋ｌピントのアドレス信号ＲＡＤを受け、内部
相補アドレス信号ａＯ〜ａｍ、ＴＱ〜Ｍ　ｍを形成して
、ロウアドレスデコーダＲ−ＤＣＨに送出する。なお、
以後の説明及び図面においては、一対の内部相補アドレ
ス信号、例えばａ　Ｏ＋　丁Ｏを内部相補アドレス信号
ａＯと表すことにする。

したがって、上記内部相補アドレス信号ａＯ〜ａｍ、ａ
Ｑｘａｍは、内部相補アドレス信号上θ〜１ｍと表す。

ロウアドレスデコーダＲ−ＤＣＲは、上記アドレス信号
上０〜土ｍに従って１本のワード線をワード線選択タイ
ミング信号φＸに同期して選択する。

カラムアドレスバッファＣ−ＡＤＢは、外部端子からの
ｎ＋ｌビットのアドレス信号ＣＡＤを受け、内部相補ア
ドレス信号ａＯ〜ａｎ、丁Ｑ−３ｎを形成して、カラム
アドレスデコーダＣ−ＤＣＲに送出する。なお、上記内
部相補アドレス信号の表し方に従って、図面及び以下の
説明では、上記内部相補アドレス信号ａＱｘａｎ、τ０
〜ｉｎを内部相補アドレス信号ａＯ〜ａｎと表す。

カラムアドレスデコーダＣ−ＤＣＲは、上記アドレスｆ
Δ号土０〜互ｎに従って８本の相補データ線対をデータ
線選択タイミング信号φｙに同期した選択信号を形成す
る。

カラムスイッチＣ−３ＷＩ、Ｃ−５Ｗ２は、上記選択信
号を受け、上記８対の相補データ線を対応する８対の共
通相補データ線に接続する。なお、同図では、例示的に
示された上記相補データ線対及び共通相補データ線対は
、１本の線により現している。

入出力回路Ｉ１０は、読み出しのためのメインアンプ及
びデータ出力バッファと、書込みのためのデータ入カバ
ソファとにより構成され、読み出し時には、動作状態に
された一方のメインアンプＭＡＬ又はＭＡ２を増幅して
外部端子ＤＡに送出する。また、書込み動作時には、そ
の書込み出力を上記共通相補データ線対ＣＤ１．ＣＤ２
に供給する。同図では、この書込み用の信号経路を省略
して描かれている。

・内部制御信号発生回路ＴＧは、２つの外部制御イネ、
−プル信号）と、特に制限されないが、上記アドレス信
号ａＯｗａｍ及びａＯ〜ａｎを受けるアドレス信号変化
検出回路ＡＴＤで形成されたアドレス信号の変化検出信
号φとを受けて、メモリ動作に必要な各種タイミング信
号を形成して送出させる。上記のようなアドレス信号変
化検出回路ＡＴＤにより形成された検出信号φに基づい
て内部動作のための一連のタイミングを形成することに
よりＲＡＭを内部同期式により動作させる。これにより
、上記のようなダイナミック型メモリセルを用いたにも
かかわらず、外部からはスタティック型ＲＡＭと同じよ
うにアクセスすることができる（いわゆる、擬似スタテ
ィック型ＲＡＭを構成するものである）。このような動
作のために、上記アドレスバッファＲ−ＡＤＢ、Ｃ−Ａ
ＤＢ及びアドレスデコーダＲ−ＤＣＲ，Ｃ−ＤＣＲＩ。

Ｃ−ＤＣＲ２等の周辺回路は、後述するような０ＭＯ５
（相補型ＭＯ３）スタティック型回路によって構成され
る。

上記メモリアレイＭ−ＡＲＹＩ、メモリアレイＭ−ＡＲ
Ｙ２における欠陥を救済するため、これらのメモリアレ
イＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２に対して予備メモリアレ
イＹＲ−ＡＲＹＩ、Ｙ″Ｒ−ＡＲＹ２がそれぞれ設けら
れる。これらの予備メモリアレイＹＲ−ＡＲＹＩ、ＹＲ
−ＡＲＹ２への切り換えを行うため、不良アドレス信号
と不良ピントアドレスとを記憶するアドレス記憶手段と
、この不良アドレス信号とアドレスバッファＣ−ＡＤＢ
から供給されたアドレス信号ｉ０〜土ｎとを比較して記
憶された不良アドレスが入力されたことを検出するカラ
ムアドレス比較回路とからなるアドレスコンベアＡＣが
設けられる。このアドレスコンベアＡＣは、不良アドレ
スに対する選択を検出して、上記冗長用メモリアレイＹ
Ｒ−ＡＲＹ１　（又はＹＲ−ＡＲＹ２）のデータ線を上
記不良ビットのアレイに代えて共通相補データ線に接続
させるという選択動作に切り換える。

なお、ワード線に対しても同様な冗長用メモリアレイを
設けられるものであるが、はり類似の構成とされるから
、同図においては省略して描かれている。

第２図には、上記アドレスコンベアの要ｓ−実施例の回
路図が示されている。同図の各回路素子は、公知のＣＭ
Ｏ５（相補型ＭＯＳ＞集積回路の製造技術によって、１
個の単結晶シリコンのような半導体基板上において形成
される。同図において、ソース・ドレイン間に直線が付
加されたＭＯＳＦＥＴはＰチャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート重重から構
成される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔの共通の基板ゲー
トを構成する。Ｎ型ウェル領域は、その上に形成された
ＰチャンネルＭＯ３ＦＥＴの基体ケートを構成する。

上記１組のアドレスコンベアは、アドレス信号のビット
数（ｎ）に応じた数だけの不良アドレスの記１．＠回路
及びアドレス比較回路と、１つのイネーブル回路とによ
り構成される。

不良アドレスの記憶回路は、特に制限されないが、ポリ
シリコン層によって形成されたヒユーズ手段Ｆが利用さ
れる。ヒユーズ手段Ｆの一端は、それをを溶断させるた
めの電圧が供給される電極Ｐ２に接続される。このヒー
ズ手段Ｆの他端と回路の接地電位点との間には、不良ア
ドレスを指示するアドレス信号ａＱを受けて、上記ヒユ
ーズ手段Ｆの溶断電流を形成するＮチャンネルＭＯ３Ｆ
ＥＴＱ２が設けられる。

上記ヒユーズ手段Ｆの溶断の有無に従った信号、　を形
成するため、上記電極Ｐ２と電源電圧Ｖｃｃとの間には
、ヒユーズ手段Ｆの溶断の有無を識別するための電流制
限を行うは抗Ｒとダイオード形態のＮチャンネルＭＯＳ
ＦＥＴＱＩとが設けられる。

上記ヒユーズ手段Ｆの他端と回路の接地電位点との間に
は、ＰチャンネルＭＯ３ＦＥＴＱ３とＮチャンネルＭＯ
３ＦＥＴＱ４とが直列形態に設けられる。上記ヒユーズ
手段Ｆのイ（（端（ノードＮｌ）の電圧と、上記ＭＯＳ
ＦＥＴＱ３．Ｑ４の接続点（ノードＮ２）の電圧とは、
ナンド（ＮＡＮＤ）ゲート回路Ｇｌの入力に供給される
。このゲート回路Ｇ１の出力（ノードＮ３）は、一方に
おいてそれぞれ上記ＰチャンネルＭＯ３ＦＥＴＱ３とＮ
チャンネルＭＯＳＦＥＴＱ４のゲートに供給され、他方
においてインバータ回路ＩＶＩの入力に供給される。ま
た、上記ゲート回路Ｇ１の出力と回路の接地電位点との
間には、ＰチャンネルＭＯＳＦＥＴＱ６が設けられる。

このＭＯ８ＦＥＴＱ６のゲートには、定常的に回路の接
地電位点に接続されることによって、電源投入と同時に
オン状態にされるＰチャンネルＭＯＳ　Ｆ　ＥＴＱ　５
を通して電源電圧Ｖｃｃが供給される。これによって、
図示しないが、ＭＯ３ＦＥＴＱ６のゲート容量とＭＯ３
ＦＥＴＱ５のコンダクタンスにより決定される時定数に
従ワて、電源投入直後の一定期間、上記ＭＯＳＦＥＴＱ
６はオン状態にされる。このＭＯ３ＦＥＴＱ６は、上記
ＭＯＳＦＥＴＱ５を通じてそのゲート容量にチャージア
ンプされる電圧が、電源電圧Ｖｃｃを基準とするしきい
値電圧より高くなると、オフ状態にされる。したがうて
、上記ゲート回路Ｇ１の出力は、電源投入直後の一定期
間は、上記ＭＯ３ＦＥＴＱ６のオン状態によって強制的
にロウレベルされ、上記ＭＯＳＦＥＴＱ６のオフ状態と
ともに、その入力に従ったレベルにされる。

上記インバータ回路ＩＶＩの出力（ノードＮ４）は、一
方においてインバータ回路ＩＶ２を通すことにより形成
された非反転の不良アドレス信号ａＱＩ　とともに、反
転の不良アドレス信号ａＯ′として後述するアドレス比
較回路に供給される。

上記インバータ回路ＩＶＩの出力（ノードＮ４）は、他
方において排他的論理和回路ＥＸの一方の入力に供給さ
れる。・二の排他的論理和回路ＥＸの他方の入力には、
゛上記ゲート回路Ｇｌの出力が供給される。この排他的
論理和回路ＥＸの出力は、遅延回路ＤＬの入力に供給さ
れる。この遅延回路ＤＬの出力（ノードＮ５）は、上記
電極Ｐ１とヒユーズ手段Ｆの他端との間を短絡するＮチ
ャンネルＭＯＳＦＥＴＱ７のゲートに供給される。

アドレス比較回路は、特に制■されないが、直列形態に
されたＮチャンネルＭＯ３ＦＥＴＱＩ　Ｏ。

Ｑｌｌにより構成される。すなわち、上記非反転の不良
アドレス信号ａＯ′は、上記ＭＯ３ＦＥＴＱＩＯのゲー
トに供給される。反転の不良アドレス信号丁０”は、上
記ＭＯＳＦＥＴＱＩ　１のゲートに供給される。上記Ｍ
Ｏ３ＦＥＴＱＩ　Ｏの一端からはメモリアクセスのため
の反転のアドレス信号；０が供給され、上記ＭＯ３ＦＥ
ＴＱＩ　１（７）他端からはメモリアクセスのための非
反転のアドレス信号ａＱが供給される。そして、ＭＯＳ
　Ｆ　ＥＴＱＩＯ，Ｑｌｌの接続点から比較出力が送出
される。これによって、例えば不良アドレスとして、非
反転のアドレス信号ａＯ゛がハイレベル（反転のアドレ
ス信号；０′はロウレベル）の時には、ＭＯ３ＦＥＴＱ
Ｉ　Ｏがオン状態にされている。これにより、メモリア
クセスのための非反転のアドレス信号ａＱがハイレベル
（したがって、反転のアドレス信号ａＱはロウレベル）
の時には、°上記ＭＯＳＦＥＴＱＩ　ｌを通して反転の
アドレス信号ａＯのロウレベルが送出される。すなわち
、両アドレスが一致の時には、ロウレベルが出力される
。

一方、例えば不良アドレスとして、非反転のアドレス信
％ａＯ°がロウレベル（反転のアドレス信号１０°はハ
イレベル）の時には、ＭＯ３ＦＥＴＱｌｌがオン状態に
されているうこれにより、メモリアクセスのための非反
転のアドレス信号ａＯがハイレベル（したがって、反転
のアドレス信号τ０はロウレベル）の時には、上記ＭＯ
ＳＦＥＴＱｌｌを通して非反転のアドレス信号ａＯのハ
イレベルが送出される。すなわち１両アドレスが不一致
の時には、ハイレベルが出力される。

アドレス信号の全ビットについての上記アドレス比較出
力は、図示しないがノア（ＮＯＲ）ゲート回路入力に供
給される。このゲート回路の出力の論理“１”によって
上記メモリアレイＭ−ＡＲＹｌ　　（Ｍ−ＡＲＹ２）に
おける選択動作の禁止と、予備メモリアレイＹＲ−ＡＲ
ＹＩ　　（ＹＲ−ＡＲＹ２）の選択動作が行われる。す
なわち、アドレス信号の全ビットについてのアドレス比
較出力がロウレベル（論理“０”）の時、上記のような
アドレスの切り換えが行われる。

上記不良アドレスの記憶回路の動作を第３図に示したタ
イミング図に従って説明する。

図示しないが、ヒユーズ手段Ｆは、電極Ｐ２に電源電圧
Ｖｃｃを供給した状態で、不良アドレス信号ａＯに従っ
てＭＯ３ＦＥＴＱ２をオン又はオフ状態にすることによ
り、その溶断の有無が決定される。なお、その読み出し
動作の時には、上記ＭＯＳＦＥＴＱ２は図示しない制御
回路によって定常的にオフ状態にされる。

電源投入により電源電圧Ｖｃｃは立ち上がる。この時、
ＰチャンネルＭＯ３ＦＥＴＱ６は、そのゲート電圧が実
質的に回路の接地電位のようなロウレベルであることよ
りオン状態にされ、ノードＮ３をロウレベルにする。こ
れによって、ＰチャンネルＭＯＳＦＥＴＱ３はオン状態
に、ＮチャンネルＭＯ３ＦＥＴＱ４はオフ状態にされる
。

今、ヒユーズ手段Ｆが溶断されていなけ孔ば、同図に実
線で示すように、上ヒユーズ手段Ｆの他端（ノードＮｌ
）は、上記電源電圧Ｖｃｃの立ち上カリに従ってハイレ
ベルに立ち上がる。上記ＭＯ３ＦＥＴＱ３のオン状態に
よって、ノードＮ３の電位も上記ノードＮ２の立ち上が
りに従って立ち上がる。そして、上記ＭＯ３ＦＥＴＱ５
を通した電源電圧Ｖｃｃの供給によって、ＭＯ３ＦＥＴ
Ｑ６がオフ状態にされると、上記ノードＮ１とＮ２のハ
イレベル（論理“１″）受けるゲート回路Ｇ１の出力（
ノードＮ３）は、ロウレベルのままにされる。このノー
ドＮ３のロウレベルにより、ＰチャンネルＭＯ３ＦＥＴ
Ｑ３はオン状態に、ＮチャンネルＭＯＳ　Ｆ　ＥＴＱ　
４はオフ状態にされるため、上記状態を保持するという
記憶動作を行う。

このノードＮ３のロウレベルにより、インバータ回路Ｉ
ＶＩの出力、で条るノードＮ４は、ハイレベルに立ち上
がり、排他的論理和回路ＥＸの出力は、上記ノードＮ３
のロウレベルとＮ４のハイレベルに従った不一致出力の
ハイレベルを形成する。

このハイレベル信号は、遅延回路ＤＬを通して遅延され
る。したがって、遅延回路ＤＬ小出力あるノードＮ５は
、遅れてハイレベルに立ち上がり、上記ヒユーズ手段Ｆ
の両端を実質的に短絡するＭＯ３ＦＥＴＱ７をオン状態
にする。これにより、上記ヒユーズ手＆Ｆの両端の電位
はほり同じ電位にされる。

一方１．ヒユーズ手段Ｆが溶断されていれば、同図に点
線で示すように、上記同様な電源投入直後の上記ＭＯ３
ＦＥＴＱ３のオン状態にかかわらず上記ノードＮｌとＮ
２はロウレベル（論理″Ｏ″）にされる。したがって、
上記同様にＭ　ＯＳ　Ｆ　ＥＴＱ６のオフ状態により、
ゲート回路Ｇ１の出力（ノードＮ３）は、ハイレベルに
立ち上がる。このノードＮ３のハイレベルにより、Ｐチ
ャンネルＭＯ３ＦＥＴＱ３はオフ状態ニ、Ｎ　チャ７ネ
ルＭＯＳＦＥＴＱ４はオン状態にされるため、上記状態
を、保持するという記憶動作を行う。

このノードＮ３のハイレベルにより、インバータ回路Ｉ
ＶＩの出力であるノードＮ４は、ロウレベルにされ、排
他的論理和回路ＥＸの出力は、上記ノードＮｉのハイレ
ベルとＮ４のロウレベルに従った不一致出力のハイレベ
ルを形成する。このハイレベル信号は、遅延回路ＤＬを
通して遅延される。したがって、遅延回路ＤＬ小出力あ
るノードＮ５は、遅れてハイレベルに立ち上がり、上記
ヒユーズ手段Ｆの両端を実質的に短絡するＭＯＳＦＥＴ
Ｑ７をオン状態にする。これにより、ノードＮ１は、電
源電圧Ｖｃｃのようなハイレベルにされ、上記ヒユーズ
手段Ｆの両端の電位はほり同じ電位にされる。

〔効　果〕

（１）ヒユーズ手段の溶断の有無を識別した後、言い換
えるならば、その情報を記憶回路が保持した後に、ヒユ
ーズ手段の両端を短絡するものであるので、溶断された
ヒユーズ手段の微細な間隙に電源電圧に従った電圧が印
加されつづけることがない。

これにより、その微細な間隙での高い電界集中が継続し
て行われないから、水分等の混入があっても上記間隙を
再結合させるような電気化学的な変化の発生を抑えるこ
とができる。これによって、高信頼性を実現することが
できるという効果が得られる。

（２）上記（１）により、ヒユーズ手段には、定常状態
では高い電圧が印加されないから、溶断されないヒユー
ズ手段に電流が流れ続けることによって生じるエレクト
ロマイグレーション等によりヒユーズ手段の実質的な抵
抗値の変化を防止することができる。これにより、上記
（１）の効果と相俟って、高い信頼性を実現することが
できる。

（３）ヒユーズ手段に対して直列にＰチャンネルＭＯ３
ＦＥＴとＮチャンネルＭＯ３ＦＥＴを接続し、上記Ｐチ
ャンネルＭＯＳＦＥＴとヒユーズ手段の接続点と、Ｐチ
ャンネルＮ１０３ＦＥＴとＮチャンネルＭＯＳ　Ｆ　Ｅ
Ｔとの接続点の電位をゲート回路に供給して、その出力
をそれぞれのＭＯＳ　Ｆ　ＥＴに正帰還させることによ
り、ラッチ回路（記憶回路）を構成することによって、
定常的な電流経路が形成されないから、低消費電力化を
図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ＲＡＭにおい
ては、その書き込み又は読み出しを４ビツト又は１ビツ
トの単位で行うもの等積々の実施形態を採ることができ
る。

上記ヒユーズ手段の溶断の有無に従った情報の記憶を行
う記憶回路の構成は、そのゲートとドレインとが交差結
線された駆動ＭＯＳＦＥＴの一方のドレインに上記ヒユ
ーズ手段の他端を接続するもの等積々の実施形態を採る
ことができる。また、電源投入直後に、ヒユーズ手段の
両端の電位をは等しくさせるＭＯＳＦＥＴの制御信号を
形成する回路は、単に電源電圧Ｖｃｃの立ち上りから一
定時間遅れた発生する信号を形成するものであれば何で
あってもよい。また、ヒユーズ手段の切断は、例えば、
適当な微細配線からなるヒユーズ手段をレーザー光線を
用いて切断させるものであってもよい、さらに、上記ヒ
ユーズ手段の溶断の有無を識別する動作は、Ｉ！電源投
入直後のみ行うものの他、一定の動作条件、例えばチッ
プが選択状態にされた時等に行うようにするものであっ
てもよい。

また、ダイナミック型ＲＡＭの各回路ブロックの具体的
回路構成は、種々の実施形態を採ることができるもので
ある。例えば、外部端子から供給するアドレス信号は、
共通の外部端子からロウアドレス信号とカラムアドレス
信号と時分割方式により供給するものであってもよい。

〔利用分野〕

以上本発明者によってなされた発明をその背景となった
利用分野であるダイナミック型ＲＡＭ（擬似スタティッ
ク型ＲＡＭ）に通用した場合ついて説明したが、それに
限定されるものではなく、例えば、上記のような欠陥救
済方式を採用したスタティック型ＲＡＭあるいはプログ
ラマブルＲＯＭ（リード・オンリー・メモリ）の他、ヒ
ユーズ手段を用いてその製品コード等の各種情報を記憶
させる記憶回路を含む半導体築禎回路装置に広く利用す
ることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す内部構成ブロック
図、 第２図は、そのアドレスコンベアの要部−実施Ｍ−ＡＲ
ＹＩ、Ｍ−ＡＲＹ２・・メモリアレイ、ＳＡＩ、ＳＡ２
・・センスアンプ、Ｒ−ＡＤＢ・・ロウアドレスバッフ
ァ、ｃ−ｓｗｉ、ｃ−ｓｗ２・・カラムスイッチ、Ｃ−
ＡＤＢ・・カラムアドレスバッファ、Ｒ−ＤＣＲ・・ロ
ウアドレスデコーダ、Ｃ−ＤＣＲＩ、Ｃ−ＤＣＲ２・−
カラムアドレスデコーダ、ＭＡｌ、ＭＡ２・・メインア
ンプ、ＴＧ・・タイミング発注回路、ＡＴＤ・・アドレ
ス信号変化検出回路、（１０・・入出力回路、ＡＣ・・
アドレスコンベア 、７ぐ＼

Claims (1)

1. 【特許請求の範囲】 １、その切断の有無により情報の記憶を行うヒューズ手
   段と、このヒューズ手段の溶断の有無に従った記憶情報
   を保持するラッチ回路と、上記ヒューズ手段の溶断の有
   無に従った記憶情報の上記ラッチ回路への取り込みに要
   する時間経過後にオン状態にされ、上記ヒューズ手段の
   両端を同じ電位にするスイッチ手段とを含むことを特徴
   とする半導体集積回路装置。 ２、上記スイッチ手段は、ＭＯＳＦＥＴにより構成され
   、電源投入の電源電圧の立ち上がりを利用して形成され
   たタイミング信号によりオン状態にされるものであるこ
   とを特徴とする特許請求の範囲第１項記載の半導体集積
   回路装置。 ３、上記ヒューズ手段の溶断の有無を識別して、その記
   憶情報を保持するラッチ回路は、一端から電源電圧が供
   給されるヒューズ手段の他端と回路の接地電位点との間
   に直列に設けられたＰチャンネルＭＯＳＦＥＴ及びＮチ
   ャンネルＭＯＳＦＥＴと、上記ヒューズ手段の他端の電
   圧と、上記ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭ
   ＯＳＦＥＴとの接続点の電圧とを受けるゲート回路と、
   このゲート回路の出力を電源投入直後一定期間強制的に
   ロウレベルにする起動回路とを含み、上記ゲート回路の
   出力は、上記ＰチャンネルＭＯＳＦＥＴとＮチャンネル
   ＭＯＳＦＥＴのゲートに正帰還されるものであることを
   特徴とする特許請求の範囲第１又は第２項記載の半導体
   集積回路装置。 ４、上記ヒューズ手段、不良アドレスを記憶する記憶回
   路を構成し、この不良アドレスに対するアクセスを検出
   して予備メモリアレイとに切り換える冗長回路を含む半
   導体記憶装置に設けられるものであることを特徴とする
   特許請求の範囲第１、第２又は第３項記載の半導体集積
   回路装置。