JPS58105496A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS58105496A JPS58105496A JP56204245A JP20424581A JPS58105496A JP S58105496 A JPS58105496 A JP S58105496A JP 56204245 A JP56204245 A JP 56204245A JP 20424581 A JP20424581 A JP 20424581A JP S58105496 A JPS58105496 A JP S58105496A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory
- output terminal
- level
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
この発明は正規回路が不具合な場合に予備回路に切換え
ることのできる大喪性機能を持った半導体集積回路にお
いて、正規回路が不具合な場合に予備回路に切換える際
の切換制御信号として用いられる信号を発生する半導体
集積回路に関する。
ることのできる大喪性機能を持った半導体集積回路にお
いて、正規回路が不具合な場合に予備回路に切換える際
の切換制御信号として用いられる信号を発生する半導体
集積回路に関する。
発明の技術的背景
最近、半導体集積回路、特に半導体メモリにおいては、
正規のメモリセル回路と予備のメモリセル回路を予め形
成しておき、製造時に正規のメモリセル回路内に不良ビ
ットがあった場合にはこの不良ビット部分を予備のメモ
リセル回路に置き換えて使用する↓うな大喪性機能を持
ったものが増加している３、こ、れは、正規のメモリセ
ル回路にわずか１ビツトの不良セルがあつ′Ｃもメモリ
全体としては不具合な九め、このようなメモリは不良品
として捨てられている。
正規のメモリセル回路と予備のメモリセル回路を予め形
成しておき、製造時に正規のメモリセル回路内に不良ビ
ットがあった場合にはこの不良ビット部分を予備のメモ
リセル回路に置き換えて使用する↓うな大喪性機能を持
ったものが増加している３、こ、れは、正規のメモリセ
ル回路にわずか１ビツトの不良セルがあつ′Ｃもメモリ
全体としては不具合な九め、このようなメモリは不良品
として捨てられている。
しかしながら、メモリ容量が増大するのに伴ない不良の
メモリセルが発生する確率は高くなってきており、不良
が発生しているメモリを捨て”Ｃい次のでは製品のコス
トが極めて高価なものとなってしまう。したがって、全
体の歩留り向上のために予備のメモリセル回路を形成し
、正規のメモリセル回路の一部が不良の場合にこれを切
り換えて使う方法が採用されてき九のである。そして切
り換えのための情報は不揮発性記憶素子に書き込まれて
いる０ 第１図は上記予備のメモリセル回路ンシ裟形成されてい
る半導体メモリのブロック構成図である０鯖１図におい
て、１はアドレス信号が与えられるアドレスバッファで
あり、こＯアドレスバッファ１からの出力は正規のアド
レスデコーダ２および予備のアドレスデコーダ３に並列
的に与えられる。正規のアドレスデコーダ２のデコード
出力は正規のメモリセール回路４に与えられ、このデコ
ード出力に１つて正規のメモリセル回路４内の１つある
いはそれ以上のメモリセルが選択され、この後、この選
択され九メモリセルにデータが記憶されたりデータが読
み出されたりする。ま皮、上記正規のアドレスデコーダ
２は予備のアドレスデコーダ３からの出力に１ってその
デコード動作が制御される。予備のアドレスデコーダ３
のデコード出力は予備のメモリセル回路５に与えられ、
このデコード出力によって予備のメモリセル回路５内の
メモリセルが選択され、この後、この選択されたメモリ
セルにデータが記憶されたりデータが読み出されたりす
る。また、上記予備のアドレスデコーダ３の出力は、正
規のアドレスデコーダ２のデコード動作を制御するため
の信号としても出力される。
メモリセルが発生する確率は高くなってきており、不良
が発生しているメモリを捨て”Ｃい次のでは製品のコス
トが極めて高価なものとなってしまう。したがって、全
体の歩留り向上のために予備のメモリセル回路を形成し
、正規のメモリセル回路の一部が不良の場合にこれを切
り換えて使う方法が採用されてき九のである。そして切
り換えのための情報は不揮発性記憶素子に書き込まれて
いる０ 第１図は上記予備のメモリセル回路ンシ裟形成されてい
る半導体メモリのブロック構成図である０鯖１図におい
て、１はアドレス信号が与えられるアドレスバッファで
あり、こＯアドレスバッファ１からの出力は正規のアド
レスデコーダ２および予備のアドレスデコーダ３に並列
的に与えられる。正規のアドレスデコーダ２のデコード
出力は正規のメモリセール回路４に与えられ、このデコ
ード出力に１つて正規のメモリセル回路４内の１つある
いはそれ以上のメモリセルが選択され、この後、この選
択され九メモリセルにデータが記憶されたりデータが読
み出されたりする。ま皮、上記正規のアドレスデコーダ
２は予備のアドレスデコーダ３からの出力に１ってその
デコード動作が制御される。予備のアドレスデコーダ３
のデコード出力は予備のメモリセル回路５に与えられ、
このデコード出力によって予備のメモリセル回路５内の
メモリセルが選択され、この後、この選択されたメモリ
セルにデータが記憶されたりデータが読み出されたりす
る。また、上記予備のアドレスデコーダ３の出力は、正
規のアドレスデコーダ２のデコード動作を制御するため
の信号としても出力される。
さらに上記予備のアドレスデコーダ３のデコード動作は
、正規のメモリセル回路４内に不良のビットがあり、こ
の不良部分を予備のメモリセル回路５内のメモリセルと
交換する際に、メモリセル交換のための情報が予め不揮
発性記憶素子に書き込まれている交換制御信号発生部Ｃ
から出力さ゛れる交換制御信号に１って制御される。
、正規のメモリセル回路４内に不良のビットがあり、こ
の不良部分を予備のメモリセル回路５内のメモリセルと
交換する際に、メモリセル交換のための情報が予め不揮
発性記憶素子に書き込まれている交換制御信号発生部Ｃ
から出力さ゛れる交換制御信号に１って制御される。
すなわち、この１つな構成の半導体メモリにおいて、正
規のメモリセル回路４に不良ビットがなりれば交換制御
信号は出力されず、正規のアドレスデコーダ２のみが動
作して正規のメモリセル回路４内のメモリセルがアクセ
スされる。
規のメモリセル回路４に不良ビットがなりれば交換制御
信号は出力されず、正規のアドレスデコーダ２のみが動
作して正規のメモリセル回路４内のメモリセルがアクセ
スされる。
一方、正規のメモリ回路４内に不良ビットがあれば、こ
の不良ビットを含む行あるいは列アドレスに相当するデ
コード出力が得られるように予め予備のアドレスデコー
ダ３をプログラムしておくとともに、交換制御信号発生
部Ｃからルベルまたはθレベルの交換制御信号が得られ
るように前記不揮発性記憶素子をプログラムしておく。
の不良ビットを含む行あるいは列アドレスに相当するデ
コード出力が得られるように予め予備のアドレスデコー
ダ３をプログラムしておくとともに、交換制御信号発生
部Ｃからルベルまたはθレベルの交換制御信号が得られ
るように前記不揮発性記憶素子をプログラムしておく。
しだがって、いまアドレスバッファ１で正規のメモリセ
ル回路４の不良ビットを含む行ｔ７ｊは列アドレスに対
応する出力が４＠Ｐ：、 すると、予備のアドレスデコ
ーダ３によって予備のメモリセル回路５内のメモリセル
が選択される０さらにこのときの予備のアドレスデコー
ダ３のデコード出力に１って正規のアドレスデコーダ３
のデコード動作が停止され、正規おメモリセル回路４は
アクセスされない。この↓うな操作に１って、正規のメ
モリセル回路４内の不良部分が予備のメモリセル回路５
と交換されるものである。
ル回路４の不良ビットを含む行ｔ７ｊは列アドレスに対
応する出力が４＠Ｐ：、 すると、予備のアドレスデコ
ーダ３によって予備のメモリセル回路５内のメモリセル
が選択される０さらにこのときの予備のアドレスデコー
ダ３のデコード出力に１って正規のアドレスデコーダ３
のデコード動作が停止され、正規おメモリセル回路４は
アクセスされない。この↓うな操作に１って、正規のメ
モリセル回路４内の不良部分が予備のメモリセル回路５
と交換されるものである。
第２図（ａ） 、 （ｂ）は上記交換制御信号発生部６
の従来の構成を示す回路図である０第２図（ａ）に示す
回路は、電源ＶＤ印加点と出力端子Ｏｕｔとの間に不揮
発性記憶素子の一つであるポリシリコンに１って構成さ
れたフユーズ素子Ｆｋ挿入し、出力端子Ｏｕｔとアース
点との間にプログラム用のエンハンスメントモードのＭ
ｏｓｒＥＴＱｍｌ１人し、かつ出力端子Ｏｕｔとアース
点との間にディプレッションモードのＭＯ８ＦＥＴＱＤ
ｋ挿入し、ＭＯ８ＦＥＴＱｍのゲートにはプログラム信
号ＰＩ与えるようにするとともにＭＯ８ＦＥＴＱＤのゲ
−トはアース点に接続するようにしたものである。
の従来の構成を示す回路図である０第２図（ａ）に示す
回路は、電源ＶＤ印加点と出力端子Ｏｕｔとの間に不揮
発性記憶素子の一つであるポリシリコンに１って構成さ
れたフユーズ素子Ｆｋ挿入し、出力端子Ｏｕｔとアース
点との間にプログラム用のエンハンスメントモードのＭ
ｏｓｒＥＴＱｍｌ１人し、かつ出力端子Ｏｕｔとアース
点との間にディプレッションモードのＭＯ８ＦＥＴＱＤ
ｋ挿入し、ＭＯ８ＦＥＴＱｍのゲートにはプログラム信
号ＰＩ与えるようにするとともにＭＯ８ＦＥＴＱＤのゲ
−トはアース点に接続するようにしたものである。
ま九、第２図（ｂ）に示す回路は、電源ＶＤ印加点と出
力端子Ｏｕｔとの間にプログラム用のエンハンスメント
モードのＭｏｌ！ＦΣＴＱｌｔ挿入し、同様に電源ＶＤ
印加点と出力端子Ｏｕｔとの間にディプレッジヨシモー
ドのＭＯ８ＦＥＴＱＤを挿入し、かつ出力端子とアース
点との間にフェーズ素子Ｆｔ−挿入し、ＭＯ８ＦＥＴＱ
菖のゲートにはプログラム信号Ｐを与える工うにすると
ともにＭＯ８ＦＥＴＱＤのゲートは出力端子Ｏｕｔに接
続するＬうにしたものである。
力端子Ｏｕｔとの間にプログラム用のエンハンスメント
モードのＭｏｌ！ＦΣＴＱｌｔ挿入し、同様に電源ＶＤ
印加点と出力端子Ｏｕｔとの間にディプレッジヨシモー
ドのＭＯ８ＦＥＴＱＤを挿入し、かつ出力端子とアース
点との間にフェーズ素子Ｆｔ−挿入し、ＭＯ８ＦＥＴＱ
菖のゲートにはプログラム信号Ｐを与える工うにすると
ともにＭＯ８ＦＥＴＱＤのゲートは出力端子Ｏｕｔに接
続するＬうにしたものである。
第２図（１）の回路において、フユーズ素子Ｆが溶断さ
れていないとき、出力端子ＯｕｔのレベルはＭＯ８１ｉ
’ＥＴＱＤとフユーズ素子Ｆとの抵抗比に１ってルベル
に保たれている。一方、 ＭＯ８ＦＥＴＱｍのゲートに１し４ルのプログラム信号
Ｐ【与えると、このＭＯ８ＦＥＴＱｍがオンしてフユー
ズ素子Ｆに大きな電流が流れ、このときに発生するジュ
ール熱に１ってフユーズ素子Ｆが溶断される。フユーズ
素子Ｆが溶断されると、信号Ｐは再びθレベルとなって Ｍ０８ＦＥＴＱｌがカットオフし、今度はＭＯ８ＦＥＴ
ＱＩｌｔ−介して出力端子Ｏｕｔが０レベルに放電され
る。、そして、上記出力端子ＯＮｔの信号、すなわち前
記交換制御信号のレベルが九とえばルベルのときには予
備のアドレスデコーダ３のデコード動作は停止され、た
とえば０レベルのときにデコード動作が行なわれる。
れていないとき、出力端子ＯｕｔのレベルはＭＯ８１ｉ
’ＥＴＱＤとフユーズ素子Ｆとの抵抗比に１ってルベル
に保たれている。一方、 ＭＯ８ＦＥＴＱｍのゲートに１し４ルのプログラム信号
Ｐ【与えると、このＭＯ８ＦＥＴＱｍがオンしてフユー
ズ素子Ｆに大きな電流が流れ、このときに発生するジュ
ール熱に１ってフユーズ素子Ｆが溶断される。フユーズ
素子Ｆが溶断されると、信号Ｐは再びθレベルとなって Ｍ０８ＦＥＴＱｌがカットオフし、今度はＭＯ８ＦＥＴ
ＱＩｌｔ−介して出力端子Ｏｕｔが０レベルに放電され
る。、そして、上記出力端子ＯＮｔの信号、すなわち前
記交換制御信号のレベルが九とえばルベルのときには予
備のアドレスデコーダ３のデコード動作は停止され、た
とえば０レベルのときにデコード動作が行なわれる。
嬉２図（ｂ）の回路では第２図（ａ）の回路とは反対に
、フェーズ素子Ｆが溶断されていないとき、・出力端子
ＯｕｔのレベルはＭ０８ＦＥＴＱＤとフェーズ素子Ｆと
の抵抗比に１って０レベルに保たれている。そしてＭＯ
８ＦＩＣＴＱｍのゲートにルベルのプログラム信号Ｐを
与えると同記と同様にフユーズ素子Ｆが溶断され、その
後、出力端子ＯｕｔはＭＯｌｉＦＥＴＱＤｔ−介してル
ベルに充電される。この場合には、出力端子Ｏｕｔ Ｃ
１信号、すなわち交換制御信号のレベルがたとえば０レ
ベルのときには予備のアドレスデコーダ３のデコード動
作は停止され、九とえばルベルのときにデコード動作が
行なわれる。
、フェーズ素子Ｆが溶断されていないとき、・出力端子
ＯｕｔのレベルはＭ０８ＦＥＴＱＤとフェーズ素子Ｆと
の抵抗比に１って０レベルに保たれている。そしてＭＯ
８ＦＩＣＴＱｍのゲートにルベルのプログラム信号Ｐを
与えると同記と同様にフユーズ素子Ｆが溶断され、その
後、出力端子ＯｕｔはＭＯｌｉＦＥＴＱＤｔ−介してル
ベルに充電される。この場合には、出力端子Ｏｕｔ Ｃ
１信号、すなわち交換制御信号のレベルがたとえば０レ
ベルのときには予備のアドレスデコーダ３のデコード動
作は停止され、九とえばルベルのときにデコード動作が
行なわれる。
第３図は前記予備のアドレスデコーダ３の−・）のデコ
ード回路の構成の一例を示す回路図である。この回路は
負荷用のディプレッジ冒ンモードのＭＯ８ＦＥＴＱＬＤ
と、前記アドレスバッファ１から出力される各アド
レス信号ＡＯｒ ＡＯ＋Ａ、、Ａ、・・・Ａｎｌゲート
入力とする駆動用の、複数のエンハンスメントモードの
ＭＯ８ＦＥＴＱＤｌと、これら複数の各ＭＯ８ＦＥＴＱ
Ｄｌ と上記ＭＯ８ＦＥＴＱＬＤ との間に挿入さ
れ為複数のフェーズ素子ｉｆ とから構成されている
０この１つなデコード回路では、次とえば前記正規のメ
モリセル回路４のメモリセルのうちアドレス人。−Ａ、
＝・・・＝Ａ！ｌ＝０に対応するものが不良の場合には
、このアドレスに相当するデコード出力が得られる工う
に各フユーズ素子Ｆｌ がプログラム、すなわち−Ａ
ｏ、Ａ、・・・Ａ＊ｆゲート入力とするＭ０８ＦＥＴＱ
ｏｉ に接続されているフユーズ素子Ｆｌ が溶断
される０背景技術の問題点 ところで前記第２図（ａ） 、 （ｂ）に示す従来の交
換制御信号発生部にあっては、フェーズ素子Ｆが溶断さ
れていないときはこのフェーズ素子ｒには常に電流が流
れた状態になっている。一方、このフェーズ素子ｔは溶
断され晶くするためにそのパターン形状の幅が極めて細
く作られている０このため、上記フェーズ素子Ｆに定゛
當的に電流を流すことは信頼性上好ましくない０たとえ
ば何らかの原因によって電源ＶＤにノイズが乗ったり、
誤まって電源電圧を高くしてしまり友ような場合には、
フユーズ素子Ｆに異常電体が流れ、誤まって溶断される
恐れがある０発明の目的 したがって、この発明の目的とするところは、不揮発性
記憶素子を用いて二値の出力【得ることのできる信頼性
の高い半導体集積回路を提供することにある。
ード回路の構成の一例を示す回路図である。この回路は
負荷用のディプレッジ冒ンモードのＭＯ８ＦＥＴＱＬＤ
と、前記アドレスバッファ１から出力される各アド
レス信号ＡＯｒ ＡＯ＋Ａ、、Ａ、・・・Ａｎｌゲート
入力とする駆動用の、複数のエンハンスメントモードの
ＭＯ８ＦＥＴＱＤｌと、これら複数の各ＭＯ８ＦＥＴＱ
Ｄｌ と上記ＭＯ８ＦＥＴＱＬＤ との間に挿入さ
れ為複数のフェーズ素子ｉｆ とから構成されている
０この１つなデコード回路では、次とえば前記正規のメ
モリセル回路４のメモリセルのうちアドレス人。−Ａ、
＝・・・＝Ａ！ｌ＝０に対応するものが不良の場合には
、このアドレスに相当するデコード出力が得られる工う
に各フユーズ素子Ｆｌ がプログラム、すなわち−Ａ
ｏ、Ａ、・・・Ａ＊ｆゲート入力とするＭ０８ＦＥＴＱ
ｏｉ に接続されているフユーズ素子Ｆｌ が溶断
される０背景技術の問題点 ところで前記第２図（ａ） 、 （ｂ）に示す従来の交
換制御信号発生部にあっては、フェーズ素子Ｆが溶断さ
れていないときはこのフェーズ素子ｒには常に電流が流
れた状態になっている。一方、このフェーズ素子ｔは溶
断され晶くするためにそのパターン形状の幅が極めて細
く作られている０このため、上記フェーズ素子Ｆに定゛
當的に電流を流すことは信頼性上好ましくない０たとえ
ば何らかの原因によって電源ＶＤにノイズが乗ったり、
誤まって電源電圧を高くしてしまり友ような場合には、
フユーズ素子Ｆに異常電体が流れ、誤まって溶断される
恐れがある０発明の目的 したがって、この発明の目的とするところは、不揮発性
記憶素子を用いて二値の出力【得ることのできる信頼性
の高い半導体集積回路を提供することにある。
発明の概要
この発明の半導体集積回路は、電源と出力端子との間に
フェーズ素子等両端間のインビーダンスが不揮発的に変
化する不揮発性記憶素子を挿入し、上記出力端子とアー
、スとの間にＭＯＳＦＥＴからなるスイッチング素子を
挿入し、さらに上記出力端子にこの端子の信号を検出す
る奇数個のインバータを含む回路の入力端を接続し、こ
の回路の出力を上記ＭＯ８ＦＥＴのゲートに与えること
に１つて、上記不揮発性記憶素子の両端間のインピーダ
ンスが低い状態になっているときでも、この不揮発性記
憶素子に常時電流を流す必要なしに二値の出力を得る工
うにして信頼性を高めるようにしたものである〇発明の
実施例 以下、図面を参照してこの発明の詳細な説明する０１１
４図はこの発明の一実施例の構成を示す回路図である０
この回路は、電源ＶＤ印加点（一方電位供給趨）と出力
端子Ｏｕｔとの間にポリシリコンに１って構成されたフ
ユーズ素子Ｆｌｉ挿入し、出力端子Ｏｕｔとアース（他
方電位供給端）との間にプログラム用の工ｙノ・ンスメ
ントモードのＭＯ８ＦｆｆｉＴＱ”＋を挿入し、かつ出
力端子Ｏｕｔとアースとの間にもう１つのエンハンスメ
ントモードのＭＯ８ＦＩＴＱｌ、ｌ挿入し、上記出力端
子Ｏｕｔにこの端子の信号を検出する九めのインバータ
Ｉｓの入力端ｔ＊続し、このインバータ■、の出力を上
記ＭＯ８ＦＩＴＱｍ、のゲートに与え、さらに上記ＭＯ
８ＦＥＴＱ＋＋、のゲートにプログラム信号Ｐｔ−与え
る工うにしたものである。そして出力端子Ｏｓｔの信号
は、艮とえば前記第１図回路内の予備のアドレスデコー
ダＳに与えられる。
フェーズ素子等両端間のインビーダンスが不揮発的に変
化する不揮発性記憶素子を挿入し、上記出力端子とアー
、スとの間にＭＯＳＦＥＴからなるスイッチング素子を
挿入し、さらに上記出力端子にこの端子の信号を検出す
る奇数個のインバータを含む回路の入力端を接続し、こ
の回路の出力を上記ＭＯ８ＦＥＴのゲートに与えること
に１つて、上記不揮発性記憶素子の両端間のインピーダ
ンスが低い状態になっているときでも、この不揮発性記
憶素子に常時電流を流す必要なしに二値の出力を得る工
うにして信頼性を高めるようにしたものである〇発明の
実施例 以下、図面を参照してこの発明の詳細な説明する０１１
４図はこの発明の一実施例の構成を示す回路図である０
この回路は、電源ＶＤ印加点（一方電位供給趨）と出力
端子Ｏｕｔとの間にポリシリコンに１って構成されたフ
ユーズ素子Ｆｌｉ挿入し、出力端子Ｏｕｔとアース（他
方電位供給端）との間にプログラム用の工ｙノ・ンスメ
ントモードのＭＯ８ＦｆｆｉＴＱ”＋を挿入し、かつ出
力端子Ｏｕｔとアースとの間にもう１つのエンハンスメ
ントモードのＭＯ８ＦＩＴＱｌ、ｌ挿入し、上記出力端
子Ｏｕｔにこの端子の信号を検出する九めのインバータ
Ｉｓの入力端ｔ＊続し、このインバータ■、の出力を上
記ＭＯ８ＦＩＴＱｍ、のゲートに与え、さらに上記ＭＯ
８ＦＥＴＱ＋＋、のゲートにプログラム信号Ｐｔ−与え
る工うにしたものである。そして出力端子Ｏｓｔの信号
は、艮とえば前記第１図回路内の予備のアドレスデコー
ダＳに与えられる。
このような構成の回路において、フェーズ素子Ｆｔｌｌ
断する場合には、ＭＯ８ＦＩＴＱｌ、のゲートにルベル
のプログラム信号Ｐが与えられる。するとこのＭＯ８Ｆ
］ＣＴＱｍ、がオンしてフェーズ素子ＦＫ大きな電流が
流れ、このときに発生するジュール熱に↓つてフェーズ
素子Ｆが溶断される０プログラム後、フユーズ素子Ｆが
溶断されている状態で電源ＶＤが投入されると、出力端
子ＯｕｔはＶＤによって充電されることがないのでイン
バータ！、の出力はルベルになる。したがって、ＭＯ１
ｉＦ］ＣＴＱｍｌがオンし出力端子Ｏｕｔの信号は０レ
ベルに設定される〇一方、フユーズ素子Ｆが溶断されて
いないとき、電源ＶＤが投入されると、出力端子０１１
ｔはルベルに充電され、インバータｌ、の出力が０レベ
ルになってＭＯ８ＦｇＴＱｘ、はカットオフする。この
場合、出力端子Ｏｕｔの信号はルベルに設定される。ま
たこのとき、 ＭＯ８Ｆ ＨＴ Ｑ ” １ ＋ Ｑ １１は共にカッ
トオフしているので、従来のようにフェーズ素子ＦＫ常
時電流が流れることがないので、誤まって溶断され、る
ことはなく、信頼性を高くすることができる０なお、フ
ユーズ素子Ｆの抵抗とＭＯ８ＦΣＴｌ。
断する場合には、ＭＯ８ＦＩＴＱｌ、のゲートにルベル
のプログラム信号Ｐが与えられる。するとこのＭＯ８Ｆ
］ＣＴＱｍ、がオンしてフェーズ素子ＦＫ大きな電流が
流れ、このときに発生するジュール熱に↓つてフェーズ
素子Ｆが溶断される０プログラム後、フユーズ素子Ｆが
溶断されている状態で電源ＶＤが投入されると、出力端
子ＯｕｔはＶＤによって充電されることがないのでイン
バータ！、の出力はルベルになる。したがって、ＭＯ１
ｉＦ］ＣＴＱｍｌがオンし出力端子Ｏｕｔの信号は０レ
ベルに設定される〇一方、フユーズ素子Ｆが溶断されて
いないとき、電源ＶＤが投入されると、出力端子０１１
ｔはルベルに充電され、インバータｌ、の出力が０レベ
ルになってＭＯ８ＦｇＴＱｘ、はカットオフする。この
場合、出力端子Ｏｕｔの信号はルベルに設定される。ま
たこのとき、 ＭＯ８Ｆ ＨＴ Ｑ ” １ ＋ Ｑ １１は共にカッ
トオフしているので、従来のようにフェーズ素子ＦＫ常
時電流が流れることがないので、誤まって溶断され、る
ことはなく、信頼性を高くすることができる０なお、フ
ユーズ素子Ｆの抵抗とＭＯ８ＦΣＴｌ。
のオン抵抗との間の抵抗比は、出力端子Ｏｕｔの信号が
ルベルになる工うに設定されるのが望ましい○ １８５図はこの発明の他の実施例の構成を示す回路図で
ある０この回路では出力端子０１１ｔの信号を検出する
九めの手段として、直列接続された３個のインバータＩ
、〜１４とインノ（−タ１１ｓ■４間とアースとの間に
挿入され、ｔコンデンサＣとからなる回路を用いる１う
にしたものである。
ルベルになる工うに設定されるのが望ましい○ １８５図はこの発明の他の実施例の構成を示す回路図で
ある０この回路では出力端子０１１ｔの信号を検出する
九めの手段として、直列接続された３個のインバータＩ
、〜１４とインノ（−タ１１ｓ■４間とアースとの間に
挿入され、ｔコンデンサＣとからなる回路を用いる１う
にしたものである。
この回路ではインバータ１１とコンデンサＣに↓る信号
遅延時間を利用して、ＭＯ８ＦＩ’ｒＱｌ。
遅延時間を利用して、ＭＯ８ＦＩ’ｒＱｌ。
がフユーズ素子Ｆの状態に対応して確実にオン。
オフ制御される工うにしているＯ
なお、この発明は上記実施例に限定されるものではなく
、たとえばフユーズ素子ＦはＭＯｌｉＦＷＴＱ”＋ を
用いて溶断する場合について説明したが、これはレーザ
光線岬のエネルギー線を照射することによって溶断する
１うにしても↓い０そしてこの場合にはＭ ＯＢ Ｆ
Ｅ Ｔ Ｑ ｘ 、は。
、たとえばフユーズ素子ＦはＭＯｌｉＦＷＴＱ”＋ を
用いて溶断する場合について説明したが、これはレーザ
光線岬のエネルギー線を照射することによって溶断する
１うにしても↓い０そしてこの場合にはＭ ＯＢ Ｆ
Ｅ Ｔ Ｑ ｘ 、は。
不要である０さらにフェーズ素子Ｆの代りにＭＮＯ８，
！’ＡＭＯ８等の不揮発性記憶素子を用いてもよく、要
するに両端間のインピーダンスが不揮発的に変化するよ
うなものであればフェーズ素子Ｆの代りに用いることが
できるｏｔ７ｔポリシリコンによって作られ次フェーズ
素子を使用する場合、初期状態では高抵抗状態にして溶
断され次ときと同じ状態にし、その後、レーザアニール
して低抵抗化し溶断されていない状態と同じ状態にする
ふうにしても工い。
！’ＡＭＯ８等の不揮発性記憶素子を用いてもよく、要
するに両端間のインピーダンスが不揮発的に変化するよ
うなものであればフェーズ素子Ｆの代りに用いることが
できるｏｔ７ｔポリシリコンによって作られ次フェーズ
素子を使用する場合、初期状態では高抵抗状態にして溶
断され次ときと同じ状態にし、その後、レーザアニール
して低抵抗化し溶断されていない状態と同じ状態にする
ふうにしても工い。
さらに第４図においてインバータを１個設ける場合につ
いて説明したが、これは奇数個であれば工い。
いて説明したが、これは奇数個であれば工い。
発明の詳細
な説明した↓うにこの発明に１れば、不揮発性記憶素子
を用いて二値の出力を得為ことのできる信頼性の高い半
導体集積回路を提供することができる。
を用いて二値の出力を得為ことのできる信頼性の高い半
導体集積回路を提供することができる。
ｌＸ１図は予備のメモリセル回路が形成された半導体メ
モリのブロック構成図、ＪＩＫ２図−） 、 （ｂ）は
上記半導体メモリの一部回路の従来の構成を示す回路図
、第３図は上記半導体メモリの他の部分の構成を示す回
路図、第４図はこの発明の一実施例の構成を示す回路図
、第５図はこの発明の他の実施例の構成を示す回路図で
ある（。 １・パアドレスバソファ、２・・・正規のアドレスデコ
ーダ、３・・・予備のアドレスデコーダ、４・・・正規
のメモリセル回路、５・・・予備のメモリセル回路、６
・・・交換制御信号発生部、Ｑｍ 、 Ｑｎｓ＋ 。 Ｑ”＋ 、Ｑ”＊・・・エンハンスメントモートノＭＯ
８ＦＥＴｓ ＱＤ ａ ＱＬＩＩ −ｆイ’ｊｖツ
ｖ”ｉｙモードの￥−０８Ｆ ＥＴ、Ｆ 、 ＦＢ
・・・フユーズ素子、ｌ、〜Ｉ、・・・インバータ、Ｃ
・・・コンデンサ。 出軸人代理人 弁理士 鈴 江 武 彦第１図 第３図 第４図 ｎ 第５図
モリのブロック構成図、ＪＩＫ２図−） 、 （ｂ）は
上記半導体メモリの一部回路の従来の構成を示す回路図
、第３図は上記半導体メモリの他の部分の構成を示す回
路図、第４図はこの発明の一実施例の構成を示す回路図
、第５図はこの発明の他の実施例の構成を示す回路図で
ある（。 １・パアドレスバソファ、２・・・正規のアドレスデコ
ーダ、３・・・予備のアドレスデコーダ、４・・・正規
のメモリセル回路、５・・・予備のメモリセル回路、６
・・・交換制御信号発生部、Ｑｍ 、 Ｑｎｓ＋ 。 Ｑ”＋ 、Ｑ”＊・・・エンハンスメントモートノＭＯ
８ＦＥＴｓ ＱＤ ａ ＱＬＩＩ −ｆイ’ｊｖツ
ｖ”ｉｙモードの￥−０８Ｆ ＥＴ、Ｆ 、 ＦＢ
・・・フユーズ素子、ｌ、〜Ｉ、・・・インバータ、Ｃ
・・・コンデンサ。 出軸人代理人 弁理士 鈴 江 武 彦第１図 第３図 第４図 ｎ 第５図
Claims (4)
- （１）一方電位供給端と出力端との間に挿入され両端間
のインピーダンスが不揮発的に変化する不揮発性記憶素
子と、上記出力端と他方電位供給端との間に挿入される
スイッチング素子と、上記出力端の信号を検出しこの検
出信号に１って上記スイッチング素子をスイッチ制御す
る制御手段とを具備したことを特徴とする半導体集積回
路。 - （２）前記不揮発性記憶素子がポリシリコンに１って構
成されているフェーズ素子である特許請求の範囲第１項
に記載の半導体集積回路。 - （３） 前記制御手段は奇数個のインバータを含んで
いる特許請求の範囲第１項に記載の半導体集積回路。 - （４）前記半導体集積回路は正規メモリ回路お↓び予備
メモリ回路ｔ−ｍえた半導体メモリ内に形成され、正規
メモリ回路内に不良メモリが発生した際に不良メモリを
予備メモリ回路内のメモリと交換する場合に用いられる
交換制御信号として前記出力端の信号を用いるＬうにし
た特許請求の範囲第１項に記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204245A JPS58105496A (ja) | 1981-12-17 | 1981-12-17 | 半導体集積回路 |
| US06/446,669 US4546455A (en) | 1981-12-17 | 1982-12-03 | Semiconductor device |
| DE8282111666T DE3279868D1 (en) | 1981-12-17 | 1982-12-16 | Semiconductor memory device having a programming circuit |
| EP82111666A EP0083031B1 (en) | 1981-12-17 | 1982-12-16 | Semiconductor memory device having a programming circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204245A JPS58105496A (ja) | 1981-12-17 | 1981-12-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105496A true JPS58105496A (ja) | 1983-06-23 |
| JPH022240B2 JPH022240B2 (ja) | 1990-01-17 |
Family
ID=16487251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204245A Granted JPS58105496A (ja) | 1981-12-17 | 1981-12-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105496A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59152597A (ja) * | 1983-02-18 | 1984-08-31 | Nec Corp | メモリ回路 |
| JPS6018899A (ja) * | 1983-07-13 | 1985-01-30 | Toshiba Corp | 半導体メモリ |
| JPS61104500A (ja) * | 1984-10-24 | 1986-05-22 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS63136714A (ja) * | 1986-11-27 | 1988-06-08 | Nec Corp | 半導体集積回路 |
| US20020186119A1 (en) * | 2001-06-08 | 2002-12-12 | Pioneer Corporation | Electronic equipment |
-
1981
- 1981-12-17 JP JP56204245A patent/JPS58105496A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59152597A (ja) * | 1983-02-18 | 1984-08-31 | Nec Corp | メモリ回路 |
| JPH0241116B2 (ja) * | 1983-02-18 | 1990-09-14 | Nippon Electric Co | |
| JPS6018899A (ja) * | 1983-07-13 | 1985-01-30 | Toshiba Corp | 半導体メモリ |
| JPS61104500A (ja) * | 1984-10-24 | 1986-05-22 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPH0582680B2 (ja) * | 1984-10-24 | 1993-11-19 | Hitachi Micro System Kk | |
| JPS63136714A (ja) * | 1986-11-27 | 1988-06-08 | Nec Corp | 半導体集積回路 |
| US20020186119A1 (en) * | 2001-06-08 | 2002-12-12 | Pioneer Corporation | Electronic equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022240B2 (ja) | 1990-01-17 |
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