JPS63136714A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS63136714A JPS63136714A JP61283321A JP28332186A JPS63136714A JP S63136714 A JPS63136714 A JP S63136714A JP 61283321 A JP61283321 A JP 61283321A JP 28332186 A JP28332186 A JP 28332186A JP S63136714 A JPS63136714 A JP S63136714A
- Authority
- JP
- Japan
- Prior art keywords
- node
- potential
- power
- circuit
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 238000001514 detection method Methods 0.000 claims abstract description 14
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000008878 coupling Effects 0.000 abstract description 3
- 238000010168 coupling process Methods 0.000 abstract description 3
- 238000005859 coupling reaction Methods 0.000 abstract description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 230000000087 stabilizing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 235000013305 food Nutrition 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特にプログラム回路
に関する。
に関する。
従来、半導体集積回路において、この種のプログラム回
路は、第４図に示すように構成される。
路は、第４図に示すように構成される。
以下にその動作について説明する。
本回路は、７エーズＦ１を負荷とし、ＮチャンネルＭＯ
８ＦＥＴ Ｑｔ をドライバーとするインバータとＮチ
ャンネルＭＯ８ＦＥＴ （ｈとＰチャンネルＭＯ８ＦＥ
Ｔ Ｑｓから成るＣＭＯＳインバータから構成されるフ
リップフロップ回路である。
８ＦＥＴ Ｑｔ をドライバーとするインバータとＮチ
ャンネルＭＯ８ＦＥＴ （ｈとＰチャンネルＭＯ８ＦＥ
Ｔ Ｑｓから成るＣＭＯＳインバータから構成されるフ
リップフロップ回路である。
Ｆｌが切断されない場合、電源投入時において節点１の
電位がＦ、を介して電源に追随して上昇するのに対し、
節点２の電位は、電源電位と節点１の電位差がＱ３のＶ
ｒを越え、Ｑ３がオンするまで、はとんど変化しない。
電位がＦ、を介して電源に追随して上昇するのに対し、
節点２の電位は、電源電位と節点１の電位差がＱ３のＶ
ｒを越え、Ｑ３がオンするまで、はとんど変化しない。
従って、節点１の電位の方が節点２の電位よシも早く上
昇する。その結果、本プログラムはＦｌが接続時、節点
１がＨｉｇｈレベル、節点２がＬａｗレベルとなシ安定
する。
昇する。その結果、本プログラムはＦｌが接続時、節点
１がＨｉｇｈレベル、節点２がＬａｗレベルとなシ安定
する。
Ｆｌが切断された場合は、電源投入時、節点１はフロー
ティング状態になってお）、どこからも電荷は供給され
ない。従って節点２の電位が上昇しＱｌがオンすると節
点１は接地電位になシ、それに伴って節点２は、電源電
位に固定される。
ティング状態になってお）、どこからも電荷は供給され
ない。従って節点２の電位が上昇しＱｌがオンすると節
点１は接地電位になシ、それに伴って節点２は、電源電
位に固定される。
以上説明した様に本プログラム回路において、フユーズ
Ｆ、を切断しない時は、出力信号φＲはＬｏｗレベル、
切断した時には、Ｈｉｇｈレベルに固定される。
Ｆ、を切断しない時は、出力信号φＲはＬｏｗレベル、
切断した時には、Ｈｉｇｈレベルに固定される。
従来、この種のプログラム回路は、上述した様に、７ユ
ーズＦ、を切断した場合、電源投入時、フローティング
の状態になっているため、以下の様な問題を生ずること
がある。
ーズＦ、を切断した場合、電源投入時、フローティング
の状態になっているため、以下の様な問題を生ずること
がある。
電源電位が急激に上昇するとチップ内の寄生容量による
カップリングのため節点１の電位も上昇する。この時の
電位の上昇が節点２よシも早くな！０、Ｑ、よシもＱ２
の方が早くオンすると、フリップフロップは一担逆デー
タをラッチすることになる。すなわち、節点１がＨｉｇ
ｈレベル、節点２がＬｏｗ レベルとなシ、節点１に蓄
えられた電荷がＱ、のリーチによって減少し、フリップ
フロップが反転するまでこの状態が続く。
カップリングのため節点１の電位も上昇する。この時の
電位の上昇が節点２よシも早くな！０、Ｑ、よシもＱ２
の方が早くオンすると、フリップフロップは一担逆デー
タをラッチすることになる。すなわち、節点１がＨｉｇ
ｈレベル、節点２がＬｏｗ レベルとなシ、節点１に蓄
えられた電荷がＱ、のリーチによって減少し、フリップ
フロップが反転するまでこの状態が続く。
以上説明した様に、本プログラム回路において、フユー
ズ切断時の電源投入直後は、誤動作し易いという欠点が
ある。
ズ切断時の電源投入直後は、誤動作し易いという欠点が
ある。
上述したプログラム回路を有する半導体集積回路に対し
、本発明は、電源投入検出回路を具備しその出力信号を
検知し電源投入時に、プログラム回路を一担リセットさ
せることで、電源投入時の誤動作を防ぐという独創的内
容を有する。
、本発明は、電源投入検出回路を具備しその出力信号を
検知し電源投入時に、プログラム回路を一担リセットさ
せることで、電源投入時の誤動作を防ぐという独創的内
容を有する。
本発明の半導体集積回路は、電源投入を検出し、ワンシ
ョットパルスを発生する電源投入検出回路と、該ワンシ
ョットパルスを受けて、プログラム回路をリセットさせ
るだめのＮチャンネルＭＯ８ＦＥＴを有している。
ョットパルスを発生する電源投入検出回路と、該ワンシ
ョットパルスを受けて、プログラム回路をリセットさせ
るだめのＮチャンネルＭＯ８ＦＥＴを有している。
次に本発明について図面を参照して説明する。
第１図は、本発明の実施例を示す回路図である。
第４図に示した従来例との相違点は、フェーズを負荷と
するインバータの出力節点にドレイン、グランドにソー
スが接続され、ゲートに電源投入検出回路の出力信号φ
Ｖが入力されるＮチャンネルＱ４を有している点である
。
するインバータの出力節点にドレイン、グランドにソー
スが接続され、ゲートに電源投入検出回路の出力信号φ
Ｖが入力されるＮチャンネルＱ４を有している点である
。
フーーズＦ１を切断していない時、電源投入検出回路の
出力信号φ７を受けてＱ４がオンし、節点１の電位は、
接地電位に一担リセットされるものの、Ｆｌを介して電
源に追随して上昇する。一方、節点２の電位は、電源が
上昇し、電源電位と節点１の電位差がＱ３の■１を越え
るまで電荷は供給されないため、上昇しにくい。従って
この時、７リツプフロツプは節点１がＨｉｇｈレベル、
節点２がＬｏｗ レベルとなって安定する。
出力信号φ７を受けてＱ４がオンし、節点１の電位は、
接地電位に一担リセットされるものの、Ｆｌを介して電
源に追随して上昇する。一方、節点２の電位は、電源が
上昇し、電源電位と節点１の電位差がＱ３の■１を越え
るまで電荷は供給されないため、上昇しにくい。従って
この時、７リツプフロツプは節点１がＨｉｇｈレベル、
節点２がＬｏｗ レベルとなって安定する。
次に、フユーズＦ１が切断された場合は、節点１の電位
が寄生容量によるカップリングで電源に追随して上昇す
る様な場合においても、φＶを受けてＱ４がオンすると
、節点１の電位は、接地電位にリセットされる。その後
、節点１には、どこからも電荷が供給されないため、電
位は上昇しない。一方、節点２の電位は、電源電位が上
昇し、電源と節点１の電位差がＱ３の■アを越し、Ｑ３
がオンすると電源に追随して上昇する。このため、フリ
ップフロップは電源投入直後でも誤動作することなく、
節点１がＬｏｗ レベル、節点２がＨｉｇｈレベルとな
って安定する。
が寄生容量によるカップリングで電源に追随して上昇す
る様な場合においても、φＶを受けてＱ４がオンすると
、節点１の電位は、接地電位にリセットされる。その後
、節点１には、どこからも電荷が供給されないため、電
位は上昇しない。一方、節点２の電位は、電源電位が上
昇し、電源と節点１の電位差がＱ３の■アを越し、Ｑ３
がオンすると電源に追随して上昇する。このため、フリ
ップフロップは電源投入直後でも誤動作することなく、
節点１がＬｏｗ レベル、節点２がＨｉｇｈレベルとな
って安定する。
従って、本発明のプログラム回路においても従来と同様
にフユーズＦ、を切断しない時には、出力信号φ８はＬ
ａｗレベル、切断した時にはＨｉｇｈレベルに固定され
る。
にフユーズＦ、を切断しない時には、出力信号φ８はＬ
ａｗレベル、切断した時にはＨｉｇｈレベルに固定され
る。
尚、第３図は、電源投入時にワンショットパルスを発生
する電源投入検出回路の一例を示したものである。
する電源投入検出回路の一例を示したものである。
第２図は本発明の他の実施例の回路図である。
上述した実施例との相違点は、フリップフロップを構成
する２つのインバータに両方ともリセット用のＮチャン
ネルＭＯ８ＦＥＴ Ｑ４−Ｑｓ を有している点である
。
する２つのインバータに両方ともリセット用のＮチャン
ネルＭＯ８ＦＥＴ Ｑ４−Ｑｓ を有している点である
。
通常使用の場合、上述した実施例の様にフユーズを負荷
とするインバータの出力のみリセットすれば問題ないが
、Ｑ、を付加することによシ、この種のプログラム回路
をさらに安定させることができる。
とするインバータの出力のみリセットすれば問題ないが
、Ｑ、を付加することによシ、この種のプログラム回路
をさらに安定させることができる。
電源電位が既に安定した後ノイズが生じ電源投入検出回
路の出力信号φＶのレベルが上昇し％Ｑ４がオンすると
節点１の電位は、接地電位となる。
路の出力信号φＶのレベルが上昇し％Ｑ４がオンすると
節点１の電位は、接地電位となる。
この様な場合、フェーズ切断時には問題ないが７−−ズ
が接続されている場合、フリップフロップのデータが反
転することがある。この時、Ｑ、がＣＭＯＳインバータ
の出力節点２に接続されていれば、節点１と節点２は同
時に接地電位となる。φＶが接地電位にもどり再びＱ、
、 Ｑ、がオフすると、節点１の電位が節点２よシも
早く上昇するため、フリップフロップは、節点１がＨｉ
ｇｈ 、節点２がＬｏｗ になシ、元の正しいデータを
ラッチした状態で安定する。
が接続されている場合、フリップフロップのデータが反
転することがある。この時、Ｑ、がＣＭＯＳインバータ
の出力節点２に接続されていれば、節点１と節点２は同
時に接地電位となる。φＶが接地電位にもどり再びＱ、
、 Ｑ、がオフすると、節点１の電位が節点２よシも
早く上昇するため、フリップフロップは、節点１がＨｉ
ｇｈ 、節点２がＬｏｗ になシ、元の正しいデータを
ラッチした状態で安定する。
上述した様に、この実施例では、ノイズにも十分対応で
きる安定したプログラム回路が得られる。
きる安定したプログラム回路が得られる。
以上説明した様に、本発明は、フユーズを利用したプロ
グラム回路を有する半導体集積回路において電源投入検
出回路を有し、その出力信号を受けて、該プログラム回
路を一担リセットすることによシ、電源投入時に生じ易
いプログラム回路の誤動作を防ぐことができるという効
果がある。
グラム回路を有する半導体集積回路において電源投入検
出回路を有し、その出力信号を受けて、該プログラム回
路を一担リセットすることによシ、電源投入時に生じ易
いプログラム回路の誤動作を防ぐことができるという効
果がある。
第１図は本発明のプログラム回路の回路図、第２図は従
来のプログラム回路の回路図、第３図は電源投入検出回
路の一例を示す回路図、第４図は従来例を示す回路図で
ある。 Ｆｌ・・・・・・フーーズ、Ｑａ ｐ Ｑｔ ＋ Ｑ４
＊ Ｑｙ ＋ Ｑｔ ＋ Ｑａ ＋Ｑ１ｏ−Ｑｔｔ
−−ＮチャンネルＭＯ８ＦＥＴ ％Ｑｓ 、Ｑａ 。 Ｑ９ ｅ Ｑｕ・・・・・・ＰチャンネルＭＯ８ＦＥＴ
、 φ８・・・・・・プログラム回路の出力信号、φ
Ｖ・・・・・・電源投入検出回路の出力信号。 〉 叱へ
９、
来のプログラム回路の回路図、第３図は電源投入検出回
路の一例を示す回路図、第４図は従来例を示す回路図で
ある。 Ｆｌ・・・・・・フーーズ、Ｑａ ｐ Ｑｔ ＋ Ｑ４
＊ Ｑｙ ＋ Ｑｔ ＋ Ｑａ ＋Ｑ１ｏ−Ｑｔｔ
−−ＮチャンネルＭＯ８ＦＥＴ ％Ｑｓ 、Ｑａ 。 Ｑ９ ｅ Ｑｕ・・・・・・ＰチャンネルＭＯ８ＦＥＴ
、 φ８・・・・・・プログラム回路の出力信号、φ
Ｖ・・・・・・電源投入検出回路の出力信号。 〉 叱へ
９、
Claims (1)
- フューズを切断するか否かによって回路動作を調整した
り、回路機能を切り換えることを目的としたプログラム
回路を有する半導体集積回路において、電源投入検出回
路を具備し、該電源投入検出回路の出力信号を検知して
電源投入時に該プログラム回路をリセットさせることを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28332186A JP2703890B2 (ja) | 1986-11-27 | 1986-11-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28332186A JP2703890B2 (ja) | 1986-11-27 | 1986-11-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136714A true JPS63136714A (ja) | 1988-06-08 |
| JP2703890B2 JP2703890B2 (ja) | 1998-01-26 |
Family
ID=17663951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28332186A Expired - Fee Related JP2703890B2 (ja) | 1986-11-27 | 1986-11-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2703890B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203088A (ja) * | 1989-12-28 | 1991-09-04 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH03272098A (ja) * | 1990-03-20 | 1991-12-03 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH04216398A (ja) * | 1990-02-24 | 1992-08-06 | Hyundai Electron Ind Co Ltd | メモリ素子の低消費電力リダンダンシー回路 |
| JPH06267269A (ja) * | 1993-03-10 | 1994-09-22 | Nec Corp | 初期状態設定回路 |
| US5953279A (en) * | 1996-12-31 | 1999-09-14 | Hyundai Electronics Industries Co., Ltd. | Fuse option circuit for memory device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3598976B2 (ja) | 2001-01-31 | 2004-12-08 | 日本電気株式会社 | 電源ノイズセンサ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5225072U (ja) * | 1975-08-13 | 1977-02-22 | ||
| JPS5490937A (en) * | 1977-12-27 | 1979-07-19 | Seiko Instr & Electronics Ltd | Semiconductor memory circuit |
| JPS55150026A (en) * | 1979-05-09 | 1980-11-21 | Fujitsu Ltd | Power-on clearing circuit |
| JPS58105496A (ja) * | 1981-12-17 | 1983-06-23 | Toshiba Corp | 半導体集積回路 |
| JPS58177599A (ja) * | 1982-04-12 | 1983-10-18 | Toshiba Corp | 半導体集積回路装置 |
-
1986
- 1986-11-27 JP JP28332186A patent/JP2703890B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5225072U (ja) * | 1975-08-13 | 1977-02-22 | ||
| JPS5490937A (en) * | 1977-12-27 | 1979-07-19 | Seiko Instr & Electronics Ltd | Semiconductor memory circuit |
| JPS55150026A (en) * | 1979-05-09 | 1980-11-21 | Fujitsu Ltd | Power-on clearing circuit |
| JPS58105496A (ja) * | 1981-12-17 | 1983-06-23 | Toshiba Corp | 半導体集積回路 |
| JPS58177599A (ja) * | 1982-04-12 | 1983-10-18 | Toshiba Corp | 半導体集積回路装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203088A (ja) * | 1989-12-28 | 1991-09-04 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH04216398A (ja) * | 1990-02-24 | 1992-08-06 | Hyundai Electron Ind Co Ltd | メモリ素子の低消費電力リダンダンシー回路 |
| JPH03272098A (ja) * | 1990-03-20 | 1991-12-03 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH06267269A (ja) * | 1993-03-10 | 1994-09-22 | Nec Corp | 初期状態設定回路 |
| US5953279A (en) * | 1996-12-31 | 1999-09-14 | Hyundai Electronics Industries Co., Ltd. | Fuse option circuit for memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2703890B2 (ja) | 1998-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7254082B2 (en) | Semiconductor device | |
| KR0126849B1 (ko) | 공진 소자와 외부 클락 신호에 대한 응답으로 발진 신호를 생성하는 발진기 회로 | |
| JPH0527285B2 (ja) | ||
| JPS62203416A (ja) | 特にマイクロプロセツサの周辺装置用の、ｍｏｓ技術の論理回路のためのパワ−オンリセツテイング回路 | |
| JPS63136714A (ja) | 半導体集積回路 | |
| JP2968653B2 (ja) | 出力回路 | |
| JP2563570B2 (ja) | セット・リセット式フリップフロップ回路 | |
| JPS61262827A (ja) | 半導体集積回路装置 | |
| JP2936474B2 (ja) | 半導体集積回路装置 | |
| JPH03250813A (ja) | 出力回路 | |
| JP2859898B2 (ja) | チョッパ型コンパレータ | |
| JP2926852B2 (ja) | 半導体メモリ | |
| JPH0223703A (ja) | 発振制御回路 | |
| JPS6111839A (ja) | パワ−オン・イニシヤライズ回路 | |
| JPH0481009A (ja) | 圧電発振回路 | |
| JP2833355B2 (ja) | 半導体集積回路 | |
| JPS63161719A (ja) | ラツチ回路 | |
| JPH04237214A (ja) | クロックドインバータ | |
| JPH046699A (ja) | 半導体メモリ | |
| JPH071853Y2 (ja) | 二端子型ｌｃ発振回路 | |
| JPS5870333A (ja) | ダイナミツク型ｃｍｏｓ集積回路装置 | |
| JP2562437B2 (ja) | フリップフロップ回路 | |
| JPS61170125A (ja) | 出力回路 | |
| JPH01248827A (ja) | 半導体集積回路 | |
| JPS6367813A (ja) | ブ−トアツプ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |