KR0126849B1 - 공진 소자와 외부 클락 신호에 대한 응답으로 발진 신호를 생성하는 발진기 회로 - Google Patents

공진 소자와 외부 클락 신호에 대한 응답으로 발진 신호를 생성하는 발진기 회로

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KR0126849B1
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데쯔야 나라하라
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가네꼬 히사시
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Abstract

본 발명은 제1 모드에서 공진 소자에 응답하여 발진 신호를 생성하고 제2모드에서는 외부 클락 신호에 응답하여 발진 신호를 생성하는 발진기 회로에 대한 것이다. 이 발진기 회로는 3상 인버터 회로와 3상 인버터 회로의 입력과 출력 노드 사이의 트랜스퍼 회로로 구성되고, 3상 인버터 회로의 출력 노드는 외부 클락 신호가 사용될 때 고임피던스 상태로 되고 공진 소자가 사용될 때에는 활성 상태로 된다.

Description

공진 소자와 외부 클락 신호에 대한 응답으로 발진 신호를 생성하는 발진기 회로
제1도는 본 발명의 첫 번째 실시예에 대한 회로도.
제2도는 본 발명의 두 번째 실시예에 대한 회로도.
제3도는 본 발명의 세 번째 실시예에 대한 회로도.
제4도는 본 클락 감지 회로의 회로도.
제5도는 제3도의 회로의 작동을 기술한 신호 파형도.
제6도는 제3도의 회로의 작동을 기술한 또 다른 신호파형도.
제7도는 제3도에서 보여진 클락 감지 회로의 또 다른 예의 회로도.
제8도는 본 발명의 4번째 실시예에 대한 클락 감지 회로의 회로도.
제9도는 제8도에서 보인 T형 플립플랍의 회로도.
제10도는 제8도에서 보인 R-S형 플립플랍의 회로도.
제11도는 제8도에서 보인 회로의 작동을 기술한 신호 파형도.
제12도는 제8도에서 보인 회로의 작동을 기술한 또 다른 신호 파형도.
제13도는 기존 발진기 회로의 회로도.
제14도는 인버터 회로의 특성을 보여 주는 다이어그램.
제15도는 인버터 회로의 특성을 보여 주는 다이어그램.
제16도는 기존 발진기 회로의 또 다른 예에 대한 회로도.
* 도면의 주요부분에 대한 부호의 설명
150 : 반도체 칩 11 : 인버터 회로
20 : 클락 검출 회로 50 : 3상 인버터 회로
60 : 트랜스퍼 회로 70 : 발진기 회로
본 발명은 발진기 회로에 관한 것으로서, 특히 제 1모드에서 결정체와 같은 공진 소자, 제 2모드에서 외부 클락 신호에 응답하여 발진신호를 생성하는 발진기 회로에 관한 것이다.
제13도는 기존의 발진기 회로의 예를 도시한다.
이 회로는 P형 MOSFET M1과 N형 MOSFET M2로 구성되고 단자 V1에 연결된 입력 노드와 단자 V2에 연결된 출력 노드를 가지는 인버터 회로, 그 드레인이 단자V1와 연결되고 소스는 단자 V2와 연결된 P형 MOSFET M3와 그 드레인이 단자 V1와 연결되고 소스는 단자 V2와 연결된 N형 MOSFET M4, 단자 V1과 접지 사이에 연결된 N형 MOSFET M8로 구성된 트랜스퍼 회로, 입력이 단자 V2와 연결되고 출력은 발진기 회로의 출력 V0에 연결된 인버터 회로(11) 및 인버터 회로(12)와 NOR 회로(13)로 구성된 발진 제어 회로로 구성된다. 결정체 X1은 선택적으로 단자 V1과 단자 V2사이에 연결되어 있다. 더욱이 발진기 회로는 CPU(도시되지 않음)와 같은 데이터 처리 장치로부터 스위칭 입력 단자 VX와 정지 입력 단자 VS를 포함한다.
발진 정지 입력 신호 VS와 발진 스위칭 입력 신호 VX가 저준위에 있을 때 이 회로는 결정 발진기 회로로서 작동한다. 이는 N형 MOSFET M8이 턴온되고 P형 MOSFET M3와 N형 MOSFET M4가 모두 턴오프되기 때문이다.
한편 신호 VS가 고준위에 있을 때, 그 게이트가 고준위이기 때문에 N형 MOSFET M8이 턴온되고, P형 MOSFET M3의 게이트가 고준위로 N형 MOSFET M4의 게이트가 저준위로 변경됨으로써 트랜스퍼 회로가 턴오프 되는데, 그리하여 단자 V1은 저준위로, 단자 V2는 고준위로 되고 발진이 정지된다. P형 MOSFET M1과 N형 MOSFET M2로 구성된 인버터 회로의 주파수-이득 특성은 제14(a)도에 도시된 바와 같은데, 이득이 0dB가 될 때 주파수 fo보다 낮은 주파수에서 발진이 가능하다. 주파수 fo는 제 14(b)도에 도시된 바와 같이 MOSFET의 게이트 폭 W에로 비례하면서 변하기 때문에 주파수 fo는 원하는 발진 주파수 보다 다소 높게 선택해야 한다.
그러나 이때 P형 MOSFET M1과 N형 MOSFET M2로 구성된 인버터 회로의 소비전류 I가 제 14(c)도에 도시된 바와 같이 소비 전류와 게이트 폭 사이에 비례 관계를 가진 MOSFET의 게이트 넓이에 의하여 결정되기 때문에 게이트 폭 W는 전력 소모를 줄이기 위하여 너무 크지 않아야 한다.
이 발진기 회로에서 제15도에 도시된 부하 용량과 이득 사이의 상관관계와 같이 P형 MOSFET M1과 N형 MOSFET M2로 구성된 인버터 회로의 이득은 부하 용량 CL이 증가할수록 감소한다. 이러한 이유에서 발진기 회로가 결정 발진기의 사용보다 외부 클락 신호에 의하여 작동할 때 발진 제어 회로의 신호 VX를 고준위로 가져감으로써 P형 MOSFET M3와 N형 MOSFET M4는 턴오프 되고 외부 클락 신호 VC는 단자 V1에만 인가 된다. 이 경우 외부 클락 신호 VC는 P형 MOSFET M1과 N형 MOSFET M2로 구성된 인버터 회로와 인버터 회로(11)를 통하여 발진기 회로의 내부로 전달된다.
이러한 경우에 LSI의 외부에서 배선 등에 의하여 단자 V2에 부하 용량 CL이 존재하면, 제15도에 도시된 바와 같이 이득은 감소하게 되고, P형 MOSFET M1과 N형 MOSFET M2로 구성된 인버터 회로에 의하여 외부 클락 신호가 감쇠하게 되어, 때때로 내부로 신호가 전달되지 않는 상황이 발생하기도 한다.
더욱이 외부 클락 신호 VC가 단자 V2에만 인가되면, P형 MOSFET M1과 N형 MOSFET M2의 출력 전압은 외부 클락 신호 VC와 경쟁하게 되고, 외부 틀락 신호 VC가 내부로 전달되지 않거나 MOSFET들이 높은 통과 전류 때문에 잡음의 소스가 되는 상황이 발생한다. 이러한 이유 때문에 외부 클락 신호에 의하여 발진기 회로를 작동시키기 위해서는, 제16도에 도시된 바와 같이, V1과 단자 V2사이에 외부에 설치된 인버터 회로(15)가 필요하게 된다.
본 발명의 목적은 제1모드에서 공진 소자에 응답하여, 제2모드에서는 외부 인버터 회로 없이 큰 잡음 뿐만 아니라 외부 틀락 신호에 응답하여 발진신호를 생성하는 발진기 회로를 제공하는 것이다.
본 발명에 의한 발진기 회로는 제1단자, 제2단자, 3상 인버터 회로, 피드백 회로, 발진 제어 회로로 구성되어 있다. 3상 인버터 회로는 제1단자에 연결된 입력 노드와 제2단자에 연결된 출력 노드를 가지며, 피드백 회로는 제1단자 및 제2단자에 연결되어 있다. 제어 회로는 제1모드에서 피드백 회로와 3상 인버터 회로의 각 부분을 활성화시키도록 작용하며, 제2모드에서 피드백 회로와 3상 인버터 회로 각각을 비활성화시킨다. 3상 인버터 회로는 비활성화될 때 그 출력 노드에 고임피던스 상태를 발생시킨다. 제1모드에서 3상 인버터회로는 발진 신호를 생성하기 위하여 제1단자와 제2단자 사이에 연결된 공진 소자와 협력하고, 제2모드에서 외부 클락 신호는 제2단자에 인가된다.
본 발명의 전술한 또는 기타 목적, 특징 및 장점들은 첨부한 도면과 관련된 이하의 상세한 설명을 참조하면 더욱 명백해질 것이다.
제1도는 본 발명의 첫번째 실시예에 따른 발진기 회로도이다. 이 발진기 회로(100)는 단일 반도체 칩(150) 상에 제조되었고, 전력선 VDD와 접지선 사이의 P형 MOSFET M6, P형 MOSFET M1, N형 MOSFET M2, N형 MOSFET M7의 직렬 접속으로 구성되고 단자 V1에 연결된 입력 노드와 단자 V2에 연결된 출력 노드를 가지는 3상 인버터 회로(50), 단자 V2와 접지 사이에 연결된 P형 MOSFET M3, N형 MOSFET M4, N형 MOSFET M5로 구성된 피드백 회로로서의 트랜스퍼 회로(60), 단자 V2에 연결된 입력 노드와 발진기 회로의 출력 V0와 연결된 출력 노드를 가지는 인버터 회로(11) 및 인버터 회로(12)와 NOR 회로(13)로 구성된 발진기 회로(70)로 구성되어 있다. 칩(150)의 외부에는 결정과 같은 공진 소자가 단자 V1과 단자 V2사이에 연결되어 있거나 외부 클락 신호 VC가 단자 V2에 가해진다. 발진기 회로의 출력 V0로부터 유도된 발진 신호는 칩(150) 상의 데이터 처리 장치(도시되지 않음)으로 제공된다.
이하에서 이 회로의 작동을 기술한다.
제1모드에서 결정 발진기로서 결정(80)은 단자 V1과 단자 V2사이에 연결된다. 발진기 제어 회로의 단자 VS와 VX가 모두 저준위에 있을 때 P형 MOSFET M6과 N형 MOSFET M7은 3상 인버터 회로(50)를 활성화시켜 켜지고 P형 MOSFET M3와 N형 MOSFET M4는 또 피드백 저항으로서 역할을 하기 위하여 턴온 된다. 따라서 이 회로(100)는 결정 발진기 회로로서 작동한다.
한편 제2모드에서 외부 클락 신호에 응답하는 회로로써, 외부 클락 신호 VC는 단자 V2에 입력되고 단자 V1과 단자 V2사이에 아무 결정도 연결되지 않는다. 이 경우 발진기 제어 회로(70)의 단자 VS는 저준위로 가정하고 단자 VX는 고준위로 가정한다. 따라서 P형 MOSFET M6과 N형 MOSFET M7은 3상 인버터 회로(50)을 비활성화하도록 턴오프된다. 따라서 회로(50)의 출력단은 고임피던스 상태로 된다. 더욱이 P형 MOSFET M3와 N형 MOSFET M4는 모두 단자 V2로부터 단자 V1을 단절하기 위하여 턴오프 되며 N형 MOSFET M6도 턴오프 된다. 결과적으로 단자 V2에 인가되는 외부 클락 신호 VC는 인버터(11)를 통하여 발진 신호 V0로서 내부로 전달된다.
제1 또는 제2 모드에서 발진 제어 회로의 단자 VS가 고준위라고 가정할 때 P형 MOSFET M6와 N형 MOSFET M7은 3상 인버터 회로(50)의 출력을 고임피던스 상태로 가져가기 위하여 턴오프 되며 P형 MOSFET M3와 N형 MOSFET M4는 단자 V1과 단자 V2를 서로 분리시키기 위하여 턴오프된다. 또한 N형 MOSFET M5는 단자 V2를 저준위로 클램프하기 위하여 턴온된다. 결과적으로 인버터 회로(11)에 대한 입력이 그곳을 통하여 흐르는 통과 전류를 방지하기 위하여 저준위로 크램프된다. 더욱이 발진 신호 V0는 유도되지 않는다.
이 회로에서 MOSFET M1,M2,M6,M7로 구성된 3상 인버터 회로의 특성은 기존 인버터와 연관하여 기술한 것과 같으며, 종래의 경우와 유사하게 주파수 fo를 원하는 주파수보다 약간 높게 만드는 게이트 폭 W가 채택된다. 이 경우 발진 주파수가 같다면 본 발명의 3상 인버터 회로의 소비 전류는 기존의 인버터 회로와 같다. 이 회로에서 외부 클락 신호 VC를 사용하여 발진하는 동안에 MOSFET M1,M2,M6,M7로 구성된 3상 인버터 회로의 출력이 고임피던스 상태로 되고, 따라서 단지 외부 클락 신호 VC를 단자 V2에만 인가함으로써 회로를 조작할 수 있게 된다. 더욱이 그때의 단자 V1의 포텐셜과 기생 용량(parasitic capacity)은 발진기 회로의 특성에 영향을 미치지 않는다.
또한 외부 클락 회로에 의해 작동하는 발진기 회로를 사용할 때 단자 V1이 발진기 회로와 관계없는 신호를 위한 입력 단자 또는 출력 단자로 사용될 수 있다는 이점이 있다.
위에서 언급한 바와 같이, 외부적으로 설치된 인버터 회로를 감소시킴으로써, 본 발명에 따른 발진기 회로는 기존 발진기 회로에 비교하여 인버터 회로의 가격, 레이 아웃 넓이, 전력 소비를 줄일 수 있다.
제2도에서는, 제1도의 구성요소와 동일한 구성요소들이 반복된 설명을 피하기 위하여 동일한 참조번호로 표시된, 제2 실시예의 회로도를 도시한다. 이 회로는 N형 MOSFET M5를 없애고 NAND 회로(16)로 인버터 회로(11)을 대체시켜 얻어진다. 이 회로에서 제1도의 실시예와 유사한 효과가 얻어진다. 더욱이 발진 정지시에 단자 V2의 저준위에 일치시키기 위하여 외부 클릭 신호가 저준위에 있어야하는 첫번째 실시예에 대조적으로 본 실시예에서는 발진 정지시에 단자 V2의 포텐셜은 고정되어 있지 않으며 임의의 입력 포텐셜이 채용될 수 있다.
제1, 제2 실시예와 같이 이러한 발진기 회로에서는 전력 공급 후 즉시 결정 발진기를 사용하여 작동되는 회로인가 또는 외부 클락 회로에 의하여 작동되는 회로인가의 여부를 결정할 필요가 있다. 따라서 칩(150) 상에 전용 단자를 만들어 그 선택을 표시하여야 한다. 전용 단자의 설치에 관현하여 패키지 핀의 수와 칩상의 패드 수의 증가에 의한 비용 증가, 스위칭 신호의 예비와 같은 문제가 발생할 수도 있다. 이러한 문제를 해결하기 위한 발진기 회로가 제3도에서 본 발명의 세번째 실시예로 도시된다. 이 발진기 회로(200)는 단일 반도체 칩(250) 상에서 제조되고 3상 인버터 회로(50), 트랜스퍼 회로(60), NAND회로(16), 클락 검출 회로(20), 발진 제어 회로(70)로 구성되어 있다. 3상 인버터 회로(50)는 P형 MOSFET M1과 M6, N형 MOSFET M2와 M7의 직렬 접속으로 형성되고 단자 V1에 연결된 입력노드와 단자 V2사이에 연결된 출력 노드를 가지고 있다. 트랜스퍼 회로(60)는 단자 V1과 단자 V2사이에 병렬 접속된 P형 MOSFET M3와 N형 MOSFET M4로 형성된 피드백 회로이다. NAND 회로(16)는 단자 V2에 연결된 제1입력과 발진기 회로의 출력 V0에 연결된 출력을 가진다. 클락 검출 회로(20)는 단자 V2및 VR에 연결된 제1 및 제2 입력을 가진다. 발진 제어 회로(70)은 인버터 회로(12,17)과 NOR회로(13,18)로 구성되어 있다. 제4도는 제3도의 클락 검출 회로의 예를 보여주는 회로도이다. 이 클락 검출 회로는 P형 MOSFET M11, P형 MOSFET M12, N형 MOSFET M13, 정전용량 소자 C11, 래칭 회로(30), 인버터 회로(22)로 구성되어 있다. P형 MOSFET M11은 단자 V2와 전원 VDD사이에 연결되고, P형 MOSFET M12는 그 드레인이 정션 N1에 연결되고 그 게이트는 단자 V2에 연결되었으며 그 소스는 전원 VDD에 연결되어 있다. N형 MOSFET M13은 그 드레인이 정션 N1에 연결되어 있고 게이트는 단자 VR에, 소스는 접지 되어 있으며, 정전 소량 소자 C11은 정션 N1과 접지 사이에 연결되어 있다. 래칭 회로(30)은 P형 MOSFET M14, M15와 N형 MOSFET M16,M17로 구성된 3상 인버터 회로와 P형 MOSFET M18, M19와 N형 MOSFET M20,M21로 구성된 3상 인버터 회로로 구성되며 정션 N1에 입력을 가지고 단자 V3에 출력을 가지는 3상 인버터 회로와 인버터 회로(22)로 구성된다.
이 회로의 동작을 기술한다. 먼저, 결정(80)이 공진 소자로서 단자 V1과 단자 V2에 연결된 결정 발진기를 사용되는 발진의 경우, 회로의 동작은 제5도에서 주어진 파형으로 보여진다. LSI에서 시작하여 내부 회로를 초기화시키기 위하여 리셋 신호 VR을 사용하는 것이 일반적이다. 그 경우에, 리셋 신호 VR이 발진기 회로에서 고준위로 될 때, MOSFET M1,M2,M6,M7로 구성된 3상 인버터 회로의 출력은 고임피던스 상태로 되고, MOSFET M3,M4로 구성된 트랜스퍼 회로는 턴오프 되며, MOSFET M14 내지 M17로 구성된 3상 인버터 회로는 인버터로서 작동하고, MOSFET M18 내지 M21로 구성된 3상 인버터 회로의 출력은 고임피던스 상태로 되며, MOSFET M11과 M13은 턴온된다. 단자 V2는 결정 발진기에만 연결되고 직류 전류선이 없기 때문에, 단자 V2는 MOSFET M11에 의해 고준위로 되어 MOSFET M12를 턴오프하고 정션 N1을 저준위가 되게 하며, 단자 V3는 저준위로 된다. 리셋 신호 VR이 후에 저준위로 복귀함에 따라 단자 V3에 저준위가 래치되고 MOSFET M1,M2,M6,M7로 구성된 3상 인버터 회로는 교류 증폭기로서 동작하고, MOSFET M3, M4로 구성된 트랜스퍼 회로는 결정 발진 동작을 시작하도록 턴온되며, 단자 V2의 신호는 NAND 회로(16)을 통하여 단자 V0로 출력된다.
다음으로 단자 V2에서 외부 클락 신호 VC를 받는 것에 의한 동작이 제6도 파형도에서 보여진다. 리셋 신호 VR이 고준위로 되므로 MOSFET M1,M2,M6,M7로 구성된 3상 인버터 회로의 출력이 고임피던스 상태로 되고, MOSFET M3,M4로 구성된 트랜스퍼 회로는 턴오프 되며, MOSFET M14내지 M17로 구성된 3상 인버터 회로는 인버터로서 작동하고, MOSFET M18 내지 M21로 구성된 3상 인버터 호로는 고임피던스 상태로 되며, MOSFET M11과 M13가 턴온된다.
여기에서 M11의 켜짐 저항은 외부 클락 신호 VC의 소스(도시되지 않음)의 내부저항에 비하여 충분히 높게 설정되어 단자 V2의 전압은 외부 클락 신호와 같은 방식으로 진동하고 이에 따라 MOSFET M12는 꺼짐, 켜짐을 반복하고 정전용량 소자 C11를 충전시킨다.
MOSFET M13의 상호 콘덕턴스를 MOSFET M12의 상호 콘덕턴스에 비해 충분히 작게 하고 C11에 축적되는 전하에 비하여 충분히 작도록 M13에 의해 방전된 전하를 제한함으로써, 클락 신호가 외부로부터 단자 V2에 입력될 때 정션 N1은 상당히 고준위로 되고 단자 V3는 고준위로 된다.
리셋 신호 VR이 후에 저준위로 될 때 단자 V3에 고준위가 래치되고, MOSFET M1,M2,M6,M7로 구성된 3상 인버터 회로의 출력이 고임피던스 상태로 유지되고 MOSFET M3,M4로 이루어진 트랜스퍼 회로가 턴오프 상태로 유지되는 동안 단자 V2에서의 신호는 NAND 회로(16)을 통해서 발진기 회로의 출력 V0로 전송된다.
위에서와 같이, 이 실시예는 외부 클락 신호에 의한 발진과 결정 발진기에 의한 발진 사이의 스위칭을 위한 신호를 제거한다. 결과적으로 신호 핀 수와 결합패드의 수를 감축할 수 있다. 이 실시예에서 사용한 NAND 회로(16)는 슈미트(Schmit)형인 경우가 많은데 이것은 단자 V2에서 생성된 잡음에 의한 발진기 회로의 출력 오동작을 줄이기 위한 것이다.
클락 검출 회로(20)의 다른 예가 제7도에 도시되었다. 이 회로는 제4도의 회로에서 P형 MOSFET M12를 N형 MOSFET M12a로, P형 MOSFET M11를 N형 MOSFET M11a로 대치하고 단자 V2와 접지 전위를 연결함으로써 얻어진다.
제8도는 본 발명의 네번째 실시예에 대한 회로도로 제3도의 클락 검출 회로의 또 다른 블럭도이다. 이 실시예의 T형 플립 플랍 Q1 내지 Q3에 대한 회로도의 예가 제9도에 도시되었고, RS 플립 플랍 Q4에 대한 회로도의 예가 제10도에 도시되었다. 래치 회로 Q5의 사용예가 제4도의 래치 회로(30)에 의하여 이루어진다.
이 회로는 3개의 T형 플립 플랍 Q1내지 Q3로 구성된 이진 계수기로 단자 V2로 입력되는 신호를 계수한다. Q3의 출력단 Q가 고준위로 될때 신호는 다음 단계에서 RS형 플립 플랍 Q4와 래치 회로 Q5에 의해 래치된다.
결정 발진기에 의한 발진의 경우에, 결정 발진기는 단자 V1과 단자 V2사이에 연결된다. 제 11도에 이 경우의 작동이 도시되었다. 리셋 신호가 고준위로 될 때 MOSFET M1,M2,M6,M7로 구성된 3상 인버터 회로는 고임피던스 상태로 되고 MOSFET M3, M4로 구성된 트랜스퍼 회로는 턴오프 된다.
단자 V2가 결정 발진기에만 연결되어 있고 단자 V2의 전위가 아무런 변동을 겪지 않기 때문에, 계수기는 동작하지 않고, 플립 플랍 Q3는 저준위에 머물러 있으며 단자 V3는 저준위로 된다. 리셋 신호 VR이 후에 저준위로 복귀할 때 단자 V3의 저준위는 래치되며, 3상 인버터 회로는 교류 증폭기로 작동하고, MOSFET M3, M4로 구성된 3상 인버터 회로는 턴온되고, 결정 발진기는 동작을 시작하며, 단자 V2에서의 신호는 NAND 회로(16)을 거쳐 단자 V0로 출력된다.
다음으로 외부 클락 신호에 의한 발진인 경우, 클락 신호가 단자 V2의 외부로부터 가해진다. 이 경우 작동이 제12도에 도시되었다. 리셋 신호 VR이 고준위로 될 때 MOSFET M1, M2를 포함하는 3상 인버터 회로의 출력은 고임피던스 상태로 되고, MOSFET M3, M4를 포함하는 트랜스퍼 회로는 턴오프 된다. 그리고 나서 Q1 내지 Q3로 구성된 계수기 회로는 계수를 시작하고, 플립 플랍 Q3가 고준위로 될 때 단자 V3는 고준위로 된다. 리셋 신호 Vm이 이후 저준위로 복귀될 때 Q3의 고준위는 래치되며, MOSFET M1, M2를 포함하는 3상 인버터 회로가 고임피던스 상태로 유지되고 MOSFET M3, M4로 구성된 트랜스퍼 회로가 턴오프된 상태에서 단자 V2의 신호가 NAND 회로(16)을 통해 발진기 회로의 출력 V0으로 전송된다.
위에서 기술한 대로 다른 실시예의 경우와 유사한 효과가 이 실시예에서도 얻어진다. 더욱이 신호가 논리 회로에서 처리되어 단자 V2로부터의 외부 클락 신호 입력의 듀티 사이클에 영향을 받지 않고 클락 검출을 수행할 수 있다.
전술한 바와 같이, 본 발명은 3상 인버터 회로와 같은 교류 증폭기인 인버터 회로를 사용하고, 그 출력을 고임피던스 상태로 전환하는 개념을 고안하였다. 따라서 외부 클락 신호를 사용할 때, 두 입력 단자에 인버트된 신호를 입력할 필요가 없어지고 인버트된 신호를 발생시키는 인버터 회로가 생략될 수 있으며 잡음 발생을 억제할 수 있는 효과가 있다. 더욱이 클락 검출 회로가 제공될 때 검출회로의 출력 신호에 의하여 외부 클락 작동 모드와 결정 발진 모드 사이에서 자동적으로 스위치하는 것이 가능하다. 따라서 스위칭 신호의 준비를 위한 핀과 본딩 패드의 수가 감소될 수 있으며 외부로부터의 스위칭 신호가 불필요해진다는 부가적인 효과가 있다.
본 발명은 특정한 실시예를 들어 설명되었으나, 이 설명에 의하여 본 발명의 범위가 제한되지 않는다. 본 발명의 설명을 참조하면 본 발명의 기타 실시예 뿐만 아니라 변형된 실시예도 본 발명이 속하는 분야의 기술자들에게 자명해질 것이다. 따라서 첨부된 특허 청구의 범위는 본 발명의 진정한 범위에 속하는 모든 실시예 및 그 변형을 포함하는 것이다.

Claims (4)

  1. 제1 단자;제2 단자; 상기 제1단자에 결합된 입력 노드와 상기 제2 단자에 결합된 출력 노드를 가지는 3상 인버터 회로; 상기 제1 및 제2 단자 사이에 결합된 피드백 회로; 상기 제2 단자가 공진 소자와 연결되었는지 여부 또는 상기 제2 단자가 클락 신호를 수신하는지 여부를 검출하고, 상기 제2단자가 상기 공진 소자와 연결될 때 제1 준위를 가지고 상기 제2 단자가 상기 클락 신호를 수신할 때 제2 준위를 가지는 검출 신호를 생성하기 위하여 제2 단자와 결합된 검출 회로; 및 상기 검출 신호의 상기 제1 준위에 응답하여 상기 3상 인버터 회로와 상기 피드백 회로 각각을 활성화시키고, 상기 검출 신호의 상기 제2 준위에 응답하여 상기 3상 인버터 회로와 상기 피드백 회로 각각을 비활성화 시키는 제어 회로; 를 포함하는 것을 특징으로 하는 발진기 회로.
  2. 제1항에 있어서 상기 검출 회로가, 캐패시터; 상기 제1 준위를 가지는 상기 검출 신호를 생성하기 위하여, 상기 캐패시터를 방전시키기 위하여 상기 공진 소자와 연결되어 있는 상기 제2 단자에 응답하는 수단; 상기 제2 준위를 가지는 상기 검출 신호를 생성하기 위하여, 상기 캐패시터를 충전시키기 위하여 상기 클락 신호를 수신하는 상기 제2 단자에 응답하는 수단을 포함하는 것을 특징으로 하는 발진기 회로.
  3. 제2항에 있어서, 상기 검출 회로가 상기 캐패시터를 방전시킴으로써 제1 상태로 되고 상기 캐패시터를 충전함으로써 제2 상태로 되는 쌍안정성 회로를 포함하며, 상기 검출 회로가 상기 쌍안정성 회로의 상기 제1 상태에 의해 제1 준위로 되고 상기 쌍안정성 회로의 상기 제2 상태에 의해 제2 준위로 되는 것을 특징으로 하는 발진기 회로.
  4. 제1항에 있어서, 상기 검출 회로가 제1 및 제2 준위 중 하나를 취하는 상기 검출 신호를 발생시키기 위하여 상기 제2 단자의 준위의 변화를 계수하는 계수기를 포함하는 것을 특징으로 하는 발진기 회로.
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