JP2601170B2 - 発振回路 - Google Patents
発振回路Info
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Description
【０００１】
【産業上の利用分野】本発明は発振回路に関し、特に水
晶発振回路と外部クロック信号を切替えることの出来る
発振回路に関する。
晶発振回路と外部クロック信号を切替えることの出来る
発振回路に関する。
【０００２】
【従来の技術】従来例の発振回路として、図１３に示す
回路がある。この回路は、入力を端子Ｖ3 に出力を端子
Ｖ2 に接続したＰ型ＭＯＳＦＥＴＭ１とＮ型ＭＯＳＦＥ
ＴＭ２からなるインバータ回路と、ドレインを端子Ｖ1
にリースを端子Ｖ2 に接続したＰ型ＭＯＳＦＥＴＭ３と
ドレインを端子Ｖ1 にソースを端子Ｖ2 に接続したＮ型
ＭＯＳＦＥＴＭ４からなるトランスファ回路と、端子Ｖ
1 とグランド間に接続されたＮ型ＭＯＳＦＥＴＭ８と、
入力を端子Ｖ1 に出力を発振回路の出力Ｖ0 に接続した
インバータ回路１１と、インバータ回路１２とＮＯＲ回
路１３とからなる発振制御回路と、端子Ｖ1 と端子Ｖ2
の間に接続した水晶発振子Ｘ１とで構成されている。ま
た、外部ＣＰＵなどからの発振停止を指示する信号を入
力する停止入力端子ＶS と、発振出力と外部クロックと
の切替え指示を与える切替入力端子ＶX とを有してい
る。
回路がある。この回路は、入力を端子Ｖ3 に出力を端子
Ｖ2 に接続したＰ型ＭＯＳＦＥＴＭ１とＮ型ＭＯＳＦＥ
ＴＭ２からなるインバータ回路と、ドレインを端子Ｖ1
にリースを端子Ｖ2 に接続したＰ型ＭＯＳＦＥＴＭ３と
ドレインを端子Ｖ1 にソースを端子Ｖ2 に接続したＮ型
ＭＯＳＦＥＴＭ４からなるトランスファ回路と、端子Ｖ
1 とグランド間に接続されたＮ型ＭＯＳＦＥＴＭ８と、
入力を端子Ｖ1 に出力を発振回路の出力Ｖ0 に接続した
インバータ回路１１と、インバータ回路１２とＮＯＲ回
路１３とからなる発振制御回路と、端子Ｖ1 と端子Ｖ2
の間に接続した水晶発振子Ｘ１とで構成されている。ま
た、外部ＣＰＵなどからの発振停止を指示する信号を入
力する停止入力端子ＶS と、発振出力と外部クロックと
の切替え指示を与える切替入力端子ＶX とを有してい
る。
【０００３】この回路の動作は、発振制御回路の発振停
止入力端子ＶS かロウレベルで、発振切替入力端子ＶX
かロウレベルのときＮ型ＭＯＳＦＥＴＭ８はゲートかロ
ウレベルでオフしてＰ型ＭＯＳＦＥＴＭ３のゲートがロ
ウレベルとなり、Ｎ型ＭＯＳＦＥＴＭ４のゲートがハイ
レベルとなりトランスファー回路がオンすることによ
り、水晶発振回路として動作する。
止入力端子ＶS かロウレベルで、発振切替入力端子ＶX
かロウレベルのときＮ型ＭＯＳＦＥＴＭ８はゲートかロ
ウレベルでオフしてＰ型ＭＯＳＦＥＴＭ３のゲートがロ
ウレベルとなり、Ｎ型ＭＯＳＦＥＴＭ４のゲートがハイ
レベルとなりトランスファー回路がオンすることによ
り、水晶発振回路として動作する。
【０００４】また、発振制御回路の端子ＶS がハイレベ
ルのとき、Ｎ型ＭＯＳＦＥＴＭ８はゲートがハイレベル
でオンとなりＰ型ＭＯＳＦＥＴＭ３のゲートがハイレベ
ルとなり、Ｎ型ＭＯＳＦＥＴＭ４のゲートがロウレベル
となりトランスファー回路がオフすることにより、端子
Ｖ1 はロウレベルとなり、端子Ｖ2 はハイレベルとなっ
て発振が停止する。
ルのとき、Ｎ型ＭＯＳＦＥＴＭ８はゲートがハイレベル
でオンとなりＰ型ＭＯＳＦＥＴＭ３のゲートがハイレベ
ルとなり、Ｎ型ＭＯＳＦＥＴＭ４のゲートがロウレベル
となりトランスファー回路がオフすることにより、端子
Ｖ1 はロウレベルとなり、端子Ｖ2 はハイレベルとなっ
て発振が停止する。
【０００５】Ｐ型ＭＯＳＦＥＴＭ１とＮ型ＭＯＳＦＥＴ
Ｍ２とからなるインバータ回路の周波数−ゲイン特性
は、図１４（ａ）の様な特性で、ゲインがＯｄＢになる
周波数ｆ0 より低い周波数で発振回路は発振が可能であ
る。この周波数ｆ0 は、図１４（ｂ）に示す様にほぼＭ
ＯＳＦＥＴのゲート幅Ｗに比例して変化するため、周波
数ｆ0 は所望の発振周波数よりも大きくなる様に選らば
なくてはならない。
Ｍ２とからなるインバータ回路の周波数−ゲイン特性
は、図１４（ａ）の様な特性で、ゲインがＯｄＢになる
周波数ｆ0 より低い周波数で発振回路は発振が可能であ
る。この周波数ｆ0 は、図１４（ｂ）に示す様にほぼＭ
ＯＳＦＥＴのゲート幅Ｗに比例して変化するため、周波
数ｆ0 は所望の発振周波数よりも大きくなる様に選らば
なくてはならない。
【０００６】しかし、このときＰ型ＭＯＳＦＥＴＭ１と
Ｎ型ＭＯＳＦＥＴＭ２で構成されるインバータ回路の消
費電流Ｉは発振周波数に関係なく、ＭＯＳＦＥＴのゲー
ト幅Ｗによって決まり、その関係は、図１４（ｃ）に示
す様にほぼ比例しているため、低消費電力化の為には、
ゲート幅Ｗは大きすぎてはならず周波数ｆ0 が所望の発
振周波数より少し大きくなる様なゲート幅Ｗを使用す
る。
Ｎ型ＭＯＳＦＥＴＭ２で構成されるインバータ回路の消
費電流Ｉは発振周波数に関係なく、ＭＯＳＦＥＴのゲー
ト幅Ｗによって決まり、その関係は、図１４（ｃ）に示
す様にほぼ比例しているため、低消費電力化の為には、
ゲート幅Ｗは大きすぎてはならず周波数ｆ0 が所望の発
振周波数より少し大きくなる様なゲート幅Ｗを使用す
る。
【０００７】
【発明が解決しようとする課題】上述した従来の発振回
路では、Ｐ型ＭＯＳＦＥＴＭ１とＮ型ＭＯＳＦＥＴＭ２
で構成されるインバータ回路の負荷容量ＣL 対ゲイン特
性は、図１５に示す様になり、負荷容量ＣL が増加する
とゲインは小さくなる。そのため発振回路を水晶発振子
を使わずに外部からのクロック信号で動作させる場合、
発振制御回路の端子ＶX をハイレベルとしてＰ型ＭＯＳ
ＦＥＴＭ３とＮ型ＭＯＳＦＥＴＭ４をオフして外部クロ
ック信号ＶC を端子Ｖ1 のみに入力する。この場合、そ
の信号はＰ型ＭＯＳＦＥＴＭ１とＮ型ＭＯＳＦＥＴＭ２
で構成されるインバータ回路とインバータ回路１１を通
り内部へ伝えられる。
路では、Ｐ型ＭＯＳＦＥＴＭ１とＮ型ＭＯＳＦＥＴＭ２
で構成されるインバータ回路の負荷容量ＣL 対ゲイン特
性は、図１５に示す様になり、負荷容量ＣL が増加する
とゲインは小さくなる。そのため発振回路を水晶発振子
を使わずに外部からのクロック信号で動作させる場合、
発振制御回路の端子ＶX をハイレベルとしてＰ型ＭＯＳ
ＦＥＴＭ３とＮ型ＭＯＳＦＥＴＭ４をオフして外部クロ
ック信号ＶC を端子Ｖ1 のみに入力する。この場合、そ
の信号はＰ型ＭＯＳＦＥＴＭ１とＮ型ＭＯＳＦＥＴＭ２
で構成されるインバータ回路とインバータ回路１１を通
り内部へ伝えられる。
【０００８】このとき、端子Ｖ2 にＬＳＩ外部での配線
パターン等の寄生容量ＣL が存在すると、図１５に示す
様にゲインが低下してＰ型ＭＯＳＦＥＴＭ１とＮ型ＭＯ
ＳＦＥＴＭ２で構成されるインバータ回路で外部クロッ
ク信号は減衰してしまい内部に伝わらないことがあっ
た。
パターン等の寄生容量ＣL が存在すると、図１５に示す
様にゲインが低下してＰ型ＭＯＳＦＥＴＭ１とＮ型ＭＯ
ＳＦＥＴＭ２で構成されるインバータ回路で外部クロッ
ク信号は減衰してしまい内部に伝わらないことがあっ
た。
【０００９】また、端子Ｖ2 のみに外部クロック信号Ｖ
C を印加すると、Ｐ型ＭＯＳＦＥＴＭ１とＮ型ＭＯＳＦ
ＥＴＭ２の出力電圧と外部クロック信号ＶC が競合し合
い、外部クロック信号ＶC が内部回路に伝わらないか、
多くの貫通電流が流れノイズ発生源となる。
C を印加すると、Ｐ型ＭＯＳＦＥＴＭ１とＮ型ＭＯＳＦ
ＥＴＭ２の出力電圧と外部クロック信号ＶC が競合し合
い、外部クロック信号ＶC が内部回路に伝わらないか、
多くの貫通電流が流れノイズ発生源となる。
【００１０】このため、図１６に示す回路により、外部
クロック信号で発振回路を動作させるときには、インバ
ータ回路１５を外付けして、端子Ｖ1 と端子Ｖ2 に反転
位相信号を印加してやる必要があった。
クロック信号で発振回路を動作させるときには、インバ
ータ回路１５を外付けして、端子Ｖ1 と端子Ｖ2 に反転
位相信号を印加してやる必要があった。
【００１１】本発明の目的は、これらの問題を解決し、
インバータ回路を不要とすると共に、ノイズの発生を抑
えた発振回路を提供することにある。
インバータ回路を不要とすると共に、ノイズの発生を抑
えた発振回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の発振回路の構成
は、水晶発振子の一端が接続される第１の端子と、前記
水晶発振子の他端又は外部信号が接続される第２の端子
と、前記第１の端子から入力を受け制御信号およびその
反転信号により制御されて前記第２の端子に出力を接続
した３ステートインバータ回路と、各ドレインを前記第
１の端子に各ソースを前記第２の端子に各ゲートを前記
制御信号およびその反転信号にそれぞれ接続した一導電
型および逆導電型の第１および第２のＭＯＳＦＥＴから
なるトランスファ回路と、外部からの発振停止指示信号
および前記外部信号と発振出力との切替えを指示する切
替信号とを入力し前記３ステートインバータ回路の出力
がハイインピーダンス状態でかつ前記第１および第２の
各ＭＯＳＦＥＴが遮断状態になる状態と前記３ステート
インバータ回路がインバータとして動作する状態でかつ
前記第１および第２の各ＭＯＳＦＥＴが導通状態になる
状態とを切替える前記制御信号およびその反転信号を出
力する発振制御回路とを備えることを特徴とする。
は、水晶発振子の一端が接続される第１の端子と、前記
水晶発振子の他端又は外部信号が接続される第２の端子
と、前記第１の端子から入力を受け制御信号およびその
反転信号により制御されて前記第２の端子に出力を接続
した３ステートインバータ回路と、各ドレインを前記第
１の端子に各ソースを前記第２の端子に各ゲートを前記
制御信号およびその反転信号にそれぞれ接続した一導電
型および逆導電型の第１および第２のＭＯＳＦＥＴから
なるトランスファ回路と、外部からの発振停止指示信号
および前記外部信号と発振出力との切替えを指示する切
替信号とを入力し前記３ステートインバータ回路の出力
がハイインピーダンス状態でかつ前記第１および第２の
各ＭＯＳＦＥＴが遮断状態になる状態と前記３ステート
インバータ回路がインバータとして動作する状態でかつ
前記第１および第２の各ＭＯＳＦＥＴが導通状態になる
状態とを切替える前記制御信号およびその反転信号を出
力する発振制御回路とを備えることを特徴とする。
【００１３】
【実施例】図１は本発明の第１の実施例の発振回路の回
路図である。この発振回路は、入力端子Ｖ1 に出力を端
子Ｖ2 に接続したＰ型ＭＯＳＦＥＴＭ１、Ｎ型ＭＯＳＦ
ＥＴＭ２に、Ｐ型ＭＯＳＦＥＴＭ６、Ｎ型ＭＯＳＦＥＴ
Ｍ７を直列に接続して構成される３ステートインバータ
回路と、Ｐ型ＭＯＳＦＥＴＭ３とＮ型ＭＯＳＦＥＴＭ４
からなるトランスファー回路と、端子Ｖ2 とグランド間
に接続されたＮ型ＭＯＳＦＥＴＭ５と、入力を端子Ｖ2
に出力を発振回路の出力Ｖ0 に接続したインバータ回路
１１と、インバータ回路１２とＮＯＲ回路１３からなる
発振制御回路によって構成される。また、外部との接続
端子は、図３と同様である。発振回路の出力Ｖ0 はクロ
ック信号としてそのまま用いられたり、クロックドライ
ハ回路に入力されたりする。
路図である。この発振回路は、入力端子Ｖ1 に出力を端
子Ｖ2 に接続したＰ型ＭＯＳＦＥＴＭ１、Ｎ型ＭＯＳＦ
ＥＴＭ２に、Ｐ型ＭＯＳＦＥＴＭ６、Ｎ型ＭＯＳＦＥＴ
Ｍ７を直列に接続して構成される３ステートインバータ
回路と、Ｐ型ＭＯＳＦＥＴＭ３とＮ型ＭＯＳＦＥＴＭ４
からなるトランスファー回路と、端子Ｖ2 とグランド間
に接続されたＮ型ＭＯＳＦＥＴＭ５と、入力を端子Ｖ2
に出力を発振回路の出力Ｖ0 に接続したインバータ回路
１１と、インバータ回路１２とＮＯＲ回路１３からなる
発振制御回路によって構成される。また、外部との接続
端子は、図３と同様である。発振回路の出力Ｖ0 はクロ
ック信号としてそのまま用いられたり、クロックドライ
ハ回路に入力されたりする。
【００１４】この回路の動作について説明する。まず、
水晶発振時には、端子Ｖ1 と端子Ｖ2 の間に水晶振動子
を接続し、発振制御回路の端子ＶS がロウレベルで端子
ＶXがロウレベルのときＰ型ＭＯＳＦＥＴＭ６とＮ型Ｍ
ＯＳＦＥＴＭ７はオンとなり３ステートインバータ回路
が交流増幅器として動作し、Ｐ型ＭＯＳＦＥＴＭ３とＮ
型ＭＯＳＦＴＥＭ４もオンして帰還抵抗となり、Ｎ型Ｍ
ＯＳＦＥＴＭ５はオフすることにより水晶発振回路とし
て動作する。
水晶発振時には、端子Ｖ1 と端子Ｖ2 の間に水晶振動子
を接続し、発振制御回路の端子ＶS がロウレベルで端子
ＶXがロウレベルのときＰ型ＭＯＳＦＥＴＭ６とＮ型Ｍ
ＯＳＦＥＴＭ７はオンとなり３ステートインバータ回路
が交流増幅器として動作し、Ｐ型ＭＯＳＦＥＴＭ３とＮ
型ＭＯＳＦＴＥＭ４もオンして帰還抵抗となり、Ｎ型Ｍ
ＯＳＦＥＴＭ５はオフすることにより水晶発振回路とし
て動作する。
【００１５】次に、外部クロック信号で動作させる時に
は、端子Ｖ2 のみに外部クロック信号を入力し、発振制
御回路の端子ＶS がロウレベルで、端子ＶX がバイレベ
ルのとき、Ｐ型ＭＯＳＦＥＴＭ６とＮ型ＭＯＳＦＥＴＭ
７はオフして３ステートインバータ回路の出力は常にハ
イインピーダンスとなり、Ｐ型ＭＯＳＦＥＴＭ３とＮ型
ＭＯＳＦＥＴＭ４はオフして、端子Ｖ1 と端子Ｖ2 は切
り離されＮ型ＭＯＳＦＥＴＭ６はオフすることにより、
外部クロック信号はインバータ１１を通して内部へ伝え
られる。
は、端子Ｖ2 のみに外部クロック信号を入力し、発振制
御回路の端子ＶS がロウレベルで、端子ＶX がバイレベ
ルのとき、Ｐ型ＭＯＳＦＥＴＭ６とＮ型ＭＯＳＦＥＴＭ
７はオフして３ステートインバータ回路の出力は常にハ
イインピーダンスとなり、Ｐ型ＭＯＳＦＥＴＭ３とＮ型
ＭＯＳＦＥＴＭ４はオフして、端子Ｖ1 と端子Ｖ2 は切
り離されＮ型ＭＯＳＦＥＴＭ６はオフすることにより、
外部クロック信号はインバータ１１を通して内部へ伝え
られる。
【００１６】また、水晶発振時及び外部クロック発振時
のいずれにおいても発振制御回路の端子ＶS がハイレベ
ルとなると、Ｐ型ＭＯＳＦＥＴＭ６とＮ型ＭＯＳＦＥＴ
Ｍ７はオフして３ステートインバータ回路の出力は常に
ハイインピーダンスとなり、Ｐ型ＭＯＳＦＥＴＭ３とＮ
型ＭＯＳＦＥＴＭ４はオフして、端子Ｖ1 と端子Ｖ2は
切り離されＮ型ＭＯＳＦＥＴＭ５はオンして端子Ｖ2 を
ロウレベルとし、インバータ回路１１の入力が中間電位
となり貫通電流が流れることを除き発振を停止させるこ
とが出来る。
のいずれにおいても発振制御回路の端子ＶS がハイレベ
ルとなると、Ｐ型ＭＯＳＦＥＴＭ６とＮ型ＭＯＳＦＥＴ
Ｍ７はオフして３ステートインバータ回路の出力は常に
ハイインピーダンスとなり、Ｐ型ＭＯＳＦＥＴＭ３とＮ
型ＭＯＳＦＥＴＭ４はオフして、端子Ｖ1 と端子Ｖ2は
切り離されＮ型ＭＯＳＦＥＴＭ５はオンして端子Ｖ2 を
ロウレベルとし、インバータ回路１１の入力が中間電位
となり貫通電流が流れることを除き発振を停止させるこ
とが出来る。
【００１７】この回路において、ＭＯＳＦＥＴＭ１，Ｍ
２，Ｍ６，Ｍ７で構成される３ステートインバータの特
性は、従来例で述べたインバータと同様であり、ゲート
幅Ｗは従来と同様に周波数ｆ0 が所望の発振周波数より
少し大きくなる様なゲート幅Ｗを使用する。このとき、
発振周波数が同じであれば、従来のインバータと本発明
の３ステートインバータの消費電流は同じである。
２，Ｍ６，Ｍ７で構成される３ステートインバータの特
性は、従来例で述べたインバータと同様であり、ゲート
幅Ｗは従来と同様に周波数ｆ0 が所望の発振周波数より
少し大きくなる様なゲート幅Ｗを使用する。このとき、
発振周波数が同じであれば、従来のインバータと本発明
の３ステートインバータの消費電流は同じである。
【００１８】この回路では、外部クロック発振時には、
ＭＯＳＦＥＴＭ６，Ｍ１，Ｍ２，Ｍ７で構成された３ス
テートインバータ回路の出力がハイインピーダンスとな
るため、外部クロック信号ＶC を端子Ｖ2 にのみ印加す
るだけで動作することが出来、更にこのとき端子Ｖ1 の
電位及び寄生容量は発振回路の特性には影響はない。
ＭＯＳＦＥＴＭ６，Ｍ１，Ｍ２，Ｍ７で構成された３ス
テートインバータ回路の出力がハイインピーダンスとな
るため、外部クロック信号ＶC を端子Ｖ2 にのみ印加す
るだけで動作することが出来、更にこのとき端子Ｖ1 の
電位及び寄生容量は発振回路の特性には影響はない。
【００１９】このため、外部クロック信号で発振回路を
使用する際には、端子Ｖ1 を発振回路とは関係のない信
号の入力端子又は出力端子として利用することができる
利点もある。
使用する際には、端子Ｖ1 を発振回路とは関係のない信
号の入力端子又は出力端子として利用することができる
利点もある。
【００２０】この様に本発明の発振回路は、従来の発振
回路に比べて、外付けのインバータ回路をなくすことに
より、インバータのコスト削減、インバータのレイアウ
ト面積削減、インバータ消費分の電力削減が図れる。
回路に比べて、外付けのインバータ回路をなくすことに
より、インバータのコスト削減、インバータのレイアウ
ト面積削減、インバータ消費分の電力削減が図れる。
【００２１】図２は本発明第２の実施例の発振回路の回
路図であり、図１の実施例において、Ｎ型ＭＯＳＦＥＴ
Ｍ５を削除し、インバータ回路１１をナンド回路１６に
変更したものである。この回路は図１の実施例と同様な
効果が得られると共に、第１の実施例では発振停止時に
端子Ｖ2 がロウレベルとなるため、外部クロック信号も
発振停止時にはロウレベルに合わせる必要があったが、
本実施例では、発振停止時の端子Ｖ2 の電位は固定され
なくなり、自由な入力電位が入れられる。
路図であり、図１の実施例において、Ｎ型ＭＯＳＦＥＴ
Ｍ５を削除し、インバータ回路１１をナンド回路１６に
変更したものである。この回路は図１の実施例と同様な
効果が得られると共に、第１の実施例では発振停止時に
端子Ｖ2 がロウレベルとなるため、外部クロック信号も
発振停止時にはロウレベルに合わせる必要があったが、
本実施例では、発振停止時の端子Ｖ2 の電位は固定され
なくなり、自由な入力電位が入れられる。
【００２２】これら第１，第２の実施例の発振回路は、
水晶発振をするか外部クロックで動作させるかを、電源
がオンされた直後に決定されている必要があるため、外
部に専用端子を設けて指定する必要があった。この専用
端子を設けることによって、パッケージのピン数増加、
チップ上のパット数の増加によるコストアップ及び、切
替信号の信号作成などの問題があった。
水晶発振をするか外部クロックで動作させるかを、電源
がオンされた直後に決定されている必要があるため、外
部に専用端子を設けて指定する必要があった。この専用
端子を設けることによって、パッケージのピン数増加、
チップ上のパット数の増加によるコストアップ及び、切
替信号の信号作成などの問題があった。
【００２３】図３は本発明第３の実施例の発振回路の回
路図である。この発振回路は、入力を端子Ｖ１に出力を
端子Ｖ２に接続したＰ型ＭＯＳＦＥＴ Ｍ１，Ｍ６，Ｎ
型ＭＯＳＦＥＴ Ｍ２，Ｍ７を直列に接続して構成され
る３ステートインバータ回路と、ドレインを端子Ｖ１に
ソースを端子Ｖ２にそれぞれ接続したＰ型ＭＯＳＦＥＴ
Ｍ３及びＮ型ＭＯＳＦＥＴ Ｍ４から成るトランスフ
ァー回路と、入力を端子Ｖ２に出力を発振回路の出力Ｖ
０に接続したナンド回路１６と、端子Ｖ２，ＶＲに入力
を接続したクロック検出回路２０と、インバータ回路１
２，１７及びノア回路１３，１８から成る発振制御回路
とによって構成される。
路図である。この発振回路は、入力を端子Ｖ１に出力を
端子Ｖ２に接続したＰ型ＭＯＳＦＥＴ Ｍ１，Ｍ６，Ｎ
型ＭＯＳＦＥＴ Ｍ２，Ｍ７を直列に接続して構成され
る３ステートインバータ回路と、ドレインを端子Ｖ１に
ソースを端子Ｖ２にそれぞれ接続したＰ型ＭＯＳＦＥＴ
Ｍ３及びＮ型ＭＯＳＦＥＴ Ｍ４から成るトランスフ
ァー回路と、入力を端子Ｖ２に出力を発振回路の出力Ｖ
０に接続したナンド回路１６と、端子Ｖ２，ＶＲに入力
を接続したクロック検出回路２０と、インバータ回路１
２，１７及びノア回路１３，１８から成る発振制御回路
とによって構成される。
【００２４】図４は図３のクロック検出回路の一例の回
路図である。このクロック検出回路は、端子Ｖ２と電源
ＶDDの間に接続したＰ型ＭＯＳＦＥＴ Ｍ１１と、ドレ
インを接続点Ｎ１にゲートを端子Ｖ２にリースを電源Ｖ
DDに接続したＰ型ＭＯＳＦＥＴ Ｍ１２と、ドレインを
接続点Ｎ１にゲートを端子ＶＲにソースを接地電位に接
続したＮ型ＭＯＳＦＥＴ Ｍ１３と、接続点Ｎ１と接地
電位の間に接続した容量素子Ｃ11と、Ｐ型ＭＯＳＦＥＴ
Ｍ１４，Ｍ１５，Ｎ型ＭＯＳＦＥＴ Ｍ１６，Ｍ１７
から成る３ステートインバータ回路及びＰ型ＭＯＳＦＥ
Ｔ Ｍ１８，Ｍ１９，Ｎ型ＭＯＳＦＥＴ Ｍ２０，Ｍ２
１から成る３ステートインバータ回路及びインバータ回
路２１から構成され、入力が接続点Ｎ１で出力が端子Ｖ
３のラッチ回路３０と、インバータ回路２２とによって
構成されている。
路図である。このクロック検出回路は、端子Ｖ２と電源
ＶDDの間に接続したＰ型ＭＯＳＦＥＴ Ｍ１１と、ドレ
インを接続点Ｎ１にゲートを端子Ｖ２にリースを電源Ｖ
DDに接続したＰ型ＭＯＳＦＥＴ Ｍ１２と、ドレインを
接続点Ｎ１にゲートを端子ＶＲにソースを接地電位に接
続したＮ型ＭＯＳＦＥＴ Ｍ１３と、接続点Ｎ１と接地
電位の間に接続した容量素子Ｃ11と、Ｐ型ＭＯＳＦＥＴ
Ｍ１４，Ｍ１５，Ｎ型ＭＯＳＦＥＴ Ｍ１６，Ｍ１７
から成る３ステートインバータ回路及びＰ型ＭＯＳＦＥ
Ｔ Ｍ１８，Ｍ１９，Ｎ型ＭＯＳＦＥＴ Ｍ２０，Ｍ２
１から成る３ステートインバータ回路及びインバータ回
路２１から構成され、入力が接続点Ｎ１で出力が端子Ｖ
３のラッチ回路３０と、インバータ回路２２とによって
構成されている。
【００２５】この回路の動作について説明する。まず水
晶発振の場合端子Ｖ１と端子Ｖ２の間に水晶振動子が接
続された時の動作を図５の波形図に示す。ＬＳＩが起動
する時には、一般にリセット信号ＶＲが用いられ内部回
路が初期化される。この時発振回路ではリセット信号Ｖ
Ｒがハイレベルとなると、ＦＥＴ Ｍ１，Ｍ２，Ｍ６，
Ｍ７で構成される３ステートインバータの出力がハイイ
ンピーダンスとなり、ＦＥＴ Ｍ３，Ｍ４で構成される
トランスファー回路がオフし、ＦＥＴ Ｍ１４〜Ｍ１７
で構成される３ステートインバータがインバータ動作を
し、ＦＥＴ Ｍ１８〜Ｍ２１で構成される３ステートイ
ンバータの出力がハイインピーダンスとなり、ＦＥＴ
Ｍ１１及びＭ１３はオンとなる。
晶発振の場合端子Ｖ１と端子Ｖ２の間に水晶振動子が接
続された時の動作を図５の波形図に示す。ＬＳＩが起動
する時には、一般にリセット信号ＶＲが用いられ内部回
路が初期化される。この時発振回路ではリセット信号Ｖ
Ｒがハイレベルとなると、ＦＥＴ Ｍ１，Ｍ２，Ｍ６，
Ｍ７で構成される３ステートインバータの出力がハイイ
ンピーダンスとなり、ＦＥＴ Ｍ３，Ｍ４で構成される
トランスファー回路がオフし、ＦＥＴ Ｍ１４〜Ｍ１７
で構成される３ステートインバータがインバータ動作を
し、ＦＥＴ Ｍ１８〜Ｍ２１で構成される３ステートイ
ンバータの出力がハイインピーダンスとなり、ＦＥＴ
Ｍ１１及びＭ１３はオンとなる。
【００２６】ここで、端子Ｖ２には水晶振動子が接続さ
れているだけでＤＣの電流パスがないため、端子Ｖ２は
ＦＥＴ Ｍ１１によってハイレベルとなり、これにより
ＦＥＴ Ｍ１２はオフして接続点Ｎ１はロウレベルとな
り、端子Ｖ３はロウレベルとなる。
れているだけでＤＣの電流パスがないため、端子Ｖ２は
ＦＥＴ Ｍ１１によってハイレベルとなり、これにより
ＦＥＴ Ｍ１２はオフして接続点Ｎ１はロウレベルとな
り、端子Ｖ３はロウレベルとなる。
【００２７】その後リセット信号ＶＲがロウレベルにも
どると、端子Ｖ３のロウレベルはラッチされＭ１，Ｍ
２，Ｍ６，Ｍ７からなる３ステートインバータが交流増
幅器として動作し、Ｍ３，Ｍ４からなるトランスファー
回路がオンし、水晶発振動作が開始し、端子Ｖ２の信号
がＮＡＮＤ１６を通って端子Ｖ０に出力される。
どると、端子Ｖ３のロウレベルはラッチされＭ１，Ｍ
２，Ｍ６，Ｍ７からなる３ステートインバータが交流増
幅器として動作し、Ｍ３，Ｍ４からなるトランスファー
回路がオンし、水晶発振動作が開始し、端子Ｖ２の信号
がＮＡＮＤ１６を通って端子Ｖ０に出力される。
【００２８】次に、外部クロック信号入力の場合、端子
Ｖ２に外部からクロック信号が印加される動作を図６の
波形図に示す。リセット信号ＶＲがハイレベルとなる
と、Ｍ１，Ｍ２，Ｍ６，Ｍ７からなる３ステートインバ
ータの出力がハイインピーダンスとなり、Ｍ３，Ｍ４か
らなるトランスファー回路がオフし、Ｍ１４〜Ｍ１７か
らなる３ステートインバータがインバータ動作をし、Ｍ
１８〜Ｍ２１からなる３ステートインバータの出力がハ
イインピーダンスとなり、Ｍ１１及びＭ１３はオンとな
る。
Ｖ２に外部からクロック信号が印加される動作を図６の
波形図に示す。リセット信号ＶＲがハイレベルとなる
と、Ｍ１，Ｍ２，Ｍ６，Ｍ７からなる３ステートインバ
ータの出力がハイインピーダンスとなり、Ｍ３，Ｍ４か
らなるトランスファー回路がオフし、Ｍ１４〜Ｍ１７か
らなる３ステートインバータがインバータ動作をし、Ｍ
１８〜Ｍ２１からなる３ステートインバータの出力がハ
イインピーダンスとなり、Ｍ１１及びＭ１３はオンとな
る。
【００２９】ここで、ＦＥＴ Ｍ１１のオン抵抗は、外
部クロック信号源の内部抵抗より十分高く設定しておく
ため、端子Ｖ２は外部クロックの信号と同じ様に振幅
し、これによってＦＥＴ Ｍ１２はオン・オフを繰返し
容量素子Ｃ11チャージアップする。
部クロック信号源の内部抵抗より十分高く設定しておく
ため、端子Ｖ２は外部クロックの信号と同じ様に振幅
し、これによってＦＥＴ Ｍ１２はオン・オフを繰返し
容量素子Ｃ11チャージアップする。
【００３０】ＦＥＴ Ｍ１２の相互コンダクタンスより
Ｍ１３の相互コンダクタンスの方が十分小さく設定し、
かつＣ11に蓄えられている電荷に対してＭ１３が放電す
る電荷を小さくすることにより、端子Ｖ２に外部からク
ロック信号が入力された場合、接続点Ｎ１はほぼハイレ
ベルとなり、端子Ｖ３はハイレベルとなる。その後、リ
セット信号ＶＲがロウレベルにもどると、Ｖ３のハイレ
ベルはラッチされ、Ｍ１，Ｍ２，Ｍ６，Ｍ７からなる３
ステートインバータ回路の出力はハイインピーダンスの
ままで、Ｍ３，Ｍ４からなるトランスファー回路もオフ
したままで、端子Ｖ２の信号がＮＡＮＤ１６を通して発
振回路の出力Ｖ０に伝えられる。
Ｍ１３の相互コンダクタンスの方が十分小さく設定し、
かつＣ11に蓄えられている電荷に対してＭ１３が放電す
る電荷を小さくすることにより、端子Ｖ２に外部からク
ロック信号が入力された場合、接続点Ｎ１はほぼハイレ
ベルとなり、端子Ｖ３はハイレベルとなる。その後、リ
セット信号ＶＲがロウレベルにもどると、Ｖ３のハイレ
ベルはラッチされ、Ｍ１，Ｍ２，Ｍ６，Ｍ７からなる３
ステートインバータ回路の出力はハイインピーダンスの
ままで、Ｍ３，Ｍ４からなるトランスファー回路もオフ
したままで、端子Ｖ２の信号がＮＡＮＤ１６を通して発
振回路の出力Ｖ０に伝えられる。
【００３１】この様に、本実施例は、外部クロック発振
と水晶発振の切替え信号が不要になり、それに伴って信
号ピンやボンディングパッドを削減することが出来る。
と水晶発振の切替え信号が不要になり、それに伴って信
号ピンやボンディングパッドを削減することが出来る。
【００３２】なお、本実施例に用いたナンド回路１６
は、通常Ｖ２端子に生じるノイズによる発振回路出力の
誤動作を除く為シュミットタイプで用いる場合が多い。
は、通常Ｖ２端子に生じるノイズによる発振回路出力の
誤動作を除く為シュミットタイプで用いる場合が多い。
【００３３】また、クロック検出回路２０の他の例とし
て、図７の回路がある。この回路は、図４のＰ型ＭＯＳ
ＦＥＴ Ｍ１２をＮ型ＭＯＳＦＥＴ Ｍ１２′に変更
し、Ｐ型ＭＯＳＦＥＴ Ｍ１１をＮ型ＭＯＳＦＥＴ Ｍ
１１′とし端子Ｖ２と接地電位との間に接続した回路で
ある。この回路も、図４と同様の効果が得られる。
て、図７の回路がある。この回路は、図４のＰ型ＭＯＳ
ＦＥＴ Ｍ１２をＮ型ＭＯＳＦＥＴ Ｍ１２′に変更
し、Ｐ型ＭＯＳＦＥＴ Ｍ１１をＮ型ＭＯＳＦＥＴ Ｍ
１１′とし端子Ｖ２と接地電位との間に接続した回路で
ある。この回路も、図４と同様の効果が得られる。
【００３４】図８は本発明の第４の実施例の回路図で、
図３のクロック検出回路の他のブロック図である。本実
施例のＴフリップフロップＱ１〜Ｑ３の回路例を図９
に、ＲＳフリップフロップＱ４の回路例を図１０に示
し、ラッチ回路Ｑ５の回路例は、図４のラッチ回路３０
と同じものが用いられる。
図３のクロック検出回路の他のブロック図である。本実
施例のＴフリップフロップＱ１〜Ｑ３の回路例を図９
に、ＲＳフリップフロップＱ４の回路例を図１０に示
し、ラッチ回路Ｑ５の回路例は、図４のラッチ回路３０
と同じものが用いられる。
【００３５】この回路は、端子Ｖ２に入力された信号を
３つのＴフリップフロップ回路Ｑ１〜Ｑ３で構成される
バイナリカウンタでカウントし、Ｑ３の出力端Ｑがハイ
レベルになると、次のＲＳフリップフロップＱ４及びラ
ッチ回路Ｑ５でラッチする。
３つのＴフリップフロップ回路Ｑ１〜Ｑ３で構成される
バイナリカウンタでカウントし、Ｑ３の出力端Ｑがハイ
レベルになると、次のＲＳフリップフロップＱ４及びラ
ッチ回路Ｑ５でラッチする。
【００３６】水晶発振の場合端子Ｖ１と端子Ｖ２の間に
水晶振動子が接続される。このときの動作を図１１に示
す。リセット信号ＶＲがハイレベルとなるとＭ１，Ｍ
２，Ｍ６，Ｍ７からなる３ステートインバータの出力が
ハイインピーダンスとなり、Ｍ３，Ｍ４からなるトラン
スファー回路がオフする。
水晶振動子が接続される。このときの動作を図１１に示
す。リセット信号ＶＲがハイレベルとなるとＭ１，Ｍ
２，Ｍ６，Ｍ７からなる３ステートインバータの出力が
ハイインピーダンスとなり、Ｍ３，Ｍ４からなるトラン
スファー回路がオフする。
【００３７】ここで端子Ｖ２には水晶振動子が接続され
ているだけでＶ２の電位は変動しないので、カウンタは
動作せず、Ｑ３はロウレベルのまま変化せずＶ３はロウ
レベルとなる。その後リセット信号ＶＲがロウレベルに
もどると、Ｖ３のロウレベルはラッチされ、３ステート
インバータが交流増幅器として動作し、Ｍ３，Ｍ４から
なるトランスファー回路がオンし、水晶発振動作が開始
し、端子Ｖ２の信号がＮＡＮＤ１６を通って端子Ｖ０に
出力される。
ているだけでＶ２の電位は変動しないので、カウンタは
動作せず、Ｑ３はロウレベルのまま変化せずＶ３はロウ
レベルとなる。その後リセット信号ＶＲがロウレベルに
もどると、Ｖ３のロウレベルはラッチされ、３ステート
インバータが交流増幅器として動作し、Ｍ３，Ｍ４から
なるトランスファー回路がオンし、水晶発振動作が開始
し、端子Ｖ２の信号がＮＡＮＤ１６を通って端子Ｖ０に
出力される。
【００３８】次に、外部クロック信号入力の場合端子Ｖ
２に外部からクロック信号が印加される。このときの動
作を図１２に示す。リセット信号ＶＲがハイレベルとな
ると、Ｍ１，Ｍ２を含む３ステートインバータの出力が
ハイインピーダンスとなりＭ３，Ｍ４からなるトランス
ファー回路がオフする。すると、カウンタ回路Ｑ１〜Ｑ
３はカウントを開始し、Ｑ３がハイレベルとなると、端
子Ｖ３はハイレベルとなる。その後、リセット信号ＶＲ
がロウレベルにもとると、Ｖ３のハイレベルはラッチさ
れ、Ｍ１，Ｍ２を含む３ステートインバータ回路の出力
はハイインピーダンスのままで、Ｍ３，Ｍ４からなるト
ランスファー回路もオフしたままで、端子Ｖ２の信号が
ＮＡＮＤ１６を通して発振回路の出力Ｖ０に伝えられ
る。
２に外部からクロック信号が印加される。このときの動
作を図１２に示す。リセット信号ＶＲがハイレベルとな
ると、Ｍ１，Ｍ２を含む３ステートインバータの出力が
ハイインピーダンスとなりＭ３，Ｍ４からなるトランス
ファー回路がオフする。すると、カウンタ回路Ｑ１〜Ｑ
３はカウントを開始し、Ｑ３がハイレベルとなると、端
子Ｖ３はハイレベルとなる。その後、リセット信号ＶＲ
がロウレベルにもとると、Ｖ３のハイレベルはラッチさ
れ、Ｍ１，Ｍ２を含む３ステートインバータ回路の出力
はハイインピーダンスのままで、Ｍ３，Ｍ４からなるト
ランスファー回路もオフしたままで、端子Ｖ２の信号が
ＮＡＮＤ１６を通して発振回路の出力Ｖ０に伝えられ
る。
【００３９】以上のように本実施例も、他と同様の効果
が得られる上、ロジック回路で信号を処理するので端子
Ｖ２から入力される外部クロック信号のデューティに左
右されないクロック検出をすることが出来る。
が得られる上、ロジック回路で信号を処理するので端子
Ｖ２から入力される外部クロック信号のデューティに左
右されないクロック検出をすることが出来る。
【００４０】
【発明の効果】以上説明した様に、本発明は、交流増幅
器であるインバータ回路を３ステートインバータ回路と
し出力をハイインピーダンスに出来る様にしたので、外
部クロックを使用する際に２つの入力端子に反転信号を
入れる必要がなくなり、この反転信号を作る為のインバ
ータ回路が不要になると共に、ノイズを発生しなくなる
という効果を有する。
器であるインバータ回路を３ステートインバータ回路と
し出力をハイインピーダンスに出来る様にしたので、外
部クロックを使用する際に２つの入力端子に反転信号を
入れる必要がなくなり、この反転信号を作る為のインバ
ータ回路が不要になると共に、ノイズを発生しなくなる
という効果を有する。
【００４１】さらに、クロック検出回路を設けた場合、
その出力信号によって外部クロック動作モードと水晶発
振モードを自動的に切替えることが出来るので、切替信
号用のピン及びボンディングパッドを削減し外部からの
切替信号を不要にできるという効果もある。
その出力信号によって外部クロック動作モードと水晶発
振モードを自動的に切替えることが出来るので、切替信
号用のピン及びボンディングパッドを削減し外部からの
切替信号を不要にできるという効果もある。
【図１】本発明第１の実施例の回路図。
【図２】本発明第２の実施例の回路図。
【図３】本発明の第３の実施例の回路図。
【図４】図３のクロック検出回路２０の回路図。
【図５】図３の動作を説明する信号波形図。
【図６】図３の動作を説明する信号波形図。
【図７】図３のクロック検出回路の他の例の回路図。
【図８】本発明の第４の実施例のクロック検出回路の回
路図。
路図。
【図９】図８のＴ型フリップフロップの回路図。
【図１０】図８のＲ−Ｓフリップフロップの回路図。
【図１１】図８の動作を説明する信号波形図。
【図１２】図８の動作を説明する信号波形図。
【図１３】従来例の発振回路の回路図。
【図１４】インバータ回路の特性を示す特性図。
【図１５】インバータ回路の特性を示す特性図。
【図１６】他の従来例の発振回路の回路図。
１１，１２，１４，１５，１７，２１〜２３ インバ
ータ回路 １３，１８ ＮＯＲ回路 １６ ＮＡＮＤ回路 ２０ クロック検出回路 ３０，Ｑ５ ラッチ回路 Ｍ１，Ｍ３，Ｍ６ Ｐ型ＭＯＳＦＥＴ Ｍ２，Ｍ４，Ｍ５，Ｍ７，Ｍ８ Ｎ型ＭＯＳＦＥＴ Ｑ１〜Ｑ４ フリップフロップ Ｘ１ 水晶発振子 Ｖ1 ，Ｖ2 端子
ータ回路 １３，１８ ＮＯＲ回路 １６ ＮＡＮＤ回路 ２０ クロック検出回路 ３０，Ｑ５ ラッチ回路 Ｍ１，Ｍ３，Ｍ６ Ｐ型ＭＯＳＦＥＴ Ｍ２，Ｍ４，Ｍ５，Ｍ７，Ｍ８ Ｎ型ＭＯＳＦＥＴ Ｑ１〜Ｑ４ フリップフロップ Ｘ１ 水晶発振子 Ｖ1 ，Ｖ2 端子
Claims (3)
- 【請求項１】 水晶発振子の一端が接続される第１の端
子と、前記水晶発振子の他端又は外部信号が接続される
第２の端子と、前記第１の端子から入力を受け制御信号
およびその反転信号により制御されて前記第２の端子に
出力を接続した３ステートインバータ回路と、各ドレイ
ンを前記第１の端子に各ソースを前記第２の端子に各ゲ
ートを前記制御信号およびその反転信号にそれぞれ接続
した一導電型および逆導電型の第１および第２のＭＯＳ
ＦＥＴからなるトランスファ回路と、外部からの発振停
止指示信号および前記外部信号と発振出力との切替えを
指示する切替信号とを入力し前記３ステートインバータ
回路の出力がハイインピーダンス状態でかつ前記第１お
よび第２の各ＭＯＳＦＥＴが遮断状態になる状態と前記
３ステートインバータ回路がインバータとして動作する
状態でかつ前記第１および第２の各ＭＯＳＦＥＴが導通
状態になる状態とを切替える前記制御信号およびその反
転信号を出力する発振制御回路とを備えることを特徴と
する発振回路。 - 【請求項２】 発振制御回路が、発振停止指示信号およ
び発振切替信号のＮＯＲをとり発振制御信号として出力
するＮＯＲ回路と、このＮＯＲ回路の出力を反転するイ
ンバータ回路とからなる請求項１記載の発振回路。 - 【請求項３】 水晶発振子の一端が接続される第１の端
子と、前記水晶発振子の他端又は外部信号が接続される
第２の端子と、入力端子を前記第１の端子に接続し出力
端子を前記第２の端子に接続し制御信号およびその反転
信号により出力のハイインピーダンスが制御される３ス
テートインバータ回路と、各ドレインを前記第１の端子
に各ソースを前記第２の端子に各ゲートを前記制御信号
に接続した一導電型および逆導電型の第１および第２の
ＭＯＳＦＥＴからなるトランスファ回路と、リセット信
号入力時に前記３ステートインバータ回路をハイインピ
ーダンスとして発振停止とすると共に前記第２の端子に
前記外部信号がクロックとして入力されていることを検
出し前記制御信号を出力するクロック検出回路と、前記
制御信号が前記外部信号を検出した場合には前記３ステ
ートインバータ回路の出力がハイインピーダンス状態で
かつ前記第１，第２のＭＯＳＦＥＴが遮断状態となり、
前記外部信号を検出しない場合には前記３ステートイン
バータ回路がインバータとして動作する状態でかつ前記
第１，第２のＭＯＳＦＥＴが導通状態となる発振制御回
路とを備えることを特徴とする発振回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31757893A JP2601170B2 (ja) | 1993-08-02 | 1993-12-17 | 発振回路 |
| US08/335,966 US5453719A (en) | 1993-12-17 | 1994-11-07 | Oscillator circuit generating oscillation signal responsive to one of resonant element and external clock signal |
| EP94117800A EP0658974B1 (en) | 1993-12-17 | 1994-11-10 | Oscillator circuit having a CMOS inverter and resonant element |
| DE69422272T DE69422272T2 (de) | 1993-12-17 | 1994-11-10 | Oszillatorschaltung mit einem CMOS Inverter und einem resonierenden Element |
| KR1019940034639A KR0126849B1 (ko) | 1993-12-17 | 1994-12-16 | 공진 소자와 외부 클락 신호에 대한 응답으로 발진 신호를 생성하는 발진기 회로 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-191045 | 1993-08-02 | ||
| JP19104593 | 1993-08-02 | ||
| JP31757893A JP2601170B2 (ja) | 1993-08-02 | 1993-12-17 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0799412A JPH0799412A (ja) | 1995-04-11 |
| JP2601170B2 true JP2601170B2 (ja) | 1997-04-16 |
Family
ID=26506453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31757893A Expired - Lifetime JP2601170B2 (ja) | 1993-08-02 | 1993-12-17 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601170B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6522956B2 (ja) * | 2015-01-15 | 2019-05-29 | ラピスセミコンダクタ株式会社 | クロック生成装置、クロック生成モジュール及びクロックソース選択方法 |
-
1993
- 1993-12-17 JP JP31757893A patent/JP2601170B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0799412A (ja) | 1995-04-11 |
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