JP2859898B2 - チョッパ型コンパレータ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、集積化されたアナログ／ディジタル変換器
（以下、A/D変換器という）等に使用され、相補型MOSト
ランジスタ（以下、CMOSという）構成のインバータを用
いたチョッパ型コンパレータ、特にスタンバイモード時
の低消費電力化を実現するチョッパ型コンパレータに関
するものである。

（従来の技術） 従来、このような分野の技術としては、日経エレク
トロニクス（1987−１）日経マグロウヒル社「電化平衡
型比較器を駆使した８ビットMOSICA−Ｄ変換器」P.159
−162、特開昭60−65613号公報、特開昭60−119120
号公報、特開昭61−288615号公報等に記載されるもの
があった。以下、その構成を図を用いて説明する。

第２図は、上記文献に記載された従来のチョッパ型
コンパレータの一構成例を示す回路図である。

このチョッパ型コンパレータは、参照電圧V1と入力電
圧V2とを切り換えるためのスイッチ回路１を有してい
る。そのスイッチ回路１はスイッチ1a,1bで構成され、
出力側が結合コンデンサ２を介してインバータ３の入力
側に接続されている。さらに、インバータ３は、Ｐチャ
ネル型MOSトランジスタ（以下、PMOSという）3aとＮチ
ャネル型MOSトランジスタ（以下、NMOSという）3bとのC
MOSで構成され、そのPMOS3a及びNMOS3bが電源電圧VCCと
接地電圧VSSとの間に直列接続されている。そして、こ
のインバータ３の入出力間には短絡用のスイッチ４が接
続され、その上、インバータ３の出力側には、出力電圧
Vo用の出力端子５が接続されている。

次に、動作を説明する。

このチョッパ型コンパレータは、参照電圧V1と入力電
圧V2との大小を判定するために、まず、初期化を行う。
この初期化期間では、スイッチ1a,4をオンし、スイッチ
1bをオフすることにより、コンデンサ２は、参照電圧V1
とインバータ３のスレッショルド電圧VTとで充放電され
る。その結果、コンデンサ２の入力側は参照電圧V1とな
り、インバータ３の入出力側はそれぞれスレッショルド
電圧VTで安定する。

続いて、比較動作時ではスイッチ1a,4をオフし、スイ
ッチ1bをオンする。この時、V1＝V2であれば、電位の変
化はなく、出力端子５の出力電圧Voも初期化期間と同様
にスレッショルド電圧VTで安定している。ところが、V1
＜V2であれば、インバータ３の入力電圧が上昇し、スレ
ッショルド電圧VTより高くなる。そのため、出力端子５
は初期化期間の電圧VTより低下し、出力電圧Voは確定し
た論理状態になる。

逆に、V1＞V2であれば、インバータ３の入力電圧は低
下し、スレッショルド電圧VTより低くなるので、出力電
圧Voは、初期化期間の電圧より高くなり、V1＜V2時とは
反対の論理状態となる。このようにして、参照電圧V1と
未知の入力電圧V2との比較を行うことができる。

（発明が解決しようとする課題） しかしながら、上記構成のチョッパ型コンパレータで
は、次のような課題があった。

このチョッパ型コンパレータを、例えばマイクロコン
ピュータ（以下、マイコンという）等に内蔵して用いる
装置において、この装置を通常、スタンバイモードやパ
ワーダウンモード等と呼称されている停止状態にする
と、電源電圧VCCが印加されていても、マイコン動作は
停止状態になる。この時、コンパレータの入力電圧が不
定の状態で停止するため、コンパレータ内のインバータ
３において、PMOS3a及びNMOS3bがハーフオン状態にな
り、電源電圧VCCと接地電圧VSSとの間に貫通電流が流れ
る。これにより、スタンバイモード時に消費電力の著し
い低減を図ろうとしても、その低消費電力化が阻害され
るという問題があった。

ここで、スタンバイモードとは、マイコン等のシステ
ムにおいて重要な機能の一つであり、例えば、自動車制
御システムをマイコンで構成した場合を用いて説明す
る。

自動車制御にマイコンを用いた場合、自動車の運転時
には、エンジンキーを挿入することでマイコンは動作状
態に入る。逆に、自動車を使用しないときは、キーを外
すことによりマイコンをスタンバイモードに入れる必要
がある。

マイコン内のメモリ部（スタティックRAM等）には、
例えば動作時の状態を記憶しておき、再起動時にそのデ
ータを用いて動作させる、あるいは異常が検出された場
合にその異常データを記憶する等のために種々のデータ
が記憶されている。自動車は12vのバッテリを使用して
おり、運転時は発電機によりバッテリの充電が行われて
いる。しかしながら、上記のようにマイコン内のメモリ
部にデータを残しておきたい場合は、自動車制御用電子
機器への電源を切ることはできない。そのため、必要最
小限の回路部分だけを動作させ、消費電力を極力、抑え
る必要がある。このときの電流消費が多ければ、自動車
の未使用時のバッテリ放電時間が短縮され、自動車保管
中や輸出入の際等、その度にバッテリを外さなければな
らないことになり、重大な問題になる。一例として、停
止時の電子機器の消費電流を30mAとした場合、１〜２か
月でバッテリが放電し、使用不可能となる。

そのため、マイコンはスタンバイモードを有し、水晶
発振回路を停止させ、内部状態を固定する。メモリ部は
データを保持したまま停止し、すべてディジタル回路で
構成されているCMOSマイコンではリーク電流（例えば、
１μＡ以下）しか、電流が流れない。しかし、近年の傾
向としては、A/D変換器またはディジタル／アナログ変
換器等のアナログ回路を内蔵し、１チップ化するマイコ
ンが多く使用され、A/D変換器に使用されるコンパレー
タ部では前述のようにスタンバイモード時の電流消費が
問題となっている。

また、コンパレータの動作速度を向上させ、高速化を
図るため、インバータ３の利得を大きくすると、さらに
消費電流が増大するという問題もあった。

本発明は、前記従来技術が持っていた課題として、ス
タンバイモード時の低消費電力化が阻害されるという
点、高速化を図る際にスタンバイモード時の消費電力が
増大するという点について解決したチョッパ型コンパレ
ータを提供するものである。

（課題を解決するための手段） 前記課題を解決するために、本発明のうちの第１の発
明では、電源電位と接地電位との間に直列に接続された
PMOS及びNMOSからなるCMOS構成のインバータと、前記イ
ンバータの入力端子に一端が接続されたコンデンサと、
前記コンデンサの他端に接続され、入力電圧を前記コン
デンサの他端に与える第１のスイッチと、前記コンデン
サの他端に接続され、参照電圧を前記コンデンサの他端
に与える第２のスイッチと、前記インバータの入力端子
と出力端子との間に接続され、該インバータの入力端子
と出力端子との間を短絡する第３のスイッチとを、有す
るチョッパ型コンパレータにおいて、前記PMOS及び前記
NMOSに直列に接続され、通常動作時にはオン状態に制御
され、スタンバイモード時にはオフ状態に制御される第
４のスイッチを設けている。

第２の発明では、第１の発明のチョッパ型コンパレー
タにおいて、前記第４のスイッチは、前記PMOSと前記NM
OSとの間に設けられている。

第３の発明では、第１または第２の発明のチョッパ型
コンパレータにおいて、通常動作時における初期化期間
においては、前記第１のスイッチはオフ状態に、前記第
２、第３及び第４のスイッチはオン状態に各々制御さ
れ、通常動作時における前記初期化期間に続く比較期間
においては、前記第１のスイッチはオン状態に、前記第
２及び第３のスイッチはオフ状態に、前記第４のスイッ
チはオン状態に各々制御され、スタンバイ時において
は、前記第４のスイッチはオフ状態に制御される。

（作 用） 本発明によれば、以上のようにチョッパ型コンパレー
タを構成したので、通常動作時には、第４のスイッチが
オン状態になる。この通常動作時には、参照電圧をコン
デンサの他端に供給する第２のスイッチとCMOSインバー
タの入出力端子間を短絡させる第３のスイッチとをオン
状態にする初期化期間と、第２及び第３のスイッチをオ
フ状態にして未知の入力電圧をコンデンサの他端に供給
する第１のスイッチをオン状態にする比較期間とが、繰
り返される。一方、スタンバイモード時には、第４のス
イッチがオフ状態になり、インバータの貫通電流が遮断
される。

（実施例） 第１図は、本発明の第１の実施例を示すチョッパ型コ
ンパレータの回路図である。

このチョッパ型コンパレータは、参照電圧V1と入力電
圧V2とを切り換えるためのスイッチ回路11を有してい
る。スイッチ回路11は、参照電圧V1用の入力端子10aと
ノードN1との間に接続された第２のスイッチ11aと、入
力電圧V2用の入力端子10bとノードN1との間に接続され
た第１のスイッチ11bとを備えている。スイッチ回路11
の出力側ノードN1は、結合用コンデンサ12の一端に、そ
の結合用コンデンサ12の他端はノードN2においてインバ
ータ13の入力側にそれぞれ接続されている。そして、イ
ンバータ13の入出力間であるノードN2と出力端子16との
間には短絡用の第３のスイッチ14が接続されている。

インバータ13は、各ゲートが結合用コンデンサ12の他
端に接続されているPMOS13aとNMOS13bとからなるCMOSで
構成されている。そのPMOS13aのソースが電源電圧VCC
に、ドレインがNMOS13bのドレインに接続されている。
さらに、NMOS13bのソースが電流遮断用の第４のスイッ
チであるNMOS15のドレインに、該NMOS15のソースが接地
電圧VSSにそれぞれ接続されている。その上、NMOS15の
ゲートがスタンバイ制御信号SB用のスタンバイモード端
子15aに接続されている。そして、PMOS13a及びNMOS13b
の各ドレインが出力端子16に接続されている。

次に、（イ）通常モード時の動作と、（ロ）スタンバ
イモード時の動作を説明する。

（イ） 通常モード時の動作 スタンバイモード端子15aに、例えば電源電圧VCCの
“H"レベルを印加してNMOS15をオンさせる。これによ
り、インバータ13が動作可能状態になる。続いて、スイ
ッチ11a,14をオンし、スイッチ11bをオフすることで、
参照電圧V1と入力電圧V2との大小を判定するための初期
化を行う。この初期化期間に、インバータ13の入出力間
が短絡され、インバータ13のスレッショルド電圧Vtで、
ノードN2及び出力端子16がバイアスされる。さらに、ノ
ードN1が参照電圧V1でバイアスされる。その結果、結合
用コンデンサ12の両端のノードN1,N2の電圧が参照電圧V
1、スレッショルド電圧Vtでそれぞれ確定する。

次に、スイッチ11a,14をオフし、スイッチ11bをオン
することで、参照電圧V1と入力電圧V2との大小を判定す
るための比較動作を行う。

V1＝V2であれば、電位の変化はなく、出力端子16の出
力電圧Voも初期化期間と同様にスレッショルド電圧Vtで
安定している。ところが、V1＜V2であれば、電荷の逃げ
場がないため、結合コンデンサ12の両端の電位差は変化
せず、V2−V1の差分だけインバータ13の入力側ノードN2
の電圧が上昇してスレッショルド電圧Vtより高くなる。
したがって、出力端子16は初期化期間の電圧Vtより低下
し、出力電圧Voは確定した論理状態の“L"レベルとな
る。

逆に、V1＞V2であれば、同様に、V1−V2の差分だけイ
ンバータ13の入力電圧は低下し、スレッショルド電圧Vt
より低くなる。したがって、出力電圧Voは、初期化期間
の電圧より高くなり、V1＜V2時とは反対の論理状態の
“H"レベルとなる。このようにして、参照電圧V1と未知
の入力電圧V2との比較を行うことができる。

（ロ） スタンバイモード時の動作 スタンバイモード端子15aに、例えば接地電圧VSSの
“L"レベルのスタンバイ制御信号SBを印加してNMOS15を
オフさせる、これにより、コンパレータが通常モード時
の一連の動作におけるいかなるタイミングで停止したと
しても、電源電圧VCCと接地電圧VSSとの間の電流経路を
完全に遮断することができ、理論上の電流消費は皆無と
なる。

ところで、出力端子16には、比較結果を伝達するた
め、インバータやラッチ回路等のディジタル回路が接続
されることが多い。その場合、スタンバイモード時に出
力端子16が不定状態になる。出力端子16が不定状態にな
った場合でも、次段のディジタル回路において消費電流
が流れないよう、スタンバイモード時のみ出力端子16を
プルアップまたはプルダウンする、あるいはアナログス
イッチを用いて電流が流れないようにする等の考慮が必
要である。

本実施例では、次の（１）〜（３）のような利点があ
る。

（１） 従来の第２図のインバータにおいて、スタンバ
イモード時の消費電流を低減させるためには、論理レベ
ルを確定させ、ハーフオン状態を避ける必要からインバ
ータの入力側の電圧を電源電圧VCCまたは接地電圧VSSに
プルアップ／プルダウンする必要がある。またはそれと
同時に短絡用スイッチ４をオフする必要がある。例え
ば、インバータ３の入力側にスタンバイモード時のみオ
ンするプルダウン用のNMOSを接続したり、プルアップ用
のPMOSを接続したりすることも考えられる。この場合、
インバータ３の入力側をプルアップまたはプルダウン
し、短絡用スイッチ４をオフさせることでスタンバイモ
ード時の消費電流を低減させることが実現可能となる。

しかしながら、このようにプルアップまたはプルダウ
ン手段を用いると、インバータ３の入力側と電源電圧VC
Cまたは接地電圧VSS側との間に寄生容量CPが付加され、
通常モードの比較動作の際、結合コンデンサ２と寄生容
量CPとによる電荷分配が発生する。これにより、初期化
期間から比較動作に切り換わる時のインバータ３の入力
側の電圧変化が減少する。そのため、出力電圧Voの変化
も小さくなり、参照電圧V1と入力電圧V2との両者の電圧
差が微小の場合は、正常な比較動作が得られないという
欠点がある。

したがって、10ビット以上の高分解能A/D変換器等に
使用するコンパレータでは、上記寄生容量CPは極力、小
さくする必要があり、消費電流の問題だけから容易にプ
ルアップまたはプルダウン用のMOSトランジスタ等を用
いることはできないという問題があった。

このような問題を解決するため、本実施例では、電源
電圧VCCと接地電圧VSSとの間にスタンバイモード時にオ
フ状態になる電流遮断用のNMOS15を接続したので、イン
バータ13の入力側に上記のような余分な寄生容量CPを付
加することなく、高度な比較精度を保ちつつ低消費電力
化を実現することができる。

（２） スタンバイモード時において、MOSトランジス
タ等を用い、出力端子16をプルアップあるいはプルダウ
ンする場合、該出力端子16に寄生容量が付加される。し
かし、比較動作時に短絡用スイッチ14をオフするので、
結合用コンデンサ12に対してその寄生容量は全く影響を
与えないで済む。

（３） スタンバイモード時におけるインバータ13の貫
通電流を防止したので、スタンバイモード時の電流消費
を低減できる。したがって、スタンバイ機能を有するマ
イコン等に内蔵されるA/D変換器用のコンパレータに適
用すれば、バッテリ使用の自動車や電子機器等の低消費
電力化が可能となる。

第３図は、本発明の第２の実施例を示すチョッパ型コ
ンパレータの回路図であり、第１図中の要素と共通の要
素には共通の符号が付されている。

このチョッパ型コンパレータは、第１図に示すNMOS13
bのソースと接地電圧VSSとの間に接続された電流遮断用
スイッチであるNMOS15を、PMOS13aのドレインとNMOS13b
のドレインとの間に直列接続した構成であり、第１の実
施例と同様の作用効果を有している。

第４図は、本発明の第３の実施例を示すチョッパ型コ
ンパレータの回路図であり、第１図中の要素と共通の要
素には共通の符号が付されている。

このチョッパ型コンパレータは、第１図に示すNMOS13
bのソースと接地電圧VSSとの間に接続された電流遮断用
の第４のスイッチであるNMOS15をPMOS15−１に代え、該
PMOS15−１のソースを電源電圧VCCに、ドレインをPMOS1
3aのソースにそれぞれ接続した構成である。

スタンバイモードにするには、スタンバイモード端子
15aに、例えば電源電圧VCCである“H"レベルのスタンバ
イ制御信号SBを印加してPMOS15−１をオフ状態にさせ、
電源電圧VCCと接地電圧VSSとの間の電流経路を遮断すれ
ばよい。その他、第１の実施例と同様の作用効果を有し
ている。

第５図は、本発明の第４の実施例を示すチョッパ型コ
ンパレータの回路図であり、第１図及び第４図中の要素
と共通の要素には共通の符号が付されている。

このチョッパ型コンパレータは、第４図の電源電圧VC
CとPMOS13aのソースとの間に接続されたPMOS15−１を、
PMOS13aのドレインとNMOS13bのドレインとの間に接続し
た構成であり、第３の実施例と同様の作用効果を有して
いる。

なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば、次の
（ａ）〜（ｃ）のようなものがある。

（ａ） 上記第１、第２、第３、及び第４の実施例にお
ける電流遮断用スイッチは、電源電圧VCCと接地電圧VSS
との間にNMOS15またはPMOS15−１を接続した１段構成で
あるが、例えば電源電圧VCCと出力端子16との間に、ま
たは出力端子16と接地電圧VSSとの間にNMOS、PMOSをそ
れぞれ接続する２段構成でもよい。さらに、２段以上の
構成も可能である。

（ｂ） 上記第１、第２、第３、及び第４の実施例にお
いて、スイッチ回路11はスイッチ11a,11bを用いた構成
であるが、例えばセレクタ等を用いてもよい。

（ｃ） 上記第１、第２、第３、及び第４の実施例で
は、電流遮断用スイッチとしてMOSトランジスタを用い
たが、例えば接合型電界効果トランジスタや他のスイッ
チ手段を用いてもよい。

（発明の効果） 以上詳細に説明したように、第１〜第３の発明によれ
ば、通常動作時にはオン状態に制御され、スタンバイモ
ード時にはオフ状態に制御される第４のスイッチを設け
たので、スタンバイモード時において該第４のスイッチ
がオフ状態になってインバータの貫通電流が遮断され、
比較動作が行わない時に消費される電流を低減させるこ
とができる。しかも、通常動作時には第４のスイッチが
オン状態になり、第２及び第３のスイッチをオン状態に
する初期化期間と、第２及び第３のスイッチをオフ状態
にして第１のスイッチをオン状態にする比較期間とが、
間欠無く実行される。そのため、第４のスイッチは動作
上、あたかも電流遮断用としてインバータには付加され
ていないかのように振る舞うので、スタンバイ時の消費
電流を低減させるべく設けた第４のスイッチによって、
チョッパ型コンパレータの動作速度に制限が加わること
がない。よって、通常動作時におけるチョッパ型コンパ
レータの動作速度に制限を加えることなく、スタンバイ
モード時におけるチョッパ型コンパレータの電流消費を
低減することができる。

その上、インバータの入力側に余分な寄生容量分を付
加することなく貫通電流を防止できるので、回路設計が
容易になり、しかも高度な比較精度を維持することがで
きる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すチョッパ型コンパ
レータの回路図、第２図は従来のチョッパ型コンパレー
タの回路図、第３図は本発明の第２の実施例を示すチョ
ッパ型コンパレータの回路図、第４図は本発明の第３の
実施例を示すチョッパ型コンパレータの回路図、第５図
は本発明の第４の実施例を示すチョッパ型コンパレータ
の回路図である。 11……スイッチ回路、11a,11b,14,15,15−１……スイッ
チ、12……結合用コンデンサ、13……インバータ、13a
……PMOS、13b……NMOS、VCC……電源電圧、VSS……接
地電圧、V1……参照電圧、V2……入力電圧、SB……スタ
ンバイ制御信号、Vo……出力電圧。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】電源電位と接地電位との間に直列に接続さ
   れたＰチャネル型MOSトランジスタ及びＮチャネル型MOS
   トランジスタからなる相補型MOSトランジスタ構成のイ
   ンバータと、 前記インバータの入力端子に一端が接続されたコンデン
   サと、 前記コンデンサの他端に接続され、入力電圧を前記コン
   デンサの他端に与える第１のスイッチと、 前記コンデンサの他端に接続され、参照電圧を前記コン
   デンサの他端に与える第２のスイッチと、 前記インバータの入力端子と出力端子との間に接続さ
   れ、該インバータの入力端子と出力端子との間を短絡す
   る第３のスイッチとを有するチョッパ型コンパレータに
   おいて、 前記Ｐチャネル型MOSトランジスタ及び前記Ｎチャネル
   型MOSトランジスタに直列に接続され、通常動作時には
   オン状態に制御され、スタンバイモード時にはオフ状態
   に制御される第４のスイッチを設けたことを特徴とする
   チョッパ型コンパレータ。
2. 【請求項２】前記第４のスイッチは、前記Ｐチャネル型
   MOSトランジスタと前記Ｎチャネル型MOSトランジスタと
   の間に設けられていることを特徴とする請求項１記載の
   チョッパ型コンパレータ。
3. 【請求項３】通常動作時における初期化期間において
   は、前記第１のスイッチはオフ状態に、前記第２、第３
   及び第４のスイッチはオン状態に各々制御され、 通常動作時における前記初期化期間に続く比較期間にお
   いては、前記第１のスイッチはオン状態に、前記第２及
   び第３のスイッチはオフ状態に、前記第４のスイッチは
   オン状態に各々制御され、 スタンバイ時においては、前記第４のスイッチはオフ状
   態に制御されることを特徴とする請求項１または２記載
   のチョッパ型コンパレータ。