JPH0919085A

JPH0919085A - 電源切換回路

Info

Publication number: JPH0919085A
Application number: JP7162517A
Authority: JP
Inventors: Takeshi Hirano; 健平野; Katsuya Shimizu; 勝哉清水
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1995-06-28
Filing date: 1995-06-28
Publication date: 1997-01-17
Anticipated expiration: 2019-06-14
Also published as: JP3538480B2

Abstract

(57)【要約】【目的】メイン電源を負荷に供給するためのＰＭＯＳト
ランジスタの誤動作を防止でき、メイン電源とサブ電源
とを確実に切り換えることができる電源切換回路を提供
する。【構成】ＰＭＯＳトランジスタ３はメイン電源１を負荷
７に供給するためのものである。制御回路４は高電位電
源及び低電位電源を動作電源として供給され、第１の制
御信号Ｓ１に基づいて高電位電源又は低電位電源の電圧
の第２の制御信号Ｓ２を出力することによりＰＭＯＳト
ランジスタ３をオンオフさせる。比較回路５は、メイン
電源１の電圧Ｖｍとサブ電源２の電圧Ｖｓとの比較を行
う。選択回路６は、比較回路５の出力信号に基づいてメ
イン電源１及びサブ電源２のうち、電圧値の高い電源を
制御回路４に供給する高電位電源として選択し、選択し
た電源をその電圧を維持したまま制御回路４に供給す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源切換回路に係り、
詳しくはメイン電源とバックアップ用のサブ電源とのい
ずれかを択一的に負荷に供給するための電源切換回路に
関する。

【０００２】マイクロコントローラ等の半導体集積回路
は半導体メモリを備えているため、通常の動作時に供給
されるメイン電源と、メイン電源のオフ時に半導体メモ
リに電源を供給するバックアップ用のサブ電源とを備え
ている。そのため、メイン電源のオフ時においてメイン
電源とサブ電源とを確実に切り換えることができる電源
切換回路が必要とされている。

【０００３】

【従来の技術】図３は従来のマイクロコントローラにお
ける電源切換回路４３を示す。マイクロコントローラは
メイン電源回路４１、サブ電源回路４２、電源切換回路
４３、第１の負荷４９及び第２の負荷としての半導体メ
モリ５０を備える。

【０００４】メイン電源回路４１は、図示しない電源ス
イッチの入操作に基づいてオンされ、電源スイッチの切
操作に基づいてオフされる。メイン電源回路４１がオン
すると、メイン電源回路４１は電圧Ｖｍのメイン電源を
第１の負荷４９に供給する。メイン電源回路４１には電
源切換回路４３を介して半導体メモリ５０が負荷４９と
並列に接続されており、メイン電源回路４１はオン時に
おいて、電源切換回路４３を介して半導体メモリ５０に
もメイン電源を供給する。メイン電源回路４１がオフす
ると、メイン電源回路４１はメイン電源の出力を停止す
る。

【０００５】サブ電源回路４２は、メイン電源回路４１
のオフ時において、電圧Ｖｓ（＜Ｖｍ）のサブ電源を半
導体メモリ５０に供給してバックアップする。電源切換
回路４３は、ＰＭＯＳトランジスタ４４と、ＣＭＯＳイ
ンバータ４５と、４つの逆流防止用のダイオードＤ３，
Ｄ４，Ｄ５，Ｄ６とを備える。ＰＭＯＳトランジスタ４
４はメイン電源回路４１と半導体メモリ５０との間に直
列に接続され、同トランジスタ４４のゲートにはＣＭＯ
Ｓインバータ４５から出力される制御信号Ｓ４が入力さ
れている。

【０００６】ＣＭＯＳインバータ４５は直列に接続され
たＰＭＯＳトランジスタ４６及びＮＭＯＳトランジスタ
４７からなる。ＰＭＯＳトランジスタ４６のソースは逆
流防止用ダイオードＤ３，Ｄ４を介してメイン電源回路
４１及びサブ電源回路４２に接続されており、ＮＭＯＳ
トランジスタ４７のソースはグランドＧＮＤに接続され
ている。従って、ＣＭＯＳインバータ４５にはメイン電
源及びサブ電源のうち、電圧値が高い方の電源の電圧よ
りも逆流防止用ダイオードＤ３，Ｄ４のベース・エミッ
タ間電圧Ｖ_BEだけ低い電圧の電源が高電位電源として供
給され、グランドＧＮＤが低電位電源として供給され
る。

【０００７】ＣＭＯＳインバータ４５の入力端子は、抵
抗Ｒ５を介してグランドＧＮＤに接続され、ＣＭＯＳイ
ンバータ４５の入力端子には直列接続された２つの逆流
防止用ダイオードＤ５，Ｄ６を介してコントロール端子
ＣＴＬから制御信号Ｓ３が入力されている。電源スイッ
チの入操作に基づいてメイン電源回路４１がオンされる
とき、制御信号Ｓ３はＨレベルとなる。逆に、電源スイ
ッチの切操作に基づいてメイン電源回路４１がオフされ
るとき、制御信号Ｓ３はＬレベルとなる。

【０００８】ＣＭＯＳインバータ４５は制御信号Ｓ３の
レベルに基づいて高電位電源の電圧又はグランドＧＮＤ
の電圧の制御信号Ｓ４を出力することによりＰＭＯＳト
ランジスタ４４をオンオフさせる。すなわち、制御信号
Ｓ３がＨレベルになると、ＣＭＯＳインバータ４５はＬ
レベル（グランドＧＮＤの電圧）の制御信号Ｓ４を出力
する。このＬレベルの制御信号Ｓ４に基づいてＰＭＯＳ
トランジスタ４４がオンし、メイン電源回路４１のメイ
ン電源がＰＭＯＳトランジスタ４４を介して半導体メモ
リ５０に供給される。また、制御信号Ｓ３がＬレベルに
なると、ＣＭＯＳインバータ４５はＨレベル（高電位電
源の電圧）の制御信号Ｓ４を出力する。このＨレベルの
制御信号Ｓ４に基づいてＰＭＯＳトランジスタ４４がオ
フし、サブ電源回路４２のサブ電源が半導体メモリ５０
に供給されてバックアップされる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記電
源切換回路４３は、ＣＭＯＳインバータ４５にメイン電
源及びサブ電源のうち、電圧値の高い方の電源を高電位
電源として供給するために、逆流防止用ダイオードＤ
３，Ｄ４を使用している。ダイオードＤ３，Ｄ４には高
温時においてリーク電流が流れたり、出力特性のばらつ
きによって常温時においてもリーク電流が流れたりし、
ダイオードＤ３，Ｄ４の電流値Ｉ３，Ｉ４が大きくな
る。すると、ダイオードＤ３，Ｄ４のベース・エミッタ
間電圧Ｖ_BEが上昇し、ＣＭＯＳインバータ４５に供給さ
れる高電位電源の電圧が低下してしまう。

【００１０】従って、メイン電源回路４１がオフされる
とき、コントロール端子ＣＴＬにＬレベルの制御信号Ｓ
３が入力されると、ＣＭＯＳインバータ４５はＨレベル
の制御信号Ｓ４を出力する。すると、ＣＭＯＳインバー
タ４５にはサブ電源が逆流防止用ダイオードＤ４を介し
て供給される。このとき、リーク電流によってダイオー
ドＤ４のベース・エミッタ間電圧Ｖ_BEが上昇してＶ_BE≒
０．７ボルトになっているとすると、ＰＭＯＳトランジ
スタ４４のゲート電圧とソース側のサブ電源の電圧Ｖｓ
との間に０．７ボルトの電位差が発生する。その結果、
ＰＭＯＳトランジスタ４４は、バックアップ時にはオフ
であるべきものがオンするという誤動作が発生し、サブ
電源が第１の負荷４９にも供給されてサブ電源の電流が
増加する。そのため、サブ電源回路４２が電池の電圧を
昇圧してサブ電源を生成するものである場合には、電池
の消費電力が大きくなり、半導体メモリ５０のバックア
ップ時間が短くなるという問題がある。

【００１１】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、メイン電源を負荷に供
給するためのＰＭＯＳトランジスタの誤動作を防止で
き、メイン電源とサブ電源とを確実に切り換えることが
できる電源切換回路を提供することにある。

【００１２】

【課題を解決するための手段】図１は本発明の原理説明
図である。ＰＭＯＳトランジスタ３はメイン電源１を負
荷７に供給するためのものである。

【００１３】制御回路４は高電位電源及び低電位電源を
動作電源として供給され、第１の制御信号Ｓ１に基づい
て高電位電源又は低電位電源の電圧の第２の制御信号Ｓ
２を出力することによりＰＭＯＳトランジスタ３をオン
オフさせる。

【００１４】比較回路５は、メイン電源１の電圧Ｖｍと
サブ電源２の電圧Ｖｓとのレベル比較を行い、比較結果
に応じた信号を出力する。選択回路６は、比較回路５の
出力信号に基づいてメイン電源１及びサブ電源２のう
ち、電圧値の高い電源を制御回路４に供給する高電位電
源として選択し、選択した電源をその電圧を維持したま
ま制御回路４に供給する。

【００１５】請求項２の発明は、選択回路を、メイン電
源と制御回路との間に接続され、かつ、比較回路の出力
信号に基づいてオンオフされる第２のスイッチ回路と、
サブ電源と制御回路との間に接続され、かつ、比較回路
の出力信号のレベルを反転した信号に基づいてオンオフ
される第２のスイッチ回路とを備えて構成した。

【００１６】

【作用】従って、メイン電源１のオフ時において、比較
回路５によってサブ電源２の電圧Ｖｓがメイン電源１の
電圧Ｖｍよりも高いと判定される。この比較結果に応じ
た出力信号に基づいて選択回路６によってサブ電源２が
選択され、サブ電源２が電圧Ｖｓを維持したまま制御回
路４に高電位電源として供給される。負荷７にはサブ電
源２が供給されてバックアップされる。

【００１７】このとき、第１の制御信号Ｓ１に基づいて
ＰＭＯＳトランジスタ３をオフさせるために制御回路４
によって電圧Ｖｓの第２の制御信号Ｓ２が出力される。
ＰＭＯＳトランジスタ３のソース側にはサブ電源２の電
圧Ｖｓが印加されているため、ＰＭＯＳトランジスタ３
のゲート電圧とソース側の電圧との電位差は発生しな
い。従って、ＰＭＯＳトランジスタ３はバックアップ時
において確実にオフし、ＰＭＯＳトランジスタ３の誤動
作が防止される。

【００１８】請求項２の発明では、メイン電源は第１の
スイッチ回路を介して制御回路に供給され、サブ電源は
第２のスイッチ回路を介して制御回路に供給されるの
で、メイン電源又はサブ電源はその電圧を維持したまま
制御回路に供給される。

【００１９】

【実施例】以下、本発明をマイクロコントローラにおけ
る電源切換回路に具体化した一実施例を図２に従って説
明する。

【００２０】マイクロコントローラはメイン電源回路１
１、サブ電源回路１２、電源切換回路１３、第１の負荷
３５及び第２の負荷としての半導体メモリ３６を備え
る。メイン電源回路１１は、図示しない電源スイッチの
入操作に基づいてオンされ、電源スイッチの切操作に基
づいてオフされる。メイン電源回路１１がオンすると、
メイン電源回路１１は電圧Ｖｍのメイン電源を第１の負
荷３５に供給する。メイン電源回路１１がオフすると、
メイン電源回路１１はメイン電源の出力を停止する。

【００２１】メイン電源回路１１には電源切換回路１３
を介して半導体メモリ３６が負荷３５と並列に接続され
ており、メイン電源回路１１はオン時において、電源切
換回路１３を介して半導体メモリ３６にもメイン電源を
供給する。

【００２２】サブ電源回路１２は内蔵している電池（図
示略）の電圧を昇圧することにより電圧Ｖｓ（＜Ｖｍ）
のサブ電源を生成し、このサブ電源を半導体メモリ３６
に供給してバックアップする。なお、本実施例におい
て、サブ電源回路１２は前記電源スイッチの入切操作と
は無関係にサブ電源を生成して出力する。

【００２３】電源切換回路１３は、ＰＭＯＳトランジス
タ１４、制御回路としてのＣＭＯＳインバータ１５、比
較回路としてのコンパレータ１８及び選択回路１９を備
える。

【００２４】ＰＭＯＳトランジスタ１４はメイン電源回
路１１と半導体メモリ３６との間に直列に接続され、同
トランジスタ１４のゲートにはＣＭＯＳインバータ１５
の出力信号が入力されている。

【００２５】コンパレータ１８の非反転入力端子（＋入
力端子）はメイン電源回路１１に接続されており、非反
転入力端子にはメイン電源の電圧Ｖｍが入力されてい
る。コンパレータ１８の反転入力端子（−入力端子）は
サブ電源回路１２に接続されており、反転入力端子には
サブ電源の電圧Ｖｓが入力されている。

【００２６】コンパレータ１８には逆流防止用ダイオー
ドＤ１，Ｄ２を介して高電位電源が供給されるととも
に、低電位電源としてグランドＧＮＤが供給されてい
る。この高電位電源は、メイン電源又はサブ電源のう
ち、電圧値が高い方の電源の電圧よりも逆流防止用ダイ
オードＤ１，Ｄ２のベース・エミッタ間電圧Ｖ_BEだけ低
い電圧となる。従って、メイン電源回路１１がオンして
いるときには、メイン電源がコンパレータ１８に高電位
電源として供給され、その電圧は（Ｖｍ−Ｖ_BE）とな
る。また、メイン電源回路１１がオフしているときに
は、サブ電源回路１２のサブ電源が高電位電源としてコ
ンパレータ１８に供給され、その電圧は（Ｖｓ−Ｖ _BE）
となる。

【００２７】そして、コンパレータ１８は非反転入力端
子の入力信号（Ｖｍ）と反転入力端子の入力信号（Ｖ
ｓ）とのレベル比較を行い、比較結果に応じた信号を選
択回路１９に出力する。すなわち、コンパレータ１８は
電圧Ｖｍが電圧Ｖｓよりも高いと判定すると、電圧（Ｖ
ｍ−Ｖ_BE）のＨレベルの信号を出力する。逆に、コンパ
レータ１８は電圧Ｖｓが電圧Ｖｍよりも高いと判定する
と、Ｌレベル（グランドＧＮＤ）の信号を出力する。

【００２８】選択回路１９は、コンパレータ１８の出力
信号に基づいてメイン電源及びサブ電源のうち、電圧値
の高い電源をＣＭＯＳインバータ１５に供給するための
高電位電源として選択し、選択した電源をその電圧を維
持したままＣＭＯＳインバータ１５に供給する。

【００２９】選択回路１９はＣＭＯＳインバータ２０
と、第１及び第２のスイッチ回路２４Ａ，２４Ｂとを備
える。ＣＭＯＳインバータ２０は直列に接続されたＰＭ
ＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２か
らなる。ＰＭＯＳトランジスタ２１のソースは前記逆流
防止用ダイオードＤ１，Ｄ２を介してメイン電源回路１
１及びサブ電源回路１２に接続されており、ＮＭＯＳト
ランジスタ２２のソースはグランドＧＮＤに接続されて
いる。従って、ＣＭＯＳインバータ２０にはメイン電源
及びサブ電源のうち、電圧値が高い方の電源の電圧より
も逆流防止用ダイオードＤ１，Ｄ２のベース・エミッタ
間電圧Ｖ_BEだけ低い電圧の電源が高電位電源として供給
される。ＣＭＯＳインバータ２０には前記コンパレータ
１８の出力信号が入力され、ＣＭＯＳインバータ２０は
その入力信号を反転した信号を第２のスイッチ回路２４
Ｂに出力する。

【００３０】第１のスイッチ回路２４Ａは、２つのＰＭ
ＯＳトランジスタ２５，２６と、２つのＮＭＯＳトラン
ジスタ２７，２８と、２つのプルアップ抵抗Ｒ１，Ｒ２
とを備える。２つのＰＭＯＳトランジスタ２５，２６は
メイン電源回路１１とノードＮ１との間に直列に接続さ
れている。ＰＭＯＳトランジスタ２５，２６のゲートは
それぞれＮＭＯＳトランジスタ２７，２８を介してグラ
ンドＧＮＤに接続されている。ＮＭＯＳトランジスタ２
７，２８のゲートには前記コンパレータ１８の出力信号
が入力されている。

【００３１】ＰＭＯＳトランジスタ２５のソース及びゲ
ート間にはプルアップ抵抗Ｒ１が接続され、ＰＭＯＳト
ランジスタ２６のドレイン及びゲート間にはプルアップ
抵抗Ｒ２が接続されている。プルアップ抵抗Ｒ１，Ｒ２
はＮＭＯＳトランジスタ２７，２８のオフ時においてＰ
ＭＯＳトランジスタ２５，２６のソース・ゲート間に電
位差が発生するのを防止する。

【００３２】第２のスイッチ回路２４Ｂも第１のスイッ
チ回路２４Ａと同様の構成であり、２つのＰＭＯＳトラ
ンジスタ２９，３０と、２つのＮＭＯＳトランジスタ３
１，３２と、２つのプルアップ抵抗Ｒ３，Ｒ４とを備え
る。２つのＰＭＯＳトランジスタ２９，３０はサブ電源
回路１２とノードＮ１との間に直列に接続されている。
ＰＭＯＳトランジスタ２９，３０のゲートはそれぞれＮ
ＭＯＳトランジスタ３１，３２を介してグランドＧＮＤ
に接続されている。ＮＭＯＳトランジスタ３１，３２の
ゲートにはＣＭＯＳインバータ２０を介してコンパレー
タ１８の出力信号を反転した信号が入力されている。

【００３３】ＰＭＯＳトランジスタ２９のソース及びゲ
ート間にはプルアップ抵抗Ｒ３が接続され、ＰＭＯＳト
ランジスタ３０のドレイン及びゲート間にはプルアップ
抵抗Ｒ４が接続されている。プルアップ抵抗Ｒ３，Ｒ４
はＮＭＯＳトランジスタ３１，３２のオフ時においてＰ
ＭＯＳトランジスタ２９，３０のソース・ゲート間に電
位差が発生するのを防止する。

【００３４】従って、メイン電源の電圧Ｖｍがサブ電源
の電圧Ｖｓよりも高く、コンパレータ１８の出力信号が
Ｈレベルであるとき、第１のスイッチ回路２４ＡのＮＭ
ＯＳトランジスタ２７，２８がオンし、ＰＭＯＳトラン
ジスタ２５，２６がオンする。その結果、メイン電源が
ＰＭＯＳトランジスタ２５，２６によってその電圧Ｖｍ
を維持したまま、ノードＮ１に伝達される。このとき、
第２のスイッチ回路２４ＢのＮＭＯＳトランジスタ３
１，３２はオフする。ＰＭＯＳトランジスタ３０のドレ
イン及びゲートにはノードＮ１の電圧Ｖｍが印加されて
同トランジスタ３０のドレイン及びゲート間に電位差が
生じないため、ＰＭＯＳトランジスタ３０はオフし、Ｐ
ＭＯＳトランジスタ２９もオフする。

【００３５】また、サブ電源の電圧Ｖｓがメイン電源の
電圧Ｖｍよりも高く、コンパレータ１８の出力信号がＬ
レベルであるとき、第２のスイッチ回路２４ＢのＮＭＯ
Ｓトランジスタ３１，３２がオンし、ＰＭＯＳトランジ
スタ２９，３０がオンする。その結果、サブ電源がＰＭ
ＯＳトランジスタ２９，３０によってその電圧Ｖｓを維
持したまま、ノードＮ１に伝達される。このとき、第１
のスイッチ回路２４ＡのＮＭＯＳトランジスタ２７，２
８はオフする。ＰＭＯＳトランジスタ２６のドレイン及
びゲートにはノードＮ１の電圧Ｖｓが印加されて同トラ
ンジスタ２６のドレイン及びゲート間に電位差が生じな
いため、ＰＭＯＳトランジスタ２６はオフし、ＰＭＯＳ
トランジスタ２５もオフする。

【００３６】ＣＭＯＳインバータ１５は直列に接続され
たＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ
１７からなる。ＰＭＯＳトランジスタ１６のソースはノ
ードＮ１に接続されており、ＮＭＯＳトランジスタ１７
のソースはグランドＧＮＤに接続されている。従って、
ＣＭＯＳインバータ１５にはメイン電源及びサブ電源の
うち、選択回路１９によって選択された電圧値の高い方
の電源が高電位電源として供給され、グランドＧＮＤが
低電位電源として供給される。すなわち、メイン電源の
電圧Ｖｍがサブ電源の電圧Ｖｓよりも高いときには、メ
イン電源が高電位電源としてＣＭＯＳインバータ１５に
供給される。逆に、サブ電源の電圧Ｖｓがメイン電源の
電圧Ｖｍよりも高いときには、サブ電源が高電位電源と
してＣＭＯＳインバータ１５に供給される。

【００３７】ＣＭＯＳインバータ１５の入力端子にはコ
ントロール端子ＣＴＬから第１の制御信号Ｓ１が入力さ
れている。電源スイッチの入操作に基づいてメイン電源
回路１１がオンされるとき、第１の制御信号Ｓ１はＨレ
ベルとなる。逆に、電源スイッチの切操作に基づいてメ
イン電源回路１１がオフされるとき、制御信号Ｓ１はＬ
レベルとなる。

【００３８】ＣＭＯＳインバータ１５は第１の制御信号
Ｓ１のレベルに基づいて高電位電源の電圧又はグランド
ＧＮＤの電圧の第２の制御信号Ｓ２を出力することによ
りＰＭＯＳトランジスタ１４をオンオフさせる。

【００３９】上記のように構成された電源切換回路１３
において、電源スイッチが入操作されると、メイン電源
回路１１がオンしてメイン電源が出力され、メイン電源
が第１の負荷３５に供給される。メイン電源の電圧Ｖｍ
がサブ電源の電圧Ｖｓよりも高くなると、コンパレータ
１８の出力信号はＨレベルとなる。これに伴って、第１
のスイッチ回路２４Ａはオンし、第２のスイッチ回路２
４Ｂはオフし、ＣＭＯＳインバータ１５には第１のスイ
ッチ回路２４Ａによってメイン電源がその電圧Ｖｍを維
持したまま供給される。

【００４０】また、電源スイッチの入操作に基づいてＣ
ＭＯＳインバータ１５にはコントロール端子ＣＴＬから
Ｈレベルの第１の制御信号Ｓ１が入力される。すると、
ＣＭＯＳインバータ１５からはＬレベル（グランドＧＮ
Ｄの電圧）の第２の制御信号Ｓ２が出力される。このと
き、ＰＭＯＳトランジスタ１４のソースにはメイン電源
の電圧Ｖｍが供給されているため、ＰＭＯＳトランジス
タ１４はオンし、ＰＭＯＳトランジスタ１４を介して半
導体メモリ３６にメイン電源が供給される。

【００４１】逆に、電源スイッチが切操作されると、メ
イン電源回路１１がオフして第１の負荷３５へのメイン
電源の供給が停止される。メイン電源の供給停止に伴っ
てメイン電源の電圧ＶｍがグランドＧＮＤの電圧まで低
下する。サブ電源の電圧Ｖｓがメイン電源の電圧Ｖｍよ
りも高くなると、コンパレータ１８の出力信号はＬレベ
ルとなる。これに伴って、第２のスイッチ回路２４Ｂは
オンし、第１のスイッチ回路２４Ａはオフし、ＣＭＯＳ
インバータ１５には第２のスイッチ回路２４Ｂによって
サブ電源がその電圧Ｖｓを維持したまま供給される。ま
た、電源スイッチの切操作に基づいてＣＭＯＳインバー
タ１５にはコントロール端子ＣＴＬからＬレベルの第１
の制御信号Ｓ１が入力される。すると、ＣＭＯＳインバ
ータ１５からはＨレベル（サブ電源の電圧Ｖｓ）の第２
の制御信号Ｓ２が出力される。このとき、ＰＭＯＳトラ
ンジスタ１４のドレインにはサブ電源の電圧Ｖｓが供給
されているため、ＰＭＯＳトランジスタ１４のドレイン
及びゲート間に電位差が生じず、ＰＭＯＳトランジスタ
１４はオフする。そのため、サブ電源が半導体メモリ３
６に供給されてバックアップされる。ＰＭＯＳトランジ
スタ１４がオフすることによってサブ電源の第１の負荷
３５への供給が遮断されるため、サブ電源回路１２の電
池の電力消費の増加が抑制される。

【００４２】なお、選択回路１９のＣＭＯＳインバータ
２０には、メイン電源又はサブ電源のうち、電圧値の高
い方の電源が逆流防止用ダイオードＤ１又はＤ２を介し
て供給されている。逆流防止用ダイオードＤ１及びＤ２
のベース・エミッタ間電圧Ｖ _BEは、高温時のリーク電流
や、特性のばらつきによるリーク電流によって大きくな
り、ＣＭＯＳインバータ２０に供給する電圧がダイオー
ドＤ１及びＤ２のベース・エミッタ間電圧Ｖ_BEだけ低下
する。ところが、ＣＭＯＳインバータ２０はＬレベルの
出力信号としてグランドＧＮＤの電圧を出力できるた
め、第２のスイッチ回路２４ＢのＮＭＯＳトランジスタ
３１，３２を確実にオフさせることができるため、問題
はない。

【００４３】このように、本実施例の電源切換回路１３
は、半導体メモリ３６のバックアップ時において、ＰＭ
ＯＳトランジスタ１４を確実にオフさせてその誤動作を
防止することができ、サブ電源回路１２の電池の電力消
費の増加を抑制して通常のバックアップ時間を維持する
ことができる。

【００４４】また、本実施例の選択回路１９における第
１及び第２のスイッチ回路２４Ａ，２４ＢはＰＭＯＳト
ランジスタを介してメイン電源及びサブ電源をＣＭＯＳ
インバータ１５に供給するようにしているので、簡単な
構成でメイン電源の電圧Ｖｍ及びサブ電源の電圧Ｖｓを
維持したまま、メイン電源及びサブ電源をＣＭＯＳイン
バータ１５に供給することができる。

【００４５】なお、本発明は次のように任意に変更して
具体化することも可能である。（１）前記実施例におけるサブ電源回路１２を、第１の
制御信号Ｓ１がＬレベルのときにのみオンされてサブ電
源を生成するように構成するとともに、選択回路１９に
おける第２のスイッチ回路２４ＢのＰＭＯＳトランジス
タ３０、ＮＭＯＳトランジスタ３２及びプルアップ抵抗
Ｒ４を省略してもよい。この場合には、サブ電源回路の
オフ時において第２のスイッチ回路２４ＢのＰＭＯＳト
ランジスタ２９がオンしても、サブ電源回路は半導体メ
モリ３６と絶縁されているため、メイン電源によるサブ
電源回路への影響がないためである。

【００４６】（２）制御回路はその制御回路に供給され
ている高電位電源又は低電位電源の電圧の第２の制御信
号を出力できるものであればよく、例えば、前記実施例
におけるＣＭＯＳインバータ１５を２つ用意し、２つの
ＣＭＯＳインバータ１５を直列に接続したバッファとし
てもよい。この場合には、メイン電源を半導体メモリ３
６に供給するときに第１の制御信号Ｓ１をＬレベルと
し、サブ電源を半導体メモリ３６に供給するときに第１
の制御信号Ｓ１をＨレベルとすればよい。

【００４７】

【発明の効果】以上詳述したように、請求項１及び２の
発明によれば、メイン電源を負荷に供給するためのＰＭ
ＯＳトランジスタの誤動作を防止でき、メイン電源とサ
ブ電源とを確実に切り換えることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図

【図２】一実施例の電源切換回路を示す回路図

【図３】従来例の電源切換回路を示す回路図

【符号の説明】

１メイン電源２サブ電源３ＰＭＯＳトランジスタ４制御回路５比較回路６選択回路７負荷２４Ａ第１のスイッチ回路２４Ｂ第２のスイッチ回路Ｓ１第１の制御信号Ｓ２第２の制御信号Ｖｍメイン電源電圧Ｖｓサブ電源電圧

Claims

【特許請求の範囲】

【請求項１】メイン電源を負荷に供給するためのＰＭ
ＯＳトランジスタを有し、前記メイン電源がオンとなっ
たときに外部から入力される第１の制御信号に基づいて
前記ＰＭＯＳトランジスタをオンさせることにより前記
メイン電源を前記負荷に供給し、前記メイン電源がオフ
となったときに第１の制御信号に基づいて前記ＰＭＯＳ
トランジスタをオフさせることによりサブ電源を前記負
荷に供給するようにした電源切換回路であって、高電位電源及び低電位電源が動作電源として供給され、
かつ、前記第１の制御信号に基づいて高電位電源又は低
電位電源の電圧レベルの第２の制御信号を出力すること
により前記ＰＭＯＳトランジスタをオンオフさせるため
の制御回路と、前記メイン電源の電圧と前記サブ電源の電圧とのレベル
比較を行い、比較結果に応じた信号を出力する比較回路
と、前記比較回路の出力信号に基づいて前記メイン電源及び
前記サブ電源のうち、電圧値の高い電源を前記制御回路
に供給するための高電位電源として選択し、選択した電
源をその電圧を維持したまま前記制御回路に供給するた
めの選択回路とを備える電源切換回路。
【請求項２】前記選択回路は、前記メイン電源と前記
制御回路との間に接続され、かつ、前記比較回路の出力
信号に基づいてオンオフされる第１のスイッチ回路と、前記サブ電源と前記制御回路との間に接続され、かつ、
前記比較回路の出力信号のレベルを反転した信号に基づ
いてオンオフされる第２のスイッチ回路とを備える請求
項１に記載の電源切換回路。