JP2994572B2 - ヒステリシス比較器を備えた電圧制限回路 - Google Patents
ヒステリシス比較器を備えた電圧制限回路Info
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- JP2994572B2 JP2994572B2 JP7139853A JP13985395A JP2994572B2 JP 2994572 B2 JP2994572 B2 JP 2994572B2 JP 7139853 A JP7139853 A JP 7139853A JP 13985395 A JP13985395 A JP 13985395A JP 2994572 B2 JP2994572 B2 JP 2994572B2
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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- G11C—STATIC STORES
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- Measurement Of Current Or Voltage (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電圧制限回路に関する
ものである。より詳細には、本発明は、電気的にプログ
ラム可能な集積回路型メモリ内で使用されるような電圧
ジェネレータによって発生される電圧を維持するための
電圧制限回路に関するものである。
ものである。より詳細には、本発明は、電気的にプログ
ラム可能な集積回路型メモリ内で使用されるような電圧
ジェネレータによって発生される電圧を維持するための
電圧制限回路に関するものである。
【０００２】
【従来の技術】これらのメモリをプログラムするには、
一般的に、集積回路内で利用可能な、いわゆるプログラ
ミング電圧ＶＢを有することが必要であって、この電圧
ＶＢは回路の通常の電源電圧Ｖccよりも高い。例えば、
Ｖccは通常５Ｖで、ＶＢは最大７Ｖである。あるメモリ
では、プログラミング電圧ＶＢは、集積回路内部で通常
の電源電圧Ｖccから与えられる。このためには、昇圧回
路（チャージポンプとも呼ばれる）が使用される。この
昇圧回路はＶccを受けて、Ｖccよりも高い電圧ＶＢを発
生する。昇圧回路は基本的に、簡単に言えば、ダイオー
ドと２つのコンデンサとクロック信号を利用する。第１
の段階では、第１のコンデンサがＶccまで充電されて、
その後これが第２のコンデンサへと放電される。次いで
同じ操作が再度開始されて第２のコンデンサの端子にお
ける電圧が徐々に上昇する。
一般的に、集積回路内で利用可能な、いわゆるプログラ
ミング電圧ＶＢを有することが必要であって、この電圧
ＶＢは回路の通常の電源電圧Ｖccよりも高い。例えば、
Ｖccは通常５Ｖで、ＶＢは最大７Ｖである。あるメモリ
では、プログラミング電圧ＶＢは、集積回路内部で通常
の電源電圧Ｖccから与えられる。このためには、昇圧回
路（チャージポンプとも呼ばれる）が使用される。この
昇圧回路はＶccを受けて、Ｖccよりも高い電圧ＶＢを発
生する。昇圧回路は基本的に、簡単に言えば、ダイオー
ドと２つのコンデンサとクロック信号を利用する。第１
の段階では、第１のコンデンサがＶccまで充電されて、
その後これが第２のコンデンサへと放電される。次いで
同じ操作が再度開始されて第２のコンデンサの端子にお
ける電圧が徐々に上昇する。
【０００３】このように、プログラミング電圧は、漸近
的に境界値または限界値に向かう。この限界値は電源電
圧Ｖccの倍数に等しい（上記の例ではＶccの２倍）。こ
の種の組み立て体は、得ようとする電圧が限界値である
場合に問題を生じる。実際、発生する電圧の上昇は、第
２のコンデンサが充電されるにつれて次第に緩慢にな
る。従って、発生する電圧の立ち上がり時間(build-up
time) を所望の値に制限するためには、チャージポンプ
を普通より大きくすることが必要となる。つまり所望の
値よりも大きい限界値が設定される。その場合、ポンプ
の出力に電圧レギュレータを配置することが必要であ
る。このレギュレータが、発生された電圧を所望の値に
制限する。さらに、所望の値が電源電圧の倍数でない場
合には、この種のレギュレータ回路の存在が理論的に必
要となる。
的に境界値または限界値に向かう。この限界値は電源電
圧Ｖccの倍数に等しい（上記の例ではＶccの２倍）。こ
の種の組み立て体は、得ようとする電圧が限界値である
場合に問題を生じる。実際、発生する電圧の上昇は、第
２のコンデンサが充電されるにつれて次第に緩慢にな
る。従って、発生する電圧の立ち上がり時間(build-up
time) を所望の値に制限するためには、チャージポンプ
を普通より大きくすることが必要となる。つまり所望の
値よりも大きい限界値が設定される。その場合、ポンプ
の出力に電圧レギュレータを配置することが必要であ
る。このレギュレータが、発生された電圧を所望の値に
制限する。さらに、所望の値が電源電圧の倍数でない場
合には、この種のレギュレータ回路の存在が理論的に必
要となる。
【０００４】発生した電圧を制限するには２つの方法が
ある：第１に、ポンプを停止せずに、ポンプによって与
えられる過剰の電荷を減少させ、所望の値に達したなら
ば、ポンプの出力を例えば１個以上のダイオードを介し
てグランドに接続することによって行う、第２に、所望
の値に達した時点でポンプを停止し、第２のコンデンサ
の端子における電圧が低くなりすぎた時点でポンプの動
作を再開することによって行う（これは、発生電圧が一
定の範囲内であればよいと認められていると仮定するも
のである。これに対して第１の方法ではこの電圧は一定
である）。
ある：第１に、ポンプを停止せずに、ポンプによって与
えられる過剰の電荷を減少させ、所望の値に達したなら
ば、ポンプの出力を例えば１個以上のダイオードを介し
てグランドに接続することによって行う、第２に、所望
の値に達した時点でポンプを停止し、第２のコンデンサ
の端子における電圧が低くなりすぎた時点でポンプの動
作を再開することによって行う（これは、発生電圧が一
定の範囲内であればよいと認められていると仮定するも
のである。これに対して第１の方法ではこの電圧は一定
である）。
【０００５】第２の方法は、消費電力が少ないという利
点を有するものの、実際には、２つの基準電圧を発生さ
せ、これらの基準電圧と許容可能な最小および最大電圧
とを比較するために２つの比較回路を使用しなければな
らない。基準電圧を発生するには、一般にツェナーダイ
オードが使用される。従って、第２の方法は必要な空間
量および経済的な観点から不利である。
点を有するものの、実際には、２つの基準電圧を発生さ
せ、これらの基準電圧と許容可能な最小および最大電圧
とを比較するために２つの比較回路を使用しなければな
らない。基準電圧を発生するには、一般にツェナーダイ
オードが使用される。従って、第２の方法は必要な空間
量および経済的な観点から不利である。
【０００６】
【発明が解決しようとする課題】本発明の目的は、この
第２の方法を行うための、十分に小型で安価な回路を提
案することにある。２個の回路を使用して発生した電圧
値を２つの異なる基準値と比較する代わりに、本発明で
は、ヒステリシス電圧比較器を実現する単一の調整回路
を提案するものである。
第２の方法を行うための、十分に小型で安価な回路を提
案することにある。２個の回路を使用して発生した電圧
値を２つの異なる基準値と比較する代わりに、本発明で
は、ヒステリシス電圧比較器を実現する単一の調整回路
を提案するものである。
【０００７】
【課題を解決するための手段】このために、電源回路に
よって与えられる内部電圧の値を出力において制限する
ための電圧制限回路を提案するものであって、この回路
は、 −前記内部電圧に比例した基準電流を発生するための抵
抗手段と、 −前記基準電流に比例した基準電圧を発生するための電
流制御電圧源と、 −一方の入力で基準電圧を受け、内部電圧が最大値に達
した時に第２の状態となり、内部電圧がその後最小値に
達した時に第１の状態となる２進信号を出力するヒステ
リシス比較器(20)と、−前記２進信号を一方の入力に受け、２進の制限制御信
号を他の入力に受けて、前記制限制御信号が第２の状態
にある時は前記２進信号と逆の２進信号を出力し、前記
制限制御信号が第１の状態にある時には内部電圧の値に
関わらず、第２の状態の２進信号を出力する制御手段と
を備え、この２進信号が第１の状態の時に前記電源回路
が内部電圧を昇圧するよう動作する 。
よって与えられる内部電圧の値を出力において制限する
ための電圧制限回路を提案するものであって、この回路
は、 −前記内部電圧に比例した基準電流を発生するための抵
抗手段と、 −前記基準電流に比例した基準電圧を発生するための電
流制御電圧源と、 −一方の入力で基準電圧を受け、内部電圧が最大値に達
した時に第２の状態となり、内部電圧がその後最小値に
達した時に第１の状態となる２進信号を出力するヒステ
リシス比較器(20)と、−前記２進信号を一方の入力に受け、２進の制限制御信
号を他の入力に受けて、前記制限制御信号が第２の状態
にある時は前記２進信号と逆の２進信号を出力し、前記
制限制御信号が第１の状態にある時には内部電圧の値に
関わらず、第２の状態の２進信号を出力する制御手段と
を備え、この２進信号が第１の状態の時に前記電源回路
が内部電圧を昇圧するよう動作する 。
【０００８】抵抗手段は、電源回路の出力に接続された
抵抗器、この抵抗器と基準端子との間に直列に接続され
た第１の増幅トランジスタ、および第１の増幅トランジ
スタと供にカレントミラーを構成して、抵抗器内を流れ
る電流に比例する基準電流を発生する第２の増幅トラン
ジスタを有することが好ましい。つまり、電源回路がチ
ャージポンプであれば、抵抗ラインはこのチャージポン
プの出力に接続される。従って、電流はポンプの出力で
取り出され、カレントミラーによってコピーされる。こ
れによって取り出される電流を小さくすることが可能と
なり、従って回路全体の電力消費が制限され、ポンプに
よって発生される電圧の立ち上がり時間が過度に長くな
るのを防ぐことが可能となる。実際、出力における容量
負荷が大きいほどチャージポンプの増加時間は短くな
る。
抵抗器、この抵抗器と基準端子との間に直列に接続され
た第１の増幅トランジスタ、および第１の増幅トランジ
スタと供にカレントミラーを構成して、抵抗器内を流れ
る電流に比例する基準電流を発生する第２の増幅トラン
ジスタを有することが好ましい。つまり、電源回路がチ
ャージポンプであれば、抵抗ラインはこのチャージポン
プの出力に接続される。従って、電流はポンプの出力で
取り出され、カレントミラーによってコピーされる。こ
れによって取り出される電流を小さくすることが可能と
なり、従って回路全体の電力消費が制限され、ポンプに
よって発生される電圧の立ち上がり時間が過度に長くな
るのを防ぐことが可能となる。実際、出力における容量
負荷が大きいほどチャージポンプの増加時間は短くな
る。
【０００９】電力消費を抑えるために、抵抗ラインは、
電圧チャージポンプによって発生される電圧がある閾値
よりも低い場合には取り出される電流がゼロとなるよう
に構成されているのが好ましい。基準電圧源は、電源端
子とカレントミラーの第２のトランジスタとの間に直列
接続された１個以上の基準抵抗を備えているのが好まし
い。このようにしてこの抵抗とこのトランジスタとの中
間点で得られる基準電圧が発生される。以下、添付した
図を参照して行う詳細な説明によって、本発明のその他
の特徴および利点が明らかとなろう。
電圧チャージポンプによって発生される電圧がある閾値
よりも低い場合には取り出される電流がゼロとなるよう
に構成されているのが好ましい。基準電圧源は、電源端
子とカレントミラーの第２のトランジスタとの間に直列
接続された１個以上の基準抵抗を備えているのが好まし
い。このようにしてこの抵抗とこのトランジスタとの中
間点で得られる基準電圧が発生される。以下、添付した
図を参照して行う詳細な説明によって、本発明のその他
の特徴および利点が明らかとなろう。
【００１０】
【実施例】図１は、電源電圧Ｖccを供給するための電源
端子２と、基準電圧ＧＮＤを供給するための基準端子３
と、電源電圧Ｖccから内部電圧ＶＢを発生するためのチ
ャージポンプ４とを有する集積回路１を示しており、内
部電圧ＶＢは電源電圧Ｖccよりも高い。一実施例では、
Ｖccは３Ｖであり、基準端子３がグランドで、所望の電
圧ＶＢが4.9 〜5.4 Ｖ の範囲である。詳細な説明は、
電気的にプログラム可能なメモリ型の集積回路における
有利な応用について行うものであることに注意された
い。当然、これは単なる特定の実施例である。つまり、
本発明によって定義される制限回路は、同じ集積回路に
組み込まれていない電源回路によって発生される電圧を
制限するために使用されることもある。同様に、ここで
述べるような制限回路をディスクリート部品で作製して
も、本発明の範囲を逸脱するものではない。
端子２と、基準電圧ＧＮＤを供給するための基準端子３
と、電源電圧Ｖccから内部電圧ＶＢを発生するためのチ
ャージポンプ４とを有する集積回路１を示しており、内
部電圧ＶＢは電源電圧Ｖccよりも高い。一実施例では、
Ｖccは３Ｖであり、基準端子３がグランドで、所望の電
圧ＶＢが4.9 〜5.4 Ｖ の範囲である。詳細な説明は、
電気的にプログラム可能なメモリ型の集積回路における
有利な応用について行うものであることに注意された
い。当然、これは単なる特定の実施例である。つまり、
本発明によって定義される制限回路は、同じ集積回路に
組み込まれていない電源回路によって発生される電圧を
制限するために使用されることもある。同様に、ここで
述べるような制限回路をディスクリート部品で作製して
も、本発明の範囲を逸脱するものではない。
【００１１】従って、本発明の装置では、電源電圧Ｖcc
を２倍にするチャージポンプ４のみを使用する。このポ
ンプ４はクロック信号ＣＫを出力するための発振器５を
有する。この信号はコンデンサ７の一端子に印加され
る。このコンデンサ７のもう一方の端子は、第１に、ダ
イオード８を介して電源端子２に接続されており、第２
に、ダイオード９を介して出力29に接続されている。こ
の出力端子29は出力コンデンサ10の第１の端子に接続さ
れている。出力コンデンサ10のもう一方の端子は基準端
子３に接続されている。出力コンデンサ10は、ここでは
チャージポンプ４によって給電される容量性回路に相当
するものと見なされる。このことは、このポンプがただ
１つのコンデンサ７を有するという事実を説明してい
る。内部電圧ＶＢはチャージポンプ４の出力29に発生す
る電圧である。
を２倍にするチャージポンプ４のみを使用する。このポ
ンプ４はクロック信号ＣＫを出力するための発振器５を
有する。この信号はコンデンサ７の一端子に印加され
る。このコンデンサ７のもう一方の端子は、第１に、ダ
イオード８を介して電源端子２に接続されており、第２
に、ダイオード９を介して出力29に接続されている。こ
の出力端子29は出力コンデンサ10の第１の端子に接続さ
れている。出力コンデンサ10のもう一方の端子は基準端
子３に接続されている。出力コンデンサ10は、ここでは
チャージポンプ４によって給電される容量性回路に相当
するものと見なされる。このことは、このポンプがただ
１つのコンデンサ７を有するという事実を説明してい
る。内部電圧ＶＢはチャージポンプ４の出力29に発生す
る電圧である。
【００１２】チャージポンプ４を停止させるために、発
振器５が論理信号ＯＮ／ＯＦＦを受ける入力６を有し、
ＯＮ／ＯＦＦが論理状態１であれば発振器５が作動し
て、論理状態０の場合には停止するようになっているも
のと仮定する。ＯＮ／ＯＦＦ＝０の場合には、クロック
信号ＣＫは一定でグランド電位となり、従って、コンデ
ンサ７を充電することはできない。出力29は第１のＰＭ
ＯＳ型トランジスタ11のソースに接続されている。この
トランジスタ11の制御ゲートはそのドレインに接続され
ている。従ってこのトランジスタ11はダイオードとして
配置されている。さらに、集積回路１がＰ型基板上に作
られていると仮定するならば、トランジスタ11のウェル
はそのソースに接続される。このことによって、より安
定で比較的低い閾値電圧を得ることが可能となる（閾値
電圧へのいわゆる基板効果を排除して）。
振器５が論理信号ＯＮ／ＯＦＦを受ける入力６を有し、
ＯＮ／ＯＦＦが論理状態１であれば発振器５が作動し
て、論理状態０の場合には停止するようになっているも
のと仮定する。ＯＮ／ＯＦＦ＝０の場合には、クロック
信号ＣＫは一定でグランド電位となり、従って、コンデ
ンサ７を充電することはできない。出力29は第１のＰＭ
ＯＳ型トランジスタ11のソースに接続されている。この
トランジスタ11の制御ゲートはそのドレインに接続され
ている。従ってこのトランジスタ11はダイオードとして
配置されている。さらに、集積回路１がＰ型基板上に作
られていると仮定するならば、トランジスタ11のウェル
はそのソースに接続される。このことによって、より安
定で比較的低い閾値電圧を得ることが可能となる（閾値
電圧へのいわゆる基板効果を排除して）。
【００１３】第１のＰＭＯＳ型トランジスタ11のドレイ
ンは第２のＰＭＯＳ型トランジスタ12のソースに接続さ
れている。第１のＰＭＯＳ型トランジスタ11と同様に、
第２のＰＭＯＳ型トランジスタ12のウェルはそのソース
に接続されている。この第２のトランジスタ12の制御ゲ
ートは電源端子２に接続されており、従ってＶccを受け
る。第２のＰＭＯＳ型トランジスタ12のドレインは、第
１のＮＭＯＳ型増幅トランジスタ13のドレインと制御ゲ
ートとに接続されている。この第１の増幅トランジスタ
13のゲートは第２のＮＭＯＳ型増幅トランジスタ15の制
御ゲートに接続されており、これら一組の増幅トランジ
スタがカレントミラーを構成している。
ンは第２のＰＭＯＳ型トランジスタ12のソースに接続さ
れている。第１のＰＭＯＳ型トランジスタ11と同様に、
第２のＰＭＯＳ型トランジスタ12のウェルはそのソース
に接続されている。この第２のトランジスタ12の制御ゲ
ートは電源端子２に接続されており、従ってＶccを受け
る。第２のＰＭＯＳ型トランジスタ12のドレインは、第
１のＮＭＯＳ型増幅トランジスタ13のドレインと制御ゲ
ートとに接続されている。この第１の増幅トランジスタ
13のゲートは第２のＮＭＯＳ型増幅トランジスタ15の制
御ゲートに接続されており、これら一組の増幅トランジ
スタがカレントミラーを構成している。
【００１４】第１の増幅トランジスタ13のソースは、第
１のＮＭＯＳ型分離トランジスタ14を介してグランドに
接続されている。さらに、増幅トランジスタ13および15
の制御ゲートは、第２の分離トランジスタ16を介してグ
ランドに接続されている。この第２の分離トランジスタ
16の制御ゲートは制御端子18に接続されており、２進の
制限制御信号ＰＷＤを受ける。制御端子18はインバータ
17の入力に接続されており、インバータ17の出力は第１
の分離トランジスタ14の制御ゲートに接続されている。
第２の増幅トランジスタ15のソースはグランド３に接続
されている。幅トランジスタ15のドレインはＰＭＯＳ型
基準トランジスタ19のドレインに接続されており、この
基準トランジスタ19のソースは電源端子２に接続されて
いる。この基準トランジスタ19の制御ゲートはグランド
３に接続されている。
１のＮＭＯＳ型分離トランジスタ14を介してグランドに
接続されている。さらに、増幅トランジスタ13および15
の制御ゲートは、第２の分離トランジスタ16を介してグ
ランドに接続されている。この第２の分離トランジスタ
16の制御ゲートは制御端子18に接続されており、２進の
制限制御信号ＰＷＤを受ける。制御端子18はインバータ
17の入力に接続されており、インバータ17の出力は第１
の分離トランジスタ14の制御ゲートに接続されている。
第２の増幅トランジスタ15のソースはグランド３に接続
されている。幅トランジスタ15のドレインはＰＭＯＳ型
基準トランジスタ19のドレインに接続されており、この
基準トランジスタ19のソースは電源端子２に接続されて
いる。この基準トランジスタ19の制御ゲートはグランド
３に接続されている。
【００１５】まず最初にＰＷＤ＝０と仮定する。従って
第１の分離トランジスタ14がオンで第２の分離トランジ
スタ16はオフである。論理信号ＯＮ／ＯＦＦが０から１
となれば、発振器が作動して内部電圧ＶＢが次第に上昇
する。第１および第２のＰＭＯＳ型トランジスタ11およ
び12が同じ閾値電圧Ｖtpを有すると仮定すれば、ＶＢが
Ｖcc＋２×Ｖtpよりも高くなるとすぐにこれらのトラン
ジスタ内に電流Ｉが流れる。Ｖtpが１Ｖであると仮定す
るならば、ＶＢが４Ｖとなるとすぐに（Ｖccは３Ｖ）ト
ランジスタ11および12内を電流Ｉが流れる。この電流Ｉ
はカレントミラーでコピーされて、基準電流と呼ばれる
電流ｋＩ（ｋはカレントミラーの利得を示す）が、基準
トランジスタ19内を流れ、この基準トランジスタ19が値
Ｒを有する基準抵抗器として働く。カレントミラーと基
準トランジスタ19と電源端子２とで構成される組み立て
体は、電流制御電圧源として機能し、この電圧源は、基
準トランジスタ19のドレインで得られる基準電圧ＩＮ＝
Ｖcc−Ｒ×ｋＩを与える。
第１の分離トランジスタ14がオンで第２の分離トランジ
スタ16はオフである。論理信号ＯＮ／ＯＦＦが０から１
となれば、発振器が作動して内部電圧ＶＢが次第に上昇
する。第１および第２のＰＭＯＳ型トランジスタ11およ
び12が同じ閾値電圧Ｖtpを有すると仮定すれば、ＶＢが
Ｖcc＋２×Ｖtpよりも高くなるとすぐにこれらのトラン
ジスタ内に電流Ｉが流れる。Ｖtpが１Ｖであると仮定す
るならば、ＶＢが４Ｖとなるとすぐに（Ｖccは３Ｖ）ト
ランジスタ11および12内を電流Ｉが流れる。この電流Ｉ
はカレントミラーでコピーされて、基準電流と呼ばれる
電流ｋＩ（ｋはカレントミラーの利得を示す）が、基準
トランジスタ19内を流れ、この基準トランジスタ19が値
Ｒを有する基準抵抗器として働く。カレントミラーと基
準トランジスタ19と電源端子２とで構成される組み立て
体は、電流制御電圧源として機能し、この電圧源は、基
準トランジスタ19のドレインで得られる基準電圧ＩＮ＝
Ｖcc−Ｒ×ｋＩを与える。
【００１６】好ましくは、第２のＰＭＯＳ型トランジス
タ12と基準トランジスタ19は抵抗性である。比率Ｗ／Ｌ
（それぞれμｍで表されたゲート幅／ゲート長）の値と
して選択される値は、例えば、第２のＰＭＯＳ型トラン
ジスタ12については３／30、基準トランジスタ19につい
ては３／80である。つまり、第２のＰＭＯＳ型トランジ
スタ12を流れる電流Ｉは0.5 〜１μＡとなる。出力コン
デンサ10からは大きな電流の取り出しは行われず、内部
電圧ＶＢの立ち上がり時間が大きく増加することはない
（出力コンデンサ10がチャージポンプ４の出力29に接続
されてさえいれば立ち上がり時間に関して）。
タ12と基準トランジスタ19は抵抗性である。比率Ｗ／Ｌ
（それぞれμｍで表されたゲート幅／ゲート長）の値と
して選択される値は、例えば、第２のＰＭＯＳ型トラン
ジスタ12については３／30、基準トランジスタ19につい
ては３／80である。つまり、第２のＰＭＯＳ型トランジ
スタ12を流れる電流Ｉは0.5 〜１μＡとなる。出力コン
デンサ10からは大きな電流の取り出しは行われず、内部
電圧ＶＢの立ち上がり時間が大きく増加することはない
（出力コンデンサ10がチャージポンプ４の出力29に接続
されてさえいれば立ち上がり時間に関して）。
【００１７】さらに、第１の増幅トランジスタ13につい
てはＷ／Ｌ＝３／10に固定し、さらに第２の増幅トラン
ジスタ15についてはＷ／Ｌ＝３／１と固定することによ
って、カレントミラーについて利得ｋ＝10が得られる。
この大きな利得によって、取り出された電流Ｉの関数と
して大きく変化する基準電圧ＩＮを作り出すことが可能
となる。さらに基準トランジスタ19は抵抗性である。基
準電圧ＩＮは、ヒステリシス比較器20の入力21に印加さ
れる。ヒステリシス比較器の入力は第２の増幅トランジ
スタと基準抵抗との中間点に接続されている。
てはＷ／Ｌ＝３／10に固定し、さらに第２の増幅トラン
ジスタ15についてはＷ／Ｌ＝３／１と固定することによ
って、カレントミラーについて利得ｋ＝10が得られる。
この大きな利得によって、取り出された電流Ｉの関数と
して大きく変化する基準電圧ＩＮを作り出すことが可能
となる。さらに基準トランジスタ19は抵抗性である。基
準電圧ＩＮは、ヒステリシス比較器20の入力21に印加さ
れる。ヒステリシス比較器の入力は第２の増幅トランジ
スタと基準抵抗との中間点に接続されている。
【００１８】ヒステリシス比較器20は、 −ソースが電源端子２に接続されて、制御ゲートが入力
21に接続された第１のＰＭＯＳ型トランジスタ22と、 −ソースが第１のＰＭＯＳ型トランジスタ22のドレイン
に接続されて、制御ゲートが入力21に接続された第２の
ＰＭＯＳ型トランジスタ23と、 −ドレインが第２のＰＭＯＳ型トランジスタ23のドレイ
ンに接続されて、制御ゲートが入力21に接続された第１
のＮＭＯＳ型トランジスタ24と、 −ドレインが第１のＮＭＯＳ型トランジスタ24のソース
に接続されて、制御ゲートが入力21に接続され、さらに
ソースがグランドに接続された第２のＮＭＯＳ型トラン
ジスタ25と、 −ソースがグランドに接続されて、ドレインが第２のＰ
ＭＯＳ型トランジスタ23のソースに接続され、さらに制
御ゲートが第２のトランジスタ23のドレインに接続され
た第３のＰＭＯＳ型トランジスタ26と、 −ソースが電源端子２に接続されて、ドレインが第１の
ＮＭＯＳ型トランジスタ24のソースに接続され、さらに
制御ゲートが上記第１のトランジスタ24のドレインに接
続された第３のＮＭＯＳ型トランジスタ27とを備えてい
る。
21に接続された第１のＰＭＯＳ型トランジスタ22と、 −ソースが第１のＰＭＯＳ型トランジスタ22のドレイン
に接続されて、制御ゲートが入力21に接続された第２の
ＰＭＯＳ型トランジスタ23と、 −ドレインが第２のＰＭＯＳ型トランジスタ23のドレイ
ンに接続されて、制御ゲートが入力21に接続された第１
のＮＭＯＳ型トランジスタ24と、 −ドレインが第１のＮＭＯＳ型トランジスタ24のソース
に接続されて、制御ゲートが入力21に接続され、さらに
ソースがグランドに接続された第２のＮＭＯＳ型トラン
ジスタ25と、 −ソースがグランドに接続されて、ドレインが第２のＰ
ＭＯＳ型トランジスタ23のソースに接続され、さらに制
御ゲートが第２のトランジスタ23のドレインに接続され
た第３のＰＭＯＳ型トランジスタ26と、 −ソースが電源端子２に接続されて、ドレインが第１の
ＮＭＯＳ型トランジスタ24のソースに接続され、さらに
制御ゲートが上記第１のトランジスタ24のドレインに接
続された第３のＮＭＯＳ型トランジスタ27とを備えてい
る。
【００１９】第２のＰＭＯＳ型トランジスタ23と第１の
ＮＭＯＳ型トランジスタ24との中間点は、ヒステリシス
比較器の出力に相当し、２進信号ＥＮＡＢＬＥを出力す
る。出力29に接続された抵抗アームに電流Ｉが流れてい
ない時には、第１および第２のＮＭＯＳ型トランジスタ
24および25はオンであって、第３のＮＭＯＳ型トランジ
スタ27はオフである。その場合信号ＥＮＡＢＬＥは０で
ある。一方、第３のＰＭＯＳ型トランジスタ26はオンで
あって、第２のＰＭＯＳトランジスタ23はオフであり、
そのソースはグランドで、制御ゲートがＶccである。電
流Ｉが抵抗アーム内を流れ始めると、基準電圧ＩＮが低
下し始める。従って、第１および第２のＰＭＯＳ型トラ
ンジスタ22および23はオンになる傾向となる。しかしな
がら、第３のＰＭＯＳ型トランジスタ26の存在が、それ
らの閾値電圧を上昇させる傾向となり、従って、切り換
え電圧は低下する。
ＮＭＯＳ型トランジスタ24との中間点は、ヒステリシス
比較器の出力に相当し、２進信号ＥＮＡＢＬＥを出力す
る。出力29に接続された抵抗アームに電流Ｉが流れてい
ない時には、第１および第２のＮＭＯＳ型トランジスタ
24および25はオンであって、第３のＮＭＯＳ型トランジ
スタ27はオフである。その場合信号ＥＮＡＢＬＥは０で
ある。一方、第３のＰＭＯＳ型トランジスタ26はオンで
あって、第２のＰＭＯＳトランジスタ23はオフであり、
そのソースはグランドで、制御ゲートがＶccである。電
流Ｉが抵抗アーム内を流れ始めると、基準電圧ＩＮが低
下し始める。従って、第１および第２のＰＭＯＳ型トラ
ンジスタ22および23はオンになる傾向となる。しかしな
がら、第３のＰＭＯＳ型トランジスタ26の存在が、それ
らの閾値電圧を上昇させる傾向となり、従って、切り換
え電圧は低下する。
【００２０】同様に、第３のＮＭＯＳ型トランジスタ27
は、基準電圧が上昇すると、第１および第２のＮＭＯＳ
型トランジスタ24および25の閾値電圧を上昇させる傾向
となる。従って、ＰＭＯＳ型トランジスタとＮＭＯＳ型
トランジスタをオンにするには異なる値の２つの基準電
圧が存在する。第３のＮＭＯＳ型トランジスタ27とＰＭ
ＯＳ型トランジスタ26の抵抗が小さい程、上向きおよび
下向きの切り換えを行わせる基準値のシフトが大きい。
例えば、ＮＭＯＳ型トランジスタ24および25をオンにす
る基準電圧値ＩＮＭを2.3 Ｖに固定し、ＰＭＯＳ型トラ
ンジスタ22および23をオンにする基準電圧値ＩＮｍを0.
7 Ｖに固定することが可能である。
は、基準電圧が上昇すると、第１および第２のＮＭＯＳ
型トランジスタ24および25の閾値電圧を上昇させる傾向
となる。従って、ＰＭＯＳ型トランジスタとＮＭＯＳ型
トランジスタをオンにするには異なる値の２つの基準電
圧が存在する。第３のＮＭＯＳ型トランジスタ27とＰＭ
ＯＳ型トランジスタ26の抵抗が小さい程、上向きおよび
下向きの切り換えを行わせる基準値のシフトが大きい。
例えば、ＮＭＯＳ型トランジスタ24および25をオンにす
る基準電圧値ＩＮＭを2.3 Ｖに固定し、ＰＭＯＳ型トラ
ンジスタ22および23をオンにする基準電圧値ＩＮｍを0.
7 Ｖに固定することが可能である。
【００２１】基準電圧ＩＮの値は内部電圧ＶＢの関数で
あるので、ＶＢの最大値ＶＢＭについては０から１とな
って、ＶＢの最小値ＶＢｍについては１から０となる
（例えばＶＢＭ＝5.4 ＶでＶＢｍ＝4.9 Ｖ）２進信号Ｅ
ＮＡＢＬＥが生成される。ヒステリシス比較器の出力
は、２つの入力を有するＮＯＲゲート28の一入力に接続
されている。このＮＯＲゲート28のもう一方の入力は制
限制御信号ＰＷＤを受ける。ＮＯＲゲート28の出力は発
振器５の入力６に接続され、発振器に論理信号ＯＮ／Ｏ
ＦＦを出力する。ＰＷＤ＝０である限りは、信号ＯＮ／
ＯＦＦは２進信号ＥＮＡＢＬＥの変化に従い、その状態
は信号ＥＮＡＢＬＥの状態の逆である。チャージポンプ
４と電流制限回路とによって構成される組み立て体を停
止させたい場合には、ＰＷＤを１とするだけでよい。従
って信号ＯＮ／ＯＦＦが０となり、発振器が停止する。
さらに、第１の分離トランジスタ14はオフとなり、一方
第２の分離トランジスタ16はオンとなる。従って、抵抗
アームおよび基準トランジスタ19内を電流が流れなくな
る。
あるので、ＶＢの最大値ＶＢＭについては０から１とな
って、ＶＢの最小値ＶＢｍについては１から０となる
（例えばＶＢＭ＝5.4 ＶでＶＢｍ＝4.9 Ｖ）２進信号Ｅ
ＮＡＢＬＥが生成される。ヒステリシス比較器の出力
は、２つの入力を有するＮＯＲゲート28の一入力に接続
されている。このＮＯＲゲート28のもう一方の入力は制
限制御信号ＰＷＤを受ける。ＮＯＲゲート28の出力は発
振器５の入力６に接続され、発振器に論理信号ＯＮ／Ｏ
ＦＦを出力する。ＰＷＤ＝０である限りは、信号ＯＮ／
ＯＦＦは２進信号ＥＮＡＢＬＥの変化に従い、その状態
は信号ＥＮＡＢＬＥの状態の逆である。チャージポンプ
４と電流制限回路とによって構成される組み立て体を停
止させたい場合には、ＰＷＤを１とするだけでよい。従
って信号ＯＮ／ＯＦＦが０となり、発振器が停止する。
さらに、第１の分離トランジスタ14はオフとなり、一方
第２の分離トランジスタ16はオンとなる。従って、抵抗
アームおよび基準トランジスタ19内を電流が流れなくな
る。
【００２２】このようにして出力コンデンサ10が充電さ
れたままとなる。この電力消費が削減される可能性は、
特に、迅速に動作状態に戻ることができる構成の低電力
消費モードを使用することが望まれる場合に有効であ
る。図２（ａ）は、内部電圧の変化をＶＢの関数として
示している。ＶＢが上昇して、ｔ０のときに閾値ＶＩｍ
に達すると、抵抗アーム内に電流が流れ始める。初めＶ
ccである基準電圧ＩＮ（図２（ｂ）に示す）は、低下し
始める。ｔ１では、ＩＮがＩＮｍの値に達する。比較器
のＰＭＯＳ型トランジスタ22および23がオンとなって、
初め０である信号ＥＮＡＢＬＥ（図２（ｃ）に示す）が
１となる。従ってチャージポンプは停止する。従って電
圧はｔ１に対応する値ＶＢＭを超えることはできない。
れたままとなる。この電力消費が削減される可能性は、
特に、迅速に動作状態に戻ることができる構成の低電力
消費モードを使用することが望まれる場合に有効であ
る。図２（ａ）は、内部電圧の変化をＶＢの関数として
示している。ＶＢが上昇して、ｔ０のときに閾値ＶＩｍ
に達すると、抵抗アーム内に電流が流れ始める。初めＶ
ccである基準電圧ＩＮ（図２（ｂ）に示す）は、低下し
始める。ｔ１では、ＩＮがＩＮｍの値に達する。比較器
のＰＭＯＳ型トランジスタ22および23がオンとなって、
初め０である信号ＥＮＡＢＬＥ（図２（ｃ）に示す）が
１となる。従ってチャージポンプは停止する。従って電
圧はｔ１に対応する値ＶＢＭを超えることはできない。
【００２３】ＶＢの値が低下すれば、基準電圧ＩＮは上
昇する。ｔ２にこの値がＩＮＭに達すると仮定すれば、
比較器のＮＭＯＳ型トランジスタ24および25はオンとな
って信号ＥＮＡＢＬＥが０となり、チャージポンプを始
動し、ＶＢを上昇させる。発生する電圧ヒステリシスを
図２（ｄ）に示す。この図は信号ＥＮＡＢＬＥの変化を
基準電圧ＩＮの関数として示している。上記の記載は単
に例示のためのものであって、本発明を限定するもので
はない。従って抵抗アームのＰＭＯＳ型トランジスタ11
および12は、基準トランジスタ19と同様に、抵抗として
動作するＰＭＯＳ型トランジスタに置き換えてもよい。
しかしながら、この方法には、アームの電力消費を増加
させて、チャージポンプの効率を低下させるという欠点
がある。同様に、低消費モードが必要ない場合には、分
離トランジスタを省略したり、ＮＯＲゲート28をインバ
ータで置き換えることも可能である。
昇する。ｔ２にこの値がＩＮＭに達すると仮定すれば、
比較器のＮＭＯＳ型トランジスタ24および25はオンとな
って信号ＥＮＡＢＬＥが０となり、チャージポンプを始
動し、ＶＢを上昇させる。発生する電圧ヒステリシスを
図２（ｄ）に示す。この図は信号ＥＮＡＢＬＥの変化を
基準電圧ＩＮの関数として示している。上記の記載は単
に例示のためのものであって、本発明を限定するもので
はない。従って抵抗アームのＰＭＯＳ型トランジスタ11
および12は、基準トランジスタ19と同様に、抵抗として
動作するＰＭＯＳ型トランジスタに置き換えてもよい。
しかしながら、この方法には、アームの電力消費を増加
させて、チャージポンプの効率を低下させるという欠点
がある。同様に、低消費モードが必要ない場合には、分
離トランジスタを省略したり、ＮＯＲゲート28をインバ
ータで置き換えることも可能である。
【図１】本発明の一実施例を示す。
【図２】図１の回路の信号のタイミングチャートを示
す。
す。
１ 集積回路 ２ 電源端子 ３ 基準端子 ４ チャージポンプ ５ 発振器 ６ 入力 ７ コンデンサ ８、９ ダイオード 10 出力コンデンサ 11、12、22、23、26 ＰＭＯＳ型トランジスタ 13、15 ＮＭＯＳ型増幅トランジスタ 14 ＮＭＯＳ型分離トランジスタ 16 分離トランジスタ 17 インバータ 18 制御端子 19 ＰＭＯＳ型基準トランジスタ 20 ヒステリシス比較器 21 入力 24、25、27 ＮＭＯＳ型トランジスタ 28 ＮＯＲゲート 29 出力端子 Ｃｋ クロック信号 Ｉ 電流 ＩＮ 基準電圧 ＩＮＭ、ＩＮｍ 基準電圧値 ｋＩ 基準電流 ＰＷＤ 制限制御信号 ＶＢ 内部電圧 ＶＢＭ 内部電圧最大値 ＶＢｍ 内部電圧最小値 Ｖcc 電源電圧 ＶＩｍ 閾値
フロントページの続き (56)参考文献 特開 平７−6582（ＪＰ，Ａ) 特開 平２−79770（ＪＰ，Ａ) 特開 平２−290568（ＪＰ，Ａ)
Claims (10)
- 【請求項１】 電源回路(4)によって与えられる内部電
圧（ＶＢ）の値を出力(29)において制限するための電圧
制限回路であって： −前記内部電圧（ＶＢ）に比例した基準電流（ｋＩ）を
発生するための抵抗手段(11，12，13，15)と、 −前記基準電流（ｋＩ）に比例した基準電圧（ＩＮ）を
発生するための電流制御電圧源(19)と、 −一方の入力で基準電圧（ＩＮ）)を受け、内部電圧
（ＶＢ）が最大値に達した時に第２の状態となり、内部
電圧がその後最小値に達した時に第１の状態となる２進
信号（ENABLE）を出力するヒステリシス比較器(20)と、−前記２進信号（ENABLE）を一方の入力に受け、２進の
制限制御信号（ＰＷＤ）を他の入力に受けて、前記制限
制御信号（ＰＷＤ）が第２の状態にある時は前記２進信
号（ENABLE）と逆の２進信号（ON/OFF）を出力し、前記
制限制御信号（ＰＷＤ）が第１の状態にある時には内部
電圧（ＶＢ）の値に関わらず、第２の状態の２進信号
（ON/OFF）を出力する制御手段(28，18)とを備え、この
２進信号（ON/OFF）が第１の状態の時に前記電源回路
(4)が内部電圧（ＶＢ）を昇圧するよう動作する ことを
特徴とする回路。 - 【請求項２】 抵抗手段が、電源回路の出力に接続され
た抵抗器、この抵抗器と基準端子との間に直列に接続さ
れた第１の増幅トランジスタ、および第１の増幅トラン
ジスタと供にカレントミラーを構成して、抵抗器内を流
れる電流に比例する基準電流を発生する第２の増幅トラ
ンジスタを有することを特徴とする請求項１に記載の回
路。 - 【請求項３】 抵抗手段が、電源回路と第１の増幅トラ
ンジスタとの間に直列に接続された第１および第２のＰ
型トランジスタを備え、第１のＰ型トランジスタの制御
ゲートがそのドレインに接続されており、第２のＰ型ト
ランジスタの制御ゲートが電源端子に接続されており、
さらに、第１の増幅トランジスタと供にカレントミラー
を構成して、抵抗内を流れる電流に比例する基準電流を
発生する第２の増幅トランジスタを有することを特徴と
する請求項１に記載の回路。 - 【請求項４】 電流制御電圧源が、電源端子と第２の増
幅トランジスタとの間に直列に接続された１個以上の基
準抵抗を有することを特徴とする請求項１〜３のいずれ
か一項に記載の回路。 - 【請求項５】 基準抵抗が、制御ゲートを基準端子に接
続された抵抗性のＰ型トランジスタによって構成されて
いることを特徴とする請求項４に記載の回路。 - 【請求項６】 ヒステリシス比較器の一入力が、第２の
増幅トランジスタと基準抵抗との中間点に接続されてい
ることを特徴とする請求項４に記載の回路。 - 【請求項７】 制限制御信号が第１の状態にある時に、
カレントミラーの増幅トランジスタ内に電流を流さない
ようにする手段を有することを特徴とする請求項１〜６
のいずれか１項に記載の回路。 - 【請求項８】 内部電圧を出力する電源回路と、請求項
１〜７のいずれか一項に記載の電圧制限回路を備えてい
ることを特徴とする集積回路。 - 【請求項９】 電圧制限回路が請求項１〜７のいずれか
１項に記載のものであり、電源回路が制御信号を受ける
入力を備えた昇圧器であって、制限制御信号がその第２
の状態にある時に内部電圧がその最大値と最小値の間に
保たれるようになっていることを特徴とする請求項８に
記載の回路。 - 【請求項１０】 回路が電気的にプログラム可能なメモ
リであることを特徴とする請求項８または９に記載の回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9404984A FR2719135B1 (fr) | 1994-04-21 | 1994-04-21 | Circuit de limitation de tension avec comparateur à hystérésis. |
| FR9404984 | 1994-04-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088697A JPH088697A (ja) | 1996-01-12 |
| JP2994572B2 true JP2994572B2 (ja) | 1999-12-27 |
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ID=9462497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7139853A Expired - Fee Related JP2994572B2 (ja) | 1994-04-21 | 1995-04-21 | ヒステリシス比較器を備えた電圧制限回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5640118A (ja) |
| EP (1) | EP0678802B1 (ja) |
| JP (1) | JP2994572B2 (ja) |
| DE (1) | DE69500086T2 (ja) |
| FR (1) | FR2719135B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19542823C2 (de) * | 1995-11-16 | 1997-09-04 | Sgs Thomson Microelectronics | Hysteresebehaftete Komparatorschaltung zur Verwendung bei einer Spannungsregelungsschaltung |
| JP3738070B2 (ja) * | 1995-11-29 | 2006-01-25 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100207486B1 (ko) * | 1996-08-20 | 1999-07-15 | 윤종용 | 반도체 장치의 패드 신호 검출 회로 |
| US6118326A (en) * | 1997-11-06 | 2000-09-12 | Analog Devices, Inc. | Two-phase bootstrapped CMOS switch drive technique and circuit |
| JP3278765B2 (ja) * | 1997-11-17 | 2002-04-30 | 日本電気株式会社 | 負電圧生成回路 |
| US6087892A (en) * | 1998-06-08 | 2000-07-11 | Sun Microsystems, Inc. | Target Ion/Ioff threshold tuning circuit and method |
| US6172529B1 (en) | 1998-09-28 | 2001-01-09 | International Business Machines Corporation | Compound domino logic circuit having output noise elimination |
| KR100307525B1 (ko) * | 1998-11-26 | 2001-11-15 | 김영환 | 기판전압감지제어회로 |
| US6396315B1 (en) * | 1999-05-03 | 2002-05-28 | Agere Systems Guardian Corp. | Voltage clamp for a failsafe buffer |
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| US6657452B2 (en) * | 1999-12-17 | 2003-12-02 | Infineon Technologies Ag | Configuration for measurement of internal voltages of an integrated semiconductor apparatus |
| DE60028030T2 (de) * | 2000-08-22 | 2006-12-14 | Stmicroelectronics S.R.L., Agrate Brianza | Hocheffiziente elektronische Schaltung zur Erzeugung und Regelung einer Versorgungsspannung |
| US6803805B2 (en) * | 2002-04-09 | 2004-10-12 | International Business Machines Corporation | Distributed DC voltage generator for system on chip |
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| KR20150014681A (ko) * | 2013-07-30 | 2015-02-09 | 에스케이하이닉스 주식회사 | 전류 생성 회로와 이를 포함하는 반도체 장치 및 메모리 시스템 |
| US10498303B2 (en) | 2018-02-02 | 2019-12-03 | Analog Devices, Inc. | Signal level detection and overrange signal limiter and clamp for electronic circuits |
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|---|---|---|---|---|
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| US4687954A (en) * | 1984-03-06 | 1987-08-18 | Kabushiki Kaisha Toshiba | CMOS hysteresis circuit with enable switch or natural transistor |
| IT1227430B (it) * | 1988-07-22 | 1991-04-11 | Sgs Thomson Microelectronics | Circuito a pompa di carica a induttanza e capacita' per il pilotaggio di ponti a transistori mos di potenza. |
| JPH02215154A (ja) * | 1989-02-16 | 1990-08-28 | Toshiba Corp | 電圧制御回路 |
| US4980526A (en) * | 1989-04-06 | 1990-12-25 | Hamlin Incorporated | Device and method for testing acceleration shock sensors |
| JPH0833420B2 (ja) * | 1989-04-28 | 1996-03-29 | 日本電気株式会社 | 電圧検出回路 |
| KR920006991A (ko) * | 1990-09-25 | 1992-04-28 | 김광호 | 반도체메모리 장치의 고전압발생회로 |
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- 1994-04-21 FR FR9404984A patent/FR2719135B1/fr not_active Expired - Fee Related
-
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- 1995-04-19 US US08/424,783 patent/US5640118A/en not_active Expired - Lifetime
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- 1997-03-12 US US08/815,581 patent/US5796285A/en not_active Expired - Lifetime
Also Published As
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|---|---|
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