JPH0833420B2 - 電圧検出回路 - Google Patents
電圧検出回路Info
- Publication number
- JPH0833420B2 JPH0833420B2 JP11153189A JP11153189A JPH0833420B2 JP H0833420 B2 JPH0833420 B2 JP H0833420B2 JP 11153189 A JP11153189 A JP 11153189A JP 11153189 A JP11153189 A JP 11153189A JP H0833420 B2 JPH0833420 B2 JP H0833420B2
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- Japan
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- mosfet
- power supply
- detection circuit
- voltage
- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電圧検出回路に関する。
従来、この種の電圧検出回路は、第３図に示すよう
に、ゲートを基準電圧源VFに接続したＰ型のMOSFET M11
およびM11に対する負荷素子R11で構成されるレベル検出
回路L11と、インバータである波形整形回路I1と、論理
素子I3,I4で構成されるラッチ回路とを含んで構成され
ている。なお、R11の代りにディプレッション型MOSFET
やオン状態を維持するようにゲートバイアスをかけたエ
ンハンスメント型MOSFETを使っても同じ動作をする。
に、ゲートを基準電圧源VFに接続したＰ型のMOSFET M11
およびM11に対する負荷素子R11で構成されるレベル検出
回路L11と、インバータである波形整形回路I1と、論理
素子I3,I4で構成されるラッチ回路とを含んで構成され
ている。なお、R11の代りにディプレッション型MOSFET
やオン状態を維持するようにゲートバイアスをかけたエ
ンハンスメント型MOSFETを使っても同じ動作をする。
第４図は第３図の電圧検出回路の動作を説明するため
の検出信号電圧の特性図である。
の検出信号電圧の特性図である。
第３図において、レベル検出回路L11が動作するにはM
OSFET M11のしきい値をVTP11とすると次に示す（１）式
の条件が満足される必要がある。
OSFET M11のしきい値をVTP11とすると次に示す（１）式
の条件が満足される必要がある。
|VTP11|＋VF＞他の論理素子の最低動作電圧 ……（１） （右項は通常NMOSFETのしきい値VTN又はPMOSFETのしき
い値VTPのどちらか高いほうが制限する。） いま、レベル検出回路L11に第４図に一点鎖線で示す
電圧の電源が印加されるとすると、まずレベル検出回路
L11の出力節点Ｃは負荷素子R11でプルダウンされている
ので、“0"レベルを出力している。つぎに電源電圧が上
昇し（１）式左項の条件|VTP11|＋VFを超えるとMOSFET
M11がonする。ここでMOSFET M11のオン抵抗が負荷素子R
11より低くなるように設定すると、出力節点Ｃは電源電
圧寄りに移り始める。
い値VTPのどちらか高いほうが制限する。） いま、レベル検出回路L11に第４図に一点鎖線で示す
電圧の電源が印加されるとすると、まずレベル検出回路
L11の出力節点Ｃは負荷素子R11でプルダウンされている
ので、“0"レベルを出力している。つぎに電源電圧が上
昇し（１）式左項の条件|VTP11|＋VFを超えるとMOSFET
M11がonする。ここでMOSFET M11のオン抵抗が負荷素子R
11より低くなるように設定すると、出力節点Ｃは電源電
圧寄りに移り始める。
波形整形回路I1の出力接点Ｄはレベル検出回路L11の
信号を波形整形し反転した出力が得られるが、論理素子
I2,I3で構成されるラッチ回路L2は前の値を保持し続け
る。即ち、節点C,Dの電位が低い状態から高い状態に変
化する電源電圧の変化をした時、低い電位の状態が以前
存在していた事がわかる。次にリセット信号Vrを一時的
に高レベルにてラッチ回路L2をリセットすると、電源電
圧が下った時節点C,Dがそれぞれ“0",“1"となり再び出
力V0が“0"にセットされる。このことから、電源電圧が
ある電圧から下ったことを示す信号が作られる。なお基
準電圧源の代りに|VTP11|を大きくしM11のゲートは接地
する事でも同じ効果が得られる。
信号を波形整形し反転した出力が得られるが、論理素子
I2,I3で構成されるラッチ回路L2は前の値を保持し続け
る。即ち、節点C,Dの電位が低い状態から高い状態に変
化する電源電圧の変化をした時、低い電位の状態が以前
存在していた事がわかる。次にリセット信号Vrを一時的
に高レベルにてラッチ回路L2をリセットすると、電源電
圧が下った時節点C,Dがそれぞれ“0",“1"となり再び出
力V0が“0"にセットされる。このことから、電源電圧が
ある電圧から下ったことを示す信号が作られる。なお基
準電圧源の代りに|VTP11|を大きくしM11のゲートは接地
する事でも同じ効果が得られる。
上述した従来の電圧検出回路はしきい値が一点である
為もし電源電圧がこのしきい値に接近していると電源に
ノイズが入り一瞬電源が下った時でも出力V0が“0"にセ
ットされる欠点がある。
為もし電源電圧がこのしきい値に接近していると電源に
ノイズが入り一瞬電源が下った時でも出力V0が“0"にセ
ットされる欠点がある。
マイクロプロセッサ等の素子は正常に起動させる為全
回路のラッチの状態を一度初期設定しなければならな
い。これら回路が正しい状態にセットされると、即通常
の動作に移る。この時回路の出す雑音レベルが大きいと
前述の説明のように電源が下がったと見なされ電圧検出
回路が働くが全回路中どこかのラッチされたデータが破
壊されない限り再初期設定の必要がない。このラッチに
記憶されたデータが破壊される電圧はPch又はNchMOSFET
のしきい値のどちらか大きい方より電源が下った時だが
電圧検出回路のしきい値はこれよりかなり高くすべての
回路が正常に動く電圧に設定されている。従ってわずか
の電圧低下で毎回毎回初期化がくり返されるとこのマイ
クロコンピュータ等を組み込んだシステムがまともに動
作しない事も考えられる。
回路のラッチの状態を一度初期設定しなければならな
い。これら回路が正しい状態にセットされると、即通常
の動作に移る。この時回路の出す雑音レベルが大きいと
前述の説明のように電源が下がったと見なされ電圧検出
回路が働くが全回路中どこかのラッチされたデータが破
壊されない限り再初期設定の必要がない。このラッチに
記憶されたデータが破壊される電圧はPch又はNchMOSFET
のしきい値のどちらか大きい方より電源が下った時だが
電圧検出回路のしきい値はこれよりかなり高くすべての
回路が正常に動く電圧に設定されている。従ってわずか
の電圧低下で毎回毎回初期化がくり返されるとこのマイ
クロコンピュータ等を組み込んだシステムがまともに動
作しない事も考えられる。
本発明の電圧検出回路は、第１の電源と出力接点間に
設けられた第１導電型の第１のMOSFET及び第２のMOSFET
と、第１のMOSFETと前記第２のMOSFETと並列に設けられ
た第１導電型の第３のMOSFETと、前記出力節点と第２の
電源間に設けられた第１の負荷素子及び第２の負荷素子
と、前記第１の負荷素子と前記第２の負荷素子と並列に
設けられた第２導電型の第４のMOSFETとから構成され、
電源電圧が所定の値になったとき検出信号電圧を出力す
るレベル検出回路と、 前記レベル検出回路の前記第１のMOSFETと前記第２の
MOSFETのゲートに接続された基準電圧源とを有し、 前記第３および前記第４のMOSFETのゲートに前記レベ
ル検出回路の出力をインバータを介して加えたことを特
徴とする。
設けられた第１導電型の第１のMOSFET及び第２のMOSFET
と、第１のMOSFETと前記第２のMOSFETと並列に設けられ
た第１導電型の第３のMOSFETと、前記出力節点と第２の
電源間に設けられた第１の負荷素子及び第２の負荷素子
と、前記第１の負荷素子と前記第２の負荷素子と並列に
設けられた第２導電型の第４のMOSFETとから構成され、
電源電圧が所定の値になったとき検出信号電圧を出力す
るレベル検出回路と、 前記レベル検出回路の前記第１のMOSFETと前記第２の
MOSFETのゲートに接続された基準電圧源とを有し、 前記第３および前記第４のMOSFETのゲートに前記レベ
ル検出回路の出力をインバータを介して加えたことを特
徴とする。
かくして、本発明では、ヒステリシス特性をもち電源
が低から高へ移る時しきい値は電源寄りに、逆に高から
低へ移る時は接地寄りに変化する。
が低から高へ移る時しきい値は電源寄りに、逆に高から
低へ移る時は接地寄りに変化する。
第１図に本発明の一実施例を示す。電源と接地間に直
列にMOSFET M1,MOSFET M2,負荷素子R1,負荷素子R2がつ
ながりMOSFET M1とMOSFET M2の間と電源の間にMOSFET M
3が接続され負荷素子R1と負荷素子R2の間と接地間にMOS
FET M4が接続されMOSFET M2と負荷素子R1の節点Ａがこ
のレベル検出回路の出力となる。インバータI1は節点Ａ
の信号の波形整形する為のもので出力節点Ｂはラッチ回
路に供給されると共にMOSFET M3,M4のゲートにもつなが
っている。またこのラッチ回路は論理素子I2,I3で構成
されている。
列にMOSFET M1,MOSFET M2,負荷素子R1,負荷素子R2がつ
ながりMOSFET M1とMOSFET M2の間と電源の間にMOSFET M
3が接続され負荷素子R1と負荷素子R2の間と接地間にMOS
FET M4が接続されMOSFET M2と負荷素子R1の節点Ａがこ
のレベル検出回路の出力となる。インバータI1は節点Ａ
の信号の波形整形する為のもので出力節点Ｂはラッチ回
路に供給されると共にMOSFET M3,M4のゲートにもつなが
っている。またこのラッチ回路は論理素子I2,I3で構成
されている。
第２図は本実施例の動作を説明した図である。まず電
源電圧が低い時は節点Ａは“0"になり従って節点Ｂは
“1"、これにより出力V0は“0"にセットされる。この時
MOSFET M4はon状態になっている。
源電圧が低い時は節点Ａは“0"になり従って節点Ｂは
“1"、これにより出力V0は“0"にセットされる。この時
MOSFET M4はon状態になっている。
次に電源電圧が上がり VD＞VF＋|VTP(M1orM2)| ……（２） （VTP(M1orM2)はMOSFET M1又はM2のしきい値のうちどち
らか絶対値の大きいほう） を越えるとMOSFET M1,M2がonし節点Ａは“1"に節点Ｂは
“0"になる。この時V0は“0"が保持され続けている。こ
こでMOSFET M1とM3の等価的な抵抗値R(M1),R(M2)を比較
した時 R(M1)＞R(M2) ……（３） の関係に、またMOSFET M4の等価的な抵抗値R(M4)と負荷
素子R2を比較した時 R2＞R(M4) ……（４） となるように設計されている為下表の関係になってい
る。
らか絶対値の大きいほう） を越えるとMOSFET M1,M2がonし節点Ａは“1"に節点Ｂは
“0"になる。この時V0は“0"が保持され続けている。こ
こでMOSFET M1とM3の等価的な抵抗値R(M1),R(M2)を比較
した時 R(M1)＞R(M2) ……（３） の関係に、またMOSFET M4の等価的な抵抗値R(M4)と負荷
素子R2を比較した時 R2＞R(M4) ……（４） となるように設計されている為下表の関係になってい
る。
つまり図５に示すように端子Ｂの状態が“1"の時この
レベル検出回路に論理しきい値（検出レベル）は電源寄
りに、“0"の時接地寄りに移動する。
レベル検出回路に論理しきい値（検出レベル）は電源寄
りに、“0"の時接地寄りに移動する。
従って（２）式は直前の節点Ｂの電位が“1"レベルだ
から VD＝VB(1)＋VF ……（５） が遷移点となる。
から VD＝VB(1)＋VF ……（５） が遷移点となる。
次にVrを１度“1"にしラッチ回路をリセットした後再
び“0"に戻した後、電源を徐々に下げると、今度は論理
しきい値が低くなり、 VD＝VB(0)＋VF ……（６） となる。このように電源が低い方から高いほうへ変化す
る時はVB(1)で逆の場合はそれより低いVB(0)でそれぞれ
ラッチ回路がセットされる。これによりもし電源電圧が
VB(1)より少し高い所の場合、従来の回路では出力ポー
ト等が変化し電源ノイズが入りVB(1)よりも電源が下が
る事でラッチ回路がセットされ電源が下がった事を示す
信号V0が出力されてしまう欠点があったが本回路ではV
B(0)以下にならなければラッチ回路はセットされない。
び“0"に戻した後、電源を徐々に下げると、今度は論理
しきい値が低くなり、 VD＝VB(0)＋VF ……（６） となる。このように電源が低い方から高いほうへ変化す
る時はVB(1)で逆の場合はそれより低いVB(0)でそれぞれ
ラッチ回路がセットされる。これによりもし電源電圧が
VB(1)より少し高い所の場合、従来の回路では出力ポー
ト等が変化し電源ノイズが入りVB(1)よりも電源が下が
る事でラッチ回路がセットされ電源が下がった事を示す
信号V0が出力されてしまう欠点があったが本回路ではV
B(0)以下にならなければラッチ回路はセットされない。
なお従来例同様MOSFET M1やM2のしきい値を高くしVF
はゼロにして接地レベルとする方法を併用しても良い。
はゼロにして接地レベルとする方法を併用しても良い。
第６図は本発明の他の実施例である。この実施例が前
の実施例と違う部分はまずレベル検出回路L21への入力
が実施例１は基準電圧VFだったのが電源を抵抗素子R3と
R4が分圧したレベルを入力している点と、レベル検出回
路L21の回路構成が前の実施例では負荷素子R1,R2となっ
ていた所をMOSFET M4と同導電型のMOSFET M5,M6にそれ
ぞれ変更し、かつM5,M6のゲートはこのレベル変換回路
の入力としてMOSFET M1,M2のゲートにつながっている。
またこのMOSFET M5,M6のしきい値は他のMOSFET（PchもN
chも含む）のしきい値より小さい必要がある。つまり論
理素子I1,I2,I3等が動作可能な電圧はPch又はNchのしき
い値より電源が高い時であるから、少なくともこの時節
点Ａ′が“0"になっていなければならないからである。
の実施例と違う部分はまずレベル検出回路L21への入力
が実施例１は基準電圧VFだったのが電源を抵抗素子R3と
R4が分圧したレベルを入力している点と、レベル検出回
路L21の回路構成が前の実施例では負荷素子R1,R2となっ
ていた所をMOSFET M4と同導電型のMOSFET M5,M6にそれ
ぞれ変更し、かつM5,M6のゲートはこのレベル変換回路
の入力としてMOSFET M1,M2のゲートにつながっている。
またこのMOSFET M5,M6のしきい値は他のMOSFET（PchもN
chも含む）のしきい値より小さい必要がある。つまり論
理素子I1,I2,I3等が動作可能な電圧はPch又はNchのしき
い値より電源が高い時であるから、少なくともこの時節
点Ａ′が“0"になっていなければならないからである。
動作は図２でＡをＡ′にＢをＢ′に変えた特性になる
がしきい値と電源の関係は となる。このように前の実施例では基準電源VFを使って
いたのを本例では電源を分圧して作っている。ところで
このように電源を分圧して使うとこのレベル検出回路の
入力の変化も分圧され小さくなってしまう。従って本例
ではレベル検出回路のゲインを上げる為CMOSインバータ
構成にしている。
がしきい値と電源の関係は となる。このように前の実施例では基準電源VFを使って
いたのを本例では電源を分圧して作っている。ところで
このように電源を分圧して使うとこのレベル検出回路の
入力の変化も分圧され小さくなってしまう。従って本例
ではレベル検出回路のゲインを上げる為CMOSインバータ
構成にしている。
このようにして本実施例では前の実施例で必要であっ
た基準電圧源VFが不明という利点をもつ。
た基準電圧源VFが不明という利点をもつ。
以上説明したように本発明は、従来電源ノイズで誤動
作していた回路をヒステリシス特性をもたす事により、
この誤動作を大幅に減らすことができる。
作していた回路をヒステリシス特性をもたす事により、
この誤動作を大幅に減らすことができる。
なお、実施例１と実施例２を組合わせる事により実現
できる他の方法、例えば実施例２のMOSFET（M1,M2）の
しきい値を大きくする手法の組合せも有用であるのは言
うまでもない。
できる他の方法、例えば実施例２のMOSFET（M1,M2）の
しきい値を大きくする手法の組合せも有用であるのは言
うまでもない。
また本発明はPchのMOSを駆動素子として使っていたが
NchのMOSを使用する場合でも同様な効果が得られる。
NchのMOSを使用する場合でも同様な効果が得られる。
第１図は本発明の一実施例を回路図、第２図は第１図の
動作を表わすグラフ、第３図は従来例の回路図、第４図
は従来例の動作を表わすグラフ、第５図は本発明のヒス
テリシス特性を示すグラフ、第６図は本発明の他の実施
例を示す回路図である。 M1,M2,M3,M11……P MOSFET、M4,M5,M6……MOSFET、I2,I
3……論理回路、R1,R2,R3,R4,R11……抵抗素子、VF基準
電圧、L1,L11,L21……レベル検出回路、I1……補正整形
回路、L2……ラッチ回路、Vr……リセット信号。
動作を表わすグラフ、第３図は従来例の回路図、第４図
は従来例の動作を表わすグラフ、第５図は本発明のヒス
テリシス特性を示すグラフ、第６図は本発明の他の実施
例を示す回路図である。 M1,M2,M3,M11……P MOSFET、M4,M5,M6……MOSFET、I2,I
3……論理回路、R1,R2,R3,R4,R11……抵抗素子、VF基準
電圧、L1,L11,L21……レベル検出回路、I1……補正整形
回路、L2……ラッチ回路、Vr……リセット信号。
Claims (2)
- 【請求項１】第１の電源端子と出力節点間に直列に接続
された第１導電型の第１及び第２のMOSFETと、前記第１
のMOSFETに並列に接続された前記第１導電型の第３のMO
SFETと、前記出力節点と第２の電源端子間に直列に接続
された第１及び第２の負荷素子と、前記第２の負荷素子
に並列に接続された第２導電型の第４のMOSFETとを有
し、前記第１および第２の電源端子間の電源電圧が所定
の値になったとき所定論理値の検出信号を前記出力節点
から出力するレベル検出回路を備え、 前記第１及び前記第２のMOSFETのゲートに基準電圧を供
給し、前記第３および第４のMOSFETのゲートに前記検出
信号の反転信号を加えたことを特徴とする電圧検出回
路。 - 【請求項２】前記第１および第２の負荷素子は夫々MOSF
ETで構成されていることを特徴とする請求項１記載の電
圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11153189A JPH0833420B2 (ja) | 1989-04-28 | 1989-04-28 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11153189A JPH0833420B2 (ja) | 1989-04-28 | 1989-04-28 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02290568A JPH02290568A (ja) | 1990-11-30 |
| JPH0833420B2 true JPH0833420B2 (ja) | 1996-03-29 |
Family
ID=14563705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11153189A Expired - Lifetime JPH0833420B2 (ja) | 1989-04-28 | 1989-04-28 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833420B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2719135B1 (fr) * | 1994-04-21 | 1996-06-28 | Sgs Thomson Microelectronics | Circuit de limitation de tension avec comparateur à hystérésis. |
| KR100421523B1 (ko) | 1995-08-21 | 2004-07-12 | 마츠시타 덴끼 산교 가부시키가이샤 | 전압검지회로,파워온오프리세트회로및반도체장치 |
-
1989
- 1989-04-28 JP JP11153189A patent/JPH0833420B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02290568A (ja) | 1990-11-30 |
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