JP4702359B2 - 半導体記憶装置の読み出し回路 - Google Patents

Description

本発明は、半導体記憶装置の読み出し回路、特にトンネル磁気抵抗素子を含むメモリセルを有する半導体記憶装置の読み出し回路に関するものである。

図２１は、トンネル磁気抵抗素子（以下、「ＴＭＲ」という）の構造と原理を示している。なお、この種メモリセルは、例えば特許文献１に開示されている。図２１（ａ）に示すように、ＴＭＲ６１０は、絶縁膜６５２と、絶縁膜６５２を挟んでその上下に形成された２層の磁性層６５３、６５４とを有しており、絶縁膜６５２の厚さは１０〜２０Å、磁性層６５３、６５４の厚さはともに５０Å程度である。磁性層６５３、６５４のうちの1つの磁性層６５３はピン層と呼ばれ、その磁化の向きが、ＴＭＲの動作範囲内の磁界の印加によって変化せず、製造時の向きに固定されている。もう1つの磁性層６５４はフリー層と呼ばれ、ＴＭＲの動作範囲内の磁界の印加によって、その磁化の向きが変化する層である。図２１（ａ）は、フリー層６５４が、ピン層６５３と逆の向きに磁化している状態を示している。このとき、フリー層６５４とピン層６５３との間に電界を印加すると、絶縁膜６５２を流れるトンネル電流は小さく、ＴＭＲ６１０は高い抵抗値を示す。この状態において、フリー層６５４が磁化反転を起す閾値以上の磁界をピン層６５３の磁化の向きと平行にＴＭＲ６１０に印加すると、フリー層６５４の磁化が反転する。図２１（ｂ）は、磁化反転した状態を示している。このとき、フリー層６５４とピン層６５３との間に電界を印加すると、絶縁膜６５２を流れるトンネル電流が大きくなり、ＴＭＲ６１０の抵抗値が減少する。

ＴＭＲのこの抵抗変化を利用して、ＴＭＲをメモリセルとして、ＴＭＲの２つの抵抗状態、例えば、図２１（ａ）の高抵抗状態を記憶状態「１」に、図２１（ｂ）の低抵抗状態を記憶状態「０」に割り付けて記憶する半導体記憶装置（以下、「ＭＲＡＭ」という）が、知られている。図２２は、ＭＲＡＭのメモリセルの動作を説明するための平面図〔（ａ）〕と断面図〔（ｂ）〕である。図２２（ａ）に示すように、ＴＭＲ７１０を挟んで、その上下に、それぞれ、ワード線７１１、ビット線７１２が、互いに直交するように配線されている。実線の矢印の向きが、電流の流れる方向である。図２２（ｂ）に示すように、ＴＭＲ７１０は、絶縁膜７５２と、絶縁膜７５２を挟むピン層７５３とフリー層７５４と、ピン層７５３の下に形成された反強磁性体層７５５と、キャップ層７５６と、より成っている。反強磁性体層７５５は、ピン層７５３の磁化の方向を固定し、フリー層７５４の磁化の方向のみを反転容易にするために形成されており、したがって、ＴＭＲ７１０は、スピンバルブ型構造を有している。キャップ層７５６は、反強磁性体層７５５およびフリー層７５４を保護している。データの書き込み、即ち、フリー層７５４の磁化反転は、ワード線７１１、ビット線７１２に電流を流すことによって行なわれる。図２２（ａ）に示すような向きにワード線７１１およびビット線７１２の電流が流れている場合には、アンペールの法則から、ワード線７１１に流れる電流によって図２２（ａ）の紙面下から上方向に、ビット線７１２に流れる電流によって紙面左から右方向に、フリー層７５４内に磁界が発生する。したがって、フリー層７５４には、紙面左下から右上に向かう合成磁界が働く。ここで、ワード線７１１およびビット線７１２に流れる電流の方向を逆転させると、フリー層７５４に働く合成磁界の向きが逆転して、紙面右上から左下に向かう。これにより、フリー層７５４の磁化が反転する。したがって、ワード線７１１およびビット線７１２に流れる電流の方向を制御することによって、データの書き込みが行なわれる。

データの読み出しは、ＴＭＲに流れる電流やＴＭＲの両端電圧を測定し、ＴＭＲの抵抗値を間接測定することで実現できる。ここで、「０」記憶状態のＴＭＲの抵抗値をＲ、「１」記憶状態のＴＭＲの抵抗値を（Ｒ＋ΔＲ）とするとき、ＭＲ比＝ΔＲ／Ｒ×１００（％）で定義されるＭＲ比は、ＴＭＲの動作マージンを表す指標となり、通常、１０〜３０％の値を持つ。

このようなＴＭＲをメモリセルに用いたＭＲＡＭの１例として、米国特許第６２０５０７３号明細書に、メモリセルアレイ中に、メモリセルの他に参照セルを配置した構造が開示されている。参照セルの抵抗値は固定で、メモリセルを構成するＴＭＲの「０」記憶状態の抵抗値と「１」記憶状態の抵抗値との中間の値を持つ。記憶データの読み出しは、選択されたメモリセルと参照セルとに流れる電流を電圧に増幅変換し、その電圧の大小を比較することによって行なわれる。メモリセルから得られる電圧が参照セルから得られる電圧よりも小さければ、メモリセルの記憶状態は「１」であり、大きければメモリセルの記憶状態は「０」である。

ところが、上述のように、ＭＲＡＭの記憶素子に用いられるＴＭＲは、ともに非常に薄い絶縁膜と磁性層より成っている。ここで、印加電圧一定の場合に絶縁膜を通過するトンネル電流、したがって、ＴＭＲの抵抗値は、その厚さに対して指数関数的に変化する。例えば、絶縁膜の厚みが1原子層（２〜３Å）だけ厚くなったり薄くなったりするだけで、２０〜３０％の抵抗値ばらつきが生じてしまう。しかしながら、膜厚のばらつきが１原子層レベルである均一な絶縁膜を生成することは至難である。このＴＭＲの抵抗値ばらつきは、ＴＭＲの面積が小さくなればなるほど顕著になってくる。したがって、上述の従来技術によるＭＲＡＭでは、メモリセルの記憶状態が「１」であるにもかかわらず、メモリセルから得られる電圧が参照セルから得られる電圧よりも大きくなったり、メモリセルの記憶状態が「０」であるにもかかわらず、メモリセルから得られる電圧が参照セルから得られる電圧よりも小さくなったりする問題が発生し、これが、セル歩留まりを悪化させる大きな要因となる。

このようなＴＭＲの抵抗値のばらつきによる問題を解決するために、米国特許第６１８８６１５号明細書に、参照セルを用いずに、自己リファレンス方式で記憶状態が読み出されるＭＲＡＭが開示されている。図２３は、この先行技術によるＭＲＡＭの回路ブロック図である。図２３に示すように、この先行技術によるＭＲＡＭは、メモリセルアレイ８０２と読み出し回路８０１とから構成されている。メモリセルアレイ８０２は、互いに直交し合うワード線８１１とビット線８１２との各交点に存在する１個のＴＭＲ８１０のみで構成されるメモリセルがマトリクス状に配置されて形成される。読み出し時には、Ｘセレクタ、Ｙセレクタによって選択された選択セルのみが読み出し回路８０１と接続され、選択セルの両端間に印加される電圧によって選択セルを流れる電流のみが読み出し回路８０１に入力される。読み出し回路８０１は、積分手段８３０、電圧比較手段８０８Ａ、カウンタ８０５、プリセットレジスタ８０７Ａ、判定手段８０８、基準パルス生成手段８３４、制御回路８０９から構成されている。積分手段８３０は、チャージアンプ８３３と積分キャパシタ８３２とを有している。

選択セルに流れる電流が、積分手段８３０によって電圧に増幅変換され、積分される。読み出し回路８０１は、積分手段８３０によって積分された積分電圧Ｖｉｎｔが基準電圧Ｖｒに等しくなるまでの時間Ｔｉｎｔを測定することによって、選択セルの抵抗値を間接的に測定する。電圧比較手段８０８Ａは常にＶｉｎｔとＶｒの大小を比較しており、Ｖｉｎｔ≦Ｖｒである期間中、基準パルス生成手段８３４で生成される一定周期の基準パルスのパルス数をカウンタ８０５が数えることによって、Ｔｉｎｔが、カウントされたパルス数に比例するデジタル値に変換される。

図２４は、図２３の読み出し回路の動作を説明するための動作説明図である。第１の読み出しにおいて、選択セルのＴＭＲが「０」記憶状態にある場合にカウンタ８０５によってカウントされるパルス数ｃ１ｓｔ（０）は、「１」記憶状態にある場合にカウンタ８０５によってカウントされるパルス数ｃ１ｓｔ（１）よりも少ない。次に、この選択セルが「０」または「１」記憶状態に書き込まれ、第２の読み出しにおいて、第１の読み出しと同様に、Ｖｉｎｔ＝Ｖｒとなるまでカウンタ８０５によってパルス数ｃ２ｎｄがカウントされる。図２４では、「０」記憶状態に書き込まれている。第１および第２の読み出しでカウントされたカウント数より、第１の読み出し時における選択セルの記憶状態が決定される。

図２５は、図２３の読み出し回路の動作を説明するためのフローチャートである。１つのメモリセルが選択される（ステップＳ８０１）と、カウンタ８０５に、カウント値ＣＮＴ＝ｄ／２がロードされる（ステップＳ８０２）。ここで、ｄ＝［ｃ（０）−ｃ（１）］であり、ｃ（０）、ｃ（１）は、それぞれ、ＴＭＲが「０」記憶状態、「１」記憶状態にあるときに、積分電圧Ｖｉｎｔが基準電圧Ｖｒに等しくなるまでにカウンタ８０５によってカウントされるカウント数であり、メモリアレイ中の、例えば任意のメモリセルを用いて測定される。この場合、ｄは、負の値を取る。次に、第１の読み出しが行われる（ステップＳ８０３）。カウンタ８０５のカウント値ＣＮＴは、第１の読み出しで得られたカウンタ値ｃ１ｓｔとｄ／２との和になる。次に、プリセットレジスタ８０７Ａに［−（ｃ１ｓｔ＋ｄ／２）］が記憶された後、その内容が、カウンタ８０５にロードし直される（ステップＳ８０４）。次に、選択セルに「０」記憶状態が書き込まれる（ステップＳ８０５）。次に第２の読み出しが行われる（ステップＳ８０６）。カウンタ８０５のカウント値ＣＮＴは、第２の読み出しで得られるカウンタ値ｃ２ｎｄと既にロードされているカウント値［−（ｃ１ｓｔ＋ｄ／２）］との和［ｃ２ｎｄ−（ｃ１ｓｔ＋ｄ／２）］となる。次に、判定手段８０８によって、ＣＮＴの正負が判定される（ステップＳ８０７）。ＣＮＴが正であれば、選択セルの第１の読み出し時の記憶状態は「０」であると判定されて（ステップＳ８０８）、読み出し動作が終了する。ＣＮＴが負であれば、選択セルの第１の読み出し時の記憶状態は「１」であると判定される（ステップＳ８０９）。選択セルの記憶状態が「１」であると判定された場合には、必要に応じて、選択セルに、「１」記憶状態が再書き込みされて（ステップＳ８１０）、読み出し動作が終了する。
このように読み出しを２回行なうことによって、ＭＲＡＭにおけるセルの記憶状態が、参照セルを用いずに、自己リファレンス方式に基づいて行われる。
以上の自己リファレンス方式では、メモリセルの記憶状態の判定に、メモリセル自身の「０」記憶状態と「１」記憶状態との差分が利用されるので、メモリセル間の抵抗値ばらつきによる影響を軽減することが可能である。
特開２００１−１８４８５６号公報

上述した従来の技術では、セルを選択した後、必ず、定数であるｄ／２をカウンタにロードしたり、第１の読み出しの後に、カウンタのカウント値を逆符号にしてプリセットレジスタに記憶させ、その内容をカウンタにロードし直すというような手順を必要とし、一定の時間を費やす。これを避けるためには、第１の読み出し結果を記憶しておくレジスタを別途に用意し、このレジスタに第２の読み出し動作が終了するまで第１の読み出し結果を記憶させておけばよい。ｄ／２の値は、プリセットレジスタに収納される。しかしながら、その場合には、数ビット分のレジスタ回路が必要であり、回路面積が増大する。さらに、積分手段に用いられる積分キャパシタによって回路面積が大きくなる。例えば、１個のＴＭＲの抵抗値：１００ｋΩ、ＴＭＲの両端間電圧降下：０.５Ｖ、Ｖｒ：０.５Ｖ、積分時間：１μｓｅｃとすると、積分キャパシタの容量として、１０ｐＦが必要となる。集積回路で１０ｐＦの容量を実現するためには、ゲート容量を利用して、４０×４０μｍ^２以上の領域が必要である。また、基準パルス生成手段として、通常ＰＬＬ（Phase-Locked Loop）が用いられるが、これも回路面積や消費電力を増大させる大きな原因となる。

本発明はこれらの課題に鑑みてなされたものであって、その目的は、トンネル磁気抵抗素子を利用した不揮発性半導体記憶装置において、小面積で低消費電力であり、高速の読み出しが可能で、且つ、ＴＭＲの抵抗値のばらつきによる歩留まりの劣化が防止される読み出し回路を提供することである。

上記の目的を達成するため、本発明によれば、相対的に抵抗値の小さい第１の記憶状態と、相対的に抵抗値の大きい第２の記憶状態との２つの記憶状態を有するメモリセルよりメモリセルアレイが構成される半導体記憶装置の読み出し回路であって、前記メモリセルのうち選択された選択セルから入力される電流を検出して電圧に増幅変換するプリアンプと、前記プリアンプの出力をオン・オフする第１のスイッチ手段と、第１のスイッチ手段の後段にキャパシタを介して接続されたインバータと、前記インバータの後段に接続されたラッチ回路と、前記インバータに並列に接続された第２のスイッチ手段と、を有する半導体記憶装置の読み出し回路であって、
前記選択セルの選択後に、第１の読み出しと、前記第１の読み出しの後に前記選択セルに前記第１の記憶状態または第２の記憶状態のいずれかを書き込む書き込みと、前記書き込みの後に実行される第２の読み出しと、が実行され、前記ラッチ回路により前記選択セルの記憶状態の判定が行なわれることを特徴とする半導体記憶装置の読み出し回路、が提供される。
そして、好ましくは、前記メモリセルがトンネル磁気抵抗素子を有している。

本発明に係る読み出し回路は、選択メモリセルからの電流を電荷量あるいは電圧として記憶するものであるから、選択メモリセルからの電流をデジタル値に変換する必要がなく、基準パルス生成手段だけではなく、カウンタ、レジスタ、判定手段等のデジタル回路も不要となり、回路規模及び消費電力の縮小を可能とするとともに、読み出し速度の短縮を可能とする。

次に、本発明の実施の形態について図面を参照して詳細に説明する。
〔第１の参考例〕
図１は、本発明の第１の参考例に用いたＭＲＡＭの回路ブロック図である。図１に示すように、本参考例に用いたＭＲＡＭは、メモリセルアレイ２と読み出し回路１とを有している。メモリセルアレイ２は、互いに直交しあうワード線１１とビット線１２との各交点に存在する１個のＴＭＲ１０のみで構成されるメモリセルがマトリクス状に配置されて形成されているクロスポイントセルアレイである。作図の簡単のために、それぞれ、３本ずつのワード線とビット線しか示されていないが、一般的には、数１００〜数１０００本のワード線とビット線が存在する。読み出し時には、Ｘセレクタ１４に行アドレスを、Ｙセレクタ１５に列アドレスを与えることによって、メモリセルが選択される。選択されたメモリセル１３のＴＭＲ１０ａに接続されている選択ワード線１１ａは、第1の電源Ｖ１に接続され、その選択ビット線１２ａは、読み出し回路の入力端子と接続される。その他の選択されていない非選択ワード線および非選択ビット線は、第２の電源Ｖ２と接続されている。読み出し回路の入力端子電圧は、常に、第２の電源Ｖ２と等電圧にされている。この時、選択セル１３のＴＭＲ１０ａの両端間には第1の電源Ｖ１と第２の電源Ｖ２との差の電圧が印加され、ＴＭＲ１０ａに流れる電流のみが読み出し回路１に入力される。読み出し回路１は、選択セルのＴＭＲを流れる電流を電圧に増幅しながら変換するプリアンプ３と、プリアンプ３の出力電圧に比例した周波数で発振するＶＣＯ（Voltage Controlled Oscillator）４と、任意の一定期間にＶＣＯ４の発振パルス数を数えるカウンタ５と、カウンタ５の出力値を格納する読み出し値レジスタ６と、予め判定基準値を格納している基準値レジスタ７と、２つのレジスタ６、７およびカウンタ５の出力値から選択セルに記憶されていた記憶状態を判定する判定手段８と、この読み出し回路１の動作を制御する制御回路９と、を有している。基準値レジスタ７に格納される判定基準値Ｄは、０＜Ｄ＜|Ｃ（０）−Ｃ（１）|なる値を有する。ここで、Ｃ（０）、Ｃ（１）は、それぞれ、メモリセルのＴＭＲが「０」記憶状態、「１」記憶状態にあるときに、カウンタ５から出力されるカウント値である。Ｃ（０）、Ｃ（１）は、例えば、メモリセルアレイ中の任意のメモリセルを、それぞれ、「０」記憶状態、「１」記憶状態にして、そのメモリセルを読み出したときに得られるカウンタ５のカウント値として求められる。なお、全ての実施の形態、参考例を通じて、「０」記憶状態、「１」記憶状態とは、それぞれ、ピン層とフリー層との磁化の方向が、互いに平行、反平行になっている状態をいう。

図２（ａ）に示すように、プリアンプ３は、メモリセルのＴＭＲの抵抗値に負の傾きを持って比例する電圧を出力する。Ｒ（０）、Ｒ（１）は、それぞれ、メモリセルのＴＭＲが「０」記憶状態、「１」記憶状態にあるときの抵抗値であり、Ｖ（０）、Ｖ（１）は、それぞれ、メモリセルのＴＭＲの抵抗値がＲ（０）、Ｒ（１）であるときのプリアンプ３の出力電圧である。出力電圧は、プリアンプ３のゲインを調節することによって調整される。また、図２（ｂ）に示すように、ＶＣＯ４は、プリアンプ３の出力電圧に比例した周波数で発振する。ｆ（０）、ｆ（１）は、それぞれ、プリアンプ３の出力電圧がＶ（０）、Ｖ（１）であるときのＶＣＯ４の発振周波数である。発振周波数は、ＶＣＯ４のゲインを調節することによって調整される。したがって、図２（ａ）と図２（ｂ）とより、ＶＣＯ４は、図２（ｃ）に示すように、メモリセルのＴＭＲの抵抗値に負の傾きを持って比例する周波数で発振する。ＶＣＯの動作マージンや、「１」記憶状態での発振周波数ｆ（１）と「０」記憶状態での発振周波数ｆ（０）との差の周波数Δｆは、プリアンプ３の入出力特性のゲインやＶＣＯ４のゲイン等で調整可能である。
なお、ＶＣＯの発振周波数が、メモリセルのＴＭＲの抵抗値に正の傾きを持って比例するように回路を形成することも可能である。さらに、ＶＣＯの発振周波数とメモリセルのＴＭＲの抵抗値との間には、必ずしも完全な比例関係の成り立つ必要はなく、単調に変化する関係が成り立っていればよい。

本参考例の読み出し回路１の動作を、図１を参照しながら図３を用いて以下に説明する。図３は、読み出し回路１の動作を説明するための動作説明図である。まず、任意のメモリセルが選択された後、そのメモリセルの第１の読み出しが開始される。第１の読み出しは、上述のように、選択セルのＴＭＲを流れる電流を図１のプリアンプ３で電圧に変換し、ＶＣＯ４でプリアンプ３の出力電圧に比例する発振周波数のパルスを発生させ、得られたパルスの一定の時間内のパルス数をカウンタ５でカウントすることによって行なわれる。カウンタ５から出力されるカウント値Ｃ１ｓｔは、読み出し値レジスタ６に格納される。そして、カウンタ５のカウント値が０にリセットされる。次に、選択セルが「０」記憶状態になるように書き込みを行なった後、第２の読み出し動作が開始される。第２の読み出しは、第１の読み出しと同様にして行なわれる。第２の読み出しの読み出し時間は、第１の読み出しの読み出し時間と等しく設定される。この時カウンタ５から出力されるカウント値をＣ２ｎｄとする。判定手段８は、次式に基づいて，第１の読み出し時の選択メモリセルの記憶状態を判定する。
Ｃ２ｎｄ−Ｃ１ｓｔ−Ｄ＜０ ならば 「０」記憶状態
Ｃ２ｎｄ−Ｃ１ｓｔ−Ｄ≧０ ならば 「１」記憶状態
判定手段８によって第１の読み出し時の選択メモリセルの記憶状態が「１」記憶状態であると判定された場合には、必要に応じて第２の読み出し動作の終了後に、選択セルが「１」記憶状態を取るように書き込みを行って読み出し動作を終了する。

第１の読み出しの後に、選択セルに「０」記憶状態ではなく「１」記憶状態の書き込みが行なわれた後、第２の読み出し動作が開始されてもよい。この場合には、判定手段８は、次式に基づいて，第１の読み出し時の選択メモリセルの記憶状態を判定する。
Ｃ２ｎｄ−Ｃ１ｓｔ＋Ｄ≧０ ならば 「１」記憶状態
Ｃ２ｎｄ−Ｃ１ｓｔ＋Ｄ＜０ ならば 「０」記憶状態
判定手段８によって第１の読み出し時の選択メモリセルの記憶状態が「０」記憶状態であると判定された場合には、必要に応じて第２の読み出し動作の終了後に、選択セルが「０」記憶状態を取るように書き込みを行って読み出し動作を終了する。

図４は、図１のプリアンプ３の回路図である。このプリアンプ回路は、メモリセルアレイ中の選択ビット線と接続される入力端子の電圧を第２の電源と同じ電圧Ｖ２に保ちつつ、選択セルに流れる電流を電圧に増幅変換する機能を持つ。変換される電圧範囲は、図１のＶＣＯ４の入力電圧範囲内に設定される。図４において、トランジスタＭ１のソース端子が選択ビット線と接続され、その電圧がＶ２となるように、バイアス電圧ＶｂがトランジスタＭ１のゲートに入力される。ここで、Ｖｂは、Ｖｂ≒Ｖ２＋Ｖｔ（Ｖｔ：トランジスタＭ１のしきい値電圧）である。このとき、トランジスタＭ１のドレイン−ソース間に流れる電流Ｉｓは、選択セルのＴＭＲに流れる電流に等しくなり、次式で与えられる。
Ｉｓ＝（Ｖ１−Ｖ２）／Ｒ （１）
ここで、ＲはＴＭＲの抵抗値である。トランジスタＭ３とトランジスタＭ４とはカレントミラー回路を形成しており、したがって、（１）式に等しい電流Ｉｓが、トランジスタＭ４のドレイン−ソース間に流れる。一方、トランジスタＭ５とトランジスタＭ６及びトランジスタＭ７とトランジスタＭ８とで形成される２つのカレントミラー回路によって、抵抗Ｒｒｅｆ１に流れる電流ＩｒがトランジスタＭ８のドレイン−ソース間に流れる。抵抗Ｒｒｅｆ１の抵抗値は、トランジスタＭ８のドレイン−ソース間に流れる電流が、（１）式で与えられる電流値とほぼ等しくなるように設定される。即ち、抵抗Ｒｒｅｆ１の抵抗値は、ＴＭＲの抵抗値に応じてプリアンプの動作点を調整するように設定される。ここで、プリアンプの出力電圧ＶＰＡ１は、以下の式で表される。
ＶＰＡ１＝Ｉｓ×ＲＭ８
ここで、ＲＭ８は、トランジスタＭ８のドレイン−ソース間抵抗である。このように、選択セルに流れる電流Ｉｓは電圧に変換され、トランジスタＭ８のドレイン−ソース間抵抗ＲＭ８を大きくすることで、その電圧が増幅される。

図５は、図１のＶＣＯ４の回路図である。この回路は、一般的なリングオシレータ型のＶＣＯ回路であり、奇数段のディレイセル２０から成る発振ループを有している。プリアンプの出力電圧ＶＰＡ１が、ＶＣＯの入力電圧Ｖｖｃｏｉｎとして、トランジスタＭ１１のゲートに入力され、トランジスタＭ１１のドレイン−ソース間に電流Ｉｖが流れる。トランジスタＭ１２とトランジスタＭ１３及びトランジスタＭ１４とトランジスタＭ１５とは、２つのカレントミラー回路を形成しており、各ディレイセルに電流値がＩｖの電流を流す。入力電圧Ｖｖｃｏｉｎに比例して、電流Ｉｖが変化し、したがって、各ディレイセル２０の時定数も変化するので、ＶＣＯの発振周波数が変化する。ここで、入力電圧ＶｖｃｏｉｎがトランジスタＭ１1のしきい値電圧以下になると、トランジスタＭ1１〜Ｍ1５に電流が流れなくなり、ＶＣＯの発振が停止する。イネーブル信号ｖｃｏｅｎａを“ｈｉｇｈ” にしておくことによって、トランジスタＭ1６が導通状態となり、トランジスタＭ1５のゲート電圧がしきい値電圧以下にならないように動作し、ＶＣＯの発振停止を防止する。また、イネーブル信号ｖｃｏｅｎａを“ｌｏｗ”にすると、トランジスタＭ1７が導通状態となり、強制的にトランジスタＭ1５のゲート電圧をしきい値電圧以下に下げて、ＶＣＯの発振を停止させる。各ディレイセルの出力振幅は微小であるので、差動アンプ２１によりロジックレベルの電圧まで増幅して、出力Ｖｖｃｏｏｕｔを出力する。

図６は、図４に示すプリアンプ回路３と図５に示すＶＣＯ回路４とを用いたＳＰＩＣＥシミュレーションにより得られたＴＭＲ抵抗−発振周波数特性である。プリアンプ３の抵抗Ｒｒｅｆ1の抵抗値を変えることで、ＴＭＲ抵抗の動作マージンや発振周波数差Δｆの調整が可能である。例えば、Ｒｒｅｆ1＝１００ｋΩとした時、ＴＭＲの抵抗値が５０〜１５０ｋΩのメモリセルまで読み出し可能であり、ＭＲ比＝１０％であれば、発振周波数差Δｆは１００ＭＨｚ程度となる。前記の第１の読み出し時間Ｔ１及び第２の読み出し時間Ｔ２を１μｓｅｃとすると、「１」記憶状態と「０」記憶状態とのカウント値の差は１００程度になり、Ｄ＝５０程度にすれば、容易に「１」記憶状態と「０」記憶状態との判定ができる。

以上のように、ＶＣＯを用いることで容易にデジタル化が実現できる。さらに、ＶＣＯは位相軸上で積分機能を有しているため、図２３に示される従来技術の積分手段８３０と同様に、回り込み電流や交流的な雑音電流を排除することができる。また、図２３に示される従来技術の読み出し回路８０１で用いられている積分手段８３０や基準パルス生成手段８３４が不要となるので、回路面積や消費電力の削減を図ることができる。さらに、ｄ／２をカウンタにロードしたり、第１の読み出しの後に、カウンタのカウント値を逆符号にしてプリセットレジスタに記憶させ、その内容をカウンタにロードし直すというような手順を必要としないため、高速の読み出しが可能である。また、本参考例による読み出し回路１は、電圧軸上で高精度な回路が必要なく、また、ＶＣＯは電圧軸上でデジタル的に振舞う回路であるため、低電圧動作を可能にする。さらに、ＶＣＯは、微細プロセスを用いて作製することによってさらに高い周波数で発振でき、デバイスの微細化に有利である。

〔第２の参考例〕
図７は、本発明の第２の参考例の読み出し回路の回路ブロック図である。図７に示すように、本参考例の読み出し回路１０１は、選択セルを流れる電流を電圧に増幅変換し、且つ、変換ゲインを制御できるゲインコントロールプリアンプ１０３Ａと、ゲインコントロールプリアンプ１０３Ａの出力電圧に比例した周波数で発振するＶＣＯ１０４と、任意の一定期間にＶＣＯ１０４の発振パルスのパルス数を数えるカウンタ１０５と、カウンタ１０５の出力値を格納する読み出し値レジスタ１０６と、読み出し値レジスタ１０６とカウンタ１０５との出力値から選択セルに記憶されていた記憶状態を判定する判定手段１０８と、この読み出し回路１０１の動作を制御する制御回路１０９と、を有している。図７において、図１と同様または同一の機能を有する構成要素には下１桁が等しい参照符号が付されており、その詳しい説明を省略する。

ゲインコントロールプリアンプ１０３Ａの入力には、第１の参考例のメモリセルアレイ２と同じ構成のメモリセルアレイが接続される。１０２は、ゲインコントロールプリアンプ１０３Ａの入力に接続されるメモリセルアレイを、１つのメモリセルで表したものである。２つのＮチャネルＭＯＳＦＥＴは、それぞれ、Ｘセレクタ、Ｙセレクタを表しており、２つのＮチャネルＭＯＳＦＥＴを導通状態にすることによって、セルの一端が第１の電源Ｖ１に、他端が第２の電源Ｖ２に等しい電圧に保持されているゲインコントロールプリアンプ１０３Ａの入力に、それぞれ接続される。本参考例では、第１の電源Ｖ１が接地電位である。

図８は、第１の参考例の場合の図２（ｃ）と同様に、メモリセルのＴＭＲの抵抗値に対して、ＶＣＯの発振周波数がどのように変化するかを示している。図８において、曲線Ａは、ゲインコントロールプリアンプ１０３Ａのゲインをある値に設定したときに得られるＶＣＯの発振周波数の変化を示しており、曲線Ｂは、ゲインコントロールプリアンプ１０３Ａのゲインを曲線Ａの場合よりも幾分か下げたときに得られるＶＣＯの発振周波数の変化を示している。

本参考例においても、第１の参考例と同様に、第１の読み出しと第２の読み出しとの２回の読み出しによる、自己リファレンス方式に基づく読み出し動作が行なわれる。第１の読み出しにおいては、図８の曲線Ａを与えるゲインコントロールプリアンプ１０３Ａのゲインが使用され、第２の読み出しにおいては、図８の曲線Ｂを与えるゲインコントロールプリアンプ１０３Ａのゲインが使用される。ここで、第１の読み出しに用いるゲインコントロールプリアンプ１０３ＡのゲインＡ１ｓｔにおいて、ＴＭＲが「０」記憶状態にある場合のＶＣＯの発振周波数ｆ１ｓｔ（０）と、「１」記憶状態にある場合のＶＣＯの発振周波数ｆ１ｓｔ（１）と、第２の読み出しに用いるゲインコントロールプリアンプ１０３ＡのゲインＡ２ｎｄにおいて、ＴＭＲが「０」記憶状態にある場合のＶＣＯの発振周波数ｆ２ｎｄ（０）と、の間に以下の関係式が成り立つように、ゲインＡ１ｓｔ、ゲインＡ２ｎｄを調整する。
ｆ１ｓｔ（１）＜ｆ２ｎｄ（０）＜ｆ１ｓｔ（０）

次に、図９のフローチャートを用いて、図７の読み出し回路の動作を説明する。
Ｓ１０１：セルが選択される。
Ｓ１０２：カウンタ１０５のカウント値が０に設定される。
Ｓ１０３：第１の読み出しが実行される。カウンタ１０５の出力値Ｃ１ｓｔが、読み出し値レジスタ１０６に格納された後、カウンタ１０５のカウント値が０に設定される。
Ｓ１０４：選択セルに「０」記憶状態を書き込む。
Ｓ１０５：第２の読み出しが実行される。カウンタ１０５のカウント値はＣ２ｎｄである。
Ｓ１０６：判定手段１０８で、Ｈ＝Ｃ２ｎｄ−Ｃ１ｓｔの値が計算される。
Ｓ１０７：判定手段１０８で、Ｈが正の値または０であるかどうか判定される。
Ｓ１０８：Ｈが正の値であれば、選択セルの第１の読み出し時における記憶状態が「１」と判定される。
Ｓ１０９：必要に応じて、選択セルに「１」記憶状態が再書き込みされて、読み出し動作が終了する。
Ｓ１１０：Ｈが正の値でなければ、選択セルの第１の読み出し時における記憶状態が「０」と判定されて、読み出し動作が終了する。
第１の読み出し時間と第２の読み出し時間とが等しいことは、第１の参考例と同様である。

なお、選択セルの第１の読み出しの後、「０」記憶状態を書き込む代りに、「１」記憶状態を書き込むことも可能である。この場合には、第２の書き込みにおけるゲインコントロールプリアンプ１０３ＡのゲインＡ２ｎｄの方が、第１の書き込みにおけるゲインコントロールプリアンプ１０３ＡのゲインＡ１ｓｔよりも大きく設定される。そして、ｆ１ｓｔ（０）と、ｆ１ｓｔ（１）と、第２の読み出しに用いるゲインコントロールプリアンプ１０３ＡのゲインＡ２ｎｄにおいて、ＴＭＲが「１」記憶状態にある場合のＶＣＯの発振周波数ｆ２ｎｄ（１）と、の間に以下の関係式が成り立つように、ゲインＡ１ｓｔ、ゲインＡ２ｎｄを調整する。
ｆ１ｓｔ（１）＜ｆ２ｎｄ（１）＜ｆ１ｓｔ（０）
選択セルの第１の読み出しの後に「０」記憶状態が書き込まれる場合と同様に、判定手段１０８にて、Ｈ＝Ｃ２ｎｄ−Ｃ１ｓｔが正であるかどうかが判定され、Ｄが正であれば、選択セルの第１の読み出し時における記憶状態は「１」、Ｄが正でなければ、選択セルの第１の読み出し時における記憶状態は「０」と判定される。

図１０は、図７のゲインコントロールプリアンプ１０３Ａの回路図である。図１０において、図４と同様または同一の機能を有する構成要素には下１桁が等しい参照符号が付されており、その詳しい説明を省略する。このゲインコントロールプリアンプ回路は、メモリセルアレイ中の選択ビット線と接続される入力端子の電圧を第２の電源と同じ電圧Ｖ２に保ちつつ、選択セルに流れる電流を電圧に増幅変換する機能を持ち、さらに、そのゲインまたは／および動作点を変えることが可能である。変換される電圧範囲は、図７のＶＣＯ１０４の入力電圧範囲内に設定される。ゲインコントロールプリアンプ１０３Ａの動作原理は、図４のプリアンプ３とそれとほぼ同様であり、出力電圧ＶＰＡ２は、次式で与えられる。
ＶＰＡ２＝Ｉｓ×ＲＭ１０８
したがって、Ｍ１０８のドレイン−ソース間抵抗ＲＭ１０８を調整することによって、ゲインコントロールプリアンプ１０３Ａのゲイン及び動作点が変化する。図１０においては、Ｍ１０８に接続される基準抵抗を２段に設け、それらを切り替えることによって、ＲＭ１０８の値を調整している。即ち、第1の読み出し時ではＭ１０９を導通状態、Ｍ１１０を非導通状態にして、Ｍ１０８に接続される抵抗を（Ｒｒｅｆ２＋ΔＲｒｅｆ２）とする。第２の読み出し時にはＭ１０９を非導通状態、Ｍ１１０を導通状態にしてＭ１０８に接続される抵抗をＲｒｅｆ２とする。

図１１は、図１０のゲインコントロールプリアンプ回路において、その出力点に０〜Ｖｄｄの電圧を印加したときにトランジスタＭ１０８、Ｍ１０４に流れる電流ＩＭ１０８、ＩＭ１０４を示している。それらの交点が、ゲインコントロールプリアンプ１０３Ａの安定な動作点である。交点Ａは、第１の読み出しにおいて、選択セルの記憶状態が「１」である場合、交点Ｂは、第１の読み出しにおいて、選択セルの記憶状態が「０」である場合、交点Ｃは、第２の読み出しにおいて、選択セルの記憶状態が「０」である場合、にそれぞれ対応する。交点Ｄは、第２の読み出しにおいて、選択セルの記憶状態が「１」である場合に対応するが、第１の読み出しの後に、選択セルが「０」記憶状態に書き込まれた場合には、交点Ｄは、意味のない点である。

交点Ａ、Ｂ、Ｃに対応する電圧を、それぞれ、Ｖ１ｓｔ（１）、Ｖ１ｓｔ（０）、Ｖ２ｎｄ（０）としたとき、Ｖ１ｓｔ（１）＜Ｖ２ｎｄ（０）＜Ｖ１ｓｔ（０）となるようにＲｒｅｆ２およびΔＲｒｅｆ２が選択される。理論的には、ΔＲｒｅｆ２／Ｒｒｅｆ２比は，ＭＲ比の１／２程度にすることが好ましい。このようにＲｒｅｆ２およびΔＲｒｅｆ２の値を決定することによって、式（１２）を満足する、図9に示すようなＴＭＲ抵抗−ＶＣＯ発振周波数特性が得られる。
以上は、第１の読み出しの後に、選択セルが「０」記憶状態に書き込まれる場合であるが、第１の読み出しの後に、選択セルが「１」記憶状態に書き込まれる場合には、第1の読み出し時ではＭ１０９を非導通状態、Ｍ１１０を導通状態にし、第２の読み出し時にはＭ１０９を導通状態、Ｍ１１０を非導通状態にして、上述と同様の手順により、Ｒｒｅｆ２およびΔＲｒｅｆ２の値を決定すればよい。このとき、Ｖ１ｓｔ（１）＜Ｖ２ｎｄ（１）＜Ｖ１ｓｔ（０）とする。

以上説明したように、選択セルに流れる電流を、第１の読み出し時と第２の読み出し時において異なるゲインで電圧に変換することによって、第１の参考例において必要であった基準値レジスタを削除することができる。また、判定手段１０８による判定において、第１の参考例における判定基準値などを導入することなく判定を行なうことが可能であるため、判定手段の回路規模も縮小することができる。

〔第３の参考例〕
図１２は、本発明の第３の参考例の読み出し回路の回路図である。図１２に示すように、本参考例の読み出し回路２０１は、選択セルを流れる電流を電圧に増幅変換するプリアンプ２０３と、プリアンプ２０３の出力電圧に比例した周波数で発振するＶＣＯ２０４と、ＶＣＯ２０４の発振パルスのパルス数を数えるカウンタ２０５と、カウンタ２０５の出力値を格納する読み出し値レジスタ２０６と、読み出し値レジスタ２０６とカウンタ２０５との出力値から選択セルに記憶されていた記憶状態を判定する判定手段２０８と、この読み出し回路２０１の動作を制御する制御回路２０９と、を有している。図１２において、図１と同様または同一の機能を有する構成要素には下１桁が等しい参照符号が付されており、その詳しい説明を省略する。

ゲインコントロールプリアンプ１０３Ａの入力には、第１の参考例および第２の参考例のメモリセルアレイと同じ構成のメモリセルアレイ２０２が接続される。
プリアンプ２０３には、図４のプリアンプ３と同じ構成のプリアンプが用いられ、ＶＣＯ２０４には、図５のＶＣＯ４と同じ構成のＶＣＯが用いられており、イネーブル信号ｖｃｏｅｎａ（図示せず）によって、その発振の開始／停止が制御される。
本参考例においては、第１の読み出し時間Ｔ１が、第２の読み出し時間Ｔ２よりも長く設定される。ここで、Ｔ１＝Ｔ２＋ΔＴとしたとき、ΔＴ／Ｔ２比は、ＭＲ比の１／２程度にするのが望ましい。

図１３に示すように、本参考例においても、第１の読み出しと第２の読み出しとの２回の読み出しによる、自己リファレンス方式に基づく読み出し動作が行なわれる。図１３で、第１の参考例と同様に、第１の読み出し時間Ｔ１における読み出しにおいてカウンタによって読み出されるパルス数は、選択セルの記憶状態が「０」である場合の方が、選択セルの記憶状態が「１」である場合よりも多い。ここで、第２の読み出しにおいて読み出されるメモリセルが「０」記憶状態にあるときに読み出されるパルス数が、第１の読み出し時間Ｔ１における読み出しにおいて、選択セルが「０」記憶状態であるときに読みだされるパルス数と、選択セルが「１」記憶状態であるときに読みだされるパルス数との中間の値になるように、第２の読み出しの読み出し時間Ｔ２が設定される。

読み出し動作は、以下のように行なわれる。まず、任意のメモリセルが選択され、そのメモリセルの第１の読み出し動作によって、カウンタ２０５に、カウント値Ｃ１ｓｔがカウントされる。カウント値Ｃ１ｓｔが、読み出し値レジスタ２０６に格納され、カウンタ２０５のカウント値が０にリセットされる。次に、選択セルを「０」記憶状態に書き込みを行なった後、第２の読み出し動作が行なわれ、カウンタ２０５に、カウント値Ｃ２ｎｄがカウントされる。判定手段２０８は、次式で与えられる判定式に基づいて、第１の読み出し時の選択メモリセルの記憶状態を判定する。
Ｃ２ｎｄ−Ｃ１ｓｔ＜０ ならば 「０」記憶状態
Ｃ２ｎｄ−Ｃ１ｓｔ≧０ ならば 「１」記憶状態
第１の読み出し時の選択メモリセルの記憶状態が「１」であると判定されたときは、選択セルに「１」の再書込みを行って読み出し動作を終了する。

第２の読み出しにおいて読み出されるメモリセルが「１」記憶状態にあるときに読み出されるパルス数が、第１の読み出し時間Ｔ１における読み出しにおいて、選択セルが「０」記憶状態であるときに読みだされるパルス数と、選択セルが「１」記憶状態であるときに読みだされるパルス数との中間の値になるように、第２の読み出しの読み出し時間Ｔ２が設定されてもよい。この場合には、Ｔ１＜Ｔ２となる。選択セルの第１の読み出しの後に、「１」記憶状態が書き込まれる。判定手段２０８は、上述の判定式に基づいて，第１の読み出し時の選択メモリセルの記憶状態を判定する。

以上説明したように、第２の読み出し時間を第１の読み出し時間よりも短く、あるいは、長くすることによって、第１の参考例の読み出し回路１において必要であった基準値レジスタが不要となり、また、判定手段の規模も縮小できる。

〔第４の参考例〕
図１４は、本発明の第４の参考例の読み出し回路の回路図である。図１４に示すように、本参考例の読み出し回路３０１は、選択セルを流れる電流を電圧に増幅変換し、且つ、変換ゲインを制御できるゲインコントロールプリアンプ３０３Ａと、ゲインコントロールプリアンプ３０３Ａの出力電圧を記憶する電圧記憶手段３０６Ａと、電圧記憶手段３０６Ａとゲインコントロールプリアンプ３０３Ａとの出力電圧の大小を比較する電圧比較手段３０８Ａと、読み出し回路３０１を制御する制御回路３０９と、を有している。図１４において、図７と同様または同一の機能を有する構成要素には下１桁が等しい参照符号が付されており、その詳しい説明を省略する。
ゲインコントロールプリアンプ３０３Ａの入力には、第１〜第３の参考例のメモリセルアレイと同じ構成のメモリセルアレイ３０２が接続される。

本参考例においても、第１の読み出しと第２の読み出しとの２回の読み出しによる、自己リファレンス方式に基づく読み出し動作が行なわれる。図１４の電圧記憶手段３０６Ａは、第１の読み出し動作時に出力されたゲインコントロールプリアンプ３０３Ａの出力電圧を、第２の読み出し動作が終了するまで記憶する。ゲインコントロールプリアンプ３０３Ａは、第２の参考例の場合と同様に、第１の読み出し時と第２の読み出し時とでゲインあるいは動作点を変更する機能を有している。

図１５は、メモリセルのＴＭＲの抵抗値に対して、ゲインコントロールプリアンプ３０３Ａの出力電圧がどのように変化するかを示している。図１５において、曲線Ａ、Ｂは、それぞれ、第１の読み出し、第２の読み出しにおけるゲインコントロールプリアンプ３０３Ａのゲインにおいて得られるゲインコントロールプリアンプ３０３ＡのＴＭＲ抵抗値−出力電圧特性である。第１の読み出しにおけるゲインコントロールプリアンプ３０３Ａのゲインの方が、第２の読み出しにおけるゲインコントロールプリアンプ３０３Ａのゲインよりも大きく設定されている。ここで、第１の読み出しに用いるゲインコントロールプリアンプ３０３Ａのゲインにおいて、ＴＭＲが「０」記憶状態にある場合のゲインコントロールプリアンプ３０３Ａの出力電圧Ｖ１ｓｔ（０）と、「１」記憶状態にある場合のゲインコントロールプリアンプ３０３Ａの出力電圧Ｖ１ｓｔ（１）と、第２の読み出しに用いるゲインコントロールプリアンプ３０３Ａのゲインにおいて、ＴＭＲが「０」記憶状態にある場合のゲインコントロールプリアンプ３０３Ａの出力電圧Ｖ２ｎｄ（０）と、の間に以下の関係式が成り立つように、第１の読み出し時、第２の読み出し時のゲインを調整する。
Ｖ１ｓｔ（１）＜Ｖ２ｎｄ（０）＜Ｖ１ｓｔ（０）

図１６は、図１４の読み出し回路３０１の動作を説明するための動作説明図である。第１の参考例および第２の参考例と同様に、選択セルに対して第１の読み出しを実行した後、「０」記憶状態に書き込みを行ない、次いで、第２の読み出しを実行して、読み出し動作を行う。図１４の電圧比較手段３０８Ａは、第１の読み出し時におけるゲインコントロールプリアンプ３０３Ａの出力電圧を記憶している電圧記憶手段３０６Ａの出力電圧と、第２の読み出し時のゲインコントロールプリアンプ３０３Ａの出力電圧との大小を比較して、選択セルの第１の読み出し時における記憶状態を判定する。上述のように第１の読み出し時、第２の読み出し時のゲインが調整されているので、第１の読み出し、第２の読み出しにおけるゲインコントロールプリアンプ３０３Ａの出力電圧を、それぞれ、Ｖ１ｓｔ、Ｖ２ｎｄとすると、明らかに、次の判定式が成立する。
Ｖ２ｎｄ−Ｖ１ｓｔ＜０ ならば 「０」記憶状態
Ｖ２ｎｄ−Ｖ１ｓｔ≧０ ならば 「１」記憶状態
なお、第２の参考例、第３の参考例と同様に、第１の読み出しの後に、「０」記憶状態ではなく、「１」記憶状態を書き込むことも可能である。その場合には、ゲインコントロールプリアンプ３０３Ａの第１の読み出し時、第２の読み出し時におけるゲインは、Ｖ１ｓｔ（１）＜Ｖ２ｎｄ（１）＜Ｖ１ｓｔ（０）の条件が満足されるように選択される。選択セルの第１の読み出し時における記憶状態は、上述の判定式に基づいて行われる。

〔第１の実施の形態〕
図１７（ａ）は、本発明の第１の実施の形態の読み出し回路の要部を示す回路図である。図１７（ａ）に示す回路は、図１４の読み出し回路の電圧記憶手段３０６Ａ及び電圧比較手段３０８Ａの機能を果たす回路であり、図示されてはいな いが、本実施の形態の読み出し回路においても、図１４に示されるゲインコントロールプリアンプ３０３Ａ、制御回路３０９が設けられている。ゲインコントロールプリアンプの出力端から読み出し回路の出力端に向かって、スイッチＳ１、キャパシタＣ、インバータＩＮＶ、ラッチ回路ＬＴが直列に接続されており、インバータＩＮＶにはスイッチＳ２が並列に接続されている。そして、スイッチＳ１、Ｓ２の開閉とラッチ回路ＬＴのラッチ動作は図示省略された制御回路によって行われる。図１７（ｂ）は、図１７（ａ）の動作を説明するための動作説明図であり、第１の読み出し時の選択セルの記憶状態が「１」であり、第１の読み出しの後に、選択セルの記憶状態が「０」に書き込まれる場合を想定して書かれている。第１の読み出し時には、スィッチＳ１、Ｓ２がともにＯＮとされ、インバータＩＮＶの両端の電位Ｖａ、Ｖｂの値はたがいに等しくなる。キャパシタＣのインバータＩＮＶと逆側の端子の電位は、その前段のゲインコントロールプリアンプの出力電圧Ｖ１ｓｔ（１）に等しい。次に、選択セルが、「０」記憶状態に書き込まれた後、第２の読み出しが実行される。第２の読み出し時では、スィッチＳ１がＯＮ、Ｓ２がＯＦＦとされる。このとき、キャパシタＣのゲインコントロールプリアンプ側の端子電位は、ゲインコントロールプリアンプの出力電圧Ｖ２ｎｄ（０）に上昇する。そうすると、インバータＩＮＶの入力電位も、［Ｖ２ｎｄ（０）−Ｖ１ｓｔ（１）］だけ上昇して正側に振れ、インバータの出力は、“Low”となり、この出力はラッチ回路にラッチされる。第１の読み出し時の選択セルの記憶状態が「０」である場合には、選択セルが、「０」記憶状態に書き込まれた後、第２の読み出しが行なわれると、インバータＩＮＶの入力電位は、［Ｖ２ｎｄ（０）−Ｖ１ｓｔ（０）］だけ負側に振れ、インバータの出力は、“High”となる。これにより、選択セルの第１の読み出し時における記憶状態が判別される。
本実施の形態および第４の参考例においては、第１の読み出し、第２の読み出しともに、その読み出し時間に特別の制限はない。

以上のように、第４の参考例、第１の実施の形態の読み出し回路においては、第１の読み出し結果を電圧あるいは電荷量として電圧記憶手段あるいはキャパシタに記憶している。従って、デジタル値に変換するためのカウンタや基準パルス生成手段、さらにはレジスタや判定手段等のデジタル回路も削除できるため、従来の読み出し回路よりも回路規模を大幅に小さくすることができる。また、パルス数をカウントする必要もないため、読み出し速度も短縮できる。

〔第５の参考例〕
図１８は、本発明の第５の参考例の読み出し回路の回路図である。図１８に示すように、本参考例の読み出し回路４０１は、選択セルを流れる電流を時間積分する積分手段４３０と、積分手段４３０の出力電圧を記憶する電圧記憶手段４０６Ａと、電圧記憶手段４０６Ａと前記積分手段４３０との出力電圧の大小を比較する電圧比較手段４０８Ａと、読み出し回路４０１を制御する制御回路４０９と、を有している。図１８において、図１４と同様または同一の機能を有する構成要素には下１桁が等しい参照符号が付されており、その詳しい説明を省略する。
積分手段４３０の入力には、第１〜第４の参考例のメモリセルアレイと同じ構成のメモリセルアレイ４０２が接続される。

本参考例においても、第１の読み出しと第２の読み出しとの２回の読み出しによる、自己リファレンス方式に基づく読み出し動作が行なわれる。第1の読み出しにおける積分手段４３０による積分時間Ｔｉｎｔ１と第２の読み出しにおける積分時間Ｔｉｎｔ２とは、相等しい。電圧記憶手段４０６Ａは、第1の読み出し動作時に出力された積分手段４３０の出力電圧を第２の読み出し動作が終了するまで記憶する。

図１９は、図１８の積分手段４３０と電圧記憶手段４０６Ａと電圧比較手段４０８Ａの回路図である。積分手段４３０には、積分手段４３０に流入してくる電流を分岐する定電流源回路４３１が接続されている。
本参考例においては、第1の読み出しと第２の読み出しとにおいて、積分手段４３０の時定数が異なるものとなされる。積分手段４３０の時定数は、種々の方法で変化させることができる。まず、積分キャパシタ４３２の容量値を変えることによって、積分手段４３０の時定数が変化する。定電流源回路４３１に流れる電流Ｉｒを変えることによっても、等価的に積分手段４３０の時定数を変化させることができる。以下に、第1の読み出しと第２の読み出しとにおいて定電流源回路４３１に流れる電流Ｉｒを変える場合を例として、積分手段４３０の時定数を変化させて読み出しを行なう方法を説明する。

読み出し時間が一定であれば、定電流源回路４３１に流れる電流Ｉｒを大きくすればするほど、積分手段４３０の出力Ｖｉｎｔは小さくなる。ここで、第１の読み出し時の電流Ｉｒにおいて、ＴＭＲが「０」記憶状態にある場合の積分手段４３０の出力電圧Ｖｉｎｔ１ｓｔ（０）と、「１」記憶状態にある場合の積分手段４３０の出力電圧Ｖｉｎｔ１ｓｔ（１）と、第２の読み出し時の電流Ｉｒにおいて、ＴＭＲが「０」記憶状態にある場合の積分手段４３０の出力電圧Ｖｉｎｔ２ｎｄ（０）と、の間に以下の関係式が成り立つように、第１の読み出し時、第２の読み出し時の電流Ｉｒを調整する。
Ｖｉｎｔ１ｓｔ（１）＜Ｖｉｎｔ２ｎｄ（０）＜Ｖｉｎｔ１ｓｔ（０） （２）

図２０は、図１８の読み出し回路４０１の動作を説明するための動作説明図である。選択セルに対して第１の読み出しを実行した後、「０」記憶状態になるように書き込みを行ない、次いで、第２の読み出しを実行して、読み出し動作を行う。まず、第１の読み出しに入る前に図１９のスィッチＳ３がＯＮされて積分手段４３０がリセットされる。次に、スィッチＳ３がＯＦＦ、Ｓ４とＳ５とがＯＮされて第１の読み出しが開始される。Ｔｉｎｔ１の時間が経過するとスィッチＳ３がＯＮ、Ｓ４とＳ５とがＯＦＦされて再び積分手段４３０はリセットされる。このとき、キャパシタＣｈｏｌｄには、第１の読み出し時における積分手段４３０の出力電圧Ｖｉｎｔ１ｓｔが保持（記憶）される。次いで、選択セルに、「０」記憶状態の書き込みが行なわれた後、スィッチＳ３がＯＦＦ、Ｓ４がＯＮ、Ｓ５がＯＦＦとされて、第２の読み出しが開始される。Ｔｉｎｔ２（＝Ｔｉｎｔ１）の時間が経過すると、電圧比較手段４０８Ａが、積分手段４３０の出力電圧Ｖｉｎｔ２ｎｄとキャパシタＣｈｏｌｄに保持されている電圧Ｖｉｎｔ１ｓｔとの大小を比較して、選択セルの第１の読み出し時の記憶状態を判定する。上述のように第１の読み出し時、第２の読み出し時の電流Ｉｒが調整されているので、明らかに、次の判定式が成立する。
Ｖｉｎｔ２ｎｄ−Ｖｉｎｔ１ｓｔ＜０ならば 「０」記憶状態
Ｖｉｎｔ２ｎｄ−Ｖｉｎｔ１ｓｔ≧０ならば 「１」記憶状態

なお、第２〜第４の参考例と同様に、第１の読み出しの後に、「０」記憶状態でなく、「１」記憶状態を書き込むことも可能である。その場合には、定電流源回路４３１の第１の読み出し時、第２の読み出し時における電流Ｉｒは、Ｖｉｎｔ１ｓｔ（１）＜Ｖｉｎｔ２ｎｄ（１）＜Ｖｉｎｔ１ｓｔ（０）の条件が満足されるように選択される。選択セルの第１の読み出し時における記憶状態は、上述の判定式に基づいて行われる。
最後に，必要に応じて、前記電圧比較手段４０８Ａが出力した読み出しデータを選択セルに再書き込みして、一連の読み出し動作を終了する。

以上の説明においては、第１の読み出し時と第２の読み出し時とで、電流源回路４３１の電流Ｉｒを変えることによって積分手段４３０の時定数を等価的に変更したが、上述のように、式（２）が成立するようにキャパシタ４３２の容量値を変えて積分手段４３０の時定数を変更してもよい。また、積分手段４３０の時定数は、第１の読み出しと第２の読み出しとで一定とし、第１の読み出し時における積分時間Ｔｉｎｔ１と、第２の読み出し時における積分時間Ｔｉｎｔ２とを、式（２）が成立するような異なる時間に設定しても構わない。
なお、積分手段４３０は、メモリセルアレイ４０２から読み出し回路へ入力される電流のうちのオフセット成分やノイズ成分を除去する効果も有している。

以上説明したように、本参考例の読み出し回路４０１においては、第1の読み出し結果を電荷量としてキャパシタに記憶している。従って、デジタル値に変換するためのカウンタや基準パルス生成手段、さらにレジスタや判定手段等のデジタル回路も削除でき、従来の読み出し回路よりも回路規模を大幅に小さくすることができる。

以上、本発明をその好適な実施の形態、参考例に基づいて説明したが、本発明の読み出し装置は、上述した実施の形態のみに制限されるものではなく、本願発明の要旨を変更しない範囲で種々の変化を施した読み出し装置も、本発明の範囲に含まれる。例えば、ピン層とフリー層との磁化の方向が、互いに反平行、平行になっている状態を、それぞれ、「０」記憶状態、「１」記憶状態としてもよい。また、メモリセルアレイは、２次元配列に限られず、１次元配列であってもよい。また、メモリセルには、ＴＭＲに限らず、例えば特開2001-267513号公報に開示されているエレクトロマイグレーションによって抵抗値が変化するメモリセルのように、電気的あるいは光学的な入力によって抵抗値が変化するものはいずれであっても用いられ得る。

本発明の第１の参考例に用いたＭＲＡＭの回路ブロック図。 図１のプリアンプとＶＣＯの動作を説明するための動作説明図。 図１の読み出し回路の動作を説明するための動作説明図。 図１のプリアンプの回路図。 図１のＶＣＯの回路図。 図４のプリアンプ回路と図５のＶＣＯ回路におけるＴＭＲ抵抗−発振周波数特性。 本発明の第２の参考例の読み出し回路の回路ブロック図。 図７のゲインコントロールプリアンプとＶＣＯの動作を説明するための動作説明図。 図７の読み出し回路の動作を説明するためのフローチャート。 図７のゲインコントロールプリアンプの回路図。 図１０のゲインコントロールプリアンプの動作を説明するための動作説明図。 本発明の第３の参考例の読み出し回路の回路図。 図１２の読み出し回路の動作を説明するための動作説明図。 本発明の第４の参考例の読み出し回路の回路図。 図１４のゲインコントロールプリアンプの動作を説明するための動作説明図。 図１４の読み出し回路の動作を説明するための動作説明図。 本発明の第１の実施の形態の読み出し回路の一部の回路図〔（ａ）〕と動作を説明するための動作説明図〔（ｂ）〕。 本発明の第５の参考例の読み出し回路の回路図。 図１８の積分手段と電圧記憶手段と電圧比較手段の回路図。 図１８の読み出し回路４０１の動作を説明するための動作説明図。 トンネル磁気抵抗素子の構造と原理を説明するための斜視図。 ＭＲＡＭのメモリセルの動作を説明するための平面図〔（ａ）〕と断面図〔（ｂ）〕。 従来例のＭＲＡＭの回路ブロック図。 図２３の読み出し回路の動作を説明するための動作説明図。 図２３の読み出し回路の動作を説明するためのフローチャート。

符号の説明

１、１０１、２０１、３０１、４０１、８０１ 読み出し回路
２、１０２、２０２、３０２、４０２、８０２ メモリセルアレイ
３、２０３ プリアンプ
４、１０４、２０４ ＶＣＯ
５、１０５、２０５、８０５ カウンタ
６、１０６、２０６ 読み出し値レジスタ
７ 基準値レジスタ
８、１０８、２０８、８０８ 判定手段
９、１０９、２０９、３０９、４０９、８０９ 制御回路
１０、６１０、７１０、８１０ ＴＭＲ
１１、７１１、８１１ ワード線
１２、７１２、８１２ ビット線
１３ 選択セル
２０ ディレイセル
２１ 差動アンプ
４３０、８３０ 積分手段
４３１ 定電流源
４３２、８３２ 積分キャパシタ
６５２、７５２ 絶縁膜
６５３、７５３ ピン層
６５４、７５４ フリー層
７５５ 反強磁性体層
７５６ キャップ層
８３３ チャージアンプ
８３４ 基準パルス生成手段
１０ａ 選択セルのＴＭＲ
１１ａ 選択ワード線
１２ａ 選択ビット線
１０３Ａ、３０３Ａ ゲインコントロールプリアンプ
３０６Ａ、４０６Ａ 電圧記憶手段
３０８Ａ、４０８Ａ、８０８Ａ 電圧比較手段
８０７Ａ プリセットレジスタ
Ｃ、Ｃｈｏｌｄ キャパシタ
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５ スイッチ

Claims (4)

1. 相対的に抵抗値の小さい第１の記憶状態と、相対的に抵抗値の大きい第２の記憶状態との２つの記憶状態を有するメモリセルよりメモリセルアレイが構成される半導体記憶装置の読み出し回路であって、前記メモリセルのうち選択された選択セルから入力される電流を検出して電圧に増幅変換するプリアンプと、前記プリアンプの出力をオン・オフする第１のスイッチ手段と、第１のスイッチ手段の後段にキャパシタを介して接続されたインバータと、前記インバータの後段に接続されたラッチ回路と、前記インバータに並列に接続された第２のスイッチ手段と、を有する半導体記憶装置の読み出し回路であって、
   前記選択セルの選択後に、第１の読み出しと、前記第１の読み出しの後に前記選択セルに前記第１の記憶状態または第２の記憶状態のいずれかを書き込む書き込みと、前記書き込みの後に実行される第２の読み出しと、が実行され、前記ラッチ回路により前記選択セルの記憶状態の判定が行なわれることを特徴とする半導体記憶装置の読み出し回路。
2. 第１の読み出し時には前記第１および第２のスイッチ手段が閉成され、第２の読み出し時には前記第１のスイッチ手段が閉成、前記第２のスイッチ手段が開成され、第２の読み出し時の前記インバータの出力電圧が前記ラッチ回路にラッチされることを特徴とする請求項１に記載の半導体記憶装置の読み出し回路。
3. 前記判定された前記選択セルの第１の読み出し時における記憶状態が、前記書き込み時に書き込まれる記憶状態と異なる場合には、前記判定の後、前記選択セルの第１の読み出し時における記憶状態が、前記選択セルに書き込まれることを特徴とする請求項１または２のいずれかに記載の半導体記憶装置の読み出し回路。
4. 前記メモリセルがトンネル磁気抵抗素子を有していることを特徴とする請求項１から３のいずれかに記載の半導体記憶装置の読み出し回路。

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