JP3760092B2 - Ｍｒａｍデバイス内のメモリセルの抵抗状態を感知する回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、データ記憶のためのランダムアクセスメモリに関する。より具体的には、本発明は、メモリセルのアレイと、そのメモリセルの抵抗を感知するためのセンス増幅器とを含む磁気ランダムアクセスメモリデバイスに関している。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（「ＭＲＡＭ」）は、長期間のデータ記憶用と考えられている不揮発性メモリである。ＭＲＡＭデバイスに対する読み出し・書き込み動作は、ハードディスクドライブのような従来の長期間記憶デバイスにおける読み出し・書き込み動作よりも、速いオーダで実行される。加えて、ＭＲＡＭデバイスは、ハードディスクドライブや他の従来の長期間記憶デバイスに比べて、よりコンパクトで且つ消費電力がより小さい。
【０００３】
典型的なＭＲＡＭデバイスは、メモリセルのアレイを含んでいる。ワード線がメモリセルの行に沿って延び、ビット線がメモリセルの列に沿って延びている。
各メモリセルは、ワード線のうちの１本とビット線のうちの１本との交点に位置している。
【０００４】
メモリセルは、１ビットの情報を、磁化方向として記憶する。各メモリセルの磁化は、所与の時点で、２つの安定方向のうちの一方であると考えられる。これらの２つの安定方向、すなわち平行および反平行は、論理値「０」および「１」を表している。
【０００５】
磁化方向は、スピントンネルデバイスのようなメモリセルの抵抗に影響を与える。例えば、メモリセルの抵抗は、磁化方向が平行であれば第１の値Ｒを有し、磁化方向が平行から反平行に変わると、メモリセルの抵抗は第２の値Ｒ＋ΔＲに増加する。選択されたメモリセルの磁化方向、ひいてはそのメモリセルの論理状態は、そのメモリセルの抵抗の状態を感知することによって、読み取られ得る。
【０００６】
抵抗状態は、選択されたメモリセルに電圧を印加し、そのメモリセルを流れるセンス電流を測定することによって、感知され得る。理想的には、この抵抗はセンス電流に比例する。
【０００７】
【発明が解決しようとする課題】
しかし、アレイ中の単一のメモリセルの抵抗状態の感知は、信頼性がないことがある。アレイ中の全メモリセルは、多くの平行なパスを通じてともに結合している。１つの交点で観測される抵抗は、他の行および列のメモリセルの抵抗に平行な、その交点におけるメモリセルの抵抗に等しい（メモリセルのアレイは、交点抵抗器ネットワークとして特徴付けられ得る）。
【０００８】
さらに、感知されているメモリセルが、記憶された磁化による異なる抵抗を有している場合に、小さな差電圧が生成されることがある。この小さな差電圧は、寄生または「スニークパス」電流を上昇させる可能性がある。寄生電流は、典型的にはセンス電流よりもはるかに大きく、したがって、センス電流を不明瞭なものにする可能性がある。このために、寄生電流は、抵抗の感知を妨げ得る。
【０００９】
抵抗状態の感知における信頼性の無さは、製造時の変動、動作温度の変動、およびＭＲＡＭデバイスの経時劣化によって、複雑なものになる。これらのファクタは、メモリセル中の抵抗の平均値を、２〜３倍のファクタで変動させることがある。
【００１０】
ＭＲＡＭデバイス中のメモリセルの抵抗状態を、信頼性よく感知する必要がある。
【００１１】
【課題を解決するための手段】
この必要性は、本発明によって満たされる。本発明のある態様によれば、ＭＲＡＭデバイスの選択されたメモリセルの抵抗状態は、前記選択されたメモリセルと基準電圧とを使用して積分器を充電し、前記積分器における電圧が基準電圧に到達するまでの時間量を計測し、前記時間量を閾値と比較することによって、感知される。前記時間量が前記閾値よりも小さいときには、前記選択されたメモリセルは第１の抵抗状態にあり、前記時間量が前記閾値よりも大きいときには、前記選択されたメモリセルは第２の抵抗状態にある。
【００１２】
本発明の他の態様および効果は、本発明の原理を例によって描写している以下の詳細な説明を、添付の図面と共に参照することによって、明らかになるであろう。
【００１３】
【発明の実施の形態】
描写目的で図面に示されているように、本発明は、磁気ランダムアクセスメモリデバイスにて具現化される。ＭＲＡＭデバイスは、メモリセルのアレイと、そのメモリセルからデータを読み出す読み出し回路とを含んでいる。読み出し回路は、直接注入電荷増幅器と積分器キャパシタとデジタルセンス増幅器とを含み、アレイ中の選択されたメモリセルの異なる抵抗状態を、信頼性よく感知することができる。
【００１４】
ここで図１を参照すると、この図１は、メモリセル１２のアレイ１０を含むＭＲＡＭデバイス８を描いている。メモリセル１２は、行および列に配列されており、行はｘ方向に延び、列はｙ方向に延びている。本発明の説明を単純化するために、比較的少数のメモリセル１２のみが示されている。実用上は、１０２４×１０２４またはそれより大きいメモリセルアレイが使用され得る。
【００１５】
ワード線１４として機能するトレースは、メモリセルアレイ１０の一方の側の一平面内を、ｘ方向に延びている。ビット線１６として機能するトレースは、メモリセルアレイ１０の他方の側の一平面内を、ｙ方向に延びている。アレイ１０の各行に対して１本のワード線１４が存在し、アレイ１０の各列に対して１本のビット線１６が存在してもよい。各メモリセル１２は、対応するワード線１４とビット線１６との交点に位置している。
【００１６】
メモリセル１２は、特定のタイプのデバイスに限定されるものではない。例えば、メモリセル１２は、スピン依存型トンネル（「ＳＤＴ」）デバイスであってもよい。典型的なＳＤＴデバイスは、「ピン留め（pinned）」層と「フリー」層とを含んでいる。ピン留め層は面内方向の磁化を有しているが、この面内磁化は、感度範囲内の印加磁界が存在していても回転しないように、固定されている。フリー層は、ピン留めされていない磁化方向を有している。むしろ、この磁化は、面内に位置している１本の軸（「容易（easy）」軸）に沿った２つの方向の何れかに向くことができる。フリー層５０の磁化とピン留め層５２の磁化とが（図２（ａ）の矢印で示されているように）同じ方向であるとき、その方向は「平行」であると言われる。フリー層５０の磁化とピン留め層５２の磁化とが（図２（ｂ）の矢印で示されているように）逆向きであるとき、その方向は「反平行」であると言われる。
【００１７】
フリー層とピン留め層とは、絶縁性トンネル障壁によって隔てられている。この絶縁性トンネル障壁は、フリー層とピン留め層との間で量子力学的トンネルを発生させる。このトンネル現象は電子スピンに依存し、ＳＤＴデバイスの抵抗を、フリー層およびピン留め層の相対的な磁化方向の関数とする。
【００１８】
例えば、メモリセル１２の抵抗は、フリー層およびピン留め層の磁化方向が平行であると、第１の値Ｒである。磁化方向が平行から反平行に変わると、メモリセル１２の抵抗は第２の値Ｒ＋ΔＲに増加する。典型的な抵抗Ｒは、約１ＭΩであり得る。典型的な抵抗変化ΔＲは、抵抗Ｒの約１０％であり得る。
【００１９】
データは、磁化をフリー層の容易軸に沿った向きにすることによって、メモリセル１２に記憶される。磁化方向が平行になるようにフリー層の磁化を向けることによって、論理値「０」をメモリセル１２に記憶してもよく、磁化方向が反平行になるようにフリー層の磁化を向けることによって、論理値「１」をメモリセル１２に記憶してもよい。
【００２０】
各メモリセル１２は、外部パワーが存在していなくても、その磁化方向を保持する。したがって、これらのメモリセル１２は不揮発性である。
【００２１】
ＭＲＡＭデバイス８はまた、読み書き動作中にワード線１４を選択する行デコーダ１８を含んでいる。ワード線１４は、ワード線１４を接地接続することによって読み出し動作中に選択されてもよい。
【００２２】
ＭＲＡＭデバイス８はまた、読み出し動作中に選択されたメモリセル１２の抵抗を感知する読み出し回路と、書き込み動作中に選択されたメモリセル１２の磁化を方向付ける書き込み回路１９とを含む。読み出し回路は、一般的に２０と示されている。書き込み回路１９は、本発明の説明を単純化するために、詳細に図示されていない。
【００２３】
読み出し回路２０は、複数のステアリング回路２２、積分器キャパシタ２４、デジタルセンス増幅器２６、直接注入電荷増幅器２８、およびリセットスイッチ３０を含む。メモリセル１２は、行アドレスＡｘを行デコーダ１８に供給し且つ列アドレスＡｙをステアリング回路２２に供給することによって、選択される。行アドレスＡｘに応答して、行デコーダ１８は、ワード線１４を接地に結合させる。列アドレスＡｙに応答して、ステアリング回路２２は、ビット線１６を電荷増幅器２８に結合させる。選択されたメモリセル１２は、選択されたワード線１４およびビット線１６の交点に位置している。
【００２４】
選択されたメモリセルの列に対して、直接注入電荷増幅器２８は、その積分器キャパシタ２４に電流を供給する一方で、選択されたビット線１６の非選択メモリセル１２の電位を維持する。この電位は、ＭＲＡＭアレイ１０の非選択行および列に印加された電位に等しい。電荷増幅器２８は、固定電圧を選択されたビット線１６に印加し、結果として得られる一定のセンス電流が、積分器キャパシタ２４に供給される。デジタルセンス増幅器２６は、信号積分時間を測定する。信号積分時間は、一部、第１の値(state)Ｒまたは第２の値(state)Ｒ＋ΔＲのどちらかであるメモリセル１２の抵抗の関数である。デジタルセンス増幅器２６は、メモリセル１２の抵抗状態、ひいてはそのメモリセル１２に記憶されている論理値を、信号積分時間を閾値と比較することによって決定することができる。デジタルセンス増幅器２６の出力は出力レジスタ３２に供給され、この出力レジスタ３２は、ＭＲＡＭデバイス８のＩ／Ｏパッド３４に結合されている。
【００２５】
読み出し回路２０は、データをｍビットのワードで読み出してもよく、これによって、ｍ個のメモリセル１２の抵抗状態が同時に感知される。例えば、ｋ本の隣接するビット線１６の第１のグループが第１の電荷増幅器２８に多重化され、ｋ本の隣接するビット線１６の第２のグループが第２の電荷増幅器２８に多重化されるというようなものであってもよい。ｍビットのワードは、ｍ個の連続したセンス増幅器２６／電荷増幅器２８を同時に動作することによって、読み出されてもよい。
【００２６】
単一のデジテルセンス増幅器２６が６４列ピッチにフィットできるときには、データは１６ビットワードとして記憶され、メモリセル１２の１０２４×１０２４のアレイ１０に対して、１６個のセンス増幅器２６が使用され得る。合計でｋ＝６４のビット線１６が、各電荷増幅器２８に多重化され得る。ＭＲＡＭデバイス８が多レベルのメモリセルアレイを有しているとき（例えば図７を参照のこと）には、追加レベルからのビット線１６が、電荷増幅器２８に多重化される。
【００２７】
各ステアリング回路２２は１セットのスイッチを含み、これらのスイッチが、各ビット線１６を定電圧源または電荷増幅器２８に接続する。各ステアリング回路２２は、さらに列デコーダを含んでいる。列デコーダは、１つのスイッチのみを選択して、選択されたビット線１６を電荷増幅器２８に接続する。他の（非選択の）ビット線１６はすべて、定電圧源に接続される。定電圧源は、外部回路から供給されてもよい。
【００２８】
次に図３を参照すると、図３は、選択されたメモリセル１２の読み出し動作中におけるデジタルセンス増幅器２６を描いている。選択されたメモリセル１２は、抵抗器によって代表されている。
【００２９】
リセットスイッチ３０は、ＰＭＯＳトランジスタであってもよい。外部制御信号ＮＳＩＮＴは、リセットスイッチ３０がオン（導通）状態であるかオフ（非導通）状態であるかを制御する。リセットスイッチ３０がオンされると、電源電圧ＶＤＤが、直接注入電荷増幅器２８を通じて積分器キャパシタ２４および選択されたメモリセル１２に供給される。これより、積分器キャパシタ２４は、第１の信号がリセットスイッチ３０および選択されたメモリセル１２を通る第１のパスＰ１に沿って伝搬されると、充電される。リセットスイッチ３０がオフされると、選択されたメモリセル１２を通って流れているセンス電流Ｉｓが、積分器キャパシタ２４に供給される。第２の（センス）信号は、積分器キャパシタ２４および選択されたメモリセル１２を通る第２のパスＰ２に沿って伝搬する。この第２の信号は、選択されたメモリセル１２からの電流と、ＭＲＡＭアレイ１０内の寄生電流とを含む。ＭＲＡＭアレイ１０内の寄生電流は、印加されたアレイ電圧とは正確に等しくない、非選択ＭＲＡＭメモリセル１２における電圧のために、上昇する可能性がある。
【００３０】
積分器電圧が選択されたメモリセル１２の電圧よりも大きい限りは、キャパシタ２４は線形（リニア）積分器として機能する。
【００３１】
直接注入電荷増幅器２８は、第２の（センス）電流からは独立して、メモリセル１２のセンス電圧Ｖｓを制御する。定電圧が全メモリセル１２に印加されると（これはメモリセル内の等電位である）、抵抗の変動は、残りの並列メモリ素子１２に電流変動を生じさせず、これより、寄生センス電流を、センス電流Ｉｓよりも実質的に小さくすることができる。直接注入電荷増幅器２８を流れる電流は、選択されたメモリセル１２の抵抗に直接的に比例しており、センス電圧Ｖｓにおける変動に対する修正または調整を行う必要は無い。
【００３２】
メモリセル１２内の電圧差を最小化する直接注入電荷増幅器２８は、１９９９／１０／２９出願の米国特許出願０９／４３０，２３８号（代理人整理番号No.PDNO 10990999-1）に開示されている。なお、この米国特許出願は、引用することによって本明細書の一部をなすものされる。直接注入電荷増幅器２８は、高利得の負帰還増幅器を含み、これが、選択されたビット線の電圧（すなわち、センス電圧Ｖｓ）を設定値に制御し、且つセンス電圧Ｖｓの変動を広範囲のセンス電流に対して最小化する。
【００３３】
メモリセル１２の抵抗および積分器キャパシタ２４の容量は、リセットスイッチ３０が開いた後に積分器キャパシタ２４がどれだけ高速に放電されるかを決定する。他のパラメータがすべて等しいとすれば、メモリセル１２が抵抗Ｒ＋ΔＲを有しているとき（論理「１」）よりも、メモリセル１２が抵抗Ｒを有しているとき（論理「０」）の方が、積分器キャパシタ２４は高速に放電する。
【００３４】
センス増幅器２６は、積分時間を測定して、選択されたメモリセル１２の抵抗状態、ひいては選択されたメモリセル１２に記憶された論理値を決定する。センス増幅器２６は、キャパシタ電圧ＶintgをＤＣ基準電圧Ｖrefと比較する比較器３６を含む。センス増幅器２６はさらに、Ｎビットのカウンタ３８、高周波数クロック４０、およびゲート４２を含む。ゲート４２は、クロック４０を開始および停止するために使用され、クロック４０は、カウンタ３８に、クロック周波数でカウンタ値をインクリメントさせる。リセットスイッチ３０がオフしたときにクロック４０が開始され、キャパシタ電圧Ｖintgが基準電圧Ｖrefに等しくなったときにクロック４０が停止すると、カウンタ３８に記憶されたカウンタ値は、積分器キャパシタ２４における電圧が基準電圧Ｖrefまで低下するための時間量を示すことになる。
【００３５】
カウンタ３８を零のカウンタ値にリセットせずにメモリセル１２を読み出すことによって、累積した時間測定結果が生成する。このことを、以下では「累積読み出し」と称する。
【００３６】
読み出し動作が実行される前に、閾値の負の値が、カウンタ３８にプリロードされる。累積読み出し後に、カウンタ値の最上位ビットは、選択されたメモリセル１２に記憶されている論理値を表す。カウンタ３８の最上位の出力ＤＯＵＴは、レジスタ３２に結合される。
【００３７】
例えば、基本的な回路パラメータは、センス電流が２００ｎＡ〜５００ｎＡの範囲、電源電圧ＶＤＤが３．３Ｖ、基準電圧Ｖrefが１．０Ｖ、クロック４０のクロック周波数が１００ＭＨｚ、および９ビット幅のカウンタ３８に適合するようなサイズにされてもよい。
【００３８】
各クロックの刻みが１０ｎｓに等しいときに、最小で２００ｎＡのＤＣセンス電流が、２．３Ｖのスイング（ＶＤＤ−Ｖref）に対する積分器キャパシタ２４の容量Ｃを５１２レベルで指す。
【００３９】
４００ｎＡのセンス電流Ｉｓが基準論理「１」を表し、３５０ｎＡのセンス電流が基準論理「０」を表す。電流センスプロセスは、センス電流Ｉｓをカウンタ値ＣＮＴに変換するが、このカウンタ値ＣＮＴは、クロック４０の周波数、電圧スイング（ＶＤＤ−Ｖref）、および積分器キャパシタ２４の容量に依存して、
ＣＮＴ ＝ bin（Ｃ×（ＶＤＤ−Ｖref）×１００／Ｉｓ）
である。基準論理「１」は、２５５個のカウンタ刻み（すなわち０，１１１，１１１，１１１）に変換され、基準論理「０」は、２９２個のカウンタ刻み（すなわち、０，１００，１００，１００）に変換される。
【００４０】
センス増幅器２６は、さらにＮビットのプリセットレジスタ４４を含んでいる。このＮビットのプリセットレジスタ４４は、カウンタ３８の内容を一時的に記憶し、その内容をカウンタ３８にロードすることができる。プリセットレジスタ４４は、特定の値でロードされることもできる（例えば、初期化のためには０、２の補数加算のためには−１）。これらの特定の値は、ＭＲＡＭデバイス８のＩ／Ｏパッドから供給されることができる。
【００４１】
コントローラ４６が、リセットスイッチ３０、カウンタ３８、ゲート４２、およびプリセットレジスタ４４を制御するために設けられている。コントローラ４６の制御下で、デジタルセンス増幅器２６は、異なるモードで動作することができる。これらの異なるモードは、ＭＲＡＭデバイス８のＩ／Ｏパッドに信号を供給することによって、選択される。
【００４２】
次に図４〜図８を参照すると、これらの図は、デジタルセンス増幅器２６の異なる５つの動作モードを描いている。図４は第１のモードを示しており、１サンプルの非破壊的読み出しが実行される。基準セルは、その対応する平面、行アドレス、および列アドレスを選択することによって、選択される（ブロック４０２）。基準セルは、既知の論理値を有する任意のメモリセル１２であり得る。あるいは、基準セルは、アレイ１０内のメモリセル１２のうちの専用の行、すなわち基準セル行から選択されてもよい。基準値（リファレンス）１および０が、基準セル行の基準セルに書き込まれる。
【００４３】
それから、論理「０」と論理「１」との間の（クロック刻みにおける）推定時間差Ｄ／２が、カウンタ３８にロードされる（ブロック４０４）。基準セルの累積読み出しが、それから実行される（ブロック４０６）。カウンタ３８が、Ｖintg＝Ｖrefになるまで、カウンタ値ＣＮＴをクロック周波数でインクリメントする。これより、カウンタ内のカウンタ値ＣＮＴが、時間測定量Ｃ（１）によって増加され、これによってＣＮＴ＝Ｃ（１）＋Ｄ／２となる。
【００４４】
ステップ４０６に続いて、閾値Ｔの負の値が、プリセットレジスタに記憶される（ブロック４０８）。閾値Ｔはカウンタ値ＣＮＴに等しく、すなわちＴ＝ＣＮＴである。カウンタ値ＣＮＴの２の補数が、プリセットレジスタ４４に記憶される。プリセットレジスタ４４の内容は、それからカウンタ３８にロードされる（ブロック４０９）。これより、カウンタ値ＣＮＴは、閾値Ｔの負の値に等しく設定され、すなわちＣＮＴ＝−Ｔとなる。
【００４５】
閾値Ｔが記憶された後に、選択されたメモリセル１２の論理値(state)が感知される。メモリセル１２は、その対応する平面、行アドレス、および列アドレスを選択することによって、選択される（ブロック４１０）。
【００４６】
選択されたメモリセル１２の累積読み出しが、それから実行される（ブロック４１２）。カウンタ３８が、Ｖintg＝Ｖrefになるまで、カウンタ値ＣＮＴをクロック周波数でインクリメントする。これより、カウンタ内のカウンタ値ＣＮＴが、時間測定量Ｃ（Ｍ）によって増加され、これによってＣＮＴ＝Ｃ（Ｍ）−Ｔとなる。
【００４７】
カウンタ値ＣＮＴのサインは、選択されたメモリセル１２の論理値を示す（ブロック４１４）。選択されたメモリセル１２が、（メモリセル抵抗Ｒが低いために）Ｃ（Ｍ）＜Ｔとなるように積分器キャパシタ２４を急速に放電させると、カウンタ３８の値が負になり、これによって、最上位ビットが（２の補数表現における）「１」になる。逆に、選択されたメモリセル１２が、（メモリセル抵抗Ｒ＋ΔＲが高いために）Ｃ（Ｍ）＞Ｔとなるように積分器キャパシタ２４をゆっくりと放電させると、カウンタ３８の値が正になり、これによって、最上位ビットが「０」になる。
【００４８】
閾値Ｔの決定後、ステップ４０２〜４０８は、追加のメモリセル１２の読み出しのために繰り返される必要はない。追加のメモリセル１２は、閾値Ｔの負の値をプリセットレジスタ４４からカウンタ３８にロードし（エントリー点Ａを介したブロック４０９）、追加のメモリセル１２を選択し（ブロック４１０）、累積読み出しを実行し（ブロック４１２）、カウンタ値ＣＮＴのサインを調べる（ブロック４１４）ことによって、読み出されてもよい。
【００４９】
ＭＲＡＭデバイス８が校正されるときにはいつでも、新しい閾値Ｔが決定され得る。校正（キャリブレーション）は、コンピュータのブートアップ中、または周囲温度、電源電圧、および検出された誤り率の顕著な変化のような大きなシステムの変更が検知されたときに、それに引き続いて行われてもよい。
【００５０】
読み出し動作の以下の例では、上記で説明されたパラメータを使用し、「１」を記憶している基準セルを読み出すことによってカウンタ値が２５５になるとする。読み出し動作の開始時には、ＩＮＴ［（２９２−２５５／２）］＝１８という値がカウンタ３８にロードされ、論理値「０」の読み取りと論理値「１」の読み取りとの間の推定放電時間差Ｄ／２を表す（ブロック４０４）。論理値「１」を記憶している基準セルの累積読み出しが実行され（ブロック４０６）、これによってカウンタ値ＣＮＴが２５５だけ増加される。これにより、カウンタ値ＣＮＴ＝２７３となる。カウンタ値ＣＮＴの２の補数がプリセットレジスタ４４に記憶され（ブロック４０８）、プリセットレジスタ４４の内容がカウンタ３８に記憶されて、これによって、ＣＮＴ＝−２７３となる（ブロック４０９）。メモリセル１２が選択されて（ブロック４１０）、選択されたメモリセル１２の累積読み出しにより、カウンタ値ＣＮＴが２９０だけ増加する（ブロック４１２）。第２の累積読み出しの終了時には、カウンタ値ＣＮＴは正であり（ＣＮＴ＝１７）、これによって、カウンタ３８の最上位ビットが、論理値「０」が選択されたメモリセル１２に記憶されていることを示す（ブロック４１４）。
【００５１】
図５は第２の動作モードを示しており、２サンプルの非破壊的読み出しが実行される。第２のモードは、論理値「１」の読み出しとの論理値「０」の読み出しとの間の放電時間差が、推定される代わりに測定される点を除いて、第１のモードと同様である。
【００５２】
「１」を記憶している基準セルが、その対応する平面、行アドレス、および列アドレスを選択することによって選択され（ブロック５０２）、カウンタ値ＣＮＴがＣＮＴ＝０に初期化される（ブロック５０４）。「１」を記憶しているメモリセル１２の累積読み出しが、それから実行される（ブロック５０６）。カウンタ値ＣＮＴが、測定されたカウントＣ（１）だけ増加されて、ＣＮＴ＝Ｃ（１）となる。
【００５３】
「０」を記憶している基準セルが、その対応する平面、行アドレス、および列アドレスを選択することによって選択され（ブロック５０８）、「０」を記憶しているメモリセル１２の累積読み出しが実行される（ブロック５１０）。カウンタ値ＣＮＴが、測定されたカウントＣ（０）だけ増加される。これにより、第２の累積読み出しの終了時には、カウンタ値ＣＮＴはＣＮＴ＝Ｃ（０）＋Ｃ（１）となる。
【００５４】
閾値Ｔの負の値が、それからプリセットレジスタ４４に記憶される（ブロック５１２）。プリセットレジスタ４４の内容が右に１ビットだけシフトされ、カウンタ３８にロードされる（ブロック５１３）。カウンタビットの１ビットシフトは、プリセットレジスタ４４が記憶データをカウンタ３８にロードするときに、プリセットレジスタ４４に記憶されている値に対して「２で割る」という算術処理を実行する。これにより、カウンタ値ＣＮＴはＣＮＴ＝−Ｔ／２となる。
【００５５】
メモリセル１２が選択され（ブロック５１４）、読み出されて（ブロック５１６）、カウンタ値ＣＮＴのサインが検査されて、メモリセル１２が論理値「０」または「１」を記憶しているかどうかが判定される（ブロック５１８）。追加メモリセル１２の各々は、値−Ｔ／２をカウンタ３８にロードし（エントリー点Ｂを介したブロック５１３）、それからステップ５１４〜５１８を実行することによって、読み出されてもよい。
【００５６】
図４および図５に描かれている読み出し動作は非破壊的であり、読み出されているメモリセル１２の磁化方向は変化しない。しかし、読み出されているメモリセル１２の閾値は、直接的に読み出されてはいない。その代わりに、閾値は、基準セルの測定結果から、推定されるか又は推論される。
【００５７】
対照的に、破壊的読み出し動作では、読み出されるメモリセル１２の閾値を直接的に測定するために、磁化方向が変化する。破壊的読み出し動作はすべて、選択されたメモリセル１２に記憶された値の感知（センシング）、ならびに、その選択されたメモリセル１２に対する少なくとも１回の書き込みおよび読み出しを行う。
【００５８】
図６は、第３の動作モードを示しており、この場合には２サンプルの破壊的読み出しが実行される。メモリセル１２が選択され（ブロック６０２）、推定された放電時間差Ｄ／２がカウンタ３８にロードされる（ブロック６０４）。選択されたメモリセル１２の累積読み出しがそれから実行され（ブロック６０６）、これによってカウンタ値がＣＮＴ＝Ｃ（Ｍ）＋Ｄ／２となる。カウンタ値ＣＮＴの２の補数がプリセットレジスタ４４およびカウンタ３８に記憶され、これによって、閾値Ｔの負の値が記憶される（ブロック６０８）。
【００５９】
閾値Ｔの負の値が記憶されると、選択されたメモリセル１２の論理値が決定される。論理値「０」が選択されたメモリセル１２に書き込まれ（ブロック６１０）、選択されたメモリセル１２の累積読み出しが実行される（ブロック６１２）。これによって、カウンタ値がＣＮＴ＝Ｃ（０）−Ｔ又はＣＮＴ＝Ｃ（０）−Ｃ（Ｍ）−Ｄ／２となる。これより、積分器キャパシタ２４の放電時間測定値が、閾値Ｔと比較される。
【００６０】
カウンタ値ＣＮＴのサインがそれから検査され、記憶されている値が「１」であるか「０」であるかが判定される（ブロック６１４）。この破壊的読み出しの実行後に、選択されたメモリセル１２の値が再記憶される（ブロック６１６）。読み出された論理値が「１」であるときには、「１」が、選択されたメモリセル１２に書き戻される。読み出された論理値が「０」であるときには、書き戻し動作は実行されない。なぜなら、論理値「０」が選択されたメモリセル１２に最後に書き込まれたからである。
【００６１】
図７は、第４の動作モードを示しており、この場合には３サンプルの破壊的読み出しが実行される。この第４のモードは、本質的に第３のモードと同じ方法で実行され、相違点は、選択されたメモリセル１２に記憶された値が２回読み出され、記憶された「１」と記憶された「０」との間の放電時間差が、推定ではなく測定される点である。
【００６２】
メモリセル１２が選択され（ブロック７０２）、カウンタ３８がＣＮＴ＝０に初期化されて（ブロック７０４）、選択されたメモリセル１２の累積読み出しが２回実行される（ブロック７０６）。これによって、カウントＣＮＴがＣＮＴ＝Ｃ（Ｍ）1＋Ｃ（Ｍ）2となる。カウントＣＮＴの２の補数がプリセットレジスタ４４およびカウンタ３８に記憶され、これによって、閾値Ｔの負の値が記憶される（ブロック７０８）。
【００６３】
論理値「０」が選択されたメモリセル１２に書き込まれ（ブロック７１０）、選択されたメモリセル１２の累積読み出しが実行される（ブロック７１２）。これによって、カウントＣＮＴがＣＮＴ＝Ｃ（０）−Ｔとなる。次に論理値「１」が選択されたメモリセル１２に書き込まれ（ブロック７１４）、新たな累積読み出しが実行される（ブロック７１６）。これによって、カウンタ値がＣＮＴ＝Ｃ（１）＋Ｃ（０）−Ｔ＝Ｃ（１）＋Ｃ（０）−Ｃ（Ｍ）1−Ｃ（Ｍ）2となる。
【００６４】
カウンタ値ＣＮＴのサインがそれから検査され、選択されたメモリセルの論理値が「１」であったか「０」であったかが判定される（ブロック７１８）。この破壊的読み出しの実行後に、選択されたメモリセル１２の値が、必要であれば再記憶される（ブロック７２０）。
【００６５】
図８は、第５の動作モードを示しており、この場合には平均２Ｌ回の破壊的読み出しが実行される。この第５のモードと第４のモードとの相違点は、カウントＣＮＴの初期化（ブロック８０４）の後に、メモリセル１２の読み出しが２Ｌ回実行され（ブロック８０６）、選択されたメモリセルへの「０」の書き込み（ブロック８１０）の後に、Ｌ回の累積読み出しが実行され（ブロック８１２）、選択されたメモリセルへの「１」の書き込み（ブロック８１４）の後に、Ｌ回の累積読み出しが実行される（ブロック８１６）という点である。ここで、Ｌ＞１である。
【００６６】
例えば、Ｌ＝２であると、平均４回の破壊的読み出しが、以下のようにして実行される。メモリセル１２が選択され（ブロック８０２）、カウンタ値ＣＮＴが０に初期化されて（ブロック８０４）、選択されたメモリセル１２の累積読み出しが４回実行され（ブロック８０６）、カウンタ値ＣＮＴの２の補数が閾値Ｔの負の値として記憶され（ブロック８０８）、論理値「０」が選択されたメモリセル１２に書き込まれ（ブロック８１０）、累積読み出しが２回実行され（ブロック８１２）、論理値「１」が選択されたメモリセル１２に書き込まれ（ブロック８１４）、さらに２回の累積読み出しが実行される（ブロック８１６）。
【００６７】
カウンタ値ＣＮＴのサインがそれから検査され、メモリセル１２に記憶された論理値が「１」であったか「０」であったかが判定される（ブロック８１８）。この破壊的読み出しの実行後に、選択されたメモリセル１２の値が、必要であれば再記憶される（ブロック８２０）。
【００６８】
各動作モードは、異なった効果を有している。非破壊読み出しモードは、最も高速に実行される。これは、書き込み動作が実行されないからである。基準論理値を測定すれば、論理値を推定するよりも正確であるが、より長い時間がかかる。複数回の読み出しを実行すると、読み出し時間は最も遅くなるが、最も高信頼性となる。複数回の読み出しは、多数回の読み出し動作に対するサンプリングノイズを平均化するために行われる。カウント差が小さいという条件では、サンプル数の増加により、サンプルノイズが平均化する。
【００６９】
図９および図１０は、Ｎビットのプリセット可能なカウンタ２００の実施形態を示しており、これは、カウンタ３８の機能とプリセットレジスタ４４の機能とを組み合わせたものである。図９は、プリセット可能レジスタ２００のレジスタ２０２を示している。このレジスタ２０２は、１ビットのカウンタ値を記憶するＴ型フリップフロップ２０４を含んでいる。このフリップフロップ２０４は、クロック入力ＣＬＫおよびＱ出力２０６を含んでいる。フリップフロップ２０４の入力におけるクロック入力ＣＬＫの「０」から「１」への遷移により、フリップフロップ２０４の内容が、「１」から「０」へ又は「０」から「１」へ、トグルする。クロック入力ＣＬＫが「１」から「０」へ遷移すると、フリップフロップの内容はトグルされない。
【００７０】
レジスタ２０２は、第１の回路２０８を含んでいる。この第１の回路２０８はラッチ２１０を含んでおり、これが、プリセットレジスタ４４の１ビットに対応する。カウンタ値の１ビットが、トランジスタ２１４のシフト／反転入力２１２（すなわちゲート）にパルスを送ることによって、フリップフロップ２０４からラッチ２１０に転送される。ラッチ２１０は、プリセット＿アウト出力２１６を有している。このプリセット＿アウト出力２１６は、Ｑ出力２０６の補数を提供する。
【００７１】
レジスタ２０２は、フリップフロップ２０４をリセットするか又はフリップフロップ２０４をプリセット値に設定する第２の回路２０８も含んでいる。フリップフロップ２０４は、リセット入力２２１にパルスを送ることによって、「０」または「１」のいずれか、あるいは外部から供給された値に、リセットされることができる。フリップフロップ２０４がリセットされる値は、リセットトランジスタ２２０が接地ＧＮＤに引かれるか、電源電圧ＶＤＤに引かれるか、または外部回路によってリセット＿イン入力２２２に供給された値に引かれるかに応じて、変化する。
【００７２】
フリップフロップ２０４は、第１のプリセット入力２２４にパルスを送り、これによってプリセット＿アウト出力２１６を内部ノード２２６に結合させることによって、第１のプリセット値に設定されることができる。フリップフロップ２０４は、第２のプリセット入力２２８にパルスを送り、プリセット２＿イン入力２３０の値を内部ノード２２６に印加することによって、第２のプリセット値に設定されることができる。
【００７３】
ＮＡＮＤゲート２３２およびインバータ２３４が、フリップフロップ２０４に対するクロックＣＬＫＡおよびＣＬＫＢを提供する。
【００７４】
次に図１０を参照すると、合計Ｎ個のレジスタ２０２が一組になって、Ｎビットのプリセット可能なカウンタ２００を形成している。最下位ビットＬＳＢのクロック入力ＣＬＫは、クロック４０からパルスを受け取る。各レジスタ２０２のＱ出力は、次のレジスタのクロック入力ＣＬＫに結合されているが、最上位ＭＳＢだけは、そのＱ出力がカウンタ値サインＤＯＵＴを提供する。カウンタ３８が０にリセットされると、ＬＳＢのクロック入力の第１のパルスがカウンタ値ＣＮＴ＝００...０１2を生成し、ＬＳＢのクロック入力の第２のパルスがカウンタ値ＣＮＴ＝００...１０2を生成し、ＬＳＢのクロック入力の第３のパルスがカウンタ値ＣＮＴ＝００...１１2を生成する、などのようになる。
【００７５】
レジスタ２０２のリセット入力２２１にパルスを印加することで、カウンタ値ＣＮＴが、ＭＲＡＭデバイス８のＩ／Ｏパッドに印加されたデジタルワードにリセットされる。これにより、カウンタ値ＣＮＴが、−１（１１...１１2）、Ｄ／２などのような値に設定される。これはまた、カウンタ３８を、予期される積分器のオフセットに対して調整またはチューニングさせる。
【００７６】
ＭＳＢのプリセット２＿イン入力２３０は、電源電圧ＶＤＤに接続されている。各レジスタ２０２のプリセット＿アウト出力２１６は、次に下位のレジスタのプリセット２＿イン入力２３０に接続されているが、最下位ビットＬＳＢのみが例外であって、ＬＳＢのプリセット＿アウト出力２１６はオープンのままになっている。
【００７７】
各レジスタ２０２のシフト／反転入力２１２および第１のプリセット入力２２４にパルスを印加することによって、カウンタの内容が反転される。各レジスタ２０２のシフト／反転入力２１２および第２のプリセット入力２２８にパルスを印加することによって、カウンタの内容が反転され且つ左に１ビットだけシフトされる。
【００７８】
次に図１１を参照すると、多レベルＭＲＡＭチップ１００が描かれている。このＭＲＡＭチップ１００は、Ｚ個のメモリセルレベルまたは平面１０２を含み、これらが基板１０４上にｚ方向に積層されている。この数Ｚは、Ｚ≧１の正の整数である。メモリセルレベル１０２は、二酸化シリコンのような絶縁性材料（図示せず）によって分離されていてもよい。読み出しおよび書き込み回路は、基板１０４の上に形成されてもよい。読み出しおよび書き込み回路は、読み出しおよび書き込みの対象となるレベルを選択するための付加的なマルチプレクサを含んでいてもよい。
【００７９】
このように、開示されるＭＲＡＭデバイスは、データを信頼性よく読み出すことができる回路を有している。この読み出し回路は、センス電流が読み出し動作中に不明瞭にならないように、寄生電流を低減する。加えて、エージング（経時劣化）や動作温度の変動に対するＭＲＡＭデバイスの感度が、低減される。
【００８０】
デジタルセンス増幅器は、広範囲のＤＣ電流にて作動することができる。これは、積分時間が、ＤＣ電流のレベルに対して適合可能だからである。基準電圧Ｖrefが変化すると、キャパシタ電圧Ｖintgが基準電圧Ｖrefに到達するまでの時間も変化する。
【００８１】
デジタルセンス増幅器に対する論理演算は、プリセット可能なカウンタによって効率的に実現される。単一のＮビットカウンタが、カウント動作、反転動作、シフト動作、およびプリセット動作のような動作を実行することができる。結果として、シリコンの表面積資源（real estate）がより効率的に利用され、これにより、デジタルセンス増幅器は、より狭ピッチの列の中にフィットできる。
【００８２】
本発明によるＭＲＡＭデバイスは、広い範囲のアプリケーションで使用され得る。図１２は、１つ以上のＭＲＡＭチップ１００に対する一般的なアプリケーションの例を示している。この一般的なアプリケーションは、ＭＲＡＭストレージモジュール１５２、インターフェースモジュール１５４、およびプロセッサ１５６を含む装置１５０として具現化されている。このＭＲＡＭストレージモジュール１５２は、長期間記憶用に１つ以上のＭＲＡＭチップ１００を含んでいる。インターフェースモジュール１５４は、プロセッサ１５６とＭＲＡＭストレージモジュール１５２との間のインターフェースを提供する。装置１５０は、短期間記憶用に高速の揮発性メモリ（例えばＳＲＡＭ）を含むこともできる。
【００８３】
ノートブックコンピュータまたはパーソナルコンピュータのような装置１５０に対しては、ＭＲＡＭストレージモジュール１５２は多数のＭＲＡＭチップ１００を含んでいてもよく、インターフェースモジュール１５４は、ＥＩＤＥまたはＳＣＳＩインターフェースを含んでいてもよい。サーバのような装置１５０に対しては、ＭＲＡＭストレージモジュール１５２は、より多数のＭＲＡＭチップ１００を含んでいてもよく、インターフェースモジュール１５４は、ファイバチャンネルまたはＳＣＳＩインターフェースを含んでいてもよい。かかるＭＲＡＭストレージモジュール１５２は、ハードディスクドライブのような従来の長期間記憶デバイスを置換または補完することができる。
【００８４】
デジタルカメラのような装置１５０に対しては、ＭＲＡＭストレージモジュール１５２は、より少数のＭＲＡＭチップ１００を含んでいてもよく、インターフェースモジュール１５４はカメラインターフェースを含んでいてもよい。かかるＭＲＡＭストレージモジュール１５２は、デジタルカメラに搭載されて（オン・ボードで）、デジタル画像の長期間記憶を可能にする。
【００８５】
本発明のＭＲＡＭデバイスは、ハードディスクドライブのような従来の長期間データ記憶デバイスに対して、多くの効果を提供する。ＭＲＡＭデバイスからのデータアクセスは、ハードディスクドライブのような従来の長期間記憶デバイスからのデータアクセスに比べて、より速いオーダの速度で実行される。加えて、ＭＲＡＭデバイスは、ハードディスクドライブよりもコンパクトである。
【００８６】
本発明は、上記で説明され且つ示されてきた特定の実施形態に限定されるものではない。例えば、本発明は、スピン依存型トンネルデバイスに限定されるものではない。使用可能な他のタイプのデバイスには、巨大磁気抵抗（「ＧＭＲ」）デバイスが含まれるが、これに限定されるものではない。
【００８７】
本発明が、行が容易軸に沿った向きを向いている場合に関して説明されてきたが、行および列は入れ換え可能である。
【００８８】
したがって、本発明は、上記で説明され且つ示されてきた特定の実施形態に限定されるものではない。その代わりに、本発明は、添付の請求項にしたがって解釈される。
【図面の簡単な説明】
【図１】メモリセルのアレイと読み出し回路とを含むＭＲＡＭデバイスの図である。
【図２】（ａ）はメモリセルの平行磁化方向の図であり、（ｂ）はメモリセルの反平行磁化方向の図である。
【図３】読み出し回路の一部を形成するデジタルセンス増幅器の図である。
【図４】デジタルセンス増幅器の異なる動作モードのフローチャートである。
【図５】デジタルセンス増幅器の異なる動作モードのフローチャートである。
【図６】デジタルセンス増幅器の異なる動作モードのフローチャートである。
【図７】デジタルセンス増幅器の異なる動作モードのフローチャートである。
【図８】デジタルセンス増幅器の異なる動作モードのフローチャートである。
【図９】デジタルセンス増幅器のためのプリセット可能なカウンタのビット図である。
【図１０】プリセット可能なカウンタの図である。
【図１１】多レベルを含むＭＲＡＭチップの図である。
【図１２】１つ以上のＭＲＡＭチップを含む装置の図である。
【符号の説明】
８ ＭＲＡＭ（磁気ランダムアクセスメモリ）デバイス
１２ メモリセル
１９ 書き込み回路
２０ 読み出し回路
２２ ステアリング回路
２４ 積分器（積分器キャパシタ）
２６ デジタルセンス増幅器
２８ 直接注入増幅器
３０ リセットスイッチ
３４ Ｉ／Ｏパッド
３６ 比較器
３８ カウンタ
４０ クロック
４４ プリセットレジスタ
４６ コントローラ
２０２ レジスタ
２０４ Ｔ型フリップフロップ
２０６ Ｔ型フリップフロップのＱ出力
２１０ ラッチ
２１６ ラッチの出力
２３０ プリセット＿イン入力
【発明の属する技術分野】
本発明は、データ記憶のためのランダムアクセスメモリに関する。より具体的には、本発明は、メモリセルのアレイと、そのメモリセルの抵抗を感知するためのセンス増幅器とを含む磁気ランダムアクセスメモリデバイスに関している。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（「ＭＲＡＭ」）は、長期間のデータ記憶用と考えられている不揮発性メモリである。ＭＲＡＭデバイスに対する読み出し・書き込み動作は、ハードディスクドライブのような従来の長期間記憶デバイスにおける読み出し・書き込み動作よりも、速いオーダで実行される。加えて、ＭＲＡＭデバイスは、ハードディスクドライブや他の従来の長期間記憶デバイスに比べて、よりコンパクトで且つ消費電力がより小さい。
【０００３】
典型的なＭＲＡＭデバイスは、メモリセルのアレイを含んでいる。ワード線がメモリセルの行に沿って延び、ビット線がメモリセルの列に沿って延びている。
各メモリセルは、ワード線のうちの１本とビット線のうちの１本との交点に位置している。
【０００４】
メモリセルは、１ビットの情報を、磁化方向として記憶する。各メモリセルの磁化は、所与の時点で、２つの安定方向のうちの一方であると考えられる。これらの２つの安定方向、すなわち平行および反平行は、論理値「０」および「１」を表している。
【０００５】
磁化方向は、スピントンネルデバイスのようなメモリセルの抵抗に影響を与える。例えば、メモリセルの抵抗は、磁化方向が平行であれば第１の値Ｒを有し、磁化方向が平行から反平行に変わると、メモリセルの抵抗は第２の値Ｒ＋ΔＲに増加する。選択されたメモリセルの磁化方向、ひいてはそのメモリセルの論理状態は、そのメモリセルの抵抗の状態を感知することによって、読み取られ得る。
【０００６】
抵抗状態は、選択されたメモリセルに電圧を印加し、そのメモリセルを流れるセンス電流を測定することによって、感知され得る。理想的には、この抵抗はセンス電流に比例する。
【０００７】
【発明が解決しようとする課題】
しかし、アレイ中の単一のメモリセルの抵抗状態の感知は、信頼性がないことがある。アレイ中の全メモリセルは、多くの平行なパスを通じてともに結合している。１つの交点で観測される抵抗は、他の行および列のメモリセルの抵抗に平行な、その交点におけるメモリセルの抵抗に等しい（メモリセルのアレイは、交点抵抗器ネットワークとして特徴付けられ得る）。
【０００８】
さらに、感知されているメモリセルが、記憶された磁化による異なる抵抗を有している場合に、小さな差電圧が生成されることがある。この小さな差電圧は、寄生または「スニークパス」電流を上昇させる可能性がある。寄生電流は、典型的にはセンス電流よりもはるかに大きく、したがって、センス電流を不明瞭なものにする可能性がある。このために、寄生電流は、抵抗の感知を妨げ得る。
【０００９】
抵抗状態の感知における信頼性の無さは、製造時の変動、動作温度の変動、およびＭＲＡＭデバイスの経時劣化によって、複雑なものになる。これらのファクタは、メモリセル中の抵抗の平均値を、２〜３倍のファクタで変動させることがある。
【００１０】
ＭＲＡＭデバイス中のメモリセルの抵抗状態を、信頼性よく感知する必要がある。
【００１１】
【課題を解決するための手段】
この必要性は、本発明によって満たされる。本発明のある態様によれば、ＭＲＡＭデバイスの選択されたメモリセルの抵抗状態は、前記選択されたメモリセルと基準電圧とを使用して積分器を充電し、前記積分器における電圧が基準電圧に到達するまでの時間量を計測し、前記時間量を閾値と比較することによって、感知される。前記時間量が前記閾値よりも小さいときには、前記選択されたメモリセルは第１の抵抗状態にあり、前記時間量が前記閾値よりも大きいときには、前記選択されたメモリセルは第２の抵抗状態にある。
【００１２】
本発明の他の態様および効果は、本発明の原理を例によって描写している以下の詳細な説明を、添付の図面と共に参照することによって、明らかになるであろう。
【００１３】
【発明の実施の形態】
描写目的で図面に示されているように、本発明は、磁気ランダムアクセスメモリデバイスにて具現化される。ＭＲＡＭデバイスは、メモリセルのアレイと、そのメモリセルからデータを読み出す読み出し回路とを含んでいる。読み出し回路は、直接注入電荷増幅器と積分器キャパシタとデジタルセンス増幅器とを含み、アレイ中の選択されたメモリセルの異なる抵抗状態を、信頼性よく感知することができる。
【００１４】
ここで図１を参照すると、この図１は、メモリセル１２のアレイ１０を含むＭＲＡＭデバイス８を描いている。メモリセル１２は、行および列に配列されており、行はｘ方向に延び、列はｙ方向に延びている。本発明の説明を単純化するために、比較的少数のメモリセル１２のみが示されている。実用上は、１０２４×１０２４またはそれより大きいメモリセルアレイが使用され得る。
【００１５】
ワード線１４として機能するトレースは、メモリセルアレイ１０の一方の側の一平面内を、ｘ方向に延びている。ビット線１６として機能するトレースは、メモリセルアレイ１０の他方の側の一平面内を、ｙ方向に延びている。アレイ１０の各行に対して１本のワード線１４が存在し、アレイ１０の各列に対して１本のビット線１６が存在してもよい。各メモリセル１２は、対応するワード線１４とビット線１６との交点に位置している。
【００１６】
メモリセル１２は、特定のタイプのデバイスに限定されるものではない。例えば、メモリセル１２は、スピン依存型トンネル（「ＳＤＴ」）デバイスであってもよい。典型的なＳＤＴデバイスは、「ピン留め（pinned）」層と「フリー」層とを含んでいる。ピン留め層は面内方向の磁化を有しているが、この面内磁化は、感度範囲内の印加磁界が存在していても回転しないように、固定されている。フリー層は、ピン留めされていない磁化方向を有している。むしろ、この磁化は、面内に位置している１本の軸（「容易（easy）」軸）に沿った２つの方向の何れかに向くことができる。フリー層５０の磁化とピン留め層５２の磁化とが（図２（ａ）の矢印で示されているように）同じ方向であるとき、その方向は「平行」であると言われる。フリー層５０の磁化とピン留め層５２の磁化とが（図２（ｂ）の矢印で示されているように）逆向きであるとき、その方向は「反平行」であると言われる。
【００１７】
フリー層とピン留め層とは、絶縁性トンネル障壁によって隔てられている。この絶縁性トンネル障壁は、フリー層とピン留め層との間で量子力学的トンネルを発生させる。このトンネル現象は電子スピンに依存し、ＳＤＴデバイスの抵抗を、フリー層およびピン留め層の相対的な磁化方向の関数とする。
【００１８】
例えば、メモリセル１２の抵抗は、フリー層およびピン留め層の磁化方向が平行であると、第１の値Ｒである。磁化方向が平行から反平行に変わると、メモリセル１２の抵抗は第２の値Ｒ＋ΔＲに増加する。典型的な抵抗Ｒは、約１ＭΩであり得る。典型的な抵抗変化ΔＲは、抵抗Ｒの約１０％であり得る。
【００１９】
データは、磁化をフリー層の容易軸に沿った向きにすることによって、メモリセル１２に記憶される。磁化方向が平行になるようにフリー層の磁化を向けることによって、論理値「０」をメモリセル１２に記憶してもよく、磁化方向が反平行になるようにフリー層の磁化を向けることによって、論理値「１」をメモリセル１２に記憶してもよい。
【００２０】
各メモリセル１２は、外部パワーが存在していなくても、その磁化方向を保持する。したがって、これらのメモリセル１２は不揮発性である。
【００２１】
ＭＲＡＭデバイス８はまた、読み書き動作中にワード線１４を選択する行デコーダ１８を含んでいる。ワード線１４は、ワード線１４を接地接続することによって読み出し動作中に選択されてもよい。
【００２２】
ＭＲＡＭデバイス８はまた、読み出し動作中に選択されたメモリセル１２の抵抗を感知する読み出し回路と、書き込み動作中に選択されたメモリセル１２の磁化を方向付ける書き込み回路１９とを含む。読み出し回路は、一般的に２０と示されている。書き込み回路１９は、本発明の説明を単純化するために、詳細に図示されていない。
【００２３】
読み出し回路２０は、複数のステアリング回路２２、積分器キャパシタ２４、デジタルセンス増幅器２６、直接注入電荷増幅器２８、およびリセットスイッチ３０を含む。メモリセル１２は、行アドレスＡｘを行デコーダ１８に供給し且つ列アドレスＡｙをステアリング回路２２に供給することによって、選択される。行アドレスＡｘに応答して、行デコーダ１８は、ワード線１４を接地に結合させる。列アドレスＡｙに応答して、ステアリング回路２２は、ビット線１６を電荷増幅器２８に結合させる。選択されたメモリセル１２は、選択されたワード線１４およびビット線１６の交点に位置している。
【００２４】
選択されたメモリセルの列に対して、直接注入電荷増幅器２８は、その積分器キャパシタ２４に電流を供給する一方で、選択されたビット線１６の非選択メモリセル１２の電位を維持する。この電位は、ＭＲＡＭアレイ１０の非選択行および列に印加された電位に等しい。電荷増幅器２８は、固定電圧を選択されたビット線１６に印加し、結果として得られる一定のセンス電流が、積分器キャパシタ２４に供給される。デジタルセンス増幅器２６は、信号積分時間を測定する。信号積分時間は、一部、第１の値(state)Ｒまたは第２の値(state)Ｒ＋ΔＲのどちらかであるメモリセル１２の抵抗の関数である。デジタルセンス増幅器２６は、メモリセル１２の抵抗状態、ひいてはそのメモリセル１２に記憶されている論理値を、信号積分時間を閾値と比較することによって決定することができる。デジタルセンス増幅器２６の出力は出力レジスタ３２に供給され、この出力レジスタ３２は、ＭＲＡＭデバイス８のＩ／Ｏパッド３４に結合されている。
【００２５】
読み出し回路２０は、データをｍビットのワードで読み出してもよく、これによって、ｍ個のメモリセル１２の抵抗状態が同時に感知される。例えば、ｋ本の隣接するビット線１６の第１のグループが第１の電荷増幅器２８に多重化され、ｋ本の隣接するビット線１６の第２のグループが第２の電荷増幅器２８に多重化されるというようなものであってもよい。ｍビットのワードは、ｍ個の連続したセンス増幅器２６／電荷増幅器２８を同時に動作することによって、読み出されてもよい。
【００２６】
単一のデジテルセンス増幅器２６が６４列ピッチにフィットできるときには、データは１６ビットワードとして記憶され、メモリセル１２の１０２４×１０２４のアレイ１０に対して、１６個のセンス増幅器２６が使用され得る。合計でｋ＝６４のビット線１６が、各電荷増幅器２８に多重化され得る。ＭＲＡＭデバイス８が多レベルのメモリセルアレイを有しているとき（例えば図７を参照のこと）には、追加レベルからのビット線１６が、電荷増幅器２８に多重化される。
【００２７】
各ステアリング回路２２は１セットのスイッチを含み、これらのスイッチが、各ビット線１６を定電圧源または電荷増幅器２８に接続する。各ステアリング回路２２は、さらに列デコーダを含んでいる。列デコーダは、１つのスイッチのみを選択して、選択されたビット線１６を電荷増幅器２８に接続する。他の（非選択の）ビット線１６はすべて、定電圧源に接続される。定電圧源は、外部回路から供給されてもよい。
【００２８】
次に図３を参照すると、図３は、選択されたメモリセル１２の読み出し動作中におけるデジタルセンス増幅器２６を描いている。選択されたメモリセル１２は、抵抗器によって代表されている。
【００２９】
リセットスイッチ３０は、ＰＭＯＳトランジスタであってもよい。外部制御信号ＮＳＩＮＴは、リセットスイッチ３０がオン（導通）状態であるかオフ（非導通）状態であるかを制御する。リセットスイッチ３０がオンされると、電源電圧ＶＤＤが、直接注入電荷増幅器２８を通じて積分器キャパシタ２４および選択されたメモリセル１２に供給される。これより、積分器キャパシタ２４は、第１の信号がリセットスイッチ３０および選択されたメモリセル１２を通る第１のパスＰ１に沿って伝搬されると、充電される。リセットスイッチ３０がオフされると、選択されたメモリセル１２を通って流れているセンス電流Ｉｓが、積分器キャパシタ２４に供給される。第２の（センス）信号は、積分器キャパシタ２４および選択されたメモリセル１２を通る第２のパスＰ２に沿って伝搬する。この第２の信号は、選択されたメモリセル１２からの電流と、ＭＲＡＭアレイ１０内の寄生電流とを含む。ＭＲＡＭアレイ１０内の寄生電流は、印加されたアレイ電圧とは正確に等しくない、非選択ＭＲＡＭメモリセル１２における電圧のために、上昇する可能性がある。
【００３０】
積分器電圧が選択されたメモリセル１２の電圧よりも大きい限りは、キャパシタ２４は線形（リニア）積分器として機能する。
【００３１】
直接注入電荷増幅器２８は、第２の（センス）電流からは独立して、メモリセル１２のセンス電圧Ｖｓを制御する。定電圧が全メモリセル１２に印加されると（これはメモリセル内の等電位である）、抵抗の変動は、残りの並列メモリ素子１２に電流変動を生じさせず、これより、寄生センス電流を、センス電流Ｉｓよりも実質的に小さくすることができる。直接注入電荷増幅器２８を流れる電流は、選択されたメモリセル１２の抵抗に直接的に比例しており、センス電圧Ｖｓにおける変動に対する修正または調整を行う必要は無い。
【００３２】
メモリセル１２内の電圧差を最小化する直接注入電荷増幅器２８は、１９９９／１０／２９出願の米国特許出願０９／４３０，２３８号（代理人整理番号No.PDNO 10990999-1）に開示されている。なお、この米国特許出願は、引用することによって本明細書の一部をなすものされる。直接注入電荷増幅器２８は、高利得の負帰還増幅器を含み、これが、選択されたビット線の電圧（すなわち、センス電圧Ｖｓ）を設定値に制御し、且つセンス電圧Ｖｓの変動を広範囲のセンス電流に対して最小化する。
【００３３】
メモリセル１２の抵抗および積分器キャパシタ２４の容量は、リセットスイッチ３０が開いた後に積分器キャパシタ２４がどれだけ高速に放電されるかを決定する。他のパラメータがすべて等しいとすれば、メモリセル１２が抵抗Ｒ＋ΔＲを有しているとき（論理「１」）よりも、メモリセル１２が抵抗Ｒを有しているとき（論理「０」）の方が、積分器キャパシタ２４は高速に放電する。
【００３４】
センス増幅器２６は、積分時間を測定して、選択されたメモリセル１２の抵抗状態、ひいては選択されたメモリセル１２に記憶された論理値を決定する。センス増幅器２６は、キャパシタ電圧ＶintgをＤＣ基準電圧Ｖrefと比較する比較器３６を含む。センス増幅器２６はさらに、Ｎビットのカウンタ３８、高周波数クロック４０、およびゲート４２を含む。ゲート４２は、クロック４０を開始および停止するために使用され、クロック４０は、カウンタ３８に、クロック周波数でカウンタ値をインクリメントさせる。リセットスイッチ３０がオフしたときにクロック４０が開始され、キャパシタ電圧Ｖintgが基準電圧Ｖrefに等しくなったときにクロック４０が停止すると、カウンタ３８に記憶されたカウンタ値は、積分器キャパシタ２４における電圧が基準電圧Ｖrefまで低下するための時間量を示すことになる。
【００３５】
カウンタ３８を零のカウンタ値にリセットせずにメモリセル１２を読み出すことによって、累積した時間測定結果が生成する。このことを、以下では「累積読み出し」と称する。
【００３６】
読み出し動作が実行される前に、閾値の負の値が、カウンタ３８にプリロードされる。累積読み出し後に、カウンタ値の最上位ビットは、選択されたメモリセル１２に記憶されている論理値を表す。カウンタ３８の最上位の出力ＤＯＵＴは、レジスタ３２に結合される。
【００３７】
例えば、基本的な回路パラメータは、センス電流が２００ｎＡ〜５００ｎＡの範囲、電源電圧ＶＤＤが３．３Ｖ、基準電圧Ｖrefが１．０Ｖ、クロック４０のクロック周波数が１００ＭＨｚ、および９ビット幅のカウンタ３８に適合するようなサイズにされてもよい。
【００３８】
各クロックの刻みが１０ｎｓに等しいときに、最小で２００ｎＡのＤＣセンス電流が、２．３Ｖのスイング（ＶＤＤ−Ｖref）に対する積分器キャパシタ２４の容量Ｃを５１２レベルで指す。
【００３９】
４００ｎＡのセンス電流Ｉｓが基準論理「１」を表し、３５０ｎＡのセンス電流が基準論理「０」を表す。電流センスプロセスは、センス電流Ｉｓをカウンタ値ＣＮＴに変換するが、このカウンタ値ＣＮＴは、クロック４０の周波数、電圧スイング（ＶＤＤ−Ｖref）、および積分器キャパシタ２４の容量に依存して、
ＣＮＴ ＝ bin（Ｃ×（ＶＤＤ−Ｖref）×１００／Ｉｓ）
である。基準論理「１」は、２５５個のカウンタ刻み（すなわち０，１１１，１１１，１１１）に変換され、基準論理「０」は、２９２個のカウンタ刻み（すなわち、０，１００，１００，１００）に変換される。
【００４０】
センス増幅器２６は、さらにＮビットのプリセットレジスタ４４を含んでいる。このＮビットのプリセットレジスタ４４は、カウンタ３８の内容を一時的に記憶し、その内容をカウンタ３８にロードすることができる。プリセットレジスタ４４は、特定の値でロードされることもできる（例えば、初期化のためには０、２の補数加算のためには−１）。これらの特定の値は、ＭＲＡＭデバイス８のＩ／Ｏパッドから供給されることができる。
【００４１】
コントローラ４６が、リセットスイッチ３０、カウンタ３８、ゲート４２、およびプリセットレジスタ４４を制御するために設けられている。コントローラ４６の制御下で、デジタルセンス増幅器２６は、異なるモードで動作することができる。これらの異なるモードは、ＭＲＡＭデバイス８のＩ／Ｏパッドに信号を供給することによって、選択される。
【００４２】
次に図４〜図８を参照すると、これらの図は、デジタルセンス増幅器２６の異なる５つの動作モードを描いている。図４は第１のモードを示しており、１サンプルの非破壊的読み出しが実行される。基準セルは、その対応する平面、行アドレス、および列アドレスを選択することによって、選択される（ブロック４０２）。基準セルは、既知の論理値を有する任意のメモリセル１２であり得る。あるいは、基準セルは、アレイ１０内のメモリセル１２のうちの専用の行、すなわち基準セル行から選択されてもよい。基準値（リファレンス）１および０が、基準セル行の基準セルに書き込まれる。
【００４３】
それから、論理「０」と論理「１」との間の（クロック刻みにおける）推定時間差Ｄ／２が、カウンタ３８にロードされる（ブロック４０４）。基準セルの累積読み出しが、それから実行される（ブロック４０６）。カウンタ３８が、Ｖintg＝Ｖrefになるまで、カウンタ値ＣＮＴをクロック周波数でインクリメントする。これより、カウンタ内のカウンタ値ＣＮＴが、時間測定量Ｃ（１）によって増加され、これによってＣＮＴ＝Ｃ（１）＋Ｄ／２となる。
【００４４】
ステップ４０６に続いて、閾値Ｔの負の値が、プリセットレジスタに記憶される（ブロック４０８）。閾値Ｔはカウンタ値ＣＮＴに等しく、すなわちＴ＝ＣＮＴである。カウンタ値ＣＮＴの２の補数が、プリセットレジスタ４４に記憶される。プリセットレジスタ４４の内容は、それからカウンタ３８にロードされる（ブロック４０９）。これより、カウンタ値ＣＮＴは、閾値Ｔの負の値に等しく設定され、すなわちＣＮＴ＝−Ｔとなる。
【００４５】
閾値Ｔが記憶された後に、選択されたメモリセル１２の論理値(state)が感知される。メモリセル１２は、その対応する平面、行アドレス、および列アドレスを選択することによって、選択される（ブロック４１０）。
【００４６】
選択されたメモリセル１２の累積読み出しが、それから実行される（ブロック４１２）。カウンタ３８が、Ｖintg＝Ｖrefになるまで、カウンタ値ＣＮＴをクロック周波数でインクリメントする。これより、カウンタ内のカウンタ値ＣＮＴが、時間測定量Ｃ（Ｍ）によって増加され、これによってＣＮＴ＝Ｃ（Ｍ）−Ｔとなる。
【００４７】
カウンタ値ＣＮＴのサインは、選択されたメモリセル１２の論理値を示す（ブロック４１４）。選択されたメモリセル１２が、（メモリセル抵抗Ｒが低いために）Ｃ（Ｍ）＜Ｔとなるように積分器キャパシタ２４を急速に放電させると、カウンタ３８の値が負になり、これによって、最上位ビットが（２の補数表現における）「１」になる。逆に、選択されたメモリセル１２が、（メモリセル抵抗Ｒ＋ΔＲが高いために）Ｃ（Ｍ）＞Ｔとなるように積分器キャパシタ２４をゆっくりと放電させると、カウンタ３８の値が正になり、これによって、最上位ビットが「０」になる。
【００４８】
閾値Ｔの決定後、ステップ４０２〜４０８は、追加のメモリセル１２の読み出しのために繰り返される必要はない。追加のメモリセル１２は、閾値Ｔの負の値をプリセットレジスタ４４からカウンタ３８にロードし（エントリー点Ａを介したブロック４０９）、追加のメモリセル１２を選択し（ブロック４１０）、累積読み出しを実行し（ブロック４１２）、カウンタ値ＣＮＴのサインを調べる（ブロック４１４）ことによって、読み出されてもよい。
【００４９】
ＭＲＡＭデバイス８が校正されるときにはいつでも、新しい閾値Ｔが決定され得る。校正（キャリブレーション）は、コンピュータのブートアップ中、または周囲温度、電源電圧、および検出された誤り率の顕著な変化のような大きなシステムの変更が検知されたときに、それに引き続いて行われてもよい。
【００５０】
読み出し動作の以下の例では、上記で説明されたパラメータを使用し、「１」を記憶している基準セルを読み出すことによってカウンタ値が２５５になるとする。読み出し動作の開始時には、ＩＮＴ［（２９２−２５５／２）］＝１８という値がカウンタ３８にロードされ、論理値「０」の読み取りと論理値「１」の読み取りとの間の推定放電時間差Ｄ／２を表す（ブロック４０４）。論理値「１」を記憶している基準セルの累積読み出しが実行され（ブロック４０６）、これによってカウンタ値ＣＮＴが２５５だけ増加される。これにより、カウンタ値ＣＮＴ＝２７３となる。カウンタ値ＣＮＴの２の補数がプリセットレジスタ４４に記憶され（ブロック４０８）、プリセットレジスタ４４の内容がカウンタ３８に記憶されて、これによって、ＣＮＴ＝−２７３となる（ブロック４０９）。メモリセル１２が選択されて（ブロック４１０）、選択されたメモリセル１２の累積読み出しにより、カウンタ値ＣＮＴが２９０だけ増加する（ブロック４１２）。第２の累積読み出しの終了時には、カウンタ値ＣＮＴは正であり（ＣＮＴ＝１７）、これによって、カウンタ３８の最上位ビットが、論理値「０」が選択されたメモリセル１２に記憶されていることを示す（ブロック４１４）。
【００５１】
図５は第２の動作モードを示しており、２サンプルの非破壊的読み出しが実行される。第２のモードは、論理値「１」の読み出しとの論理値「０」の読み出しとの間の放電時間差が、推定される代わりに測定される点を除いて、第１のモードと同様である。
【００５２】
「１」を記憶している基準セルが、その対応する平面、行アドレス、および列アドレスを選択することによって選択され（ブロック５０２）、カウンタ値ＣＮＴがＣＮＴ＝０に初期化される（ブロック５０４）。「１」を記憶しているメモリセル１２の累積読み出しが、それから実行される（ブロック５０６）。カウンタ値ＣＮＴが、測定されたカウントＣ（１）だけ増加されて、ＣＮＴ＝Ｃ（１）となる。
【００５３】
「０」を記憶している基準セルが、その対応する平面、行アドレス、および列アドレスを選択することによって選択され（ブロック５０８）、「０」を記憶しているメモリセル１２の累積読み出しが実行される（ブロック５１０）。カウンタ値ＣＮＴが、測定されたカウントＣ（０）だけ増加される。これにより、第２の累積読み出しの終了時には、カウンタ値ＣＮＴはＣＮＴ＝Ｃ（０）＋Ｃ（１）となる。
【００５４】
閾値Ｔの負の値が、それからプリセットレジスタ４４に記憶される（ブロック５１２）。プリセットレジスタ４４の内容が右に１ビットだけシフトされ、カウンタ３８にロードされる（ブロック５１３）。カウンタビットの１ビットシフトは、プリセットレジスタ４４が記憶データをカウンタ３８にロードするときに、プリセットレジスタ４４に記憶されている値に対して「２で割る」という算術処理を実行する。これにより、カウンタ値ＣＮＴはＣＮＴ＝−Ｔ／２となる。
【００５５】
メモリセル１２が選択され（ブロック５１４）、読み出されて（ブロック５１６）、カウンタ値ＣＮＴのサインが検査されて、メモリセル１２が論理値「０」または「１」を記憶しているかどうかが判定される（ブロック５１８）。追加メモリセル１２の各々は、値−Ｔ／２をカウンタ３８にロードし（エントリー点Ｂを介したブロック５１３）、それからステップ５１４〜５１８を実行することによって、読み出されてもよい。
【００５６】
図４および図５に描かれている読み出し動作は非破壊的であり、読み出されているメモリセル１２の磁化方向は変化しない。しかし、読み出されているメモリセル１２の閾値は、直接的に読み出されてはいない。その代わりに、閾値は、基準セルの測定結果から、推定されるか又は推論される。
【００５７】
対照的に、破壊的読み出し動作では、読み出されるメモリセル１２の閾値を直接的に測定するために、磁化方向が変化する。破壊的読み出し動作はすべて、選択されたメモリセル１２に記憶された値の感知（センシング）、ならびに、その選択されたメモリセル１２に対する少なくとも１回の書き込みおよび読み出しを行う。
【００５８】
図６は、第３の動作モードを示しており、この場合には２サンプルの破壊的読み出しが実行される。メモリセル１２が選択され（ブロック６０２）、推定された放電時間差Ｄ／２がカウンタ３８にロードされる（ブロック６０４）。選択されたメモリセル１２の累積読み出しがそれから実行され（ブロック６０６）、これによってカウンタ値がＣＮＴ＝Ｃ（Ｍ）＋Ｄ／２となる。カウンタ値ＣＮＴの２の補数がプリセットレジスタ４４およびカウンタ３８に記憶され、これによって、閾値Ｔの負の値が記憶される（ブロック６０８）。
【００５９】
閾値Ｔの負の値が記憶されると、選択されたメモリセル１２の論理値が決定される。論理値「０」が選択されたメモリセル１２に書き込まれ（ブロック６１０）、選択されたメモリセル１２の累積読み出しが実行される（ブロック６１２）。これによって、カウンタ値がＣＮＴ＝Ｃ（０）−Ｔ又はＣＮＴ＝Ｃ（０）−Ｃ（Ｍ）−Ｄ／２となる。これより、積分器キャパシタ２４の放電時間測定値が、閾値Ｔと比較される。
【００６０】
カウンタ値ＣＮＴのサインがそれから検査され、記憶されている値が「１」であるか「０」であるかが判定される（ブロック６１４）。この破壊的読み出しの実行後に、選択されたメモリセル１２の値が再記憶される（ブロック６１６）。読み出された論理値が「１」であるときには、「１」が、選択されたメモリセル１２に書き戻される。読み出された論理値が「０」であるときには、書き戻し動作は実行されない。なぜなら、論理値「０」が選択されたメモリセル１２に最後に書き込まれたからである。
【００６１】
図７は、第４の動作モードを示しており、この場合には３サンプルの破壊的読み出しが実行される。この第４のモードは、本質的に第３のモードと同じ方法で実行され、相違点は、選択されたメモリセル１２に記憶された値が２回読み出され、記憶された「１」と記憶された「０」との間の放電時間差が、推定ではなく測定される点である。
【００６２】
メモリセル１２が選択され（ブロック７０２）、カウンタ３８がＣＮＴ＝０に初期化されて（ブロック７０４）、選択されたメモリセル１２の累積読み出しが２回実行される（ブロック７０６）。これによって、カウントＣＮＴがＣＮＴ＝Ｃ（Ｍ）1＋Ｃ（Ｍ）2となる。カウントＣＮＴの２の補数がプリセットレジスタ４４およびカウンタ３８に記憶され、これによって、閾値Ｔの負の値が記憶される（ブロック７０８）。
【００６３】
論理値「０」が選択されたメモリセル１２に書き込まれ（ブロック７１０）、選択されたメモリセル１２の累積読み出しが実行される（ブロック７１２）。これによって、カウントＣＮＴがＣＮＴ＝Ｃ（０）−Ｔとなる。次に論理値「１」が選択されたメモリセル１２に書き込まれ（ブロック７１４）、新たな累積読み出しが実行される（ブロック７１６）。これによって、カウンタ値がＣＮＴ＝Ｃ（１）＋Ｃ（０）−Ｔ＝Ｃ（１）＋Ｃ（０）−Ｃ（Ｍ）1−Ｃ（Ｍ）2となる。
【００６４】
カウンタ値ＣＮＴのサインがそれから検査され、選択されたメモリセルの論理値が「１」であったか「０」であったかが判定される（ブロック７１８）。この破壊的読み出しの実行後に、選択されたメモリセル１２の値が、必要であれば再記憶される（ブロック７２０）。
【００６５】
図８は、第５の動作モードを示しており、この場合には平均２Ｌ回の破壊的読み出しが実行される。この第５のモードと第４のモードとの相違点は、カウントＣＮＴの初期化（ブロック８０４）の後に、メモリセル１２の読み出しが２Ｌ回実行され（ブロック８０６）、選択されたメモリセルへの「０」の書き込み（ブロック８１０）の後に、Ｌ回の累積読み出しが実行され（ブロック８１２）、選択されたメモリセルへの「１」の書き込み（ブロック８１４）の後に、Ｌ回の累積読み出しが実行される（ブロック８１６）という点である。ここで、Ｌ＞１である。
【００６６】
例えば、Ｌ＝２であると、平均４回の破壊的読み出しが、以下のようにして実行される。メモリセル１２が選択され（ブロック８０２）、カウンタ値ＣＮＴが０に初期化されて（ブロック８０４）、選択されたメモリセル１２の累積読み出しが４回実行され（ブロック８０６）、カウンタ値ＣＮＴの２の補数が閾値Ｔの負の値として記憶され（ブロック８０８）、論理値「０」が選択されたメモリセル１２に書き込まれ（ブロック８１０）、累積読み出しが２回実行され（ブロック８１２）、論理値「１」が選択されたメモリセル１２に書き込まれ（ブロック８１４）、さらに２回の累積読み出しが実行される（ブロック８１６）。
【００６７】
カウンタ値ＣＮＴのサインがそれから検査され、メモリセル１２に記憶された論理値が「１」であったか「０」であったかが判定される（ブロック８１８）。この破壊的読み出しの実行後に、選択されたメモリセル１２の値が、必要であれば再記憶される（ブロック８２０）。
【００６８】
各動作モードは、異なった効果を有している。非破壊読み出しモードは、最も高速に実行される。これは、書き込み動作が実行されないからである。基準論理値を測定すれば、論理値を推定するよりも正確であるが、より長い時間がかかる。複数回の読み出しを実行すると、読み出し時間は最も遅くなるが、最も高信頼性となる。複数回の読み出しは、多数回の読み出し動作に対するサンプリングノイズを平均化するために行われる。カウント差が小さいという条件では、サンプル数の増加により、サンプルノイズが平均化する。
【００６９】
図９および図１０は、Ｎビットのプリセット可能なカウンタ２００の実施形態を示しており、これは、カウンタ３８の機能とプリセットレジスタ４４の機能とを組み合わせたものである。図９は、プリセット可能レジスタ２００のレジスタ２０２を示している。このレジスタ２０２は、１ビットのカウンタ値を記憶するＴ型フリップフロップ２０４を含んでいる。このフリップフロップ２０４は、クロック入力ＣＬＫおよびＱ出力２０６を含んでいる。フリップフロップ２０４の入力におけるクロック入力ＣＬＫの「０」から「１」への遷移により、フリップフロップ２０４の内容が、「１」から「０」へ又は「０」から「１」へ、トグルする。クロック入力ＣＬＫが「１」から「０」へ遷移すると、フリップフロップの内容はトグルされない。
【００７０】
レジスタ２０２は、第１の回路２０８を含んでいる。この第１の回路２０８はラッチ２１０を含んでおり、これが、プリセットレジスタ４４の１ビットに対応する。カウンタ値の１ビットが、トランジスタ２１４のシフト／反転入力２１２（すなわちゲート）にパルスを送ることによって、フリップフロップ２０４からラッチ２１０に転送される。ラッチ２１０は、プリセット＿アウト出力２１６を有している。このプリセット＿アウト出力２１６は、Ｑ出力２０６の補数を提供する。
【００７１】
レジスタ２０２は、フリップフロップ２０４をリセットするか又はフリップフロップ２０４をプリセット値に設定する第２の回路２０８も含んでいる。フリップフロップ２０４は、リセット入力２２１にパルスを送ることによって、「０」または「１」のいずれか、あるいは外部から供給された値に、リセットされることができる。フリップフロップ２０４がリセットされる値は、リセットトランジスタ２２０が接地ＧＮＤに引かれるか、電源電圧ＶＤＤに引かれるか、または外部回路によってリセット＿イン入力２２２に供給された値に引かれるかに応じて、変化する。
【００７２】
フリップフロップ２０４は、第１のプリセット入力２２４にパルスを送り、これによってプリセット＿アウト出力２１６を内部ノード２２６に結合させることによって、第１のプリセット値に設定されることができる。フリップフロップ２０４は、第２のプリセット入力２２８にパルスを送り、プリセット２＿イン入力２３０の値を内部ノード２２６に印加することによって、第２のプリセット値に設定されることができる。
【００７３】
ＮＡＮＤゲート２３２およびインバータ２３４が、フリップフロップ２０４に対するクロックＣＬＫＡおよびＣＬＫＢを提供する。
【００７４】
次に図１０を参照すると、合計Ｎ個のレジスタ２０２が一組になって、Ｎビットのプリセット可能なカウンタ２００を形成している。最下位ビットＬＳＢのクロック入力ＣＬＫは、クロック４０からパルスを受け取る。各レジスタ２０２のＱ出力は、次のレジスタのクロック入力ＣＬＫに結合されているが、最上位ＭＳＢだけは、そのＱ出力がカウンタ値サインＤＯＵＴを提供する。カウンタ３８が０にリセットされると、ＬＳＢのクロック入力の第１のパルスがカウンタ値ＣＮＴ＝００...０１2を生成し、ＬＳＢのクロック入力の第２のパルスがカウンタ値ＣＮＴ＝００...１０2を生成し、ＬＳＢのクロック入力の第３のパルスがカウンタ値ＣＮＴ＝００...１１2を生成する、などのようになる。
【００７５】
レジスタ２０２のリセット入力２２１にパルスを印加することで、カウンタ値ＣＮＴが、ＭＲＡＭデバイス８のＩ／Ｏパッドに印加されたデジタルワードにリセットされる。これにより、カウンタ値ＣＮＴが、−１（１１...１１2）、Ｄ／２などのような値に設定される。これはまた、カウンタ３８を、予期される積分器のオフセットに対して調整またはチューニングさせる。
【００７６】
ＭＳＢのプリセット２＿イン入力２３０は、電源電圧ＶＤＤに接続されている。各レジスタ２０２のプリセット＿アウト出力２１６は、次に下位のレジスタのプリセット２＿イン入力２３０に接続されているが、最下位ビットＬＳＢのみが例外であって、ＬＳＢのプリセット＿アウト出力２１６はオープンのままになっている。
【００７７】
各レジスタ２０２のシフト／反転入力２１２および第１のプリセット入力２２４にパルスを印加することによって、カウンタの内容が反転される。各レジスタ２０２のシフト／反転入力２１２および第２のプリセット入力２２８にパルスを印加することによって、カウンタの内容が反転され且つ左に１ビットだけシフトされる。
【００７８】
次に図１１を参照すると、多レベルＭＲＡＭチップ１００が描かれている。このＭＲＡＭチップ１００は、Ｚ個のメモリセルレベルまたは平面１０２を含み、これらが基板１０４上にｚ方向に積層されている。この数Ｚは、Ｚ≧１の正の整数である。メモリセルレベル１０２は、二酸化シリコンのような絶縁性材料（図示せず）によって分離されていてもよい。読み出しおよび書き込み回路は、基板１０４の上に形成されてもよい。読み出しおよび書き込み回路は、読み出しおよび書き込みの対象となるレベルを選択するための付加的なマルチプレクサを含んでいてもよい。
【００７９】
このように、開示されるＭＲＡＭデバイスは、データを信頼性よく読み出すことができる回路を有している。この読み出し回路は、センス電流が読み出し動作中に不明瞭にならないように、寄生電流を低減する。加えて、エージング（経時劣化）や動作温度の変動に対するＭＲＡＭデバイスの感度が、低減される。
【００８０】
デジタルセンス増幅器は、広範囲のＤＣ電流にて作動することができる。これは、積分時間が、ＤＣ電流のレベルに対して適合可能だからである。基準電圧Ｖrefが変化すると、キャパシタ電圧Ｖintgが基準電圧Ｖrefに到達するまでの時間も変化する。
【００８１】
デジタルセンス増幅器に対する論理演算は、プリセット可能なカウンタによって効率的に実現される。単一のＮビットカウンタが、カウント動作、反転動作、シフト動作、およびプリセット動作のような動作を実行することができる。結果として、シリコンの表面積資源（real estate）がより効率的に利用され、これにより、デジタルセンス増幅器は、より狭ピッチの列の中にフィットできる。
【００８２】
本発明によるＭＲＡＭデバイスは、広い範囲のアプリケーションで使用され得る。図１２は、１つ以上のＭＲＡＭチップ１００に対する一般的なアプリケーションの例を示している。この一般的なアプリケーションは、ＭＲＡＭストレージモジュール１５２、インターフェースモジュール１５４、およびプロセッサ１５６を含む装置１５０として具現化されている。このＭＲＡＭストレージモジュール１５２は、長期間記憶用に１つ以上のＭＲＡＭチップ１００を含んでいる。インターフェースモジュール１５４は、プロセッサ１５６とＭＲＡＭストレージモジュール１５２との間のインターフェースを提供する。装置１５０は、短期間記憶用に高速の揮発性メモリ（例えばＳＲＡＭ）を含むこともできる。
【００８３】
ノートブックコンピュータまたはパーソナルコンピュータのような装置１５０に対しては、ＭＲＡＭストレージモジュール１５２は多数のＭＲＡＭチップ１００を含んでいてもよく、インターフェースモジュール１５４は、ＥＩＤＥまたはＳＣＳＩインターフェースを含んでいてもよい。サーバのような装置１５０に対しては、ＭＲＡＭストレージモジュール１５２は、より多数のＭＲＡＭチップ１００を含んでいてもよく、インターフェースモジュール１５４は、ファイバチャンネルまたはＳＣＳＩインターフェースを含んでいてもよい。かかるＭＲＡＭストレージモジュール１５２は、ハードディスクドライブのような従来の長期間記憶デバイスを置換または補完することができる。
【００８４】
デジタルカメラのような装置１５０に対しては、ＭＲＡＭストレージモジュール１５２は、より少数のＭＲＡＭチップ１００を含んでいてもよく、インターフェースモジュール１５４はカメラインターフェースを含んでいてもよい。かかるＭＲＡＭストレージモジュール１５２は、デジタルカメラに搭載されて（オン・ボードで）、デジタル画像の長期間記憶を可能にする。
【００８５】
本発明のＭＲＡＭデバイスは、ハードディスクドライブのような従来の長期間データ記憶デバイスに対して、多くの効果を提供する。ＭＲＡＭデバイスからのデータアクセスは、ハードディスクドライブのような従来の長期間記憶デバイスからのデータアクセスに比べて、より速いオーダの速度で実行される。加えて、ＭＲＡＭデバイスは、ハードディスクドライブよりもコンパクトである。
【００８６】
本発明は、上記で説明され且つ示されてきた特定の実施形態に限定されるものではない。例えば、本発明は、スピン依存型トンネルデバイスに限定されるものではない。使用可能な他のタイプのデバイスには、巨大磁気抵抗（「ＧＭＲ」）デバイスが含まれるが、これに限定されるものではない。
【００８７】
本発明が、行が容易軸に沿った向きを向いている場合に関して説明されてきたが、行および列は入れ換え可能である。
【００８８】
したがって、本発明は、上記で説明され且つ示されてきた特定の実施形態に限定されるものではない。その代わりに、本発明は、添付の請求項にしたがって解釈される。
【図面の簡単な説明】
【図１】メモリセルのアレイと読み出し回路とを含むＭＲＡＭデバイスの図である。
【図２】（ａ）はメモリセルの平行磁化方向の図であり、（ｂ）はメモリセルの反平行磁化方向の図である。
【図３】読み出し回路の一部を形成するデジタルセンス増幅器の図である。
【図４】デジタルセンス増幅器の異なる動作モードのフローチャートである。
【図５】デジタルセンス増幅器の異なる動作モードのフローチャートである。
【図６】デジタルセンス増幅器の異なる動作モードのフローチャートである。
【図７】デジタルセンス増幅器の異なる動作モードのフローチャートである。
【図８】デジタルセンス増幅器の異なる動作モードのフローチャートである。
【図９】デジタルセンス増幅器のためのプリセット可能なカウンタのビット図である。
【図１０】プリセット可能なカウンタの図である。
【図１１】多レベルを含むＭＲＡＭチップの図である。
【図１２】１つ以上のＭＲＡＭチップを含む装置の図である。
【符号の説明】
８ ＭＲＡＭ（磁気ランダムアクセスメモリ）デバイス
１２ メモリセル
１９ 書き込み回路
２０ 読み出し回路
２２ ステアリング回路
２４ 積分器（積分器キャパシタ）
２６ デジタルセンス増幅器
２８ 直接注入増幅器
３０ リセットスイッチ
３４ Ｉ／Ｏパッド
３６ 比較器
３８ カウンタ
４０ クロック
４４ プリセットレジスタ
４６ コントローラ
２０２ レジスタ
２０４ Ｔ型フリップフロップ
２０６ Ｔ型フリップフロップのＱ出力
２１０ ラッチ
２１６ ラッチの出力
２３０ プリセット＿イン入力
Claims (8)
- ＭＲＡＭデバイス内のメモリセルの抵抗状態を感知する回路であって、
積分器と、
前記積分器と前記メモリセルとに結合され、前記積分器における電圧が基準電圧に到達するまでの時間量を測定し、前記測定された時間量を閾値と比較する、センス増幅器と、
を備え、
前記時間量が前記閾値よりも少なければ、前記メモリセルは第１の抵抗状態にあり、
前記時間量が前記閾値よりも大きければ、前記メモリセルは第２の抵抗状態にある、ことを特徴とする回路。 - 前記センス増幅器は、
カウンタ値を記憶するカウンタと、
前記積分器における電圧が基準電圧に等しくなるまで、前記カウンタ値をクロック周波数でインクリメントするクロックと、
を含み、
前記カウンタの最上位ビットは、前記メモリセルが前記第１および第２の抵抗状態のいずれにあるかを示す、ことを特徴とする請求項１に記載の回路。 - 前記カウンタの内容を記憶し、且つ前記カウンタに値をロードするプリセットレジスタをさらに備え、
前記プリセットレジスタが前記カウンタと一体化されていることを特徴とする請求項２に記載の回路。 - 前記カウンタおよび前記プリセットレジスタを制御して、非破壊的読み出しを実行するコントローラをさらに備え、
前記コントローラは、
基準セルおよび基準電圧で前記積分器を充電させることによって、前記カウンタに閾値を決定させ、
前記カウンタに、前記積分器における電圧が基準電圧に到達する時間量を測定させる、ことを特徴とする請求項３に記載の回路。 - 前記カウンタ、前記プリセットレジスタ、および書き込み回路を制御して、破壊的読み出しを実行するコントローラをさらに備え、
前記コントローラは、
前記メモリセルおよび基準電圧で、前記積分器を少なくとも一度充電させ、
前記カウンタに、前記積分器における電圧が前記基準電圧に到達するまでの時間量の第１の測定を、少なくとも一度行わせ、
前記書き込み回路に、少なくとも一つの既知の論理状態を前記メモリセルに書き込ませ、
前記メモリセルおよび基準電圧で、前記積分器を充電させ、
前記カウンタに、前記積分器における前記電圧が前記基準電圧に到達するまでの時間量の第２の測定を、少なくとも一度行わせ、
前記プリセットレジスタおよび前記カウンタに、前記第１および第２の時間量を比較して、前記抵抗、ひいては前記メモリセルの論理状態を決定させ、
必要であれば、前記書き込み回路に、前記メモリセルへのライトバックを行わせる、ことを特徴とする請求項３に記載の回路。 - 前記カウンタは複数のレジスタを含み、
前記レジスタの各々は、Ｔ型フリップフロップを含み、
前記Ｔ型フリップフロップの各々は、クロック入力とＱ出力とを有し、前記レジスタの一つは最下位ビットを提供し、前記レジスタの別の一つは最上位ビットを提供し、
前記最下位ビットの前記フリップフロップの前記クロック入力が、前記クロックの出力に結合されて、
前記最上位ビットを除く各フリップフロップの前記Ｑ出力は、次に高位のフリップフロップの前記クロック入力に結合され、
前記最上位ビットの前記フリップフロップの前記Ｑ出力が、Ｉ／Ｏパッドに結合されている、ことを特徴とする請求項２に記載の回路。 - 前記各レジスタは、前記フリップフロップに結合されたラッチをさらに含んでおり、
該各ラッチの出力は、関連する前記フリップフロップの前記Ｑ出力の補数を提供する、ことを特徴とする請求項６に記載の回路。 - 前記各レジスタは、プリセット値をその関連した前記フリップフロップに入力する回路をさらに備えており、
該各回路は、プリセット＿イン入力を有しており、
前記最上位ビットの前記回路の前記プリセット＿イン入力は、電源電圧ＶＤＤに結合されており、
前記最下位ビットを除く前記各ラッチの前記出力は、次に低位のレジスタの前記回路の前記プリセット＿イン入力に結合されている、ことを特徴とする請求項７に記載の回路。
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