CN102446550B - 一种异步存储器跟踪计时的方法和装置 - Google Patents

Abstract

本发明提供了一种异步存储器跟踪计时的方法和装置，其中的装置具体包括：跟踪存储单元，用于在接收到读取触发操作时，输出与所存储的第一逻辑值相对应的跟踪电流，读取触发操作同时作用于异步存储器中的存储单元；参考单元，用于输出一参考电流；跟踪检测放大电路，其初始输出为第二逻辑值，用于检测跟踪电流与参考电流之间的差值，以读取并输出第一逻辑值；以及输出控制电路，用于在接收到读取触发操作时，输出开启使能信号，以及，在跟踪检测放大电路的输出从第二逻辑值跳变为第一逻辑值时，输出关闭使能信号，其中，开启使能信号、关闭使能信号分别用于开启、关闭与存储单元相对应的检测放大电路。本发明用以更好地进行异步存储器的读取。

Description

一种异步存储器跟踪计时的方法和装置

技术领域

本发明涉及异步存储技术领域，特别是涉及一种异步存储器跟踪计时的方法和装置。

背景技术

目前，无时钟输入已经表现出来强大的生命力，尤其是在使用电池的个人数字助理、移动电话、数字相机等设备中。在这些设备的异步存储器芯片上的晶体管之间，可以独立地交换信息而无需等待其他的任何事情。可以说，依赖时钟输入的同步存储芯片整体以它的最慢部件的速度运行，而无时钟输入的异步存储芯片以它所有部件的平均速度运行。因此，异步存储芯片得到了广泛应用。

异步存储芯片没有外部时钟信号的引入，只能依据芯片产生的内部时钟信号进行数据读取，但是，该内部时钟信号容易随工艺、温度的影响而产生上下波动；例如，对于25ns的时钟单元，其在-40℃、25℃、85℃产生的时钟信号分别为10ns、25ns、35ns。因此，所述内部时钟信号不能很好地反映实际读取所耗费的时间。

但是，数据传输协议中要求的读取指标(例如70ns)是非常严格的，在所述内部时钟信号向上波动时，实际读取时间小于读取指标，会降低读取准确率；在所述内部时钟信号向下波动时，实际读取时间大于读取指标，则会导致读取速度的降低。

总之，需要本领域技术人员迫切解决的一个技术问题就是：如何能够更好地进行异步存储器的读取：既能够达到设计的读取指标，又能够保证在各种条件下可靠的工作。

发明内容

本发明所要解决的技术问题是提供一种异步存储器跟踪计时的方法和装置，用以更好地进行异步存储器的读取。

为了解决上述问题，本发明公开了一种异步存储器跟踪计时的装置，包括：

跟踪存储单元，用于在接收到读取触发操作时，输出与所存储的第一逻辑值相对应的跟踪电流，其中，所述读取触发操作同时作用于异步存储器中的存储单元；

参考单元，用于输出一参考电流；

跟踪检测放大电路，其初始输出为第二逻辑值，用于检测所述跟踪电流与所述参考电流之间的差值，以读取并输出存储于所述跟踪存储单元的第一逻辑值；以及

输出控制电路，用于在接收到所述读取触发操作时，输出开启使能信号，以及，在所述跟踪检测放大电路的输出从第二逻辑值跳变为第一逻辑值时，输出关闭使能信号，其中，所述开启使能信号、关闭使能信号分别用于开启、关闭与所述存储单元相对应的检测放大电路。

优选的，第一逻辑值的读取时间大于第二逻辑值的读取时间。

优选的，所述装置还包括：

重置电路，用于在执行所述读取触发操作前，重置所述跟踪检测放大电路，使其输出为第二逻辑值。

优选的，所述装置还包括：

时延调节单元，其连接在所述跟踪检测放大电路和所述输出控制电路之间，用于产生可调节延迟时间。

依据另一实施例，本发明还公开了一种异步存储器跟踪计时的方法，包括：

在接收到读取触发操作时，跟踪存储单元输出与所存储的第一逻辑值相对应的跟踪电流，其中，所述读取触发操作同时作用于异步存储器中的存储单元；

在接收到所述读取触发操作时，输出开启使能信号；

参考单元输出一参考电流；

跟踪检测放大电路检测所述跟踪电流与所述参考电流之间的差值，以读取并输出存储于所述跟踪存储单元的第一逻辑值，其中，所述跟踪检测放大电路的初始输出为第二逻辑值；

在所述跟踪检测放大电路的输出从第二逻辑值跳变为第一逻辑值时，输出关闭使能信号，其中，所述开启使能信号、关闭使能信号分别用于开启、关闭与所述存储单元相对应的检测放大电路。

优选的，第一逻辑值的读取时间大于第二逻辑值的读取时间。

优选的，所述方法还包括：

在执行所述读取触发操作前，重置所述跟踪检测放大电路，使其输出为第二逻辑值。

优选的，所述方法还包括：

在所述跟踪检测放大电路的输出从第二逻辑值跳变为第一逻辑值时，调节延迟时间，并根据该延迟时间，延时输出关闭使能信号。

与现有技术相比，本发明具有以下优点：

本发明根据跟踪存储单元的读取时间，间接获取异步存储器中存储单元cell的读取时间；由于跟cell相比，跟踪存储单元具有同样的存储结构和读取路径，其不同之处仅在于其存储固定的第一逻辑值，cell存储的数据不定，也即可为第一逻辑值也可为第二逻辑值，而第一逻辑值的读取时间大于第二逻辑值的读取时间，这样，存储于跟踪存储单元中的第一逻辑值被跟踪检测放大电路读出时，cell中存储的数据也会被相应的检测放大电路读出，因此，所述跟踪存储单元的读取时间能够准确反映读取所花费的时间，由于其能够避免工艺、温度等对读取准确率和读取速度的影响，因而能够提高读取准确率，且最大限度地提高读取速度。

进一步，本发明还能够在所述跟踪存储单元的读取时间的基础上增加时延，并且，该时延可根据实际情况进行调整。

附图说明

图1是本发明一种异步存储器跟踪计时的装置实施例1的结构图；

图2是本发明一种异步存储器跟踪计时的装置实施例2的结构图；

图3是图2所示装置的工作示例；

图4是本发明一种异步存储器跟踪计时的方法实施例的流程图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参照图1，示出了本发明一种异步存储器跟踪计时的装置实施例1的结构图，具体可以包括：

跟踪存储单元101，用于在接收到读取触发操作时，输出与所存储的第一逻辑值相对应的跟踪电流，其中，所述读取触发操作同时作用于异步存储器中的存储单元；

参考单元102，用于输出一参考电流；

跟踪检测放大电路103，其初始输出为第二逻辑值，用于检测所述跟踪电流与所述参考电流之间的差值，以读取并输出存储于所述跟踪存储单元的第一逻辑值；以及

输出控制电路104，用于在接收到所述读取触发操作时，输出开启使能信号，以及，在所述跟踪检测放大电路的输出从第二逻辑值跳变为第一逻辑值时，输出关闭使能信号，其中，所述开启使能信号、关闭使能信号分别用于开启、关闭与所述存储单元相对应的检测放大电路。

本发明实施例的核心构思之一在于，根据跟踪存储单元101的读取时间，间接获取异步存储器中存储单元cell的读取时间；

由于跟所述存储单元cell相比，跟踪存储单元101具有同样的存储结构和读取路径，其不同之处仅在于其存储固定的第一逻辑值，cell存储的数据不定，也即可为第一逻辑值也可为第二逻辑值，而在优选情况下，第一逻辑值的读取时间大于第二逻辑值的读取时间，这样，存储于跟踪存储单元101中的第一逻辑值被跟踪检测放大电路103读出时，异步存储器中cell中存储的数据也会被相应的SA读出，因此，跟踪存储单元101的读取时间(以下简称为跟踪时间)能够作为异步存储器中cell读取时间的依据。

具体而言，针对跟踪检测放大电路103，本发明实施例设置其初始输出为第二逻辑值，而在其读出跟踪存储单元101中的第一逻辑值数据时，其输出会从第二逻辑值跳变为第一逻辑值；因此，输出控制电路104可以根据所述跳变，输出读取完成操作，此信号对应SA使能，关闭SA，整个“读取操作”结束。

因此，相对于现有技术的内部时钟信号易受工艺、温度等影响产生上下波动的问题，本发明所获取的跟踪时间，能够准确反映读取所花费的时间，由于该跟踪时间能够避免工艺、温度等对读取准确率和读取速度的影响，因而能够提高读取准确率，且最大限度地提高读取速度。

上述基于异步存储器的一次“读取操作”，对所述异步存储器跟踪计时的装置进行了介绍；可以理解，在每次读取前，所述跟踪检测放大电路103的输出都应该为第二逻辑值，以保证“读取操作”的正确进行。

因此，在本发明的一种优选实施例中，所述装置还可以包括：

重置电路，用于在执行所述读取触发操作前，重置所述跟踪检测放大电路104，使其输出为第二逻辑值。

当然，与重置普通SA的目的相同，所述重置电路的另一个目的是把所述跟踪检测放大电路104中所有节点的状态清零，为一个新的“读取操作”做好准备，本发明对具体的重置操作不加以限制。

根据一个cell中存储数据“0”、“1”的不同，在第一逻辑值为“0”数据时，第二逻辑值为“1”数据，或者，在第一逻辑值为“1”数据时，第二逻辑值为“0”数据。

对于一个cell来说，当其选中被读出时，会在其字线(word line)上施加读取电压，在位线(bit line)上施加1V左右电压，这样会通过bit line输出与所存储数据相对应的存储电流Icell，具体而言，若该存储数据为“1”，则Icell的值较大，而该存储数据为“0”时，Icell的值很小甚至为零。因此最终“读取操作”稳定时，读取“1”时的bit line会稳定在一个比较低的电压，而读取“0”时的bit line会稳定在一个比较高的电压。由于在“读取操作”前，所有bit line都先置于0电平，而在“读取操作”开始后，检测放大电路(SA，sense amplifier)会对bit line进行充电，并在稳定时根据bitline的电流Icell确定此cell中存储的数据。由于bit line负载比较大，SA读出的大部分时间都是在进行此充电过程。而如前所述，相对于存储数据“1”由于存储数据为“0”的bit line最终需要充到更高的电平，故需要的读取时间要长。

因此，在第一逻辑值为“0”数据，第二逻辑值为“1”数据时，可以直接将所获取的跟踪时间，也即，跟踪存储单元101的读取时间作为cell的读取时间，由于所述跟踪时间能够避免工艺、温度等对读取准确率和读取速度的影响，因而能够提高读取准确率，且最大限度地提高读取速度。

进一步的，为了在第一逻辑值为“1”数据，第二逻辑值为“0”数据时，为了产生准确的跟踪时间，以及，为了更稳定地针对异步存储器中cell执行“读取操作”，在本发明的一种优选实施例中，还可以在该跟踪时间的基础上增加一段延迟时间，相应地，可以在所述装置中增加如下单元：

时延调节单元，其连接在所述跟踪检测放大电路和所述输出控制电路之间，用于产生可调节延迟时间。

其中，所述可调节延迟时间能够在所述跟踪时间基础上增加裕量，其具体取值可根据实际情况进行调整。例如，在第一逻辑值为“0”数据，第二逻辑值为“1”数据时，可以采用比较小的延迟时间，如2ns、5ns等；在第一逻辑值为“1”数据，第二逻辑值为“0”数据时，可以采用比较大的延迟时间，如1ns、15ns等，本发明对所述延迟时间的具体取值不加以限制。

参照图2，示出了本发明一种异步存储器跟踪计时的装置实施例2的结构图，具体可以包括：

一位线201；

跟踪存储单元202，与所述位线201相连，用于在接收到读取触发操作时，输出与所存储的“0”数据相对应的跟踪电流Icell，其中，所述读取触发操作同时作用于异步存储器中的存储单元；

参考位线203；

参考单元204，与所述参考位线203相连，用于输出一参考电流Iref；

跟踪检测放大电路205，与所述位线201和所述参考位线203相连，其初始输出为“1”，用于检测所述跟踪电流Icell与所述参考电流Iref之间的差值，以读取并输出存储于所述跟踪存储单元的“0”数据；以及

输出控制电路206，用于在接收到所述读取触发操作时，输出开启使能信号，以及，在所述跟踪检测放大电路的输出从“1”跳变为“0”时，输出关闭使能信号，其中，所述开启使能信号、关闭使能信号分别用于开启、关闭与所述存储单元相对应的检测放大电路。

为使本领域技术人员更好地理解本发明，以下基于通过示例说明图2所示装置的工作过程。

所述示例涉及，对异步存储器中16个cell执行“读取操作”，参照图3，所述“读取操作”具体可以包括：

步骤301、读取触发操作；

在实际中，所述异步存储器跟踪计时的装置位于异步存储器内部；例如，外部可以片选信号(CS，chip select)的形式，对该异步存储器执行读取触发操作。

步骤302、译码操作；

例如，针对所述16个cell、跟踪存储单元202和参考单元204，可分别在其源极(source)上施加接地电位Vss(0V)，以及，在其门极(gate)上施加读取电压Vwl(一般为5V)，并且，将其位线(bit line)都接到对应的SA上，且施加1V左右的电压。

步骤303、检测放大操作；

由于在接收到所述读取触发操作时，输出控制电路206已输出了SA的开启使能信号，因此，所述16个cell的SA和跟踪检测放大电路205可以进行存储数据的读出操作；例如，可对跟踪存储单元202、参考单元204和所述16个cell的bit line施加1V的电压，进行充电。

假设经过一段时间(例如，大概23ns)后，存储于跟踪存储单元202中的数据“0”被读出跟踪检测放大电路205读出，则跟踪检测放大电路205的输出从“1”跳变为“0”。

步骤304、输出控制操作；

输出控制电路206检测到上述跳变，并在经过一段延迟时间(例如，大概2ns)后，输出所述16个cell的SA的关闭使能信号，使所述16个cell的SA停止读出工作。

步骤305、锁存操作；

例如，可以在输出所述关闭使能信号的同时，把读出的16bit数据进行锁存(latch)。

步骤306、重置操作。

针对所述16个cell的SA，以及跟踪检测放大电路205进行重置操作，也即，将其中所有节点的状态清零，并使跟踪检测放大电路205的输出恢复为“1”，准备下一次的“读取操作”。

本发明的异步存储器跟踪计时的装置通过使能控制异步存储器中cell所对应的SA，将所述跟踪时间作用于“读取操作”中的检测放大操作，从而达到提高读取准确率和读取速度的目的；可以理解，也可对跟踪检测放大电路205进行使能控制，本发明对此不加以限制。

另外，上述同时读取16个cell只是示例，本发明对一次读取的cell数量不加以限制，例如，NAND(与非，Not And)型闪存的读取可以页(Page)为单位进行，此时，可以根据页容量来选择相应的cell数量进行读取操作。

与前述装置实施例相应，本发明还公开了一种异步存储器跟踪计时的方法，参照图4，具体可以包括：

步骤401、在接收到读取触发操作时，跟踪存储单元输出与所存储的第一逻辑值相对应的跟踪电流，其中，所述读取触发操作同时作用于异步存储器中的存储单元；

步骤402、在接收到所述读取触发操作时，输出开启使能信号；

步骤403、参考单元输出一参考电流；

步骤404、跟踪检测放大电路检测所述跟踪电流与所述参考电流之间的差值，以读取并输出存储于所述跟踪存储单元的第一逻辑值，其中，所述跟踪检测放大电路的初始输出为第二逻辑值；

步骤405、在所述跟踪检测放大电路的输出从第二逻辑值跳变为第一逻辑值时，输出关闭使能信号，其中，所述开启使能信号、关闭使能信号分别用于开启、关闭与所述存储单元相对应的检测放大电路。

在本发明实施例中，优选的，第一逻辑值的读取时间大于第二逻辑值的读取时间，这样，存储于跟踪存储单元中的第一逻辑值被所述跟踪检测放大电路读出时，异步存储器中cell中存储的数据也会被相应的SA读出，因此，跟踪存储单元的读取时间能够作为异步存储器中cell读取时间的依据。

在本发明的一种优选实施例中，还可以通过如下步骤来为一个新的“读取操作”做好准备：

在执行所述读取触发操作前，重置所述跟踪检测放大电路，使其输出为第二逻辑值。

在本发明的另一种实施例中，还可根据实际情况，调节所述输出关闭使能信号的延时，以更加精确、稳定地进行跟踪，此时，所述方法还可以包括：

在所述跟踪检测放大电路的输出从第二逻辑值跳变为第一逻辑值时，调节延迟时间，并根据该延迟时间，延时输出关闭使能信号。

其中，所述可调节延迟时间的具体取值可根据实际情况进行调整。例如，在第一逻辑值的读取时间大于第二逻辑值的读取时间时，可以采用比较小的延迟时间，以更稳定地针对异步存储器中cell执行“读取操作”；又如，第一逻辑值的读取时间小于第二逻辑值的读取时间，可以采用比较大的延迟时间等，本发明对所述延迟时间的具体取值不加以限制。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于方法实施例而言，由于其与装置实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上对本发明所提供的一种异步存储器跟踪计时的方法和装置，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (6)

1.一种异步存储器跟踪计时的装置，其特征在于，包括：

跟踪存储单元，用于在接收到读取触发操作时，输出与所存储的第一逻辑值相对应的跟踪电流，其中，所述读取触发操作同时作用于异步存储器中的存储单元；

参考单元，用于输出一参考电流；

跟踪检测放大电路，其初始输出为第二逻辑值，用于检测所述跟踪电流与所述参考电流之间的差值，以读取并输出存储于所述跟踪存储单元的第一逻辑值；以及

输出控制电路，用于在接收到所述读取触发操作时，输出开启使能信号，以及，在所述跟踪检测放大电路的输出从第二逻辑值跳变为第一逻辑值时，输出关闭使能信号，其中，所述开启使能信号、关闭使能信号分别用于开启、关闭与所述存储单元相对应的检测放大电路。

2.如权利要求1所述的装置，其特征在于，还包括：

重置电路，用于在执行所述读取触发操作前，重置所述跟踪检测放大电路，使其输出为第二逻辑值。

3.如权利要求1所述的装置，其特征在于，还包括：

时延调节单元，其连接在所述跟踪检测放大电路和所述输出控制电路之间，用于产生可调节延迟时间。

4.一种异步存储器跟踪计时的方法，其特征在于，包括：

在接收到读取触发操作时，跟踪存储单元输出与所存储的第一逻辑值相对应的跟踪电流，其中，所述读取触发操作同时作用于异步存储器中的存储单元；

在接收到所述读取触发操作时，输出开启使能信号；

参考单元输出一参考电流；

跟踪检测放大电路检测所述跟踪电流与所述参考电流之间的差值，以读取并输出存储于所述跟踪存储单元的第一逻辑值，其中，所述跟踪检测放大电路的初始输出为第二逻辑值；

在所述跟踪检测放大电路的输出从第二逻辑值跳变为第一逻辑值时，输出关闭使能信号，其中，所述开启使能信号、关闭使能信号分别用于开启、关闭与所述存储单元相对应的检测放大电路。

5.如权利要求4所述的方法，其特征在于，还包括：

在执行所述读取触发操作前，重置所述跟踪检测放大电路，使其输出为第二逻辑值。

6.如权利要求4所述的方法，其特征在于，还包括：

在所述跟踪检测放大电路的输出从第二逻辑值跳变为第一逻辑值时，调节延迟时间，并根据该延迟时间，延时输出关闭使能信号。