KR102453779B1 - 감지 증폭기 및 저장 장치 - Google Patents

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KR102453779B1
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voltage clamping
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KR1020220033766A
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홍 니에
즈어위 주
잉 선
이허 센
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차이나 플래시 코.,엘티디.
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Abstract

본 발명에서는 감지 증폭기 및 저장장치를 제공하는 바, 저장 유닛을 위하여 안정적인 리딩 전압을 제공하는 전압 클램핑 회로; 전압 클램핑 회로가 작동하지 않을 때 전압 클램핑 회로의 전력 공급 통로를 차단하는 전원 스위치 회로; 전압 클램핑 회로가 작동하기 전 전압 클램핑 회로에 대하여 방전을 진행하는 방전 회로; 전압 클램핑 회로가 작동을 개시할 때 전압 클램핑 회로를 위하여 사전 충전을 진행하는 사전 충전 회로; 전압 클램핑 회로의 출력단에 연결되고, 리딩 전류와 참조 전류에 대하여 비교를 진행하고, 또한 비교 결과를 출력하는 전류 비교 회로를 포함한다. 본 발명은 전원 스위치 회로를 통하여 감지 증폭기의 정적 전력 소모를 감소시키며; 사전 충전 회로를 통하여 감지 증폭기 클램핑 전압 사전 충전 속도를 향상시키며; 방전 회로를 통하여 감지 증폭기의 내부가 불안정 상태에 처하는 것을 방지한다.

Description

감지 증폭기 및 저장 장치{Sense Amplifier and Storage Device}
본 발명은 기억장치 분야에 관한 것으로서, 특히 감지 증폭기 및 저장 장치에 관한 것이다.
현재 시대에서, 현대 전자 장치와 내장형 구조의 빠른 발전 및 넓은 응용, 고집적도 회로 칩의 수요가 날로 증가하기 때문에, 집적 회로 칩 전력 소모에 대한 일련의 제한 요구를 탄생시켰다. 저장 장치에 있어서, FLASH 기억장치의 칩 전력 소모를 감소시키는 것은 줄곧 대용량 내지 거대 용량 FLASH 기억장치 칩이 추구하는 목표이다.
비휘발성 기억장치는 리딩(reading) 조작 시 감지 증폭기(sense amplifier)를 필요로 하며; 전통적인 설계에 있어서, 정적 전력 소모가 크고, 클램핑 전압 구성 시간이 늦으며, 감지 증폭기 초기 상태가 불안정한 등은 모두 존재하는 일련의 문제이다. 그러므로, 어떻게 하면 효과적으로 감지 증폭기의 정적 전력 소모를 낮추고, 감지 증폭기 클램핑 전압 사전 충전 속도를 향상시키며, 감지 증폭기 내부가 불안정 상태에 처하는 것을 방지하는 것은 이미 당업계 기술자들이 시급히 해결하여야 하는 과제의 하나로 되었다.
상기 종래 기술에 존재하는 결함을 감안하여, 본 발명은 감지 증폭기 및 저장 장치를 제공하여 종래 기술에 존재하는 정적 전력 소모가 크고, 클램핑 전압 구성 시간이 늦으며, 감지 증폭기 초기 상태가 불안정한 문제를 해결하는 것을 목적으로 한다.
상기 목적 및 기타 관련 목적을 구현하기 위하여, 본 발명은 감지 증폭기를 제공하는 바, 상기 감지 증폭기는 적어도,
저장 유닛에 연결되고, 상기 저장 유닛을 위하여 안정적인 리딩 전압을 제공하는 전압 클램핑 회로;
전원 전압과 상기 전압 클램핑 회로 사이에 연결되고, 상기 전압 클램핑 회로가 작동하지 않을 때 상기 전압 클램핑 회로와 상기 전원 전압 사이의 통로를 차단하는 전원 스위치 회로;
상기 전압 클램핑 회로에 연결되고, 상기 전압 클램핑 회로가 작동하기 전 상기 전압 클램핑 회로에 대하여 방전을 진행하는 방전 회로;
상기 전압 클램핑 회로에 연결되고, 상기 전압 클램핑 회로가 작동을 개시할 때 상기 전압 클램핑 회로를 위하여 사전 충전을 진행하는 사전 충전 회로;
상기 전압 클램핑 회로의 출력단에 연결되고, 리딩 전류와 참조 전류에 대하여 비교를 진행하고, 또한 비교 결과를 출력하는 전류 비교 회로를 포함한다.
선택적으로, 상기 감지 증폭기는 래치 회로를 더 포함하는 바, 상기 래치 회로는 상기 전류 비교 회로의 출력단에 연결되어, 상기 비교 결과를 보유한다.
더욱 선택적으로, 상기 감지 증폭기는 완충 회로를 더 포함하는 바, 상기 완충 회로는 상기 전류 비교 회로와 래치 회로 사이에 연결된다.
선택적으로, 상기 리딩 전압은 0.8V-1.1V에서 클램핑된다.
더욱 선택적으로, 상기 전압 클램핑 회로는 인버팅 모듈 및 클램핑 트랜지스터를 포함하며; 상기 클램핑 트랜지스터의 제1단은 상기 저장 유닛에 연결되고, 제2단은 상기 리딩 전류를 출력하며, 제어단은 상기 인버팅 모듈의 출력단에 연결되며; 상기 인버팅 모듈의 입력단은 상기 클램핑 트랜지스터의 제1단에 연결된다.
더욱 선택적으로, 상기 전원 스위치 회로는 스위칭 트랜지스터를 포함하고, 상기 스위칭 트랜지스터의 제1단은 전원 전압에 연결되고, 제2단은 상기 인버팅 모듈의 작동 전압 입력단에 연결되며, 제어단은 제1 제어 신호를 수신한다.
더욱 선택적으로, 상기 방전 회로는 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터를 포함하며; 상기 제1 풀다운 트랜지스터의 제1단은 접지되고, 제2단은 상기 클램핑 트랜지스터의 제어단에 연결되며, 제어단은 제2 제어 신호를 수신하며; 상기 제2 풀다운 트랜지스터의 제1단은 접지되고, 제2단은 상기 인버팅 모듈의 입력단에 연결되며, 제어단은 상기 제2 제어 신호를 수신한다.
더욱 선택적으로, 상기 사전 충전 회로는 사전 충전 트랜지스터를 포함하고, 상기 사전 충전 트랜지스터의 제1단은 전원 전압에 연결되고, 제2단은 상기 클램핑 트랜지스터의 제2단에 연결되며, 제어단은 제3 제어 신호를 수신한다.
더욱 선택적으로, 상기 전류 비교 회로는 전류 미러 및 전류원을 포함하며; 상기 전류 미러의 일단은 상기 전압 클램핑 회로의 리딩 전류 출력단에 연결되고, 타단은 상기 전류원에 연결되고 또한 상기 비교 결과를 출력한다.
상기 목적 및 기타 관련 목적을 구현하기 위하여, 본 발명은 또한 저장 장치를 제공하는 바, 상기 저장 장치는 적어도,
제어기, 기억장치 및 상기 감지 증폭기를 포함하며;
상기 제어기는 상기 기억장치 및 상기 감지 증폭기에 연결되고, 상기 기억장치 및 상기 감지 증폭기를 위하여 제어 신호를 제공하며;
상기 기억장치는 데이터를 저장하며;
상기 감지 증폭기는 상기 기억장치에 연결되어, 상기 기억장치에 저장된 데이터를 리딩한다.
선택적으로, 상기 기억장치는 비휘발성 기억장치이다.
상술한 바와 같이, 본 발명의 감지 증폭기 및 저장 장치는 하기 유익한 효과를 갖는 바, 즉
본 발명의 감지 증폭기 및 저장 장치에서는 전원 스위치 회로를 통하여 리딩 조작을 진행하지 않을 때 전압 클램핑 회로와 전원 전압 사이의 통로를 차단하여, 감지 증폭기의 정적 전력 소모를 감소시킬 수 있다.
본 발명의 감지 증폭기 및 저장 장치에서는 사전 충전 회로를 통하여 리딩 조작 전 전압 클램핑 회로에 대하여 사전 충전을 진행하여, 감지 증폭기 클램핑 전압 사전 충전의 속도를 효과적으로 향상시킬 수 있다.
본 발명의 감지 증폭기 및 저장 장치에서는 방전 회로를 통하여 리딩 조작 전 전압 클램핑 회로의 각 점의 전위를 0으로 만들어, 감지 증폭기 내부가 불안정 상태에 처하는 것을 효과적으로 방지할 수 있다.
도1이 도시하는 것은 본 발명의 감지 증폭기의 원리도이다.
도2가 도시하는 것은 본 발명의 감지 증폭기의 회로 구조도이다.
도3이 도시하는 것은 본 발명의 저장 장치의 회로 구조도이다.
아래, 특정된 구체적인 실시예를 통하여 본 발명의 실시방식에 대하여 설명하도록 하는 바, 당업계 통상의 지식을 가진 자들은 본 명세서에 기재된 내용에 의하여 용이하게 본 발명의 기타 장점과 효과를 이해할 수 있을 것이다. 본 발명은 또 기타 부동한 구체적인 실시예를 통하여 실시 또는 응용될 수 있으며, 본 명세서 중의 각 세부사항도 부동한 관점과 응용을 기반으로 본 발명의 목적을 벗어나지 않는 상황 하에서 여러 가지 수정과 변경을 진행할 수 있다.
도1 내지 도3을 참조한다. 설명하여야 할 바로는, 본 실시예에서 제공하는 도면은 단지 예시적으로 본 발명의 기본사상을 설명하므로, 도면 중에서는 단지 본 발명과 관련된 구성요소만 표시하고 실지로 구현할 때의 구성요소 수량, 형상 및 크기에 의하여 도시되는 것이 아니며, 실제로 구현함에 있어서 각 구성요소의 형태, 수량 및 비례는 임의로 변화될 수 있고 또한 구성요소의 구조 형태도 더욱 복잡할 수 있다.
실시예1
도1 및 도2에 도시된 바와 같이, 본 실시예에서는 감지 증폭기(1)를 제공하는 바, 상기 감지 증폭기(1)는,
전압 클램핑 회로(11), 전원 스위치 회로(12), 방전 회로(13), 사전 충전 회로(14) 및 전류 비교 회로(15)를 포함한다.
도1에 도시된 바와 같이, 상기 전압 클램핑 회로(11)는 저장 유닛에 연결되고, 상기 저장 유닛을 위하여 안정적인 리딩 전압을 제공한다.
구체적으로 말하면, 도2에 도시된 바와 같이, 본 실시예에서, 상기 전압 클램핑 회로(11)는 인버팅 모듈(111) 및 클램핑 트랜지스터를 포함한다. 상기 클램핑 트랜지스터의 제1단은 상기 저장 유닛에 연결되고, 제2단은 리딩 전류를 출력하며, 제어단은 상기 인버팅 모듈(111)의 출력단에 연결되며; 상기 인버팅 모듈(111)의 입력단은 상기 클램핑 트랜지스터의 제1단에 연결된다. 예시로서, 상기 클램핑 트랜지스터는 NMOS 트랜지스터를 사용하여 구현하고, 제1 NMOS 트랜지스터(NM1)로 표기하며; 상기 제1 NMOS 트랜지스터(NM1)의 소스 전극이 상기 저장 유닛에 연결되고, 드레인 전극이 상기 리딩 전류를 출력하며, 게이트 전극이 상기 인버팅 모듈(111)의 출력단에 연결된다. 예시로서, 상기 인버팅 모듈(111)은 제2 NMOS 트랜지스터(NM2) 및 제1 PMOS 트랜지스터(PM1)를 포함하며; 상기 제2 NMOS 트랜지스터(NM2)의 소스 전극이 접지되고, 드레인 전극 상기 제1 PMOS 트랜지스터(PM1)의 드레인 전극에 연결되어 상기 인버팅 모듈(111)의 출력단으로 하며; 상기 제1 PMOS 트랜지스터(PM1)의 소스 전극이 작동 전압을 수신하며; 상기 제2 NMOS 트랜지스터(NM2) 및 상기 제1 PMOS 트랜지스터(PM1)의 게이트 전극이 한데 연결되어 상기 인버팅 모듈(111)의 출력단으로 한다.
설명하여야 할 바로는, 실제 사용에서, 수요에 의하여 상응한 장치 유형을 선택하여 본 실시예의 전압 클램핑 회로(11)를 구성할 수 있고, 적당하게 각 포트의 대응 관계를 조정하면 되며, 여기에서는 상세한 설명을 생략하도록 하며; 진일보로, 상기 저장 유닛을 위하여 안정적인 리딩 전압을 제공할 수 있는 회로 구조는 모두 본 발명에 적용될 수 있고, 본 실시예의 제한을 받지 않는다.
설명하여야 할 바로는, 예시로서, 상기 리딩 전압은 0.8V-1.1V에서 클램핑되고, 실제 사용에서, 수요에 의하여 상기 리딩 전압의 구체적인 수치를 설정할 수 있으며, 본 실시예의 제한을 받지 않는다.
도2에 도시된 바와 같이, 상기 전원 스위치 회로(12)는 전원 전압(VDD)과 상기 전압 클램핑 회로(11) 사이에 연결되고, 상기 전압 클램핑 회로(11)가 작동하지 않을 때 상기 전압 클램핑 회로(11)와 상기 전원 전압(VDD) 사이의 통로를 차단한다.
구체적으로 말하면, 도2에 도시된 바와 같이, 본 실시예에서, 상기 전원 스위치 회로는(12) 스위칭 트랜지스터를 포함하고, 상기 스위칭 트랜지스터의 제1단은 전원 전압(VDD)에 연결되고, 제2단은 상기 인버팅 모듈(111)의 작동 전압 입력단에 연결되며, 제어단은 제1 제어 신호(PR_SA)를 수신한다. 예시로서, 상기 스위칭 트랜지스터는 NMO 트랜지스터를 사용하여 구현하고, 제2 PMOS 트랜지스터(PM2)로 표기하며; 상기 제2 PMOS 트랜지스터(PM2)의 소스 전극이 상기 전원 전압(VDD)에 연결되고, 드레인 전극이 상기 제1 PMOS 트랜지스터(PM1)의 소스 전극에 연결되며, 게이트 전극이 상기 제1 제어 신호(PR_SA)를 수신한다.
설명하여야 할 바로는, 실제 사용에서, 수요에 의하여 상응한 장치 유형을 선택하여 본 실시예의 전압 스위치 회로(12)를 구성할 수 있고, 적당하게 각 포트의 대응 관계를 조정하면 되며, 여기에서는 상세한 설명을 생략하도록 하며; 진일보로, 리딩 조작을 진행하지 않을 때 상기 전압 클램핑 회로와 상기 전원 전압(VDD) 사이의 통로를 차단하는 회로 구조는 모두 본 발명에 적용될 수 있고, 본 실시예의 제한을 받지 않는다.
도1에 도시된 바와 같이, 상기 방전 회로(13)는 상기 전압 클램핑 회로(11)에 연결되고, 상기 전압 클램핑 회로(11)가 작동하기 전 상기 전압 클램핑 회로(11)에 대하여 방전을 진행한다.
구체적으로 말하면, 도2에 도시된 바와 같이, 본 실시예에서, 상기 방전 회로(13)는 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터를 포함하며; 상기 제1 풀다운 트랜지스터의 제1단은 접지되고, 제2단은 상기 클램핑 트랜지스터의 제어단에 연결되며, 제어단은 제2 제어 신호(DISCH)를 수신하며; 상기 제2 풀다운 트랜지스터의 제1단은 접지되고, 제2단은 상기 인버팅 모듈(111)의 입력단에 연결되며, 제어단은 상기 제2 제어 신호(DISCH)를 수신한다. 예시로서, 상기 제1 풀다운 트랜지스터 및 상기 제2 풀다운 트랜지스터는 모두 NMOS 트랜지스터를 사용하여 구현하고, 각각 제3 NMOS 트랜지스터(NM3) 및 제4 NMOS 트랜지스터(NM4)로 표기하며; 상기 제3 NMOS 트랜지스터(NM3)의 소스 전극이 접지되고, 드레인 전극이 상기 제1 NMOS 트랜지스터(NM1)의 게이트 전극에 연결되며, 게이트 전극이 상기 제2 제어 신호(DISCH)를 수신하며; 상기 제4 NMOS 트랜지스터(NM4)의 소스 전극이 접지되고, 드레인 전극이 상기 제1 NMOS 트랜지스터(NM1)의 소스 전극(즉 상기 인버팅 모듈(111)의 입력단)에 연결되며, 게이트 전극이 상기 제2 제어 신호(DISCH)를 수신한다.
설명하여야 할 바로는, 실제 사용에서, 수요에 의하여 상응한 장치 유형을 선택하여 본 실시예의 방전 회로(13)를 구성할 수 있고, 적당하게 각 포트의 대응 관계를 조정하면 되며, 여기에서는 상세한 설명을 생략하도록 하며; 진일보로, 리딩 조작 전 상기 전압 클램핑 회로에 대하여 방전을 진행할 수 있는 회로 구조는 모두 본 발명에 적용될 수 있고, 본 실시예의 제한을 받지 않는다.
도1에 도시된 바와 같이, 상기 사전 충전 회로(14)는 상기 전압 클램핑 회로(11)에 연결되고, 상기 전압 클램핑 회로(11)가 작동을 개시할 때 상기 전압 클램핑 회로(11)를 위하여 사전 충전을 진행한다.
구체적으로 말하면, 도2에 도시된 바와 같이, 본 실시예에서, 상기 사전 충전 회로(14)는 사전 충전 트랜지스터를 포함하고, 상기 사전 충전 트랜지스터의 제1단은 전원 전압(VDD)에 연결되고, 제2단은 상기 클램핑 트랜지스터의 제2단에 연결되며, 제어단은 제3 제어 신호(PRCH)를 수신한다. 예시로서, 상기 사전 충전 트랜지스터는 PMOS 트랜지스터를 사용하여 구현하고, 제3 PMOS 트랜지스터(PM3)로 표기하며; 상기 제3 PMOS 트랜지스터(PM3)의 소스 전극이 상기 전원 전압(VDD)에 연결되고, 드레인 전극이 상기 제1 NMOS 트랜지스터(NM1)의 드레인 전극에 연결되며, 게이트 전극이 상기 제3 제어 신호(PRCH)를 수신한다. 상기 사전 충전 회로(14)는 빠르게 상기 제1 NMOS 트랜지스터(NM1)의 예상 전압을 목표 범위(즉 0.8V-1.1V)로 충전시킬 수 있다.
설명하여야 할 바로는, 실제 사용에서, 수요에 의하여 상응한 장치 유형을 선택하여 본 실시예의 사전 충전 회로(14)를 구성할 수 있고, 적당하게 각 포트의 대응 관계를 조정하면 되며, 여기에서는 상세한 설명을 생략하도록 하며; 진일보로, 리딩 조작 시 상기 전압 클램핑 회로(11)에 대하여 사전 충전을 진행할 수 있는 회로 구조는 모두 본 발명에 적용될 수 있고, 본 실시예의 제한을 받지 않는다.
도1에 도시된 바와 같이, 상기 전류 비교 회로(15)는 상기 전압 클램핑 회로(11)의 출력단에 연결되고, 리딩 전류와 참조 전류에 대하여 비교를 진행하고, 또한 비교 결과를 출력한다.
구체적으로 말하면, 도2에 도시된 바와 같이, 본 실시예에서, 상기 전류 비교 회로(15)는 전류 미러(151) 및 전류원(152)을 포함하며; 상기 전류 미러(151)의 일단은 상기 전압 클램핑 회로(11)의 리딩 전류 출력단에 연결되고, 타단은 상기 전류원(152)에 연결되고 또한 상기 비교 결과를 출력한다. 예시로서, 상기 전류 미러(151)는 PMOS 트랜지스터를 사용하여 구현하고, 제4 PMOS 트랜지스터(PM4) 및 제5 PMOS 트랜지스터(PM5)를 포함하며; 상기 제4 PMOS 트랜지스터(PM4)의 드레인 전극과 게이트 전극이 상기 제1 NMOS 트랜지스터(NM1)의 드레인 전극에 연결되고, 소스 전극이 상기 전원 전압(VDD)에 연결되며; 상기 제5 PMOS 트랜지스터(PM5)의 소스 전극이 상기 전원 전압(VDD)에 연결되고, 게이트 전극이 상기 제4 PMOS 트랜지스터(PM4)의 게이트 전극에 연결되며, 드레인 전극이 상기 전류원(152)에 연결되며; 상기 제5 PMOS 트랜지스터(PM5)의 드레인 전극이 상기 비교 결과를 출력한다.
도1 및 도2에 도시된 바와 같이, 예시로서, 상기 감지 증폭기(1)는 완충 회로(16)를 더 포함하는 바, 상기 완충 회로(16)는 상기 전류 비교 회로(15)의 출력단에 연결된다. 예시로서, 상기 완충 회로(16)는 우수 레벨 직렬 연결의 인버터를 포함하고, 실제 사용에서, 실제 수요에 의하여 상기 완충 회로(16)의 회로 구조를 설정할 수 있고, 본 실시예의 제한을 받지 않는다.
도1 및 도2에 도시된 바와 같이, 예시로서, 상기 감지 증폭기(1)는 래치 회로(17)를 더 포함하는 바, 상기 래치 회로(17)는 상기 전류 비교 회로(15)의 출력단에 연결되어, 상기 비교 결과를 보유하고, 또한 상기 감지 증폭기(1)의 출력 신호(SA_OUT)를 출력하며, 리딩 조작 완성 후 데이터가보유되고, 다음번 리딩 조작이 진행되고 데이터를 출력하여야만 비로소 변화한다. 다른 일 예시로서, 상기 래치 회로(17)가 상기 완충 회로(16)의 출력단에 연결된다.
상기 감지 증폭기(1)의 작동 원리는 하기와 같다.
상기 감지 증폭기(1)가 작동하지 않을 때, 상기 제1 제어 신호(PR_SA)가 전원 전압(VDD)이고, 상기 제2 제어 신호(DISCH)가 접지되며, 상기 제3 제어 신호(PRCH)가 전원 전압(VDD)이고, 상기 래치 회로(17)가 오프 상태에 처한다. 이때, 상기 제2 PMOS 트랜지스터(PM2), 상기 제3 PMOS 트랜지스터(PM3), 상기 제3 NMOS 트랜지스터(NM3) 및 상기 제4 NMOS 트랜지스터(NM4)는 모두 오프 상태이다.
리딩 조작이 개시되고, 리딩 조작의 제1 단계는 방전 단계이다. 상기 제1 제어 신호(PR_SA), 상기 제2 제어 신호(DISCH) 및 상기 제3 제어 신호(PRCH)는 모두 전원 전압(VDD)이다. 이때, 상기 제3 NMOS 트랜지스터(NM3) 및 상기 제4 NMOS 트랜지스터(NM4)가 온되고, 상기 제1 NMOS 트랜지스터(NM1)의 소스 전극과 게이트 전극이 모두 접지되며; 상기 제2 PMOS 트랜지스터(PM2) 및 상기 제3 PMOS 트랜지스터(PM3)가 모두 오프 상태이다. 이 조작은 상기 전압 클램핑 회로(11)의 각 점 전압에 초기값(예시로서 0V)을 부여하여, 상기 전압 클램핑 회로(11) 각 점의 전압의 초기값이 리딩 조작 전에 비교적 높은 값으로 들떠, 제1회 조작 시 필요한 클램핑의 전압에 영향을 미치는 것을 방지하기 위한 것이다.
리딩 조작의 제2 단계는 사전 충전 단계(상기 전압 클램핑 회로(11)가 동작 개시)이다. 상기 제1 제어 신호(PR_SA), 상기 제2 제어 신호(DISCH) 및 상기 제3 제어 신호(PRCH)는 모두 접지된다. 이때, 상기 제2 PMOS 트랜지스터(PM2) 및 상기 제3 PMOS 트랜지스터(PM3)가 모두 온(ON)되고, 상기 제1 PMOS 트랜지스터(PM1)의 소스 전극과 상기 제1 NMOS 트랜지스터(NM1)의 드레인 전극이 모두 전원 전압(VDD)이며; 상기 제3 NMOS 트랜지스터(NM3) 및 상기 제4 NMOS 트랜지스터(NM4)는 모두 오프(OFF)된다. 이때 상기 전압 클램핑 회로(11)가 작동을 개시하고, 상기 제1 NMOS 트랜지스터(NM1)의 소스 전극은 0.8V-1.1V로 클램핑되고 또한 안정을 유지한다.
리딩 조작의 제3 단계는 유도 단계이다. 상기 제1 제어 신호(PR_SA)가 접지되고, 상기 제2 제어 신호(DISCH)가 접지되며, 상기 제3 제어 신호(PRCH)는 전원 전압(VDD)이다. 이때, 상기 제3 PMOS 트랜지스터(PM3), 상기 제3 NMOS 트랜지스터(NM3) 및 상기 제4 NMOS 트랜지스터(NM4)는 모두 오프되고, 상기 제2 PMOS 트랜지스터(PM2)는 온된다. 저장 유닛의 드레인 전극 전류(Icell)는 상기 제1 NMOS 트랜지스터(NM1), 상기 제4 PMOS 트랜지스터(PM4)와 상기 제5 PMOS 트랜지스터(PM5)로 구성된 전류 미러를 통하여 기준 전류(Iref)와 비교를 진행한다. 리딩 조작 시 저장 유닛이 출력하는 안정적인 전류값(즉 Icell)이 외부 회로가 발생시키는 기준 전류값(즉 Iref)보다 클 때, 상기 제5 PMOS 트랜지스터(PM5)의 드레인 전극 전압은 전원 전압값(VDD)으로 충전되며; 리딩 조작 시 저장 유닛이 출력하는 안정적인 전류값이 외부 회로가 발생시키는 기준 전류값보다 작을 때, 상기 제5 PMOS 트랜지스터(PM5)의 드레인 전극 전압은 접지된다(즉 0V). 유도 단계에서, 상기 래치 회로(17)는 온 상태에 처하고, 이때 상기 감지 증폭기(1)는 유도된 로직 0 또는 로직 1을 출력시킨다.
유도 단계를 완성한 후, 이때 상기 감지 증폭기(1)는 재차 작동하지 않는 상태로 진입한다. 이때, 상기 제1 제어 신호(PR_SA)가 전원 전압(VDD)이고, 상기 제2 제어 신호(DISCH)가 접지되며, 상기 제3 제어 신호(PRCH)가 전원 전압(VDD)이고, 상기 래치 회로(17)가 오프 상태에 처한다.
설명하여야 할 바로는, 상기 감지 증폭기(1)가 작동하지 않을 때, 앞서 리딩 조작을 실행할 때 상기 제1 NMOS 트랜지스터의 소스 전극 전압이 0.8V-1.11V에 클램핑되게 하였기 때문에, 상기 제1 PMOS 트랜지스터(PM1) 및 상기 제2 NMOS 트랜지스터(NM2)는 동시 도통된 상태에 처하고, 불필요한 정적 전력 소모를 초래한다. 본 발명에서, 상기 감지 증폭기(1)가 작동하지 않거나 방전 단계에서, 상기 전원 스위치 회로(12)를 통하여 전원 전압(VDD)으로부터 상기 제2 PMOS 트랜지스터(PM2), 상기 제1 PMOS 트랜지스터(PM1), 상기 제2 NMOS 트랜지스터(NM2)를 거쳐 지면에 이르는 전류 통로를 차단하여, 불필요한 전류 손실을 피면하고, 나아가 전력 소모를 절약하는 목적을 이룬다.
실시예2
도3에 도시된 바와 같이, 본 실시예는 또한 저장 장치를 제공하는 바, 상기 저장 장치는,
감지 증폭기(1), 제어기(2) 및 기억장치(3)를 포함한다.
도3에 도시된 바와 같이, 상기 제어기(2)는 상기 기억장치(3) 및 상기 감지 증폭기(1)에 연결되고, 상기 기억장치(3) 및 상기 감지 증폭기(1)를 위하여 제어 신호를 제공한다.
구체적으로 말하면, 상기 제어기(2)는 CPU, MCU를 포함하나 이에 제한되지 않고, 기억장치 및 감지 증폭기에 대하여 제어를 구현할 수 있는 임의의 장치가 모두 적용될 수 있으며, 여기에서는 더는 일일이 상세한 설명을 진행하지 않도록 한다.
도3에 도시된 바와 같이, 상기 기억장치(3)는 데이터를 저장한다.
구체적으로 말하면, 상기 기억장치(3)는 비휘발성 기억장치를 포함하나 이에 제한되지 않고, 데이터를 저장할 수 있는 임의의 저장 매체가 모두 본 발명에 적용될 수 있고, 여기에서는 더는 일일이 상세한 설명을 진행하지 않도록 한다.
도3에 도시된 바와 같이, 상기 감지 증폭기(1)는 상기 기억장치(3)에 연결되어, 상기 기억장치(3)에 저장된 데이터를 리딩한다.
구체적으로 말하면, 상기 감지 증폭기(1)의 구조 및 작동 원리는 실시예1을 참조할 수 있고, 여기에서는 더는 일일이 상세한 설명을 진행하지 않도록 한다.
요약하면, 본 발명에서 제공하는 감지 증폭기 및 저장장치는, 저장 유닛에 연결되고, 상기 저장 유닛을 위하여 안정적인 리딩 전압을 제공하는 전압 클램핑 회로; 전원 전압과 상기 전압 클램핑 회로 사이에 연결되고, 상기 전압 클램핑 회로가 작동하지 않을 때 상기 전압 클램핑 회로와 상기 전원 전압 사이의 통로를 차단하는 전원 스위치 회로; 상기 전압 클램핑 회로에 연결되고, 상기 전압 클램핑 회로가 작동하기 전 상기 전압 클램핑 회로에 대하여 방전을 진행하는 방전 회로; 상기 전압 클램핑 회로에 연결되고, 상기 전압 클램핑 회로가 작동을 개시할 때 상기 전압 클램핑 회로를 위하여 사전 충전을 진행하는 사전 충전 회로; 상기 전압 클램핑 회로의 출력단에 연결되고, 리딩 전류와 참조 전류에 대하여 비교를 진행하고, 또한 비교 결과를 출력하는 전류 비교 회로를 포함한다. 본 발명의 감지 증폭기 및 저장 장치에서는 전원 스위치 회로를 통하여 리딩 조작을 진행하지 않을 때 전압 클램핑 회로와 전원 전압 사이의 통로를 차단하여, 감지 증폭기의 정적 전력 소모를 감소시킬 수 있으며; 본 발명의 감지 증폭기 및 저장 장치에서는 사전 충전 회로를 통하여 리딩 조작 전 전압 클램핑 회로에 대하여 사전 충전을 진행하여, 감지 증폭기 클램핑 전압 사전 충전의 속도를 효과적으로 향상시킬 수 있으며; 본 발명의 감지 증폭기 및 저장 장치에서는 방전 회로를 통하여 리딩 조작 전 전압 클램핑 회로의 각 점의 전위를 0으로 만들어, 감지 증폭기 내부가 불안정 상태에 처하는 것을 효과적으로 방지할 수 있다. 그러므로, 본 발명은 종래 기술의 여러 가지 결함을 극복하고 높은 산업상 이용성을 구비하고 있다.
이상에서는 본 발명을 특정의 실시예에 대해서 도시하고 설명하였지만, 본 발명은 상술한 실시예만 한정되는 것은 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 청구범위에 기재된 본 발명의 기술적 사상의 요지를 벗어나지 않는 범위에서 얼마든지 다양하게 변경하여 실시할 수 있을 것이다. 그러므로, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상의 요지를 벗어나지 않는 범위에서 진행한 수정과 변경은 본 발명의 청구범위에 속한다 하여야 할 것이다.
1 - 감지 증폭기; 11 - 전압 클램핑 회로; 111 - 인버팅 모듈; 12 - 전원 스위치 회로; 13 - 방전 회로; 14 - 사전 충전 회로; 15 - 전류 비교 회로; 151 - 전류 미러; 152 - 전류원; 16 - 완충 회로; 17 - 래치 회로; 2 - 제어기; 3 - 기억장치

Claims (11)

  1. 감지 증폭기에 있어서, 상기 감지 증폭기는 적어도,
    저장 유닛에 연결되고, 상기 저장 유닛을 위하여 안정적인 리딩 전압을 제공하는 전압 클램핑 회로;
    전원 전압과 상기 전압 클램핑 회로 사이에 연결되고, 상기 전압 클램핑 회로가 작동하지 않을 때 상기 전압 클램핑 회로와 상기 전원 전압 사이의 통로를 차단하는 전원 스위치 회로;
    상기 전압 클램핑 회로에 연결되고, 상기 전압 클램핑 회로가 작동하기 전 상기 전압 클램핑 회로에 대하여 방전을 진행하는 방전 회로;
    상기 전압 클램핑 회로에 연결되고, 상기 전압 클램핑 회로가 작동을 개시할 때 상기 전압 클램핑 회로를 위하여 사전 충전을 진행하는 사전 충전 회로;
    상기 전압 클램핑 회로의 출력단에 연결되고, 리딩 전류와 참조 전류에 대하여 비교를 진행하고, 또한 비교 결과를 출력하는 전류 비교 회로를 포함하고,
    상기 전압 클램핑 회로는 인버팅 모듈 및 클램핑 트랜지스터를 포함하며; 상기 클램핑 트랜지스터의 제1단은 상기 저장 유닛에 연결되고, 제2단은 상기 리딩 전류를 출력하며, 제어단은 상기 인버팅 모듈의 출력단에 연결되며; 상기 인버팅 모듈의 입력단은 상기 클램핑 트랜지스터의 제1단에 연결되고,
    상기 방전 회로는 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터를 포함하며; 상기 제1 풀다운 트랜지스터의 제1단은 접지되고, 제2단은 상기 클램핑 트랜지스터의 제어단에 연결되며, 제어단은 제2 제어 신호를 수신하며; 상기 제2 풀다운 트랜지스터의 제1단은 접지되고, 제2단은 상기 인버팅 모듈의 입력단에 연결되며, 제어단은 상기 제2 제어 신호를 수신하는 것을 특징으로 하는 감지 증폭기.
  2. 제1항에 있어서,
    상기 감지 증폭기는 래치 회로를 더 포함하는 바, 상기 래치 회로는 상기 전류 비교 회로의 출력단에 연결되어, 상기 비교 결과를 보유하는 것을 특징으로 하는 감지 증폭기.
  3. 제2항에 있어서,
    상기 감지 증폭기는 완충 회로를 더 포함하는 바, 상기 완충 회로는 상기 전류 비교 회로와 래치 회로 사이에 연결되는 것을 특징으로 하는 감지 증폭기.
  4. 제1항에 있어서,
    상기 리딩 전압은 0.8V-1.1V에서 클램핑되는 것을 특징으로 하는 감지 증폭기.
  5. 제1항에 있어서,
    상기 전원 스위치 회로는 스위칭 트랜지스터를 포함하고, 상기 스위칭 트랜지스터의 제1단은 전원 전압에 연결되고, 제2단은 상기 인버팅 모듈의 작동 전압 입력단에 연결되며, 제어단은 제1 제어 신호를 수신하는 것을 특징으로 하는 감지 증폭기.
  6. 제1항에 있어서,
    상기 사전 충전 회로는 사전 충전 트랜지스터를 포함하고, 상기 사전 충전 트랜지스터의 제1단은 전원 전압에 연결되고, 제2단은 상기 클램핑 트랜지스터의 제2단에 연결되며, 제어단은 제3 제어 신호를 수신하는 것을 특징으로 하는 감지 증폭기.
  7. 제1항에 있어서,
    상기 전류 비교 회로는 전류 미러 및 전류원을 포함하며; 상기 전류 미러의 일단은 상기 전압 클램핑 회로의 리딩 전류 출력단에 연결되고, 타단은 상기 전류원에 연결되고 또한 상기 비교 결과를 출력하는 것을 특징으로 하는 감지 증폭기.
  8. 저장 장치에 있어서, 상기 저장 장치는 적어도,
    제어기, 기억장치 및 제1항 내지 제7항 중 어느 한 항에 따른 감지 증폭기를 포함하며;
    상기 제어기는 상기 기억장치 및 상기 감지 증폭기에 연결되고, 상기 기억장치 및 상기 감지 증폭기를 위하여 제어 신호를 제공하며;
    상기 기억장치는 데이터를 저장하며;
    상기 감지 증폭기는 상기 기억장치에 연결되어, 상기 기억장치에 저장된 데이터를 리딩하는 것을 특징으로 하는 저장 장치.
  9. 제8항에 있어서,
    상기 기억장치는 비휘발성 기억장치인 것을 특징으로 하는 저장 장치.
  10. 삭제
  11. 삭제
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