KR20140007464A - 인에이블 회로를 구비하는 디바이스 및 시스템 - Google Patents

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Abstract

인에이블 회로를 구비하는 디바이스 및 시스템의 예가 개시된다. 2개의 전압 공급원을 사용하여 주변 회로 및 I/O 회로를 구비하는 디바이스의 상이한 부분을 동작시킬 수 있다. 하나 이상의 디바이스의 상기 주변 회로에 상기 전압 공급이 디스에이블되면, 이 디바이스의 상기 I/O 회로는 디스에이블될 수 있다. 일부 예에서, 전력은 상기 I/O 회로를 통해 DC 전류 경로를 제거하거나 감소시키는 것에 의해 부분적으로 유리하게 절감될 수 있다.

Description

인에이블 회로를 구비하는 디바이스 및 시스템{DEVICES AND SYSTEMS INCLUDING ENABLING CIRCUITS}
본 발명의 실시예는 일반적으로 반도체 메모리에 관한 것으로, 보다 상세하게는, 듀얼 공급 전압 메모리(dual supply voltage memory)를 위한 인터페이스 회로의 예들이 기술된다.
랩탑 컴퓨터와 같은, PDA(portable digital assistant), 디지털 카메라, 모바일 폰, 디지털 오디오 플레이어, 비디오 게임 콘솔 등과 같은 전자 디바이스의 증가하는 대중화로 인해, 비휘발성 메모리에 대한 수요가 상승하고 있다. 비휘발성 메모리는 플래시 메모리를 포함하는 여러 유형이 있다. 플래시 메모리는 전술한 것과 같은 전자 디바이스에서 고속으로 정보를 저장하기 위해 요즈음 널리 사용된다. 플래시 메모리 셀은 일반적으로 플로팅 게이트에 전하를 저장하는 것에 의해 프로그래밍된다. 전하는 이후 전력이 플래시 메모리 디바이스로부터 제거된 후에도 무기한으로 게이트에 유지될 수 있다. 그리하여 플래시 메모리 디바이스는 비휘발성이다.
전하는 적절한 전압을 제어 게이트 및 드레인 또는 소스에 인가하는 것에 의해 플로팅 게이트에 저장된다. 예를 들어, 소스를 접지시키면서 충분히 높은 양(positive)의 전압을 제어 게이트에 인가하여 전자(electron)를 유인하여 이 전자를 게이트 산화물을 통해 채널 영역으로부터 플로팅 게이트로 터널링시키는 것에 의해 음(negative)의 전하를 플로팅 게이트에 배치할 수 있다.
플래시 메모리 셀은 소스에 대해 양의 전압을 제어 게이트에 인가하는 것에 의해 판독될 수 있다. 플래시 메모리 셀에 저장된 전하의 양은 플래시 메모리 셀이 소스 및 드레인 사이에 전류를 도통(conduct)시키기 위해 제어 게이트에 인가되어야 하는 전압의 크기를 결정한다. 음의 전하가 플로팅 게이트에 추가될 때, 플래시 메모리 셀의 역치 전압이 증가하여 플래시 메모리 셀이 전류를 도통시키기 위해 제어 게이트에 인가되어야 하는 전압의 크기를 증가시킨다. 판독 동작 동안, 불충분한 전하가 플로팅 게이트에 저장되면, 셀을 전도성으로 만들 만큼 충분히 높지만, 충분한 전하가 플로팅 게이트에 저장되면 셀을 전도성으로 만들 만큼 충분히 높지 않은 판독 전압이 제어 게이트에 인가된다. 판독 동작 동안, 셀의 출력 단자로 사용되는 드레인은 양의 전압으로 미리 충전되고, 소스는 접지에 연결된다. 그리하여, 플래시 메모리 셀의 플로팅 게이트가 충분히 충전되면, 드레인은 양의 전압으로 유지된다. 플래시 메모리 셀의 플로팅 게이트가 충분히 충전되지 않으면, 셀은 드레인을 접지시킨다.
플래시 메모리 셀이 프로그래밍되기 전에, 이 셀은 플로팅 게이트로부터 전하를 제거하는 것에 의해 소거될 수 있다. 이 셀은 프로그래밍에 사용되는 것과는 반대 극성을 가지는 게이트-소스 전압을 셀에 인가하는 것에 의해 소거될 수 있다. 예를 들어, 제어 게이트는 접지될 수 있고, 높은 양(positive)의 전압이 소스에 인가되어 전자를 게이트 산화물을 통해 터널링하게 하고 플로팅 게이트로부터 전하를 결핍시키게 한다. 또 다른 방법에서, 상대적으로 높은 음(negative)의 전압이 제어 게이트에 인가되고, 공급 전압과 같은 양의 전압이 소스 영역에 인가된다.
일반적인 플래시 메모리 디바이스는 행 및 열로 배열된 다수의 플래시 메모리 셀을 구비하는 메모리 어레이를 포함한다. 2개의 공통 유형의 플래시 메모리 어레이 아키텍처는 각각의 기본 플래시 메모리 셀 구성이 배열된 논리 형태를 위한 "NAND" 및 "NOR" 아키텍처이다. 일반적인 플래시 메모리 어레이는 다수의 블록으로 분할된 다수의 플래시 메모리 셀을 포함할 수 있다. 각 블록은 다수의 행을 포함할 수 있고, 동일한 행에 있는 셀은 공통 워드 라인에 연결된 제어 게이트를 구비한다. 동일한 열에 있는 셀은 서로 직렬 연결된 소스 및 드레인을 구비할 수 있다. 따라서 각 블록의 동일한 열에 있는 모든 메모리 셀은 일반적으로 서로 직렬 연결된다. 블록에 있는 상부 플래시 메모리 셀의 드레인은 선택 게이트 트랜지스터를 통해 비트 라인에 연결된다. 각 비트 라인은 어레이의 각 열에 저장된 데이터 비트를 나타내는 각 비트 라인 신호 BL1-BLN을 출력한다. 비트 라인은 다수의 블록을 통해 각 센스 증폭기로 연장될 수 있다.
플래시 메모리 어레이의 저장 용량은 각 플래시 메모리 셀에 다수의 데이터 비트를 저장하는 것에 의해 증가될 수 있다. 이것은 각 셀의 플로팅 게이트에 다수의 전하 레벨을 저장하는 것에 의해 달성될 수 있다. 이들 메모리 디바이스는 일반적으로 "MLC 메모리 셀"라고 알려진 멀티-비트 또는 멀티-레벨 플래시 메모리 셀이라고 지칭된다. MLC 셀에서, 각 전압 범위에 걸쳐 한정된 이산(distinct) 역치 전압 레벨에 대응하는 다수의 바이너리 데이터 비트는 단일 셀 내에 저장된다. 각 이산 역치 전압 레벨은 데이터 비트의 각 조합에 대응한다. 구체적으로, 비트의 개수(N)는 2N개의 이산 역치 전압 레벨을 요구한다. 예를 들어, 플래시 메모리 셀이 2개의 데이터 비트를 저장하기 위해, 비트 상태 00, 01, 10 및 11에 대응하는 4개의 이산 역치 전압 레벨이 필요하다. 메모리 셀의 상태를 판독할 때, 메모리 셀이 전류를 도통하는 역치 전압 레벨은 셀에 프로그래밍된 데이터를 나타내는 비트의 조합에 대응한다. 각 플래시 메모리 셀에 저장된 2개 또는 그 이상의 비트는 동일한 데이터 페이지에서 인접한 비트일 수 있다. 그러나, 보다 빈번히, 하나의 비트는 하나의 데이터 페이지 내 비트로 취급(treated)되며, 다른 비트는 인접한 데이터 페이지 내 대응하는 비트로 취급된다. 각 전하 레벨에 할당된 비트 상태는 어레이 내 메모리 셀의 모든 행에 대해 통상적으로 동일하다. 어레이에서 플래시 메모리 셀에 할당된 비트 상태는 보통 하드웨어로 구현되어서 플래시 메모리 디바이스의 동작 동안 변치 않을 수 있다.
메모리 디바이스는 판독 및 프로그램 동작을 하는데 상대적으로 높은 전압을 사용할 수 있다. 일 예에서, 판독 동작에는 5V를 사용하고 프로그램 동작에는 20V를 사용한다. 이들 전압은 외부에서 공급된 전압으로부터 메모리 디바이스에서 내부적으로 생성될 수 있다. 외부에서 공급된 전압은 일 예에서 3V일 수 있다. 판독 및 프로그램 동작에 사용되는 라인 드라이버 및 센스 증폭기는 이 외부에서 공급된 전압에 기초하여 생성된 승압(boosted)된 전압을 사용하여 동작할 수 있다.
메모리 디바이스에 있는 입력 및 출력 버퍼 회로는 일반적으로 메모리 디바이스에 연결된 입력/출력 버스를 구동하는데 필요할 수 있다. 이 버스는 이와 연관하여 상당한 커패시턴스를 구비할 수 있으므로, 이 버스를 구동하는데 사용된 전압은 일반적으로 낮다. 일부 예에서, 판독 및 프로그램 동작을 위한 승압된 전압을 생성하는데 사용된 외부에서 공급된 전압은 너무 높아서 입력/출력 버퍼에 의해 사용하기에 바람직하지 않을 수 있다.
따라서, 메모리 디바이스는 듀얼 전력 공급원을 구비할 수 있다. 일반적으로 Vcc_io라고 지칭되는 하나의 외부에서 공급된 전압이 전력 입력/출력 회로를 동작시키고 입력/출력 버스를 구동하는데 사용될 수 있다. 일 예에서 Vcc_io는 1.8V일 수 있다. 일반적으로 Vcc_peri라고 지칭되는 제2 외부에서 공급된 전압은 메모리 디바이스에 대한 판독 및 프로그램 동작에 사용되는 라인 드라이버 및 증폭기와 같은 주변 회로에 전력을 공급하는데 사용될 수 있다.
도 1은 종래 기술에 따른 듀얼 전력 공급원 메모리 디바이스의 개략도이다. 메모리 디바이스(100)는 임의의 개수의 메모리 셀을 포함할 수 있는 메모리 어레이(110)를 포함할 수 있다. 주변 회로(115)는 메모리 어레이(110)에 연결되고 데이터를 메모리 어레이(110)로 프로그래밍하거나 이 메모리 어레이로부터 데이터를 판독하도록 구성될 수 있다. 주변 회로(115)는 외부에서 공급된 전압 Vcc_peri를 수신하도록 구성된다. 전술한 바와 같이, 주변 회로(115)는 Vcc_peri의 전압을 메모리 어레이(110)를 판독하거나 프로그래밍하는데 사용되는 전압으로 승압할 수 있는 하나 이상의 전압 승압 회로를 포함할 수 있다. I/O 회로(120)는 주변 회로(115) 및 I/O 버스(125)에 연결될 수 있다. I/O 회로(125)는 버스(125)로부터 데이터를 수신하거나 또는 데이터를 버스(125)로 구동하는 버퍼 회로를 포함할 수 있다. I/O 회로는 제2 외부에서 공급된 전압 Vcc_io을 수신하도록 구성된다. Vcc_io 전압은 Vcc_peri 전압과는 상이할 수 있다. 특히, 전술한 바와 같이, Vcc_io 전압은 Vcc_peri 전압보다 더 낮을 수 있다. I/O 버스(125)는 메모리 제어기(130)에 연결된다.
도 1은 종래 기술에 따른 듀얼 전력 공급원 메모리 디바이스의 개략도;
도 2는 본 발명의 일 실시예에 따른 메모리 시스템의 개략도;
도 3은 본 발명의 일 실시예에 따른 메모리 디바이스의 성분 개략도;
도 4는 본 발명의 일 실시예에 따른 인터페이스 회로의 개략도;
도 5는 본 발명의 일 예에 따른 출력 버퍼의 개략도;
도 6은 본 발명의 일 예에 따른 입력 버퍼의 개략도;
도 7은 본 발명의 일 예에 따른 전압 검출기의 개략도;
도 8은 본 발명의 일 실시예에 따른 파형의 개략도;
도 9는 본 발명의 일 실시예에 따른 메모리 디바이스의 성분 개략도;
도 10은 본 발명의 일 실시예에 따른 인에이블 회로(enabling circuit)의 개략도;
도 11은 본 발명의 일 실시예에 따른 도 10의 인에이블 회로(930)의 동작을 도시하는 타이밍도;
도 12는 본 발명의 일 실시예에 따른 레벨 시프터(level shifter)의 개략도;
도 13은 본 발명의 일 실시예에 따른 원샷(one shot) 펄스 생성기의 개략도;
도 14는 본 발명의 일 실시예에 따른 지연 요소의 개략도.
전술한 바와 같이, 메모리 디바이스는 다수의 외부에서 공급된 전압 공급원을 사용할 수 있다. 본 명세서에 더 설명될 바와 같이, 외부에서 공급된 전압 공급원 중 하나는 메모리 디바이스의 동작 동안 디스에이블(disabled)(예를 들어 분리(disconnected), 셧다운(shutdown), 턴오프(turned off), 또는 다른 방법으로 이용가능하지 않게 될) 수 있다. 이것은 일부 예에서 전력을 절감할 수 있다. 본 발명의 실시예는 전압 공급원을 디스에이블시키는 것을 초래할 수 있는 누설 전류를 감소시키거나 제거할 수 있다. 본 발명의 일부 실시예는 이 장점을 제공하거나 또는 전술한 문제를 해결할 수 있는 것이지만, 이 장점 및 문제는 설명의 용이함을 위하여 제공된 것일 뿐이므로, 본 발명의 일부 예에서는 본 명세서에 설명된 이익의 일부 또는 전부를 제공하지 않거나 이 기술 분야에 식별된 단점 중 일부나 전부를 해결하지 않는 것일 수 있는 것으로 이해된다. 본 발명의 실시예는 시스템을 포함한다. 본 명세서에 사용된 바와 같이, 시스템은 메모리 시스템 또는 다른 시스템을 말할 수 있다. 설명된 예에 따른 시스템은 디바이스를 포함할 수 있다. 본 명세서에 설명된 바와 같이, 디바이스는 메모리 디바이스 또는 다른 디바이스를 말할 수 있다. 특정 상세가 본 발명의 실시예를 충분히 이해할 수 있도록 아래에 제공되었다. 그러나, 이 기술 분야에 통상의 지식을 가진 자에게는 본 발명의 실시예는 이들 특정 상세 중 일부 없이 실시될 수 있다는 것은 자명하다. 일부 경우에, 잘 알려진 회로, 제어 신호, 타이밍 프로토콜 및 소프트웨어 동작은 본 발명의 설명된 실시예를 불필요하게 불명확하게 하는 것을 회피하기 위해 상세히 도시되지 않았다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템의 개략도이다. 메모리 시스템(200)은 공통 I/O 버스(212)를 통해 메모리 제어기(210)에 연결된 다수의 메모리 디바이스(201, 202, 203)를 포함한다. 공통 I/O 버스는 예를 들어 적층된 메모리 시스템을 사용하는 실시예에서 실리콘 관통 전극(through-silicon via: TSV) 또는 다른 기판 관통 연결을 사용하여 각 메모리 디바이스(201, 202, 203)에 연결될 수 있다. 다른 예에서, 입력/출력 버스(212)는 다른 상호연결을 사용하여 공유될 수 있다. 3개의 메모리 디바이스(201, 202, 203)가 도 2에 도시되어 있으나, 임의의 개수가 일반적으로 사용될 수 있다.
각 메모리 디바이스(201, 202, 203)는 각 메모리 어레이를 포함할 수 있다. 메모리 어레이(215)는 메모리 디바이스(201)에 대해 도 2에 도시된다. 일반적으로 말하면, 메모리 어레이(215)는 임의의 방식으로 배열된 임의의 개수의 메모리 셀을 포함할 수 있다. 일반적으로 메모리 어레이(215)의 메모리 셀은 행 및 열로 배열될 수 있다. 주변 회로(220)는 메모리 어레이(215)에 연결된다. 주변 회로(220)는 메모리 어레이(215)로부터 데이터를 판독하거나 이 메모리 어레이로 데이터를 프로그래밍하도록 구성될 수 있다. 주변 회로(220)는 증폭기, 드라이버, 디코더, 또는 이들의 조합을 포함하지만 이들로 제한되지 않는다. 주변 회로(220)는 외부에서 공급된 전압 Vcc_peri를 수신하도록 구성될 수 있다. 전술한 바와 같이, 일부 예에서, 주변 회로(220)는 Vcc_peri의 전압을 승압할 수 있는 하나 이상의 전압 승압 회로를 포함할 수 있다. I/O 회로(225)는 주변 회로(220) 및 I/O 버스(212)에 연결된다. I/O 회로는, I/O 버스(212)로부터 데이터, 커맨드 및/또는 어드레스 신호를 수신하고, 이 데이터, 커맨드 및/또는 어드레스 신호를 I/O 회로(225) 및 다른 메모리 디바이스(202 및 203)의 I/O 회로에 제공할 수 있는 예를 들어, 입력 및/또는 출력 버퍼를 포함할 수 있다. I/O 회로(225)는 커맨드, 어드레스 및/또는 데이터 신호를 메모리 어레이(215)를 판독 및/또는 프로그래밍할 때 사용하기 위한 주변 회로(220)에 제공할 수 있다. 유사하게, 메모리 어레이로부터 판독된 데이터는 I/O 회로(225)에 의하여 I/O 버스(212)로 구동될 수 있다. I/O 회로(225)는 외부에서 공급된 전압 Vcc_io을 수신하도록 구성된다. 전술한 바와 같이, Vcc_io는 Vcc_peri 와는 다른 전압일 수 있다. 본 발명의 예에서, Vcc_io는 Vcc_peri보다 낮을 수 있다. 일 예에서, Vcc_io는 1.8V일 수 있는 반면, Vcc_peri는 3V일 수 있다.
외부에서 공급된 전압 Vcc_io은 공유된 전력 공급원 버스를 통해 메모리 시스템 내 다수의 메모리 디바이스에 제공될 수 있다. 예를 들어, 메모리 시스템(200)에서, Vcc_io는 전력 공급원 버스(230)를 통해 메모리 디바이스(201, 202 및 203)에 제공된다. 한편 Vcc_peri는 시스템의 메모리 디바이스에 개별적으로 제공되거나, 또는 Vcc_peri가 제공되는 메모리 디바이스의 전부보다 더 적은 수의 메모리 디바이스에 제공될 수 있다. 도 2의 예에서, Vcc_peri는 메모리 디바이스(201)에 특정된 전기 연결부(235)를 통해 메모리 디바이스(201)에 제공된다. 별개의 전기 연결부가 전압 Vcc_peri를 수용하기 위해 메모리 디바이스(202 및 203)에 제공될 수 있다. 따라서, 일부 예에서, Vcc_io가 디스에이블되면, 다수의 메모리 디바이스는 Vcc_io을 수신하지 않을 수 있다. 그러나, Vcc_peri는 개별 메모리 디바이스, 또는 메모리 디바이스의 그룹, 또는 일반적으로 시스템의 모든 메모리 디바이스보다 더 적은 개수의 메모리 디바이스에 대해 디스에이블될 수 있다.
시스템에 사용되는 메모리 디바이스의 개수가 증가하면, 소비되는 대기 전력의 양 또한 증가한다. 대기 전력을 감소시키기 위하여, Vcc_peri는 디스에이블될 수 있다. 일부 시스템에서, 전력은 Vcc_io가 인에이블(enabled)된 것으로 유지되는 동안 하나의 메모리 디바이스 또는 선택된 메모리 디바이스에 대해 Vcc_peri를 디스에이블시키는 것에 의해 절감될 수 있다. 그러나, 문제는 Vcc_io가 인에이블된 것으로 유지되는 동안 Vcc_peri가 디스에이블되는 경우 발생할 수 있다. 이 문제는 Vcc_io로부터 I/O 회로를 통해 접지로 누설 경로가 있을 수 있다는 것이다. 따라서, Vcc_io로부터 접지로 직류가 흘러서, 디바이스의 전력 소비에 기여할 수 있다.
본 발명의 예는 Vcc_peri가 디스에이블될 때 메모리 디바이스의 I/O 회로를 디스에이블할 수 있는 인에이블 회로를 포함한다. 도 2를 참조하면, 인에이블 회로(250)는 I/O 회로(225)에 연결된다. 인에이블 회로(250)는 제어 신호(예를 들어, 인에이블 신호 io_en)를 제공(예를 들어 생성)하도록 구성될 수 있다. 인에이블 신호 io_en의 제1 상태에 응답하여, I/O 회로는 인에이블되도록 구성되고 신호를 및/또는 I/O 버스(212)에 연결하거나 이 버스로부터 신호를 연결할 수 있다. 그러나, 인에이블 신호 io_en의 제2 상태에 응답하여, I/O 회로는 I/O 회로(225)를 통해 DC 전류 경로가 형성되지 않도록 외부에서 공급된 전압 공급원 Vcc_io 및/또는 접지로부터 이들을 분리하는 것에 의해 디스에이블시키도록 구성된다. 아래에 더 설명된 바와 같이, 일부 예에서, 인에이블 회로(250)는 외부에서 공급된 전압 공급원 Vcc_io 및 Vcc_peri에 연결될 수 있다. 일부 예에서, 인에이블 회로(250)는 주변 회로(220)에 연결될 수 있다. 메모리 디바이스(201)의 인에이블 회로(250)만이 도 2에 도시되어 있으나, 각 메모리 디바이스(201, 202 및 203)는 각 I/O 회로를 인에이블 및/또는 디스에이블시키는 각 인에이블 회로를 포함할 수 있는 것으로 이해된다.
본 발명의 일부 예에서, 인에이블 회로(250)는 Vcc_io 및/또는 Vcc_peri가 디스에이블되었는지의 여부를 검출하도록 구성된 회로를 포함할 수 있다. 하나의 이러한 구현예는 도 3에 도시된다. 도 3은 본 발명의 일 실시예에 따른 메모리 디바이스의 성분 개략도이다. 메모리 디바이스(300)는 도 2에 도시된 것과 동일한 참조 번호로 레이블된 여러 성분을 포함한다. 주변 회로(220)는 Vcc_peri를 수신하도록 구성되고 I/O 회로(225)에 연결된다. 메모리 어레이(215)는 도 3에 도시되어 있지 않고, 주변 회로(220)에 연결될 수 있다. 도 3은 주변 회로(220)로부터 I/O 회로(225)에 제공될 수 있는 I/O 버퍼 제어 신호(310)를 도시한다. 출력_데이터(312)는 주변 회로(220)로부터 I/O 회로에 제공될 수 있다. 출력_데이터(312)는 메모리 어레이로부터 수신된 데이터를 나타낼 수 있다. 입력_데이터(314)는 I/O 회로(225)로부터 주변 회로(220)에 제공될 수 있다. 입력_데이터(314)는 메모리 어레이에 기록될 데이터를 나타낼 수 있다. 일반적으로 전술한 바와 같이, I/O 회로(225)는 Vcc_io가 제공될 수 있고 I/O 버스를 구동할 수 있다. I/O 회로(225)는 도 3에 도시된 I/O 패드(316)와 같은 하나 이상의 외부에서 액세스가능한 단자에 연결될 수 있다. I/O 패드(316)는 도 2의 I/O 버스(212)에 연결될 수 있다. I/O 패드(316)와 같은 외부에서 액세스가능한 단자는 I/O 버스를 메모리 디바이스(300)에 연결하기 위한 인터페이스를 제공할 수 있고, 일반적으로 본딩패드, 핀, 또는 다른 상호연결부를 포함하나 이로 제한되지 않는 임의의 적절한 형태를 취할 수 있다.
일반적으로 전술한 바와 같이, 본 발명의 실시예는 메모리 디바이스의 I/O 회로를 인에이블 및/또는 디스에이블할 수 있는 제어 신호를 제공한다. 도 3에서, 인에이블 회로(250)의 일 구현예가 도시된다. 인에이블 회로(250)는 제어 신호, io_en를 제공하도록 구성된다. 인에이블 회로(250)는 2개의 전압 검출기(352, 354) 및 인터페이스 회로(356)를 포함할 수 있다. 전압 검출기(352)는 전압 공급원 Vcc_peri에 연결될 수 있다. 전압 검출기(352)는 신호 Lowvcc_를 제공할 수 있고, 여기서 Lowvcc_ 신호의 상태는 전압 Vcc_peri가 역치 전압보다 더 낮은지의 여부를 나타낸다. 즉, 전압 검출기(352)는 Vcc_peri 입력에 수신된 전압을 역치와 비교할 수 있다. Vcc_peri 전압이 역치 미만으로 떨어지는 경우에, 예를 들어 Vcc_peri 전압 공급원이 디스에이블될 때, Lowvcc_ 신호는 이를 나타낼 수 있다. 일 예에서, Lowvcc_ 신호는 Vcc_peri 입력에 수신된 전압이 회로의 동작을 위해 충분한 높은 전압에 있을 때 하이(high) 또는 논리 '1' 상태를 가진다. 일 예에서, 이 전압은 3V 또는 이보다 더 높을 수 있다. Vcc_peri 입력에서 수신된 전압이 역치(일 예에서 3V)보다 더 낮으면, Lowvcc_ 신호는 로우(low) 또는 논리 '0' 상태로 전이할 수 있다.
유사한 방식으로, 전압 검출기(354)는 전압 공급원 Vcc_io에 연결될 수 있다. 전압 검출기(354)는 신호 Lowvccq_를 제공할 수 있고, 여기서 Lowvccq_ 신호의 상태는 전압 Vcc_io가 역치 전압보다 더 낮은지의 여부를 나타낸다. 즉, 전압 검출기(354)는 Vcc_io 입력에서 수신된 전압을 역치와 비교할 수 있다. Vcc_io 전압이 예를 들어 Vcc_io 전압 공급원이 디스에이블될 때 역치 미만으로 떨어지는 경우에, Lowvccq_ 신호는 이를 나타낼 수 있다. 일 예에서, Lowvccq_ 신호는 Vcc_io 입력에서 수신된 전압이 회로의 동작을 위해 충분히 높은 전압에 있을 때 하이 또는 논리 '1' 상태를 가진다. 일 예에서, 이 전압 1.8V 또는 이보다 더 높을 수 있다. Vcc_io 입력에서 수신된 전압이 역치(일 예에서 1.8V)보다 더 낮으면, Lowvccq_ 신호는 로우 또는 논리 '0' 상태로 전이할 수 있다.
임의의 적절한 전압 검출기가 전압 검출기(352 및 354)를 구현하는데 사용될 수 있다. 일부 예에서, 전압 검출기(352, 354)는 Vcc_peri 및 Vcc_io 전압을 기준 전압과 각각 비교하는 밴드갭 기준 및 비교 회로를 각각 포함할 수 있다.
인터페이스 회로(356)는 Lowvcc_ 및 Lowvccq_ 신호를 수신하고 io_en 신호를 제공하도록 구성된다. 도 3에 도시된 바와 같이, 인터페이스 회로(356)는 또한 Vcc_peri 및 Vcc_io 공급 전압에 연결될 수 있다. 일반적으로, io_en 신호는 Vcc_peri 및 Vcc_io 공급 전압이 모두 인에이블되고 회로의 동작을 위해 충분한 전압인지의 여부를 나타낼 수 있다. 공급 전압들 중 어느 것이 디스에이블되면, io_en 신호는 이를 나타낼 수 있고, 일반적으로 전술한 바와 같이 예를 들어 I/O 회로를 통한 DC 전류 경로의 생성을 회피하기 위하여, I/O 회로(225)를 디스에이블(예를 들어, 하나 이상의 외부에서 액세스가능한 단자로부터 이 회로를 분리)할 수 있다. 따라서, 인터페이스 회로(356)는 일반적으로 아래 표에 따라 io_en 신호를 제공할 수 있다:
경우 1 2 3 4
Vcc_peri 하이
(예를 들어 3V)		 로우
(예를 들어 <3V)		 하이
(예를 들어 3V)		 로우
(예를 들어 <3V)
Vcc_io 하이
(예를 들어 1.8V)		 하이
(예를 들어 1.8V)		 로우
(예를 들어 <1.8V)		 로우
(예를 들어 <1.8V)
io_en 하이
(예를 들어 1.8V)		 로우
(예를 들어 0V)		 로우
(예를 들어 0V)		 N/A
경우 1은 메모리 디바이스가 판독 및 프로그램 동작에 이용가능한 정상 바이어스 조건에 대응한다. 경우 2 및 경우 3은 2개의 전력 공급 전압 중 하나가 디스에이블된 조건이다. 이들 경우에, 로우 io_en 신호는 외부에서 액세스가능한 단자 및 I/O 회로 사이의 상호연결을 디스에이블할 수 있다. 경우 2는 Vcc_peri가 0V여서 Vcc_peri가 디스에이블된 상황을 나타낼 수 있는 상황을 포함한다. 경우 2에서, 도 3을 다시 참조하면, 주변 회로(220)는 전력 공급원이 디스에이블된 이후에는 전력을 전혀 소비하지 않을 수 있다. 따라서, IO 버퍼 제어 신호(310) 및 출력_데이터(312)의 전압은 미지(unknown)일 수 있다. 그러나, io_en 신호는 DC 전류가 I/O 회로(225)를 통해 흐르지 않도록 I/O 회로(225)를 디스에이블시킬 수 있다. 아래에 더 설명된 바와 같이, I/O 회로(225)에 포함된 회로는 io_en 신호가 로우일 때 회로에 DC 전류가 흐르지 않는 것을 보장하는 io_en 입력을 포함할 수 있다. 경우 3은 Vcc_io = 0V이어서, Vcc_io 전압 공급원이 디스에이블된 것을 것을 나타내는 경우를 포함한다. 이러한 상황에서, 도 3을 다시 참조하면, I/O 회로(225)는 전압 공급원을 수신하지 않으므로 전력을 전혀 소비하지 않을 수 있다. 따라서, 도 3의 입력_데이터(314)의 전압 레벨은 미지일 수 있다. 주변 회로(220)는 또한 주변 회로(220)를 통해 DC 전류가 흐르지 않는 것을 보장하는 io_en 입력을 구비할 수 있다.
이해될 수 있는 바와 같이, 여러 회로들이 상기 표에 따라 동작하는 인터페이스 회로(356)를 구현하는데 사용될 수 있다. 인터페이스 회로의 일 구현예의 일례는 도 4에 도시된다. 도 4는 본 발명의 일 실시예에 따른 인터페이스 회로의 개략도이다. 인터페이스 회로(400)는 도 3의 인터페이스 회로(356)를 구현하는데 사용될 수 있다. 인터페이스 회로(400)는 5개의 서브-회로(411-415)를 포함한다.
서브-회로(411)는 Lowvcc_ 및 Lowvccq_가 모두 하이일 때 io_en 신호를 Vcc_io로 끌어올리도록(pull up) 구성된다. 즉, 서브-회로(411)는 상기 표에서 경우 1을 구현하는데 사용될 수 있다. 도 3을 참조하여 전술한 바와 같이, 하이 Lowvcc_ 신호는 Vcc_peri가 디바이스의 동작을 위해 충분한 전압에 있다는 것을 나타내고, 하이 Lowvccq_ 신호는 Vcc_io가 디바이스의 동작을 위해 충분한 전압에 있다는 것을 나타낸다. Lowvcc_ 및 Lowvccq_가 모두 하이이면, n-FET 트랜지스터(422, 423)는 모두 턴온되어, 노드(425)를 접지에 연결할 수 있다. Vcc_peri에 의해 전력 공급되는 인버터(inverter)(426)는 하이 Lowvcc_ 신호를 로우로 인버팅하고, n-FET 트랜지스터(427)는 턴오프될 수 있다. 노드(425)가 접지에 연결되면, p-FET 트랜지스터(428)의 게이트는 접지에 있어, p-FET 트랜지스터(428)를 턴온하고 출력 노드(430)를 Vcc_io에 연결할 수 있다. Vcc_io에 있는 노드(430)는 p_FET 트랜지스터(429)를 턴오프할 수 있다.
서브-회로(413 및 415)는 상기 표에서 Vcc_peri가 로우에 있을 수 있는 경우 2를 구현하는데 사용될 수 있다. 따라서, Lowvcc_ 신호는 로우일 수 있는 반면 Lowvccq_ 신호는 하이일 수 있다. 서브회로(413)는 Vcc_io에 의해 전력 공급되는 인버터(432)를 포함한다. 인버터는 Lowvcc_ 신호를 하이 신호로 인버팅하여, n-FET 트랜지스터(434)를 턴온할 수 있다. n-FET 트랜지스터(434)를 턴온하면, 노드(430) (예를 들어, io_en 신호)를 접지로 끌어내릴 수 있다(pull down). 서브회로(415)는 Vcc_peri에 의해 전력 공급되는 인버터(436)를 포함한다. 인버터는 Lowvcc_ 신호를 하이 신호로 인버팅하여, n-FET 트랜지스터(438)를 턴온한다. n-FET 트랜지스터(438)를 턴온하면 노드(430)(예를 들어 io_en 신호)를 접지로 끌어내릴 수 있다. 서브회로(413 및 415)는, 인버터(432)가 Vcc_io에 의해 전력 공급되고 인버터(436)가 Vcc_peri에 의해 전력 공급되는 것을 제외하고는, 유사하다. 그리하여 2개의 서브회로(413 및 415)는 하나 또는 다른 전력 공급 전압이 디스에이블되거나 또는 불안정하게 되는 경우에 일부 리던던시(redundancy)를 제공한다.
서브-회로(412 및 414)는 상기 표에서 Vcc_io가 로우일 수 있는 경우 3을 구현하는데 사용될 수 있다. 따라서, Lowvccq_ 신호는 로우일 수 있는 반면 Lowvcc_ 신호는 하이일 수 있다. 서브회로(412)는 Vcc_io에 의해 전력 공급되는 인버터(440)를 포함한다. 인버터는 Lowvccq_ 신호를 하이 신호로 인버팅하여, n-FET 트랜지스터(442)를 턴온할 수 있다. n-FET 트랜지스터(442)를 턴온하면 노드(430) (예를 들어 io_en 신호)를 접지로 끌어내릴 수 있다. 서브회로(414)는 인버터(450) 및 끌어내림 n-FET 트랜지스터(452)를 포함한다. 그러나, 하이 Lowvccq_ 신호가 Vcc_io 전력 공급원과 같은 크기(예를 들어 1.8V)를 구비할 수 있도록 Vcc_io 신호에 기초하여 Lowvccq_ 신호가 제공된다는 것이 상기된다. 따라서, Vcc_io에 있는 하이 Lowvccq_ 신호가 인버터(450)에 의해 인버팅될 만큼 충분히 높지 않을 수 있기 때문에 Lowvccq_ 신호는 Vcc_peri에 의해 전력 공급되는 인버터(450)에 직접 제공되지 않을 수 있다. 따라서, 레벨 컨버터 회로(454)가 제공된다. Lowvccq_ 신호는 n-FET 트랜지스터(456)의 게이트에 제공된다. Lowvccq_ 신호가 로우일 때, n-FET 트랜지스터(456)는 턴온되어, 로우 전압을 인버터(458)에 제공할 수 있다. 인버터(458)는 하이 신호를 인버터(450)에 제공하고, 이 인버터는 n-FET 트랜지스터(452)를 턴온시키기에는 충분치 않는 로우 신호를 트랜지스터(452)의 게이트에 제공할 수 있다. Lowvccq_ 신호가 로우이면, n-FET 트랜지스터(456)는 턴온되지 않을 수 있다. p-FET 트랜지스터(460)는 게이트에 인가된 접지 전압에 의해 턴온되어서, Vcc_peri에 기초한 하이 전압을 인버터(458)의 입력에 제공한다. Vcc_peri에 의해 전력 공급되는 인버터(458)는 따라서 로우 전압을 인버터(450)의 입력에 제공하고, 이 인버터는 하이 전압을 트랜지스터(452)의 게이트에 제공한다. 트랜지스터(452)는 턴온하여, 노드(430)(예를 들어 io_en 신호)를 접지로 끌어올릴 수 있다. 따라서, Lowvccq_ 신호가 로우이면, 서브회로(414)는 io_en 신호를 로우로 내릴 수 있다. 레벨 컨버터 회로(454)의 일 구현예가 도 4에 도시되어 있으나, 레벨 컨버터 회로의 다른 구현예들도 다른 예에서 사용될 수 있다.
따라서, 도 4의 인터페이스 회로(400)를 구비하는 인터페이스 회로의 예가 설명되었다. 인터페이스 회로(400)는 도 3의 인터페이스 회로(356)를 구현하는데 사용될 수 있다. 인터페이스 회로(400)가 다수의 서브회로를 구비하는 것으로 도시되어 있으나, 서브회로(412)와 같은 서브회로 중 일부는 일부 실시예에서 필요치 않을 수 있다. 인터페이스 회로는 도 3의 I/O 회로(225)와 같은 I/O 회로를 인에이블 또는 디스에이블시키는데 사용될 수 있는 io_en 신호를 제공하는데 사용된다는 것이 상기된다. 따라서, io_en 신호에 응답하여 인에이블 또는 디스에이블시키도록 구성된 I/O 회로의 예가 이제 설명된다.
도 5는 본 발명의 일 예에 따른 출력 버퍼의 개략도이다. 출력 버퍼(500)는 도 3의 I/O 회로(225)에 포함될 수 있고, 예를 들어, I/O 버스(212)에 연결될 수 있다. 출력 버퍼(500)는 p-FET 트랜지스터(505) 및 n-FET 트랜지스터 410를 포함한다. p-FET 트랜지스터(505)는 Vcc_io 및 출력 노드(507) 사이에 연결된다. n-FET 트랜지스터(510)는 접지 및 출력 노드(507) 사이에 연결된다. 이런 방식으로, n-FET 트랜지스터(510)가 온(on)이면, 노드(507)는 접지로 끌어내려질 수 있는 반면, p-FET 트랜지스터(505)가 온이면, 노드(507)는 Vcc_io로 끌어올릴 수 있다. 논리 회로(515)는 출력 데이터 신호(517) 및 io_en 신호(520)의 조합에 기초하여 트랜지스터(505 및 510)의 게이트에 대한 제어 신호를 제공한다. 출력 데이터 신호(517)는 예를 들어 도 3에 도시된 출력_데이터 신호(312)일 수 있다. 다시 도 5를 참조하면, 논리 회로(515)는 트랜지스터(505)의 게이트에 연결된 출력을 구비하는 NAND 게이트(522)를 포함한다. NAND 게이트는 NAND 게이트(522)의 각 입력에서 io_en 신호(520) 및 출력 데이터 신호(517)를 수신한다. io_en 신호(520)가 로우이면, NAND 게이트(522)의 출력은 출력 데이터 신호(517)의 상태에 상관없이 하이일 수 있다. 따라서, io_en 신호(520)가 로우이면, 트랜지스터(505)는 턴온되지 않을 수 있다. 그러나, io_en 신호(520)가 하이이면, NAND 게이트(522)에 의해 트랜지스터(505)에 제공된 신호는 출력 데이터 신호(517)의 값에 기초할 수 있다. 논리 회로(515)는 트랜지스터(510)의 게이트에 연결된 NOR 게이트(525)를 더 포함한다. io_en 신호(520)는 인버터(527)에 의해 NOR 게이트(525)의 하나의 입력에 제공된다. io_en 신호(520)가 로우이면, 인버터(527)는 하이 신호를 NOR 게이트(525)의 하나의 입력에 제공하고, 이 NOR 게이트는, 로우 신호를 트랜지스터(510)의 게이트에 제공하여, 트랜지스터(510)의 턴온을 방지할 수 있다. 이런 방식으로, 출력 버퍼(500)는 로우 io_en 신호에 의해 디스에이블될 수 있다. io_en 신호(520)가 하이이면, 그러나, NOR 게이트(525)의 출력은 출력 데이터 신호(517)의 값에 의해 결정된 상태에 있을 수 있다. 따라서, 하이 io_en 신호는 출력 버퍼(500)를 인에이블할 수 있다.
도 6은 본 발명의 일 예에 따른 입력 버퍼의 개략도이다. 입력 버퍼(600)는 예를 들어 도 3의 I/O 회로(225)에 포함될 수 있다. 입력 버퍼(600)는 입력_데이터 신호(610)를 제공할 수 있는 인버터(605)를 포함한다. 입력_데이터 신호(610)는 예를 들어 도 3의 입력_데이터 신호(314)에 대응할 수 있다. 입력 버퍼(600)는 NAND 게이트(615)를 더 포함한다. NAND 게이트(615)는 하나의 입력에서 io_en 신호(520)를 수신할 수 있고 다른 입력에서 I/O 버스로부터 데이터 신호를 수신할 수 있다. 데이터 신호는 예를 들어, 도 3에 도시된 바와 같이 I/O 버스(212)로부터 수신될 수 있다. 다시 도 6을 참조하면, io_en(520) 신호가 로우이면, NAND 게이트의 출력은 I/O 버스로부터의 데이터 신호의 상태에 상관없이 하이일 수 있다. NAND 게이트(615)의 하이 출력은 인버터(605)에 제공되고, 이 인버터는 로우 입력_데이터 신호(610)를 제공할 수 있다. 이런 방식으로, 로우 io_en 신호(520)는 입력 버퍼(600)를 디스에이블할 수 있다. io_en 신호(520)가 하이이면, NAND 게이트의 출력은 I/O 버스로부터 수신된 데이터 신호의 상태에 의존할 수 있고, 따라서 인버터(605)의 출력은 또한 I/O 버스로부터 수신된 데이터 신호의 상태에 대응할 수 있다. 이런 방식으로, 입력 버퍼(600)는 하이 io_en 신호에 응답하여 인에이블될 수 있다.
따라서, Vcc_io 및/또는 Vcc_peri가 디스에이블되었는지의 여부의 결정에 기초하여 io_enable 신호를 제공할 수 있는 인터페이스 회로의 예는 전술되었다. 도 7은 본 발명의 일 예에 따른 전압 검출기의 개략도이다. 전압 검출기(700)는 도 3의 전압 검출기(352)를 구현하는데 사용될 수 있다. 유사한 전압 검출기 회로는 도 3의 전압 검출기(354)를 구현하는데 사용될 수 있다. 다시 도 7을 참조하면, 전압 검출기(700)는 저항기(701-703)를 포함할 수 있다. 저항기가 도시되어 있으나, 저항을 구비하는 임의의 회로 요소가 사용될 수 있다. 저항기 701는 값(R1)을 구비하고 노드(710) 및 접지 사이에 연결된다. 저항기(702)는 값(R2)을 구비하고 Vcc_peri 및 노드(710) 사이에 연결된다. 노드(710)는 p-FET 트랜지스터(712)의 게이트에 연결된다. p-FET 트랜지스터(712)의 소스는 Vcc_peri에 연결되고 p-FET 트랜지스터(712)의 드레인은 출력 노드(714)에 연결된다. 저항기(703)는 값(R3)을 구비하고 노드(714) 및 접지 사이에 연결된다. Vcc_peri가 충분히 낮으면, 트랜지스터(712)는 오프될 수 있고, 저항기(703)는 노드(714)를 접지로 끌어내릴 수 있고, 따라서 전압 검출기(700)는 로우 Lowvcc_ 신호를 제공할 수 있다. Vcc_peri가 회로 성분에 의해 설정된 결정된 전압을 초과하면, 트랜지스터(712)는 턴온되어, Lowvcc_ 신호를 끌어올릴 수 있다.
도 8은 본 발명의 일 실시예에 따른 파형의 개략도이다. Vcc_peri 파형(810)이 도시되고 Lowvcc_ 파형(812)이 또한 도시된다. 도 8에 도시된 바와 같이, Vcc_peri 전압 소스는 디스에이블되어 있어서, Vcc_peri 신호는 로우이고, Lowvcc_ 신호 또한 로우이다. 시간(t1)에서, Vcc_peri 전압 소스는 하이 레벨로 전이하기 시작한다. 그러나, Lowvcc_ 신호는 로우로 유지된다. 시간(t2)에서, Vcc_peri 신호는 전압 Vdet에 도달한다. Vdet에 도달하면, Lowvcc_ 신호는 전이한다. 시간(t3)에 의하여 Vcc_peri 및 Lowvcc_ 신호는 하이로 전이한다. 전압 Vdet은 도 7의 전압 검출기(700)의 회로 파라미터에 기초하여 설정된다. 트랜지스터(712)의 역치 전압이 Vt이면, 등식(equality)으로 쓸 수 있다:
R2/(R1+R2)Vdet = |Vt|; 이는 다음과 같이 쓸 수 있다:
Vdet = |Vt|x(1+R1/R2). 이런 방식으로, 전압 Vdet은 R1, R2 및 Vt의 값을 선택하는 것에 의해 설정될 수 있다.
하이 io_en 신호가 I/O 회로를 인에이블시키는데 사용되고 및 로우 io_en 신호가 I/O 회로를 디스에이블시키는데 사용된 예들이 전술되었으나, 다른 구현예에서는 반대 상태로 사용될 수 있는데, 즉 로우 io_en 신호가 I/O 회로를 인에이블시키는 반면, 하이 io_en 신호는 I/O 회로를 디스에이블할 수 있다. 인터페이스 회로 및/또는 I/O 회로는 적절히 변경될 수 있다.
도 2를 다시 참조하면, 전력 공급원의 전압 레벨을 나타내는 신호 또는 전압 검출기를 포함할 수 있는 인에이블 회로(250)의 예들이 전술되었다. 예를 들어, 도 3에 도시된 인에이블 회로는 2개의 전압 검출기 및 인터페이스 회로를 포함한다. 본 발명의 다른 예에서, 제어기는 전력 공급 전압이 디스에이블된 것을 나타내는 디스에이블 커맨드 신호를 제공할 수 있다. 이러한 디스에이블 커맨드를 수신할 수 있는 인에이블 회로의 예들이 이제 설명된다.
도 9는 본 발명의 일 실시예에 따른 메모리 디바이스의 성분 개략도이다. 메모리 디바이스(900)는 도 2 및 도 3에 도시되고 동일한 참조 번호로 레이블링된 것과 많은 유사한 성분을 포함한다. I/O 회로(225)는 Vcc_io에 의해 전력 공급되고 도 9에 도시된 I/O 패드(316)를 포함하는 I/O 패드에 연결된다. 주변 회로(902)는 Vcc_peri에 의해 전력 공급될 수 있다. 주변 회로(920)는 I/O 제어 신호(922)를 I/O 버스(212)를 구동하기 위해 I/O 회로(225)에 제공할 수 있다. 데이터 신호(924)는 주변 회로(920) 및 I/O 회로(225) 사이에 제공될 수 있다.
도 9에 도시된 바와 같이, 주변 회로(920)는 인에이블 회로(930)에 신호, 즉 디스에이블 커맨드 신호 shtdwn_cmd(932) 및 로우 Vcc_peri 신호 Lowvcc_peri(934)를 제공할 수 있다. 디스에이블 커맨드 신호(932)는 도 2에서 메모리 제어기(210)와 같은 제어기에 의해 제공된 디스에이블 커맨드에 응답하여 제공될 수 있다. 디스에이블 커맨드는 Vcc_peri 전압 소스가 디스에이블되기 전에 메모리 제어기에 의해 제공될 수 있다. 디스에이블 커맨드는 메모리 시스템에 있는 특정 메모리 디바이스에 특정한 것일 수 있다. 그래서, 예를 들어, 도 2를 참조하면, 메모리 제어기(210)는 메모리 디바이스(201)에 대해 Vcc_peri를 디스에이블시키기에 앞서 디스에이블 커맨드를 제공할 수 있다. 도 9를 더 참조하면, 디스에이블 커맨드는 I/O 버스(212)에, I/O 회로(225) 및 주변 회로(920)에 제공될 수 있다. 주변 회로(920)는 shtdwn_cmd(932)를 제공할 수 있다. Lowvcc_peri(934) 신호는 Vcc_peri 전압 공급원의 전압 레벨을 나타내고, 동일하거나 유사한 방식으로 전술한 Lowvcc 신호와 동일하거나 유사한 방식으로 제공될 수 있다. 예를 들어, 도 7의 전압 검출기(700)는 Lowvcc_peri 신호(934)를 제공하는데 사용될 수 있다.
인에이블 회로(930)는 shtdwn_cmd 신호(932) 및 Lowvcc_peri 신호(934)를 수신할 수 있다. 인에이블 회로(930)는 io_en 신호를 제공한다. 특히, 인에이블 회로(930)는 shtdwn_cmd 신호(932)가 Vcc_peri가 디스에이블되거나 또는 곧 디스에이블될 수 있는 것을 나타내는 하이일 때 로우 io_en 신호를 제공할 수 있다. 이후, 인에이블 회로(930)는 Lowvcc_peri 신호(934)가 Vcc_peri 전압이 인에이블 (예를 들어 복원(restored))된 것을 나타낼 때 io_en 신호를 하이 상태로 다시 전이할 수 있다.
도 10은 본 발명의 일 실시예에 따른 인에이블 회로의 개략도이다. 전술한 인에이블 회로(930)는 shtdwn_cmd 신호(932) 및 Lowvcc_peri 신호(934)를 수신한다. shtdwn_cmd 신호(932)는 레벨 시프터(1005)에 의해 수신된다. shtdwn_cmd 신호(932)는 주변 회로(920)에 의해 전술한 바와 같이 제공될 수 있고 따라서 Vcc_peri 전력 도메인에 제공될 수 있다. 레벨 시프터(1005)는 shtdwn_cmd 신호(932)의 전압 레벨을 Vcc_io 전력 도메인으로 시프트할 수 있다. 결과 신호는 도 10에서 S1으로 도시된다. Lowvcc_peri 신호(934)는 또 다른 레벨 시프터(1010)에 의해 수신될 수 있다. 레벨 시프터(1010)는 Vcc_peri 레벨로부터 Vcc_io 레벨로 Lowvcc_peri 신호(934)의 전압 레벨을 유사하게 시프트할 수 있다. 레벨 시프터(1010)의 출력은 원샷 펄스 생성기(1015)의 입력에 연결된다. 원샷 펄스 생성기(1015)는 레벨 시프터(1010)로부터의 하이 레벨 신호의 수신에 응답하여 펄스를 생성할 수 있다. 결과 신호는 도 10에서 R1로 표시된다.
S1 신호는 래치(latch)(1020)에 입력으로 제공된다. S1 신호는 shtdwn_cmd 신호(932)의 시프트된 형태(version)라는 것이 상기된다. S1 신호는 따라서 하이 shtdwn_vcc_io 신호(1022)를 제공하도록 래치(1020)를 설정할 수 있다. shtdwn_vcc_io 신호(1022)는 로우 io_en 신호를 제공하도록 인버터(1024)에 제공될 수 있다. 이런 방식으로, 로우 io_en 신호는 하이 shtdwn_cmd 신호(932)에 대응하여 디스에이블 커맨드 신호의 수신에 응답하여 제공될 수 있다. 래치(1020)는 래치가 리셋될 때까지 io_en 신호 하이를 홀딩할 수 있다. 도 10에 도시된 바와 같이, R1 신호는 래치를 리셋할 수 있다. R1 신호가 하이 Lowvcc_peri 신호(934)에 응답하여 생성된 펄스일 수 있다는 것이 상기된다. 이런 방식으로, Lowvcc_peri 신호(934)가 Vcc_peri가 충분한 전압으로 리턴한 것을 나타내면, 래치(1022)는 리셋될 수 있다. 따라서, shtdwn_vcc_io 신호(1022)는 로우로 전이할 수 있고, io_en 신호는 하이로 전이할 수 있다. 이런 방식으로, 래치(1020)는 메모리 제어기로부터의 디스에이블 커맨드에 응답하여 설정되어, I/O 회로를 디스에이블시키는 하이 io_en 신호를 제공할 수 있다. 래치(1020)는 Vcc_peri 전압이 인에이블된 것을 나타내는 지시에 응답하여 리셋되어, I/O 회로를 인에이블시키는 로우 io_en 신호를 제공할 수 있다.
도 11은 본 발명의 일 실시예에 따른 도 10의 인에이블 회로(930)의 동작을 도시하는 타이밍도이다. shtdwn_vcc_io 신호(1022)는 시간(to)에서 하이로 전이하는 것으로 도시된다. shtdwn_vcc_io 신호(1022)는 주변 회로를 통해 메모리 제어기로부터 수신될 수 있는 디스에이블 커맨드에 응답하여 하이로 전이한다. 디스에이블 커맨드는 Vcc_peri 전압이 로우로 전이하기 전에 송신될 수 있다. 도 11에서, Vcc_peri 신호는 차후 시간(t1)에 로우로 전이하기 시작한다. Vcc_peri 신호가 로우로 전이할 때, Lowvcc_peri 신호는 또한 로우로 전이한다. 래치(1020)는 설정된 것이기 때문에, shtdwn_vcc_io 신호는 하이로 유지된다. 시간(t2)에서 Vcc_peri 전압은 인에이블된다. Vcc_peri 전압이 결정된 전압에 도달하면, 일반적으로 전술한 바와 같이, Lowvcc_peri 신호(934)는 도 11에서 시간(t3)에서 시작하는 하이로 전이할 수 있다. 다시, 래치(1020)는 설정된 것으로 유지되어, shtdwn_vcc_io 신호(1022)는 하이로 유지되고, io_en 신호는 로우로 유지된다. Lowvcc_peri 신호(934)가 하이로 전이하면, 이 신호는 원샷(1015)을 트리거하여 도 11에서 시간(t4)에서 펄스(R1)을 생성할 수 있다. R1 펄스는 래치(1020)를 리셋하고, 따라서 shtdwn_vcc_io 신호는 로우로 전이하고 io_en 신호는 도 11의 시간(t5)에서 하이로 전이한다.
도 12는 본 발명의 일 실시예에 따른 레벨 시프트의 개략도이다. 레벨 시프터(1005)는 도 10의 인에이블 회로에 사용된다, 예를 들어. 도 12에 도시된 레벨 시프터는 또한 도 10의 레벨 시프터(1010) 및/또는 도 4를 참조하여 전술한 레벨 컨버터를 구현하는데 사용될 수 있다. 다른 예에서, 다른 레벨 시프트 회로가 사용될 수 있다. 도 12의 레벨 시프터(1005)는 트랜지스터(1205)의 게이트에서 shtdwn_cmd 신호(932)와 같은 입력 신호를 수신할 수 있다. 트랜지스터(1205)의 게이트에서 하이 신호는 트랜지스터(1205)를 턴온하여, 트랜지스터(1205)의 드레인을 접지로 끌어내릴 수 있다. 트랜지스터(1205)의 드레인은 p-FET 트랜지스터(1210)의 게이트에 연결된다. p-FET 트랜지스터(1210)의 게이트에 로우 전압은 p-FET 트랜지스터(1210)를 턴온하여, 출력 노드(1215)를 전압 Vcc_io로 끌어올릴 수 있다. 이런 방식으로, Vcc_peri 레벨에서 하이 입력 신호는 Vcc_io 레벨에서 하이 출력 신호로 시프트될 수 있다. 하이 출력 노드(1215)는 p-FET 트랜지스터(1217)를 턴오프할 수 있다. 입력 신호는 또한 인버터(1220)에 제공된다. 인버터(1220)의 출력은 n-FET 트랜지스터(1225)의 게이트에 연결된다. 입력 신호가 로우일 때, 트랜지스터(1225)의 게이트에서의 신호는 하이이어서, 트랜지스터(1225)를 턴오프한다. 입력 신호가 로우일 때, 트랜지스터(1225)의 게이트에서의 신호는 하이이어서, 트랜지스터(1225)를 턴온하고 출력을 접지로 끌어내린다.
도 13은 본 발명의 일 실시예에 따른 원샷 펄스 생성기의 개략도이다. 펄스 생성기(1015)는 도 10의 인에이블 회로의 일부를 형성할 수 있다. 다른 예에서, 다른 원샷 펄스 생성기 회로가 사용될 수 있다. 원샷 펄스 생성기(1015)는 지연 요소(1305) 및 AND 게이트(1310)를 포함한다. 도 10의 Lowvcc_peri 신호의 레벨-시프트된 형태(version)와 같은 입력 신호는 지연 요소(1305)의 입력 및 AND 게이트(1310)의 하나의 입력에 제공될 수 있다. 지연 요소(1305)는 다시 로우로 전이하기 전에 지연 시간 동안 상승 에지 신호를 홀딩할 수 있다. 지연 요소(1305)의 출력은 AND 게이트(1310)의 다른 입력에 제공된다. 따라서, AND 게이트(1310)는 입력 신호 및 지연된 상승 에지 신호가 모두 하이인 시간에 대응하는 폭을 구비하는 펄스 신호를 제공할 수 있다.
도 14는 본 발명의 일 실시예에 따른 지연 요소의 개략도이다. 지연 요소(1305)는 도 13의 원샷 회로 1015의 일부분을 형성할 수 있다. Lowvcc_peri 신호(934)의 레벨-시프트된 형태일 수 있는 입력 신호는 p-FET 트랜지스터(1405) 및 n-FET 트랜지스터(1407) 모두의 게이트에 제공된다. 입력 신호가 로우일 때, p-FET 트랜지스터(1405)는 턴온되어, 노드(1410)를 하이 전압에 놓고 커패시터(1412)를 충전할 수 있다. 노드(1410)는 인버터(1414)의 입력에 연결되고, 이 인버터는 로우 신호를 제공할 수 있다. 인버터(1414)의 출력은 인버터(1416)의 입력에 연결되고, 이 인버터는 하이 신호를 제공할 수 있다. 따라서, 지연 요소(1305)에 로우 입력 신호는 하이 출력 신호를 제공하고 커패시터(1412)를 충전할 수 있다. 입력 신호가 하이로 전이하면, n-FET 트랜지스터(1407)는 턴온되어, 노드(1410) 및 접지 사이에 저항기(1420)를 연결할 수 있다. p-FET 트랜지스터(1405)는 턴오프될 수 있다. 따라서, 커패시터(1412)는 저항기(1420)를 통해 접지로 방전될 수 있다. 이런 방식으로, 노드(1410)가 하이에 유지될 때 입력 신호가 로우에서 하이로의 전이에 후속하는 시간 기간이 있고 출력 신호는 또한 하이로 유지된다. 이 시간 기간 후에, 커패시터(1412)는 결핍될 수 있고, 노드(1410) 및 출력 신호는 로우로 전이할 수 있다. 도 12를 다시 참조하면, AND 게이트(1310)는 입력 신호 및 지연 요소(1305)의 출력이 모두 하이일 때 하이 출력 신호를 제공할 수 있다. 이 조건은 커패시터(1412)가 방전하는 동안 이 시간 기간이 입력 신호의 로우에서 하이로의 전이에 후속하여 일어날 수 있다. 이런 방식으로, 전술한 리셋 펄스(R1)가 생성될 수 있다.
따라서 제어 신호를 제공할 수 있는 인에이블 회로의 예들이 전술되었다. 제어 신호는 I/O 회로에 제공될 수 있다. 제어 신호는 Vcc_peri 전압이 동작을 하는데 충분한 레벨에 있는 것에 대응하는 하나의 상태, 및 Vcc_peri 전압이 회로의 동작을 하기에 충분치 않은 레벨에 있는 것에 대응하는 다른 상태를 가질 수 있다. Vcc_peri가 회로의 동작에 불충분한 것을 나타내는 제어 신호에 응답하여, I/O 회로는 디스에이블되어 I/O 회로를 통해 전류 경로를 감소시키거나 제거할 수 있다. 멀티-디바이스 메모리 시스템에서, I/O 회로는 디바이스 마다 인에이블 또는 디스에이블될 수 있다. 이런 방식으로, Vcc_peri는 메모리 디바이스 중 특정된 것에 대해 디스에이블될 수 있고, 이 특정 메모리 디바이스의 I/O 회로는 또한 디스에이블될 수 있다. 이런 방식으로, Vcc_peri는 Vcc_io가 온으로 유지되는 동안 메모리 시스템 내 하나 이상의 메모리 디바이스에 대해 디스에이블될 수 있다.
도 2에 도시된 메모리 시스템은 예를 들어 카메라, 폰, 무선 디바이스, 디스플레이, 칩셋, 셋탑 박스, 게임 시스템, 차량 및 기기를 포함하는 프로세서 및 메모리를 사용하는 여러 제품 중 어느 것에 구현될 수 있다. 메모리 시스템을 사용하는 결과 디바이스는 최종 유저 기능을 수행하도록 전술한 인에이블 회로의 실시예로부터 이익을 얻을 수 있다.
전술한 바로부터 본 발명의 특정 실시예는 예시를 위하여 본 명세서에 설명되었으나, 본 발명의 사상 및 범위를 벗어남이 없이 여러 변형이 이루어질 수 있는 것으로 이해된다.

Claims (26)

  1. 시스템으로서,
    복수의 디바이스;
    제어기; 및
    상기 복수의 디바이스 및 상기 제어기에 연결된 입력/출력(I/O) 버스를 포함하되;
    상기 복수의 디바이스 각각은
    복수의 메모리 셀을 구비하는 메모리 어레이;
    상기 메모리 어레이에 연결되고 제1 공급 전압을 수신하도록 구성된 주변 회로;
    상기 I/O 버스에 연결되고 상기 제1 공급 전압과는 다른 제2 공급 전압을 수신하도록 구성된 입력/출력 회로로서, 상기 입력/출력 회로는 제어 신호에 따라 디스에이블되도록 더 구성된 것인, 상기 입력/출력 회로; 및
    상기 I/O 회로에 연결되고 상기 제1 공급 전압의 전압에 적어도 부분적으로 기초하여 상기 제어 신호를 제공하도록 구성된 인에이블 회로를 포함하는 것인 시스템.
  2. 제1항에 있어서, 상기 인에이블 회로는, 상기 제1 공급 전압이 상기 입력/출력 회로의 동작을 위해 충분치 않은 경우, 상기 입력/출력 회로를 디스에이블시키도록 상기 제어 신호를 제공하도록 구성된 것인 시스템.
  3. 제1항에 있어서, 상기 인에이블 회로는 상기 제어기로부터의 디스에이블 커맨드의 수신에 응답하여 상기 입력/출력 회로를 디스에이블시키도록 구성된 것인 시스템.
  4. 제1항에 있어서, 상기 인에이블 회로는 상기 제1 공급 전압을 기준 전압과 비교하도록 구성된 것인 시스템.
  5. 디바이스로서,
    제1 전압 공급원을 수신하도록 구성된 입력/출력으로서, 상기 입력/출력 회로는 제어 신호에 응답하여 디스에이블되도록 구성된 것인, 상기 입력/출력;
    상기 입력/출력 회로에 연결되고 상기 제1 전압 공급원과는 다른 제2 전압 공급원을 수신하도록 구성된 주변 회로; 및
    상기 입력/출력 회로에 연결되고 상기 입력/출력 회로를 디스에이블시키도록 상기 제어 신호를 제공하도록 구성된 인에이블 회로를 포함하는 디바이스.
  6. 제5항에 있어서, 상기 인에이블 회로는 상기 제2 전압 공급원으로부터의 전압을 역치 전압과 비교하도록 구성된 제1 전압 검출기를 포함하고, 상기 제1 전압 검출기는 상기 비교에 기초하여 출력 신호를 제공하도록 구성된 것인 디바이스.
  7. 제6항에 있어서, 상기 인에이블 회로는 상기 제2 전압 공급원으로부터의 상기 전압이 상기 역치 전압 이하인 것을 나타내는 상기 출력 신호에 응답하여 상기 입력/출력 회로를 디스에이블시키도록 상기 제어 신호를 제공하도록 구성된 인터페이스 회로를 더 포함하는 것인 디바이스.
  8. 제7항에 있어서, 상기 인에이블 회로는 상기 제1 전압 공급원으로부터의 전압을 다른 역치 전압과 비교하도록 구성된 제2 전압 검출기를 더 포함하되, 상기 제2 전압 검출기는 상기 비교에 기초하여 다른 출력 신호를 제공하도록 구성된 것인 디바이스.
  9. 제7항에 있어서, 상기 인터페이스 회로는 상기 다른 출력 신호를 수신하고, 상기 제1 전압 공급원으로부터의 상기 전압이 상기 다른 역치 전압 이하인 것을 나타내는 상기 제2 출력 신호에 응답하여 상기 입력/출력 회로를 디스에이블시키도록 상기 제어 신호를 제공하도록 더 구성된 것인 디바이스.
  10. 제9항에 있어서, 상기 인터페이스 회로는,
    출력 노드에 연결되고 상기 제1 및 제2 출력 신호가 제1 상태를 가지는 것에 응답하여 상기 출력 노드를 하이 전압으로 끌어올리도록(pull up) 구성된 제1 서브회로;
    상기 출력 노드에 연결되고 상기 제1 출력 신호가 제2 상태를 가지는 것에 응답하여 상기 출력 노드를 로우(low) 전압으로 끌어내리도록(pull down) 구성된 제2 서브회로; 및
    상기 출력 노드에 연결되고 상기 제2 출력 신호가 상기 제2 상태를 가지는 것에 응답하여 상기 출력 노드를 상기 로우 전압으로 끌어내리도록 구성된 제3 서브회로를 포함하는 것인 디바이스.
  11. 제5항에 있어서, 상기 입력/출력 회로는 출력 데이터 및 상기 제어 신호를 수신하도록 구성된 논리 회로를 구비하는 출력 버퍼를 포함하고; 상기 출력 버퍼는 상기 제어 신호가 특정 상태를 가질 때에만 상기 출력 데이터를 출력하도록 구성된 것인 디바이스.
  12. 제5항에 있어서, 상기 입력/출력 회로는 입력 데이터 및 상기 제어 신호를 수신하도록 구성된 논리 회로를 구비하는 입력 버퍼를 포함하되; 상기 입력 버퍼는 상기 제어 신호가 특정 상태를 가질 때에만 상기 입력 데이터를 출력하도록 구성된 것인 디바이스.
  13. 제5항에 있어서, 상기 주변 회로는 제어기로부터의 커맨드에 응답하여 디스에이블 커맨드를 제공하도록 구성되며; 상기 인에이블 회로는 상기 디스에이블 커맨드를 수신하고 상기 디스에이블 커맨드의 수신에 응답하여 상기 제어 신호를 생성하도록 구성된 것인 디바이스.
  14. 제13항에 있어서, 상기 주변 회로는 상기 제2 전압 공급원이 인에이블로 복원된 것을 나타내는 신호를 제공하도록 더 구성되며, 상기 인에이블 회로는 상기 제2 전압 공급원이 인에이블된 것을 나타내는 상기 신호를 수신하고 상기 신호에 응답하여 상기 입력/출력 회로를 인에이블시키도록 구성된 것인 디바이스.
  15. 제14항에 있어서, 상기 인에이블 회로는 래치를 포함하되, 상기 래치는 상기 디스에이블 커맨드에 응답하여 설정되도록 구성되고, 상기 래치는 상기 제2 전압 공급원이 인에이블된 것을 나타내는 상기 신호에 응답하여 리셋되도록 구성된 것인 디바이스.
  16. 제15항에 있어서, 상기 인에이블 회로는 상기 제2 전압 공급원이 인에이블된 것을 나타내는 상기 신호를 생성하도록 구성된 원샷(one shot) 펄스 생성기를 더 포함하는 것인 디바이스.
  17. 전력 관리 방법으로서,
    제1 전압 공급원이 디바이스의 주변 회로에 전력을 공급하는 것을 디스에이블시키는 단계; 및
    상기 주변 회로에 연결된 입력/출력 회로를 디스에이블시키는 단계를 포함하되,
    상기 입력/출력 회로는 제2 전압 공급원에 의해 전력 공급되도록 구성되고, 상기 입력/출력 회로는 상기 제1 전압 공급원을 디스에이블시키는 것에 응답하여 디스에이블되는 것인 전력 관리 방법.
  18. 제17항에 있어서, 상기 입력/출력 회로는 제어기로부터 수신된 디스에이블 커맨드에 응답하여 디스에이블되는 것인 전력 관리 방법.
  19. 제18항에 있어서, 상기 디스에이블 커맨드는 상기 제1 전압 공급원이 상기 주변 회로에 전력 공급하는 것을 디스에이블시키기 전에 수신되는 것인 전력 관리 방법.
  20. 제17항에 있어서, 상기 제1 전압 공급원으로부터 수신된 전압을 역치와 비교하는 단계를 더 포함하되, 상기 입력/출력 회로를 디스에이블시키는 단계는 상기 전압이 상기 역치 이하인 것을 나타내는 상기 비교하는 단계에 응답하여 발생하는 것인 전력 관리 방법.
  21. 제17항에 있어서, 상기 입력/출력 회로를 디스에이블시키는 단계는 특정 상태를 가지는 신호를 상기 입력/출력 회로의 논리 회로에 제공하는 단계를 포함하는 것인 전력 관리 방법.
  22. 시스템에서 전력 관리 방법으로서, 상기 제1 전압 공급원은 상기 시스템의 복수의 디바이스의 입력/출력 회로들에 제공되고, 제2 전압 공급원은 상기 시스템의 상기 복수의 디바이스의 주변 회로들에 제공되며, 상기 방법은,
    상기 메모리 시스템의 상기 복수의 디바이스 중 선택된 디바이스에 대해 상기 제2 전압 공급원을 디스에이블시키는 단계; 및
    상기 제2 전압 공급원을 디스에이블시키는 것에 응답하여 상기 복수의 디바이스 중 선택된 디바이스의 입력/출력 회로를 디스에이블시키는 단계를 포함하는 전력 관리 방법.
  23. 제22항에 있어서, 상기 시스템의 상기 복수의 디바이스 중 선택된 디바이스에 대해 상기 제2 전압 공급원을 디스에이블시키는 단계는 상기 시스템의 상기 복수의 디바이스 중 선택된 디바이스들에 대해 상기 제2 전압 공급원을 디스에이블시키는 단계를 포함하고; 상기 복수의 디바이스 중 선택된 디바이스의 입력/출력 회로를 디스에이블시키는 단계는 상기 복수의 디바이스 중 선택된 디바이스들의 입력/출력 회로를 디스에이블시키는 단계를 포함하는 것인 전력 관리 방법.
  24. 제22항에 있어서, 상기 입력/출력 회로를 디스에이블시키는 단계는 상기 복수의 디바이스 중 상기 선택된 디바이스의 상기 입력/출력 회로에 제어 신호를 제공하는 단계를 포함하는 것인 전력 관리 방법.
  25. 제22항에 있어서, 상기 제2 전압 공급원을 디스에이블시키는 단계는 제어기로부터의 디스에이블 커맨드에 응답하여 발생하고; 상기 복수의 디바이스 중 선택된 디바이스의 입력/출력 회로를 디스에이블시키는 단계는 상기 디스에이블 커맨드에 응답하여 발생하는 것인 전력 관리 방법.
  26. 제22항에 있어서, 상기 복수의 디바이스 중 선택된 디바이스에서, 상기 제2 전압 공급원으로부터의 전압을 기준 전압과 비교하는 단계를 더 포함하되; 상기 복수의 디바이스 중 선택된 디바이스의 입력/출력 회로를 디스에이블시키는 단계는 상기 비교에 적어도 부분적으로 기초하는 것인 전력 관리 방법.
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