CN106356098B - 电压电平偏移器及使用其的嵌入式非易失性存储器和系统 - Google Patents

Abstract

一种电压电平偏移器可以包括第一输入单元、第二输入单元、第一镜像单元、第二镜像单元和钳位块。第一输入单元和第二输入单元可以分别接收第一输入信号和第二输入信号，并形成负输出节点的电流路径和正输出节点的电流路径。第一镜像单元和第二镜像单元可以将第一电压提供给负输出节点和正输出节点。钳位块可以接收第二电压，并将正输出节点和负输出节点分别与第一镜像单元和第二镜像单元耦接。

Description

电压电平偏移器及使用其的嵌入式非易失性存储器和系统

相关申请的交叉引用

本申请要求2015年7月13日提交的申请号为10-2015-0099305的韩国申请的优先权，其通过引用整体合并于此。

技术领域

各种实施例总体涉及一种半导体器件，更具体地，涉及一种放大输入信号或改变电压电平的电压电平偏移器。

背景技术

用于个人用途的电子产品(诸如个人计算机、平板电脑、膝上型电脑和智能电话)可以由各种电子组件来配置。电子组件可以以不同的电压电平操作，且可以从施加至电子产品的恒定电源电压产生更高电平泵电压并使用其。

近来，已经开发出能够高速地操作的固态驱动器(诸如数据储存设备)。作为用于储存数据的组件的固态驱动器包括多个快闪存储器。快闪存储器包括使用浮栅的存储单元，且因其编程操作特性(电荷累积在浮栅中)而使用充分高电平的电压作为编程电压。快闪存储器可以包括诸如电压泵电路和电压电平偏移器的电路来产生编程电压。

特别地，由于电压电平偏移器使用诸如电源电压的泵电压，因此配置电压电平偏移器的半导体器件可能击穿。具体地，在特定条件下，配置电压电平偏移器的晶体管的栅极氧化物可能击穿。

发明内容

在一个实施例中，一种电压电平偏移器可以包括：第一输入单元，被配置为接收第一输入信号并形成负输出节点的电流路径；第二输入单元，被配置为接收第二输入信号并形成正输出节点的电流路径；第一镜像单元，与正输出节点耦接，并被配置为将第一电压提供给负输出节点；第二镜像单元，与负输出节点耦接，并被配置为将第一电压提供给正输出节点；以及钳位块，被配置为接收第二电压，并将正输出节点和负输出节点分别与第一镜像单元和第二镜像单元耦接。

在一个实施例中，一种电压电平偏移器可以包括：第一输入单元，被配置为接收第一输入信号，并将负输出节点与接地电压的端子耦接；第二输入单元，被配置为接收第二输入信号，并将正输出节点与接地电压的端子耦接；第一镜像单元，与正输出节点耦接，并被配置为将泵电压提供给负输出节点；第二镜像单元，与负输出节点耦接，并被配置为将泵电压提供给正输出节点；第一钳位单元，被配置为接收钳位电压并将正输出节点与第一镜像单元耦接；以及第二钳位单元，被配置为接收钳位电压并将负输出节点与第二镜像单元耦接。

附图说明

图1是图示根据一个实施例的电压电平偏移器的配置的示例代表的示图。

图2是用来描述图1中示出的电压电平偏移器的操作的表格的示例。

图3是图示根据一个实施例的数据储存设备的配置的示例的示图。

图4是图示根据一个实施例的图像传感器的配置的示例的示图。

图5是图示根据一个实施例的电源管理系统的配置的示例的示图。

图6是图示根据一个实施例的触屏显示设备的配置的示例的示图。

具体实施方式

在下文中，将参照附图通过实施例的各种示例来在以下描述电压电平偏移器以及使用其的嵌入式非易失性存储器和系统。

图1是图示根据一个实施例的电压电平偏移器1的配置的示例代表的示图。在图1中，电压电平偏移器1可以通过接收第一电压、第二电压和第三电压来操作。第一电压可以具有比第二电压高的电平，且第二电压可以具有比第三电压高的电平。作为电压电平偏移器1的电源电压的第一电压可以为高电压或具有高电平的泵电压VPP。泵电压VPP可以通过泵电路来产生，泵电路泵送(pump)相对低电平的外部电压。第三电压可以为接地电压VSS。第二电压的电平将在之后描述。

电压电平偏移器1可以包括第一输入单元111、第二输入单元112、第一镜像单元121、第二镜像单元122和钳位块(clamping block)130。第一输入单元111接收第一输入信号VIN。第一输入单元111可以耦接在负输出节点VOUTB与第三电压(即，接地电压VSS)的端子之间，且可以响应于第一输入信号VIN来将负输出节点VOUTB与接地电压VSS的端子耦接。相应地，第一输入单元111可以响应于第一输入信号VIN来形成负输出节点VOUTB的电流路径。

第二输入单元112接收第二输入信号VINB。在非限制性意义上，第二输入信号VINB可以是关于第一输入信号VIN的补偿信号。例如，第二输入信号VINB可以在第一输入信号VIN为高电平信号时为低电平信号，以及第二输入信号VINB可以在第一输入信号VIN为低电平信号时为高电平信号。第二输入单元112可以耦接在正输出节点VOUT与接地电压VSS的端子之间，且可以响应于第二输入信号VINB来将正输出节点VOUT与接地电压VSS的端子耦接。相应地，第二输入单元112可以响应于第二输入信号VINB来形成正输出节点VOUT的电流路径。

第一输入信号VIN和第二输入信号VINB可以具有比泵电压VPP相对低的外部电压的电平。在此情况下，电压电平偏移器1可以将相对低电平的输入信号转变为具有高电平的输出信号。

第一镜像单元121可以耦接在第一电压(即，泵电压VPP)的端子与负输出节点VOUTB之间。而且，第一镜像单元121可以与正输出节点VOUT耦接，且可以根据正输出节点VOUT的电压电平来将泵电压VPP提供给负输出节点VOUTB。第二镜像单元122可以耦接在泵电压VPP的端子与正输出节点VOUT之间。而且，第二镜像单元122可以与负输出节点VOUTB耦接，且可以根据负输出节点VOUTB的电压电平来将泵电压VPP提供给正输出节点VOUT。

钳位块130可以接收第二电压VX，并将第一镜像单元121和第二镜像单元122分别与正输出节点VOUT和负输出节点VOUTB耦接。钳位块130可以包括第一钳位单元131和第二钳位单元132。第一钳位单元131可以接收第二电压VX并将第一镜像单元121与正输出节点VOUT耦接，以及第二钳位单元132可以接收第二电压VX并将第二镜像单元122与负输出节点VOUTB耦接。由于第一钳位单元131和第二钳位单元132分别接收第二电压VX并将第一镜像单元121和第二镜像单元122分别与正输出节点VOUT和负输出节点VOUTB耦接，因此有可能钳位施加至第一镜像单元121和第二镜像单元122的电压。

在图1中，第一输入单元111可以包括第一NMOS晶体管N1。第一NMOS晶体管N1可以具有接收第一输入信号VIN的栅极、与负输出节点VOUTB耦接的漏极以及与接地电压VSS的端子耦接的源极。第二输入单元112可以包括第二NMOS晶体管N2。第二NMOS晶体管N2可以具有接收第二输入信号VINB的栅极、与正输出节点VOUT耦接的漏极以及与接地电压VSS的端子耦接的源极。

第一钳位单元131可以包括第一钳位晶体管CP1。第一钳位晶体管CP1可以为PMOS晶体管。第一钳位晶体管CP1可以具有接收第二电压VX的栅极、与第一镜像单元121耦接的源极以及与正输出节点VOUT耦接的漏极。第二钳位单元132可以包括第二钳位晶体管CP2。第二钳位晶体管CP2可以为PMOS晶体管。第二钳位晶体管CP2可以具有接收第二电压VX的栅极、与第二镜像单元122耦接的源极以及与负输出节点VOUTB耦接的漏极。泵电压VPP可以被偏置至第一钳位晶体管CP1和第二钳位晶体管CP2的基体。

第一镜像单元121可以包括第一PMOS晶体管P1。第一PMOS晶体管P1可以具有与第一钳位晶体管CP1的源极耦接的栅极、接收泵电压VPP的源极以及与负输出节点VOUTB耦接的漏极。第二镜像单元122可以包括第二PMOS晶体管P2。第二PMOS晶体管P2可以具有与第二钳位晶体管CP2的源极耦接的栅极、接收泵电压VPP的源极以及与正输出节点VOUT耦接的漏极。泵电压VPP可以被偏置至第一PMOS晶体管P1和第二PMOS晶体管P2的基体。

在实施例中，第二电压VX可以具有比泵电压VPP低的电平。第二电压VX可以在泵电压VPP与对应于包括在第一镜像单元121和第二镜像单元122中的晶体管的工作范围的电压之间。例如，在泵电压VPP的电平为20V且第一PMOS晶体管P1和第二PMOS晶体管P2的工作范围为6V的情况下，第二电压VX可以为14V。

图2是用来描述图1中示出的电压电平偏移器1的操作的表格的示例。以下将参照图1和图2来描述根据实施例的电压电平偏移器1的操作。首先，当第一输入信号VIN为高电平时，第二输入信号VINB可以为低电平。第一NMOS晶体管N1可以通过接收第一输入信号VIN而导通，并将负输出节点VOUTB与接地电压VSS的端子耦接。第二NMOS晶体管N2通过接收第二输入信号VINB而关断。当负输出节点VOUTB与接地电压VSS的端子耦接时，电流路径形成，且负输出节点VOUTB的电压电平可以变为低于正输出节点VOUT的电压电平。第一PMOS晶体管P1可以响应于正输出节点VOUT的相对高的电压电平而关断，且不能将泵电压VPP提供给负输出节点VOUTB。相反地，第二PMOS晶体管P2可以响应于负输出节点VOUTB的相对低的电压电平而导通，且可以将泵电压VPP提供给正输出节点VOUT。相应地，正输出节点VOUT的电压电平可以接近泵电压VPP的电平，以及负输出节点VOUTB的电压电平可以接近接地电压VSS的电平。

施加至第一PMOS晶体管P1的栅极的电压Vg(P1)可以基本上为泵电压VPP，相应地，第一PMOS晶体管P1的栅极与基体之间的电压差Vgb(P1)可以为0。当假定第二钳位单元132不存在时，施加至第二PMOS晶体管P2的栅极的电压Vg(P2)可以基本上为接地电压VSS。因此，第二PMOS晶体管P2的栅极与基体之间的电压差Vgb(P2)可以对应于泵电压VPP的电平。

随着栅极与基体之间的电压差Vgb(P2)增大，第二PMOS晶体管P2的栅极氧化物击穿的可能性显著增大。由于第二PMOS晶体管P2的栅极与基体之间的电压差Vgb(P2)对应于泵电压VPP的电平，因此当第二PMOS晶体管导通时第二PMOS晶体管P2的栅极氧化物可能击穿。为了防止这，第二钳位单元132可以钳位施加至第二PMOS晶体管P2的栅极的电压。

由于第二钳位晶体管CP2经由栅极来接收第二电压VX以及经由漏极来接收与接地电压VSS相对应的电压，因此第二钳位晶体管CP2的源极的电压电平可以对应于第二电压VX的电平。相应地，施加至第二PMOS晶体管P2的栅极的电压Vg(P2)可以为具有通过将第二电压VX与第二PMOS晶体管P2的阈值电压Vth(P2)相加而得到的幅度的电压VX+Vth(P2)。由于第二PMOS晶体管P2的栅极与基体之间的电压差Vgb(P2)为VPP-(VX+Vth(P2))，因此可以获得与第二PMOS晶体管P2的工作范围相对应的电压电平。这样，第二钳位单元132可以显著减小第二PMOS晶体管P2的栅极氧化物击穿的可能性。

接下来，当第一输入信号VIN为低电平时，第二输入信号VINB可以为高电平。第一NMOS晶体管N1通过接收第一输入信号VIN而关断。第二NMOS晶体管N2可以通过接收第二输入信号VINB而导通，并将正输出节点VOUT与接地电压VSS的端子耦接。当正输出节点VOUT与接地电压VSS的端子耦接时，电流路径形成，且正输出节点VOUT的电压电平可以变为低于负输出节点VOUTB的电压电平。第一PMOS晶体管P1可以响应于正输出节点VOUT的相对低的电压电平而导通，并且可以将泵电压VPP提供给负输出节点VOUTB。相反地，第二PMOS晶体管P2可以响应于负输出节点VOUTB的相对高的电压电平而关断，并且不能将泵电压VPP提供给正输出节点VOUT。相应地，正输出节点VOUT可以为基本上近似接地电压VSS的电压电平，而负输出节点VOUTB的电压电平可以为基本上近似泵电压VPP的电压电平。

施加至第二PMOS晶体管P2的栅极的电压Vg(P2)可以基本上为泵电压VPP，相应地，第二PMOS晶体管P2的栅极与基体之间的电压差Vgb(P2)可以为0。

假设第一钳位单元131不存在，则施加至第一PMOS晶体管P1的栅极的电压Vg(P1)可以为近似接地电压VSS的电压。因此，第一PMOS晶体管P1的栅极与基体之间的电压差Vgb(P1)可以对应于泵电压VPP的电平。随着栅极与基体之间的电压差Vgb(P1)增大，第一PMOS晶体管P1的栅极氧化物击穿的可能性显著增大。由于第一PMOS晶体管P1的栅极与基体之间的电压差Vgb(P1)对应于泵电压VPP的电平，因此当第一PMOS晶体管P1导通时第一PMOS晶体管P1的栅极氧化物可能击穿。为了基本上防止这，第一钳位单元131可以钳位施加至第一PMOS晶体管P1的栅极的电压。

由于第一钳位晶体管CP1经由栅极接收第二电压VX以及经由漏极接收与接地电压VSS相对应的电压，因此第一钳位晶体管CP1的源极的电压电平可以对应于第二电压VX的电平。相应地，施加至第一PMOS晶体管P1的栅极的电压Vg(P1)可以为具有通过将第二电压VX与第一PMOS晶体管P1的阈值电压Vth(P1)相加得到的幅度的电压VX+Vth(P1)。由于第一PMOS晶体管P1的栅极与基体之间的电压差Vgb(P1)为VPP-(VX+Vth(P1))，因此可以获得与第一PMOS晶体管P1的工作范围相对应的电压电平。这样，第一钳位单元131可以显著减小第一PMOS晶体管P1的栅极氧化物击穿的可能性。

在实施例中，当电压电平偏移器1的使用电源电压的泵电压VPP具有较高电平时，钳位块130可以高效地工作。特别地，电压电平偏移器1可以被应用至使用高电平电压来编程数据的快闪存储系统。

图3是图示根据一个实施例的数据储存设备3的配置的示例的框图。数据储存设备3的组件可以使用根据实施例的电压电平偏移器1，以及电压电平偏移器1可以包括在例如数据储存设备3中使用的非易失性存储器件320中。

数据储存设备3可以包括控制器310和非易失性存储器件320。数据储存设备3可以耦接至诸如移动电话、MP3播放器、膝上电脑、台式电脑、游戏机、TV和车载信息娱乐系统等的主机设备(未示出)。

控制器310可以被配置为响应于来自主机设备的请求来访问非易失性存储器件320。例如，控制器310可以被配置为控制非易失性存储器件320的读取操作、编程操作或擦除操作。控制器310可以被配置为驱动用于控制非易失性存储器件320的固件或软件。

控制器310可以包括主机接口单元311、控制单元312、存储器接口单元313、RAM314以及错误校正码(ECC)单元315。控制单元312可以被配置为响应于来自主机设备的请求来控制控制器310的常规操作。

RAM 314可以被用作控制单元312的工作存储器。在另一个实施例中，RAM可以被用作缓冲存储器，该缓冲存储器暂时储存从非易失性存储器件320读取的数据或从主机设备提供的数据。

主机接口单元311可以被配置为接口主机设备和控制器310。例如，主机接口单元311可以被配置为通过各种接口协议(诸如通用串行总线(USB)协议、通用快闪储存(UFS)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、并行高级技术附件(PATA)协议、串行高级技术附件(SATA)协议、小型计算机系统接口(SCSI)协议以及串行附接SCSI(SAS)协议)中的一种来与主机设备通信。

存储器接口单元313可以被配置为接口控制器310与非易失性存储器320。存储器接口单元313可以被配置为将命令和地址提供给非易失性存储器件320。此外，存储器接口单元313可以被配置为与非易失性存储器件320交换数据。

错误校正码单元315可以被配置为检测从非易失性存储器件320读取的数据的错误。而且，错误校正码单元315可以被配置为当检测到的错误在可校正范围之内时校正检测到的错误。

非易失性存储器件320可以被用作数据储存设备3的储存介质。非易失性存储器件320可以包括多个非易失性存储芯片(或裸片)NVM_1至NVM_k。

控制器310和非易失性存储器件320可以被制造为各种数据储存设备中的任意一种。例如，控制器310和非易失性存储器件320可以被集成在一个半导体器件中，且可以被制造为MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡；SD、迷你SD和微型SD形式的安全数字卡；通用串行总线(USB)储存设备；通用快闪储存(UFS)设备；个人计算机存储卡国际协会(PCMCIA)卡；紧凑型闪存(CF)卡；智能媒体卡；记忆棒等中的任意一种。

根据实施例的电压电平偏移器1可以被应用在嵌入式非易失性存储器(eNVM)中。嵌入式非易失性存储器可以被嵌入诸如处理器的控制器芯片中。非易失性存储器可以通过同一工艺来与处理器一起制造。根据实施例的电压电平偏移器1可以被用作嵌入式非易失性存储器的组件。

图4至图6是图示包括使用根据实施例的电压电平偏移器1的嵌入式非易失性存储器的系统的示例的示图。图4是图示根据一个实施例的图像传感器4的配置的示例的示图。

在图4中，图像传感器4可以包括像素阵列410、行解码器420、列解码器430、模数转换器440和外围电路450。像素阵列410可以具有在其中多个行线(未示出)与多个列线(未示出)彼此交叉的矩阵结构。行线和列线的数目可以变化。

行解码器420和列解码器430可以选择多个行线和多个列线之中的特定行线和特定列线来读出期望的像素的信息。模数转换器440可以将储存在通过行解码器420和列解码器430而选中的像素中的信息转变为数字信号。外围电路450可以包括用于处理从模数转换器440输出的数字信号并将结果信号输出到外部设备的逻辑电路。而且，外围电路450可以包括用于修复损坏的像素的逻辑电路。

图像传感器4还可以包括修复存储器460。修复存储器460可以包括损坏的像素或故障像素的位置信息。修复存储器460可以储存修复信息，将修复信息提供给外围电路450，以及当行解码器420和列解码器430选择故障像素时用冗余线来替代故障像素耦接至的行线或列线。修复存储器460可以为一次可编程存储器(one time programmable memory)且可以为嵌入式非易失性存储器。由于修复存储器460可以使用具有比其他组件高的电平的电源，因此可以使用图1的电压电平偏移器1。

图5是图示根据一个实施例的电源管理系统5的配置的示例的示图。电源管理系统5可以包括电源管理集成电路510和电源520。电源管理集成电路510可以被供应有来自电源520的功率。电源520可以将从外部供应的交流电转变为要在电源管理系统5中稳定使用的直流电。此外，可以使用电池作为电源(诸如，电源520)。电源管理集成电路510可以与各种设备耦接。例如，电源管理集成电路510可以与诸如专用集成电路(ASIC)的系统IC、数据储存设备和其他输入/输出设备耦接。数据储存设备可以包括大容量储存设备，该大容量储存设备包括多个快闪存储器。电源管理集成电路510可以将从电源520施加的功率转变为适合于各个设备的功率，并将转变的功率提供给各个设备。

电源管理集成电路510可以包括微控制器511以及多个模块521、522和523。微控制器511可以包括适合于设备的功率信息，以及可以储存并运行用于产生合适功率的序列或算法。多个模块521、522和523可以与相应的设备耦接，且可以包括用于将功率提供给相应的设备的电压调节器等。

微控制器511可以包括用于储存序列或算法的寄存器，且寄存器可以包括嵌入式非易失性存储器(eNVM)512。嵌入式非易失性存储器512可以储存设备的功率信息、要由微控制器511运行的序列和/或多个模块521、522和523的修整信息(trimming information)。嵌入式非易失性存储器可以包括用于将具有特定电压电平的输入信号转变为具有较高电压电平的信号的电压电平偏移器，且可以使用图1中示出的电压电平偏移器1。

图6是图示根据一个实施例的触屏显示设备6的配置的示例的示图。在图6中，触屏显示设备6可以包括应用处理器610、触屏控制器640、显示驱动器集成电路630以及触摸和显示面板620。应用处理器610可以与触屏控制器640和显示驱动器集成电路630通信。应用处理器610可以通过被供应有来自触屏控制器640的处理过的触摸信号来识别用户的触摸输入，且可以将显示信号供应至触屏控制器640和显示驱动器集成电路630。显示信号可以包括用于驱动显示面板的显示数据、驱动信号或电源。

触屏控制器640可以包括微处理器，该微处理器能够运行用于将用户的触摸输入转变为触摸信号并将触摸信号传输至应用处理器610的算法。触屏控制器640可以包括储存该算法的嵌入式非易失性存储器(eNVM)621。嵌入式非易失性存储器621可以使用图1中示出的电压电平偏移器1来与微处理器通信。

显示驱动器集成电路630可以从应用处理器610和触屏控制器640接收显示数据和驱动信号，并驱动触摸和显示面板620。显示驱动器集成电路630可以包括时序控制单元，时序控制单元对应于从应用处理器610和触屏控制器640接收到的显示数据和驱动信号来驱动触摸和显示面板620。此外，除时序控制单元之外，显示驱动器集成电路630还可以包括至少一个模拟电路。显示驱动器集成电路630可以包括用于储存时序控制单元的时序信息以及储存模拟电路的特性的嵌入式非易失性存储器(eNVM)631。嵌入式非易失性存储器631可以使用图1中示出的电压电平偏移器1来与时序控制单元和模拟电路通信。

触摸和显示面板620可以包括用于识别用户的触摸输入的感测电极以及多个像素，所述多个像素对应于来自显示驱动器集成电路630的显示数据和驱动信号来驱动。触摸和显示面板620可以例如从触屏控制器640接收诸如触摸驱动信号的信号，以及可以将诸如因当触摸驱动信号被供应时在感测电极中出现的电容改变而感测到的触摸感测信号的信号传输至触屏控制器640。此外，触摸和显示面板620可以由显示驱动器集成电路630来驱动，并显示与显示数据和驱动信号相对应的图像。可以根据各种驱动方案(诸如电阻方案、电容方案和光学检测方案)而以各种方式来改变触摸和显示面板620的结构和驱动方法，且可以将触摸和显示面板620实施为有机电致发光显示面板或液晶显示面板。

虽然以上已经描述了各种实施例，但本领域技术人员将理解的是，所描述的实施例仅为示例。相应地，本文中描述的电压电平偏移器以及使用其的嵌入式非易失性存储器和系统不应当基于所描述的实施例来限制。

通过以上实施例可以看出，本发明提供以下技术方案。

技术方案1.一种电压电平偏移器，包括：

第一输入单元，适用于接收第一输入信号并形成负输出节点的电流路径；

第二输入单元，适用于接收第二输入信号并形成正输出节点的电流路径；

第一镜像单元，适用于响应于来自正输出节点的输入来将第一电压提供给负输出节点；

第二镜像单元，适用于响应于来自负输出节点的输入来将第一电压提供给正输出节点；以及

钳位块，适用于接收第二电压，并将正输出节点和负输出节点分别与第一镜像单元和第二镜像单元耦接。

技术方案2.如技术方案1所述的电压电平偏移器，其中，第一输入单元包括第一NMOS晶体管，

其中，第一NMOS晶体管包括接收第一输入信号的栅极、与负输出节点耦接的漏极以及与第三电压的端子耦接的源极。

技术方案3.如技术方案1所述的电压电平偏移器，其中，第二输入单元包括第二NMOS晶体管，

其中，第二NMOS晶体管包括接收第二输入信号的栅极、与正输出节点耦接的漏极以及与第三电压的端子耦接的源极。

技术方案4.如技术方案1所述的电压电平偏移器，其中，第一输入信号与第二输入信号为互补信号。

技术方案5.如技术方案1所述的电压电平偏移器，其中，第二电压具有比第一电压低的电平。

技术方案6.如技术方案1所述的电压电平偏移器，

其中，第一镜像单元和第二镜像单元中的每个包括PMOS晶体管，以及

其中，第二电压是第一电压与PMOS晶体管的工作电压之间的差。

技术方案7.如技术方案1所述的电压电平偏移器，其中，钳位块包括：

第一钳位晶体管，第一钳位晶体管具有接收第二电压的栅极、与正输出节点耦接的漏极以及与第一镜像单元耦接的源极；以及

第二钳位晶体管，第二钳位晶体管具有接收第二电压的栅极、与负输出节点耦接的漏极以及与第二镜像单元耦接的源极。

技术方案8.如技术方案7所述的电压电平偏移器，其中，第一镜像单元包括第一PMOS晶体管，

其中，第一PMOS晶体管包括与第一钳位晶体管的源极耦接的栅极、接收第一电压的源极以及与负输出节点耦接的漏极。

技术方案9.如技术方案7所述的电压电平偏移器，其中，第二镜像单元包括第二PMOS晶体管，

其中，第二PMOS晶体管包括与第二钳位晶体管的源极耦接的栅极、接收第一电压的源极以及与正输出节点耦接的漏极。

技术方案10.一种电压电平偏移器，包括：

第一输入单元，适用于接收第一输入信号并将负输出节点与接地电压的端子耦接；

第二输入单元，适用于接收第二输入信号并将正输出节点与接地电压的端子耦接；

第一镜像单元，适用于响应于来自正输出节点的输入来将泵电压提供给负输出节点；

第二镜像单元，适用于响应于来自负输出节点的输入来将泵电压提供给正输出节点；

第一钳位单元，适用于响应于钳位电压来将正输出节点与第一镜像单元耦接；以及

第二钳位单元，适用于响应于钳位电压来将负输出节点与第二镜像单元耦接。

技术方案11.如技术方案10所述的电压电平偏移器，其中，第一输入单元包括第一NMOS晶体管，

其中，第一NMOS晶体管包括接收第一输入信号的栅极、与负输出节点耦接的漏极以及与接地电压的端子耦接的源极。

技术方案12.如技术方案10所述的电压电平偏移器，其中，第二输入单元包括第二NMOS晶体管，

其中，第二NMOS晶体管包括接收第二输入信号的栅极、与正输出节点耦接的漏极以及与接地电压的端子耦接的源极。

技术方案13.如技术方案10所述的电压电平偏移器，其中，第一输入信号与第二输入信号为互补信号。

技术方案14.如技术方案10所述的电压电平偏移器，其中，钳位电压具有比泵电压低的电平。

技术方案15.如技术方案10所述的电压电平偏移器，其中，钳位电压的电平在泵电压的电平与第一镜像单元和第二镜像单元的工作电压之间。

技术方案16.如技术方案10所述的电压电平偏移器，其中，第一钳位单元包括第一钳位晶体管，

其中，第一钳位晶体管包括接收钳位电压的栅极、与第一镜像单元耦接的源极以及与正输出节点耦接的漏极。

技术方案17.如技术方案16所述的电压电平偏移器，其中，第一镜像单元具有与第一钳位晶体管的源极耦接的栅极、接收泵电压的源极以及与负输出节点耦接的漏极。

技术方案18.如技术方案10所述的电压电平偏移器，其中，第二钳位单元包括第二钳位晶体管，

其中，第二钳位晶体管包括接收钳位电压的栅极、与第二镜像单元耦接的源极以及与负输出节点耦接的漏极。

技术方案19.如技术方案18所述的电压电平偏移器，其中，第二镜像单元具有与第二钳位晶体管的源极耦接的栅极、接收泵电压的源极以及与正输出节点耦接的漏极。

Claims (18)

1.一种电压电平偏移器，包括：

第一输入单元，适用于接收第一输入信号并在负输出节点与第三电压的端子之间形成电流路径；

第二输入单元，适用于接收第二输入信号并在正输出节点与第三电压的端子之间形成电流路径；

第一PMOS晶体管，所述第一PMOS晶体管包括接收第一电压的源极和与所述负输出节点耦接的漏极；

第二PMOS晶体管，所述第二PMOS晶体管包括接收第一电压的源极和与正输出节点耦接的漏极；

第一钳位单元，所述第一钳位单元包括第一钳位晶体管，其中，第一钳位晶体管具有接收第二电压的栅极、与正输出节点耦接的漏极、以及与第一PMOS晶体管的栅极耦接的源极；以及

第二钳位单元，所述第二钳位单元包括第二钳位晶体管，其中，第二钳位晶体管具有接收第二电压的栅极、与负输出节点耦接的漏极、以及与第二PMOS晶体管的栅极耦接的源极。

2.如权利要求1所述的电压电平偏移器，其中，第一输入单元包括第一NMOS晶体管，

其中，第一NMOS晶体管包括接收第一输入信号的栅极、与负输出节点耦接的漏极以及与第三电压的端子耦接的源极。

3.如权利要求1所述的电压电平偏移器，其中，第二输入单元包括第二NMOS晶体管，

其中，第二NMOS晶体管包括接收第二输入信号的栅极、与正输出节点耦接的漏极以及与第三电压的端子耦接的源极。

4.如权利要求1所述的电压电平偏移器，其中，第一输入信号与第二输入信号为互补信号。

5.如权利要求1所述的电压电平偏移器，其中，第二电压具有比第一电压低的电平。

6.如权利要求1所述的电压电平偏移器，

其中，第二电压是第一电压与第一PMOS晶体管或第二PMOS晶体管的工作电压之间的差。

7.如权利要求1所述的电压电平偏移器，其中，第一PMOS晶体管直接连接至第一输入单元，而第二POMS晶体管直接连接至第二输入单元。

8.一种电压电平偏移器，包括：

第一输入单元，适用于接收第一输入信号并将负输出节点与接地电压的端子耦接；

第二输入单元，适用于接收第二输入信号并将正输出节点与接地电压的端子耦接；

第一镜像单元，所述第一镜像单元具有接收泵电压的源极和与所述负输出节点耦接的漏极；

第二镜像单元，所述第二镜像单元具有接收泵电压的源极和与正输出节点耦接的漏极；

第一钳位单元，所述第一钳位单元包括第一钳位晶体管，其中，第一钳位晶体管包括接收钳位电压的栅极、与第一镜像单元的栅极耦接的源极、以及与正输出节点耦接的漏极；以及

第二钳位单元，所述第二钳位单元包括第二钳位晶体管，其中，第二钳位晶体管包括接收钳位电压的栅极、与第二镜像单元的栅极耦接的源极、以及与负输出节点耦接的漏极。

9.如权利要求8所述的电压电平偏移器，其中，第一输入单元包括第一NMOS晶体管，

其中，第一NMOS晶体管包括接收第一输入信号的栅极、与负输出节点耦接的漏极以及与接地电压的端子耦接的源极。

10.如权利要求8所述的电压电平偏移器，其中，第二输入单元包括第二NMOS晶体管，

其中，第二NMOS晶体管包括接收第二输入信号的栅极、与正输出节点耦接的漏极以及与接地电压的端子耦接的源极。

11.如权利要求8所述的电压电平偏移器，其中，第一输入信号与第二输入信号为互补信号。

12.如权利要求8所述的电压电平偏移器，其中，钳位电压具有比泵电压低的电平。

13.如权利要求8所述的电压电平偏移器，其中，钳位电压的电平是泵电压的电平与第一镜像单元或第二镜像单元的工作电压之间的差。

14.如权利要求8所述的电压电平偏移器，其中，第一PMOS晶体管直接连接至第一输入单元，而第二POMS晶体管直接连接至第二输入单元。

15.一种电压电平偏移器，包括：

第一NMOS晶体管，所述第一NMOS晶体管包括接收第一输入信号的栅极、与负输出节点耦接的漏极以及与第三电压的端子耦接的源极；

第二NMOS晶体管，所述第二NMOS晶体管包括接收第二输入信号的栅极、与正输出节点耦接的漏极以及与第三电压的端子耦接的源极；

第一PMOS晶体管，所述第一PMOS晶体管包括接收第一电压的源极和与所述负输出节点耦接的漏极；

第二PMOS晶体管，所述第二PMOS晶体管包括接收第一电压的源极和与正输出节点耦接的漏极；

第一钳位晶体管，所述第一钳位晶体管包括接收第二电压的栅极、与正输出节点耦接的漏极、以及与第一PMOS晶体管的栅极耦接的源极；以及

第二钳位晶体管，所述第二钳位晶体管包括接收第二电压的栅极、与负输出节点耦接的漏极、以及与第二PMOS晶体管的栅极耦接的源极。

16.如权利要求15所述的电压电平偏移器，其中，钳位电压具有比第一电压低的电平和比第三电压高的电平。

17.如权利要求15所述的电压电平偏移器，其中，钳位电压的电平是第一电压的电平与第一PMOS晶体管或第二PMOS晶体管的工作电压之间的差。

18.如权利要求15所述的电压电平偏移器，其中，第一PMOS晶体管直接连接至第一NMOS晶体管，而第二POMS晶体管直接连接至第二NMOS晶体管。

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