KR20170008365A - 전압 레벨 쉬프터, 이를 이용하는 내장형 비휘발성 메모리 및 시스템 - Google Patents
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Abstract
전압 레벨 쉬프터는 제 1 입력부, 제 2 입력부, 제 1 미러부, 제 2 미러부 및 클램핑부를 포함할 수 있다. 상기 제 1 및 제 2 입력부는 각각 제 1 및 제 2 입력 신호를 수신하여 정 출력 노드와 부 출력 노드의 전류 경로를 형성할 수 있다. 상기 제 1 및 제 2 미러부는 상기 정 출력 노드와 부 출력 노드로 제 1 전압을 제공할 수 있다. 상기 클램핑부는 제 2 전압을 수신하여 상기 정 출력 노드 및 상기 부 출력 노드와 상기 제 1 및 제 2 미러부를 각각 연결시킬 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 입력 신호를 증폭하거나 전압 레벨을 변경하는 전압 레벨 쉬프터에 관한 것이다.
퍼스널 컴퓨터, 태블릿 PC, 랩탑 컴퓨터, 스마트 폰과 같은 개인 전자제품들은 다양한 전자 구성요소로 구성될 수 있다. 전자 구성요소들은 서로 다른 전압 레벨로 동작할 수 있고, 전자제품이 인가받는 일정한 전원전압으로부터 더 높은 레벨을 갖는 펌핑전압을 생성하여 사용하기도 한다.
최근 빠른 속도로 동작할 수 있는 데이터 저장 장치인 고체 상태 드라이브가 개발되었고, 상기 고체 상태 드라이브는 데이터를 저장하기 위한 구성요소로서 복수의 플래시 메모리를 포함한다. 플래시 메모리는 플로팅 게이트를 이용한 메모리 셀을 구비하고 있고, 플로팅 게이트에 전하를 축적하는 프로그램 동작 특성 상 매우 높은 레벨을 갖는 프로그램 전압을 사용한다. 상기 플래시 메모리는 상기 프로그램 전압을 생성하기 위해서, 전압 펌핑 회로 및 전압 레벨 쉬프터와 같은 회로들을 구비할 수 있다.
특히, 상기 전압 레벨 쉬프터는 펌핑전압을 전원전압으로 사용하므로, 상기 전압 레벨 쉬프터를 구성하는 반도체 장치가 쉽게 고장날 수 있는 환경을 만들 수 있다. 특히, 특정 조건에서 전압 레벨 쉬프터를 구성하는 트랜지스터의 게이트 옥사이드가 쉽게 파괴될 가능성이 존재한다.
본 발명의 실시예는 높은 레벨의 전원전압을 사용하는 전압 레벨 쉬프터에서 트랜지스터의 게이트로 인가되는 전압을 클램핑할 수 있는 전압 레벨 쉬프터와, 상기 전압 레벨 쉬프터를 이용하는 내장형 비휘발성 메모리 및 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 전압 레벨 쉬프터는 제 1 입력 신호를 수신하여 부 출력 노드의 전류 경로를 형성하는 제 1 입력부; 제 2 입력 신호를 수신하여 정 출력 노드의 전류 경로를 형성하는 제 2 입력부; 상기 정 출력 노드와 연결되어 상기 부 출력 노드로 제 1 전압을 제공하는 제 1 미러부; 상기 부 출력 노드와 연결되어 상기 정 출력 노드로 상기 제 1 전압을 제공하는 제 2 미러부; 및 제 2 전압을 수신하여 상기 정 출력 노드 및 상기 부 출력 노드와 상기 제 1 및 제 2 미러부를 각각 연결시키는 클램핑부를 포함할 수 있다.
본 발명의 실시예에 따른 전압 레벨 쉬프터는 제 1 입력 신호를 수신하여 부 출력 노드를 접지전압 단과 연결하는 제 1 입력부; 제 2 입력 신호를 수신하여 정 출력 노드를 상기 접지전압 단과 연결하는 제 2 입력부; 상기 정 출력 노드와 연결되어 상기 부 출력 노드로 펌핑전압을 제공하는 제 1 미러부; 상기 부 출력 노드와 연결되어 상기 정 출력 노드로 상기 펌핑전압을 제공하는 제 2 미러부; 클램핑 전압을 수신하여 상기 정 출력 노드와 상기 제 1 미러부를 연결하는 제 1 클램핑부; 및 상기 클램핑 전압을 수신하여 상기 부 출력 노드와 상기 제 2 미러부를 연결하는 제 2 클램핑부를 포함할 수 있다.
본 발명의 실시예는 트랜지스터의 게이트 옥사이드의 파괴를 방지하여 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 전압 레벨 쉬프터의 구성을 보여주는 도면,
도 2는 도 1에 도시된 전압 레벨 쉬프터의 동작을 보여주는 테이블,
도 3은 본 발명의 실시예에 따른 데이터 저장 장치의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 이미지 센서의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 전원관리 시스템의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 터치스크린 디스플레이 장치의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 전압 레벨 쉬프터의 동작을 보여주는 테이블,
도 3은 본 발명의 실시예에 따른 데이터 저장 장치의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 이미지 센서의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 전원관리 시스템의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 터치스크린 디스플레이 장치의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 전압 레벨 쉬프터(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 전압 레벨 쉬프터(1)는 제 1 전압, 제 2 전압 및 제 3 전압을 수신하여 동작할 수 있다. 상기 제 1 전압은 상기 제 2 전압보다 높은 레벨을 가질 수 있고, 상기 제 2 전압은 상기 제 3 전압보다 높은 레벨을 가질 수 있다. 상기 제 1 전압은 상기 전압 레벨 쉬프터(1)의 전원전압으로서 높은 레벨을 갖는 고전압 또는 펌핑전압(VPP)일 수 있다. 상기 펌핑전압(VPP)은 상대적으로 낮은 레벨의 외부전압을 펌핑하는 펌핑 회로를 통해 생성될 수 있다. 상기 제 3 전압은 접지전압(VSS)일 수 있다. 상기 제 2 전압(VX)의 레벨에 대해서는 후술하기로 한다.
상기 전압 레벨 쉬프터(1)는 제 1 입력부(111), 제 2 입력부(112), 제 1 미러부(121), 제 2 미러부(122) 및 클램핑부(130)를 포함할 수 있다. 상기 제 1 입력부(111)는 제 1 입력 신호(VIN)를 수신한다. 상기 제 1 입력부(111)는 부 출력 노드(VOUTB)와 제 3 전압, 즉, 접지전압(VSS) 단 사이에 연결될 수 있고, 상기 제 1 입력 신호(VIN)에 응답하여 상기 부 출력 노드(VOUTB)를 상기 접지전압(VSS) 단과 연결할 수 있다. 따라서, 상기 제 1 입력부(111)는 상기 제 1 입력 신호(VIN)에 응답하여 상기 부 출력 노드(VOUTB)의 전류 경로를 형성할 수 있다.
상기 제 2 입력부(112)는 제 2 입력 신호(VINB)를 수신한다. 한정하는 것은 아니지만, 상기 제 2 입력 신호(VINB)는 상기 제 1 입력 신호(VIN)와 상보 신호일 수 있다. 일 예로, 상기 제 1 입력 신호(VIN)가 하이 레벨의 신호일 때 상기 제 2 입력 신호(VINB)는 로우 레벨의 신호일 수 있고, 상기 제 1 입력 신호(VIN)가 로우 레벨의 신호일 때 상기 제 2 입력 신호(VINB)는 하이 레벨의 신호일 수 있다. 상기 제 2 입력부(112)는 정 출력 노드(VOUT)와 접지전압(VSS) 단 사이에 연결될 수 있고, 상기 제 2 입력 신호(VINB)에 응답하여 상기 정 출력 노드(VOUT)를 상기 접지전압(VSS) 단과 연결할 수 있다. 따라서, 상기 제 2 입력부(112)는 상기 제 2 입력 신호(VINB)에 응답하여 상기 정 출력 노드(VOUT)의 전류 경로를 형성할 수 있다.
상기 제 1 및 제 2 입력 신호(VIN, VINB)는 각각 상기 펌핑전압(VPP) 보다 상대적으로 낮은 외부전압의 레벨을 가질 수 있다. 이 경우, 상기 전압 레벨 쉬프터(1)는 상대적으로 낮은 레벨의 입력 신호를 높은 레벨을 갖는 출력 신호로 변환할 수 있다.
상기 제 1 미러부(121)는 상기 제 1 전압, 즉, 펌핑전압(VPP) 단과 상기 부 출력 노드(VOUTB) 사이에 연결될 수 있다. 또한, 상기 제 1 미러부(121)는 상기 정 출력 노드(VOUT)와 연결될 수 있고, 상기 정 출력 노드(VOUT)의 전압 레벨에 따라 상기 부 출력 노드(VOUTB)로 상기 펌핑전압(VPP)을 제공할 수 있다. 상기 제 2 미러부(122)는 상기 펌핑전압(VPP) 단과 상기 정 출력 노드(VOUT) 사이에 연결될 수 있다. 또한, 상기 제 2 미러부(122)는 상기 부 출력 노드(VOUTB)와 연결될 수 있고, 상기 부 출력 노드(VOUTB)의 전압 레벨에 따라 상기 정 출력 노드(VOUT)로 펌핑전압(VPP)을 제공할 수 있다.
상기 클램핑부(130)는 상기 제 2 전압(VX)을 수신하여 상기 제 1 및 제 2 미러부(121, 122)와 상기 정 출력 노드(VOUT) 및 상기 부 출력 노드(VOUB)를 각각 연결할 수 있다. 상기 클램핑부(130)는 제 1 및 제 2 클램핑부(131, 132)를 포함할 수 있다. 상기 제 1 클램핑부(131)는 상기 제 2 전압(VX)을 수신하여 상기 제 1 미러부(121)와 상기 정 출력 노드(VOUT)를 연결할 수 있고, 상기 제 2 클램핑부(132)는 상기 제 2 전압(VX)을 수신하여 상기 제 2 미러부(122)와 상기 부 출력 노드(VOUTB)를 연결할 수 있다. 상기 제 1 및 제 2 클램핑부(131, 132)는 각각 상기 제 2 전압(VX)을 수신하여 상기 제 1 및 제 2 미러부(121, 122)를 각각 상기 정 출력 노드(VOUT) 및 상기 부 출력 노드(VOUTB)와 연결하므로, 상기 제 1 미러부(121) 및 상기 제 2 미러부(122)에 인가되는 전압을 클램핑할 수 있다.
도 1에서, 상기 제 1 입력부(111)는 제 1 엔모스 트랜지스터(N1)를 포함할 수 있다. 상기 제 1 엔모스 트랜지스터(N1)는 게이트로 상기 제 1 입력 신호(VIN)를 수신하고, 드레인이 상기 부 출력 노드(VOUTB)와 연결되며, 소스가 상기 접지전압(VSS) 단과 연결될 수 있다. 상기 제 2 입력부(112)는 제 2 엔모스 트랜지스터(N2)를 포함할 수 있다. 상기 제 2 엔모스 트랜지스터(N2)는 게이트로 상기 제 2 입력 신호(VINB)를 수신하고, 드레인이 상기 정 출력 노드(VOUT)와 연결되며, 소스가 상기 접지전압(VSS) 단과 연결될 수 있다.
상기 제 1 클램핑부(131)는 제 1 클램핑 트랜지스터(CP1)를 포함할 수 있다. 상기 제 1 클램핑 트랜지스터(CP1)는 피모스 트랜지스터일 수 있다. 상기 제 1 클램핑 트랜지스터(CP1)는 게이트로 상기 제 2 전압(VX)을 수신하고, 소스가 상기 제 1 미러부(121)와 연결되며, 드레인이 상기 정 출력 노드(VOUT)와 연결될 수 있다. 상기 제 2 클램핑부(132)는 제 2 클램핑 트랜지스터(CP2)를 포함할 수 있다. 상기 제 2 클램핑 트랜지스터(CP2)는 피모스 트랜지스터일 수 있다. 상기 제 2 클램핑 트랜지스터(CP2)는 게이트로 상기 제 2 전압(VX)을 수신하고, 소스가 상기 제 2 미러부(122)와 연결되며, 드레인이 상기 부 출력 노드(VOUTB)와 연결될 수 있다. 상기 제 1 및 제 2 클램핑 트랜지스터(CP1, CP2)의 바디로 상기 펌핑전압(VPP)이 바이어싱될 수 있다.
상기 제 1 미러부(121)는 제 1 피모스 트랜지스터(P1)를 포함할 수 있다. 상기 제 1 피모스 트랜지스터(P1)는 게이트가 상기 제 1 클램핑 트랜지스터(CP1)의 소스와 연결되고, 소스로 상기 펌핑전압(VPP)을 수신하며, 드레인이 상기 부 출력 노드(VOUTB)와 연결될 수 있다. 상기 제 2 미러부(122)는 제 2 피모스 트랜지스터(P2)를 포함할 수 있다. 상기 제 2 피모스 트랜지스터(P2)는 게이트가 상기 제 2 클램핑 트랜지스터(CP2)의 소스와 연결되고, 소스로 상기 펌핑전압(VPP)을 수신하며, 드레인이 상기 정 출력 노드(VOUT)와 연결될 수 있다. 상기 제 1 및 제 2 피모스 트랜지스터(P1, P2)의 바디로 상기 펌핑전압(VPP)이 바이어싱될 수 있다.
본 발명의 실시예에서, 상기 제 2 전압(VX)은 상기 펌핑전압(VPP)보다 낮은 레벨을 가질 수 있다. 상기 제 2 전압(VX)은 상기 펌핑전압(VPP)과 상기 제 1 및 제 2 미러부(121, 122)가 포함하는 트랜지스터의 동작 범위에 대응하는 전압의 차이 해당할 수 있다. 일 예로, 상기 펌핑전압(VPP)의 레벨이 20V이고, 제 1 및 제 2 피모스 트랜지스터(P1, P2)의 동작 범위가 각각 6V인 경우, 상기 제 2 전압(VX)은 14V일 수 있다.
도 2는 도 1에 도시된 전압 레벨 쉬프터(1)의 동작을 보여주는 테이블이다. 도 1 및 도 2를 참조하여, 본 발명의 실시예에 따른 전압 레벨 쉬프터(1)의 동작을 설명하면 다음과 같다. 먼저, 제 1 입력 신호(VIN)가 하이 레벨일 때, 상기 제 2 입력 신호(VINB)는 로우 레벨일 수 있다. 상기 제 1 엔모스 트랜지스터(N1)는 상기 제 1 입력 신호(VIN)를 수신하여 턴온되고, 상기 부 출력 노드(VOUTB)를 상기 접지전압(VSS) 단과 연결할 수 있다. 상기 제 2 엔모스 트랜지스터(N2)는 상기 제 2 입력 신호(VINB)를 수신하여 턴오프된다. 상기 부 출력 노드(VOUTB)가 상기 접지전압(VSS) 단과 연결되면서 전류 경로가 형성되고, 상기 부 출력 노드(VOUTB)의 전압 레벨은 상기 정 출력 노드(VOUT)의 전압 레벨보다 낮아질 수 있다. 상기 제 1 피모스 트랜지스터(P1)는 상대적으로 높은 정 출력 노드(VOUT)의 전압 레벨에 응답하여 턴오프되고, 상기 부 출력 노드(VOUT)로 상기 펌핑전압(VPP)을 제공하지 않을 수 있다. 반대로, 상기 제 2 피모스 트랜지스터(P2)는 상대적으로 낮은 부 출력 노드(VOUB)의 전압 레벨에 응답하여 턴온되고, 상기 정 출력 노드(VOUT)로 상기 펌핑전압(VPP)을 제공할 수 있다. 따라서, 상기 정 출력 노드(VOUT)의 전압 레벨은 상기 펌핑전압(VPP) 레벨에 가까워지고, 상기 부 출력 노드(VOUTB)의 전압 레벨은 접지전압(VSS) 레벨에 가까워질 수 있다.
상기 제 1 피모스 트랜지스터(P1)의 게이트로 인가되는 전압(Vg(P1))은 실질적으로 펌핑전압(VPP)일 수 있고, 따라서, 상기 제 1 피모스 트랜지스터(P1)의 게이트와 바디 사이의 전압 차(Vgb(P1))는 0일 수 있다. 상기 제 2 클램핑부(132)가 존재하지 않는다고 가정하면, 상기 제 2 피모스 트랜지스터(P2)의 게이트로 인가되는 전압(Vg(P2))은 실질적으로 접지전압(VSS)일 수 있다. 따라서, 상기 제 2 피모스 트랜지스터(P2)의 게이트와 바디 사이의 전압 차(Vgb(P2))는 상기 펌핑전압(VPP)의 레벨에 해당할 것이다. 상기 게이트와 바디 사이의 전압 차가 커지면 커질수록 트랜지스터의 게이트 옥사이드(gate oxide)는 파괴될(break down) 가능성이 매우 높아진다. 상기 제 2 피모스 트랜지스터(P2)가 턴온되었을 때, 상기 제 2 피모스 트랜지스터(P2)의 게이트와 바디의 전압 차(Vgb(P2))가 상기 펌핑전압(VPP) 레벨에 해당하므로 상기 제 2 피모스 트랜지스터(P2)의 게이트 옥사이드는 파괴되기 쉬운 환경이 될 수 있다. 이를 방지하기 위해, 상기 제 2 클램핑부(132)는 상기 제 2 피모스 트랜지스터(P2)의 게이트로 인가되는 전압을 클램핑할 수 있다. 상기 제 2 클램핑 트랜지스터(CP2)는 게이트로 제 2 전압(VX)을 수신고, 드레인으로 상기 접지전압(VSS)에 해당하는 전압을 수신하므로, 상기 제 2 클램핑 트랜지스터(CP2)의 소스의 전압 레벨은 상기 제 2 전압(VX)의 레벨에 해당할 수 있다. 따라서, 상기 제 2 피모스 트랜지스터(P2)의 게이트에 인가되는 전압(Vg(P2))은 상기 제 2 전압에 상기 제 2 피모스 트랜지스터의 문턱전압이 더해진 크기의 전압(VX+Vth(P2))일 수 있다. 이 때, 상기 제 2 피모스 트랜지스터(P2)의 게이트와 바디의 전압 차(Vgb(P2))는 VPP-(VX+Vth(P2))가 되므로, 상기 제 2 피모스 트랜지스터(P2)의 동작 범위에 해당하는 전압 레벨을 가질 수 있다. 위와 같이 상기 제 2 클램핑부(132)는 상기 제 2 피모스 트랜지스터(P2)의 게이트 옥사이드가 파괴될 가능성을 크게 낮출 수 있다.
다음으로, 제 1 입력 신호(VIN)가 로우 레벨일 때, 상기 제 2 입력 신호(VINB)는 하이 레벨일 수 있다. 상기 제 1 엔모스 트랜지스터(N1)는 상기 제 1 입력 신호(VIN)를 수신하여 턴오프된다. 상기 제 2 엔모스 트랜지스터(N2)는 상기 제 2 입력 신호(VINB)를 수신하여 턴온되고, 상기 정 출력 노드(VOUT)를 상기 접지전압(VSS) 단과 연결시킬 수 있다. 상기 정 출력 노드(VOUT)가 상기 접지전압(VSS) 단과 연결되면서 전류 경로가 형성되고, 상기 정 출력 노드(VOUT)의 전압 레벨은 상기 부 출력 노드(VOUTB)의 전압 레벨보다 낮아질 수 있다. 상기 제 1 피모스 트랜지스터(P1)는 상대적으로 낮은 정 출력 노드(VOUT)의 전압 레벨에 응답하여 턴온되고, 상기 부 출력 노드(VOUTB)로 상기 펌핑전압(VPP)을 제공할 수 있다. 반대로, 상기 제 2 피모스 트랜지스터(P2)는 상대적으로 높은 부 출력 노드(VOUTB)의 전압 레벨에 응답하여 턴온되고, 상기 정 출력 노드(VOUT)로 상기 펌핑전압(VPP)을 제공하지 않을 수 있다. 따라서, 상기 정 출력 노드(VOUT)는 실질적으로 상기 접지전압(VSS)에 가까운 전압 레벨이 될 수 있고, 상기 부 출력 노드(VOUTB)는 실질적으로 상기 펌핑전압(VPP)에 가까운 전압 레벨이 될 수 있다.
상기 제 2 피모스 트랜지스터(P2)의 게이트로 인가되는 전압(Vg(P2))은 실질적으로 펌핑전압(VPP)일 수 있고, 따라서, 상기 제 2 피모스 트랜지스터(P2)의 게이트와 바디 사이의 전압 차(Vgb(P2))는 0일 수 있다. 상기 제 1 클램핑부(131)가 존재하지 않는다고 가정하자. 상기 제 1 피모스 트랜지스터(P1)의 게이트로 인가되는 전압(Vg(P1))은 접지전압(VSS)에 가까운 전압일 수 있다. 따라서, 상기 제 1 피모스 트랜지스터(P1)의 게이트와 바디 사이의 전압 차(Vgb(P1))는 상기 펌핑전압(VPP)의 레벨에 해당할 것이다. 상기 게이트와 바디 사이의 전압 차가 커지면 커질수록 트랜지스터의 게이트 옥사이드(gate oxide)는 파괴될(break down) 가능성이 매우 커진다. 상기 제 1 피모스 트랜지스터(P1)가 턴온되었을 때, 상기 제 1 피모스 트랜지스터(P1)의 게이트와 바디의 전압 차(Vgb(P1))가 상기 펌핑전압(VPP) 레벨에 해당하므로 상기 제 1 피모스 트랜지스터(P1)의 게이트 옥사이드는 파괴되기 쉬운 환경이 될 수 있다. 이를 방지하기 위해, 상기 제 1 클램핑부(131)는 상기 제 1 피모스 트랜지스터(P1)의 게이트로 인가되는 전압을 클램핑할 수 있다. 상기 제 1 클램핑 트랜지스터(CP1)는 게이트로 제 2 전압(VX)을 수신하고, 드레인으로 상기 접지전압(VSS)에 해당하는 전압을 수신하므로, 상기 제 1 클램핑 트랜지스터(CP1)의 소스의 전압 레벨은 상기 제 2 전압(VX)의 레벨에 해당할 수 있다. 따라서, 상기 제 1 피모스 트랜지스터(P1)의 게이트로 인가되는 전압(Vg(P1))은 상기 제 2 전압에 상기 제 1 피모스 트랜지스터의 문턱전압이 더해진 크기의 전압(VX_Vth(P1))이 인가될 수 있다. 이 때, 상기 제 1 피모스 트랜지스터(P1)의 게이트와 바디의 전압 차(Vgb(P1))는 VPP-(VX+Vth(P1))가 되므로, 상기 제 1 피모스 트랜지스터(P1)의 동작 범위에 해당하는 전압 레벨을 가질 수 있다. 위와 같이 상기 제 1 클램핑부(131)는 상기 제 1 피모스 트랜지스터(P1)의 게이트 옥사이드가 파괴될 가능성을 크게 낮출 수 있다.
본 발명의 실시예에서, 상기 클램핑부(130)는 상기 전압 레벨 쉬프터(1)의 전원전압인 펌핑전압(VPP)의 레벨이 높으면 높을수록 효과적인 기능을 수행할 수 있다. 특히, 상기 전압 레벨 쉬프터(1)는 데이터 프로그램을 위해 높은 레벨을 전압을 사용하는 플래시 메모리 시스템에 적용될 수 있다. 도 3은 본 발명의 실시예에 따른 데이터 저장 장치(3)의 구성을 보여주는 블록도이다. 상기 데이터 저장 장치(3)의 구성요소들은 본 발명의 실시예에 따른 전압 레벨 쉬프터(1)를 사용할 수 있으며, 상기 전압 레벨 쉬프터(1)는 특히 상기 데이터 저장 장치에 사용되는 비휘발성 메모리 장치(320)에 구비될 수 있다.
상기 데이터 저장 장치(3)는 컨트롤러(310) 및 비휘발성 메모리 장치(320)를 포함할 수 있다. 데이터 저장 장치(3)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 접속되어 사용될 수 있다.
컨트롤러(310)는 호스트 장치로부터의 요청에 응답하여 비휘발성 메모리 장치(320)를 액세스하도록 구성될 수 있다. 예를 들면, 컨트롤러(310)는 비휘발성 메모리 장치(320)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성될 수 있다. 컨트롤러(310)는 비휘발성 메모리 장치(320)를 제어하기 위한 펌웨어 또는 소프트웨어를 구동하도록 구성될 수 있다.
컨트롤러(310)는 호스트 인터페이스 유닛(311), 컨트롤 유닛(312), 메모리 인터페이스 유닛(313), 램(314) 그리고 에러 정정 코드(ECC) 유닛(315)을 포함할 수 있다.
컨트롤 유닛(312)은 호스트 장치의 요청에 응답하여 컨트롤러(310)의 제반 동작을 제어하도록 구성될 수 있다.
램(314)은 컨트롤 유닛(312)의 동작 메모리로서 이용될 수 있다. 램(314)은 비휘발성 메모리 장치(320)로부터 읽혀진 데이터 또는 호스트 장치로부터 제공된 데이터를 임시로 저장하는 버퍼 메모리로서 이용될 수 있다.
호스트 인터페이스 유닛(311)은 호스트 장치와 컨트롤러(310)를 인터페이싱하도록 구성될 수 있다. 예를 들면, 호스트 인터페이스 유닛(311)은 USB(universal serial bus) 프로토콜, UFS(universal flash storage) 프로토콜, MMC(multimedia card) 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, PATA(parallel advanced technology attachment) 프로토콜, SATA(serial advanced technology attachment) 프로토콜, SCSI(small computer system interface) 프로토콜, 그리고 SAS(serial attached SCSI) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치와 통신하도록 구성될 수 있다.
메모리 인터페이스 유닛(313)은 컨트롤러(310)와 비휘발성 메모리 장치(320)를 인터페이싱하도록 구성될 수 있다. 메모리 인터페이스 유닛(313)은 비휘발성 메모리 장치(320)에 커맨드 및 어드레스를 제공하도록 구성될 수 있다. 그리고 메모리 인터페이스 유닛(313)은 비휘발성 메모리 장치(320)와 데이터를 주고 받도록 구성될 수 있다.
에러 정정 코드 유닛(315)은 비휘발성 메모리 장치(320)로부터 독출된 데이터의 에러를 검출하도록 구성될 수 있다. 그리고 에러 정정 코드 유닛(315)은 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성될 수 있다.
비휘발성 메모리 장치(320)는 데이터 저장 장치(3)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치(320)는 복수의 비휘발성 메모리 칩들(또는 다이들(dies))(NVM_1~NVM_k)을 포함할 수 있다.
컨트롤러(310) 및 비휘발성 메모리 장치(320)는 다양한 데이터 저장 장치 중 어느 하나로 제조될 수 있다. 예를 들면, 컨트롤러(310) 및 비휘발성 메모리 장치(320)는 하나의 반도체 장치로 집적되어 MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi-media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 중 어느 하나로 제조될 수 있다.
본 발명의 실시예에 따른 전압 레벨 쉬프터(1)는 내장형 비휘발성 메모리(embedded Non-Volatile Memory, eNVM)에 적용될 수 있다. 상기 내장형 비휘발성 메모리는 프로세서와 같은 컨트롤러 칩에 내장될 수 있는 비휘발성 메모리로서, 상기 프로세서와 동일한 공정을 통해 함께 제조될 수 있는 비휘발성 메모리일 수 있다. 본 발명의 실시예에 따른 전압 레벨 쉬프터는 상기 내장형 비휘발성 메모리의 구성요소로서 사용될 수 있다.
도 4 내지 도 6은 본 발명의 실시예에 따른 전압 레벨 쉬프터(1)를 사용하는 내장형 비휘발성 메모리를 포함하는 시스템의 구성을 보여주는 도면이다. 도 4는 본 발명의 실시예에 따른 이미지 센서(4)의 구성을 보여주는 도면이다. 도 4에서, 상기 이미지 센서(4)는 픽셀 어레이(410), 로우 디코더(420), 컬럼 디코더(430), 아날로그 디지털 컨버터(440) 및 주변 회로(450)를 포함할 수 있다. 상기 픽셀 어레이(410)는 복수의 로우 라인(도시하지 않음.)과 복수의 컬럼 라인(도시하지 않음.)이 교차하여 배치되는 매트릭스 구조를 가질 수 있다. 상기 로우 라인과 컬럼 라인의 개수는 획득되는 이미지의 화질(definition) 또는 포맷에 따라 결정될 수 있다.
상기 로우 디코더(420) 및 컬럼 디코더(430)는 원하는 픽셀의 정보를 독출하기 위해 상기 복수의 로우 라인 및 컬럼 라인 중 특정 로우 라인 및 컬럼 라인을 선택할 수 있다. 상기 아날로그 디지털 컨버터(440)는 상기 로우 디코더 및 컬럼 디코더에 의해 선택된 픽셀에 저장된 정보를 디지털 신호로 변환할 수 있다. 상기 주변 회로(450)는 상기 아날로그 디지털 컨버터(440)로부터 출력된 디지털 신호를 처리하고, 외부 장치로 출력하기 위한 논리 회로들을 포함할 수 있다. 또한, 상기 주변 회로(450)는 손상된 픽셀을 구제하기 위한 논리 회로를 포함할 수 있다.
상기 이미지 센서(4)는 리페어 메모리(460)를 더 포함할 수 있다. 상기 리페어 메모리(460)는 손상되거나 불량인 픽셀의 위치 정보를 포함할 수 있다. 상기 리페어 메모리(460)는 리페어 정보를 저장하고 상기 리페어 정보를 상기 주변 회로(450)로 제공하여 상기 로우 디코더(420) 및 컬럼 디코더(430)가 불량 픽셀을 선택하는 경우 상기 불량 픽셀이 연결된 로우 라인 또는 컬럼 라인을 리던던시 라인으로 대체할 수 있다. 상기 리페어 메모리(460)는 원 타임 프로그래머블 메모리일 수 있고, 내장형 비휘발성 메모리일 수 있다. 상기 리페어 메모리(460)는 다른 구성요소보다 높은 레벨의 전원을 사용할 수 있으므로, 도 1의 전압 레벨 쉬프터(1)가 사용할 수 있다.
도 5는 본 발명의 실시예에 따른 전원관리 시스템(5)의 구성을 보여주는 도면이다. 상기 전원관리 시스템(5)은 전원관리 집적회로(510) 및 파워 서플라이(520)를 포함할 수 있다. 상기 전원관리 집적회로(510)는 파워 서플라이(520)로부터 전원을 공급받을 수 있다. 상기 파워 서플라이(520)는 시스템에서 안정적으로 사용될 수 있도록 외부에서 들어오는 교류 전원을 직류 전원으로 변환할 수 있다. 또한, 상기 파워 서플라이(520)와 같은 전원 소스로서 배터리가 사용될 수 있다. 상기 전원관리 집적회로(510)는 다양한 장치와 연결될 수 있다. 예를 들어, 상기 전원관리 집적회로(510)는 주문형 반도체(Application Specific Integrated Circuit, ASIC)과 같은 시스템 IC, 데이터 저장 장치 및 기타 입출력 장치와 연결될 수 있다. 상기 데이터 저장 장치는 복수의 플래쉬 메모리를 포함하는 대용량 저장 장치를 포함할 수 있다. 상기 전원관리 집적회로(510)는 상기 파워 서플라이(520)로부터 인가된 전원을 각각의 장치에 적합한 전원으로 변환하고, 변환된 전원을 각각의 장치로 제공할 수 있다.
상기 전원관리 집적회로(510)는 마이크로 컨트롤러(511) 및 복수의 모듈(521, 522, 523)을 포함할 수 있다. 상기 마이크로 컨트롤러(511)는 상기 장치들에 적합한 전원 정보를 포함할 수 있고, 상기 적합한 전원을 생성하기 위한 시퀀스 또는 알고리즘 등을 저장 및 실행할 수 있다. 상기 복수의 모듈(521, 522, 523)은 각각의 장치들과 연결될 수 있고, 각각의 장치로 전원을 제공하기 위한 전압 레귤레이터 등을 포함할 수 있다.
상기 마이크로 컨트롤러(511)는 상기 시퀀스 또는 알고리즘을 저장하기 위한 레지스터를 포함할 수 있고, 상기 레지스터는 내장형 비휘발성 메모리(512, eNVM)를 포함할 수 있다. 상기 내장형 비휘발성 메모리(512)는 상기 장치들의 전원 정보, 상기 마이크로 컨트롤러(511)가 수행하는 시퀀스 및/또는 상기 복수의 모듈(521, 522, 523)의 트리밍 정보 등을 저장할 수 있다. 상기 내장형 비휘발성 메모리는 특정 전압 레벨을 갖는 입력신호를 더 높은 전압 레벨을 갖는 신호로 변환하기 위한 전압 레벨 쉬프터를 포함할 수 있고, 도 1에 도시된 전압 레벨 쉬프터(1)가 사용될 수 있다.
도 6은 본 발명의 실시예에 따른 터치스크린 디스플레이 장치(6)의 구성을 보여주는 도면이다. 도 6에서, 상기 터치스크린 디스플레이 장치(6)는 어플리케이션 프로세서(610), 터치스크린 컨트롤러(620), 디스플레이 드라이버 집적회로(630), 터치 및 디스플레이 패널(640)을 포함할 수 있다. 상기 어플리케이션 프로세서(610)는 상기 터치 스크린 컨트롤러(620) 및 디스플레이 드라이버 집적회로(630)와 통신할 수 있다. 상기 어플리케이션 프로세서(610)는 상기 터치스크린 컨트롤러(620)로부터 처리된 터치 신호를 공급받아 사용자의 터치 입력을 인식할 수 있고, 디스플레이 신호를 상기 터치 스크린 컨트롤러(620) 및 상기 디스플레이 드라이버 집적회로(630)로 공급할 수 있다. 상기 디스플레이 신호는 디스플레이 패널을 구동하기 위한 디스플레이 데이터, 구동 신호 또는 전원들을 포함할 수 있다.
상기 터치스크린 컨트롤러(620)는 사용자의 터치 입력을 터치 신호로 변환하여 어플리케이션 프로세서(610)로 전송하기 위한 알고리즘을 수행하는 위한 마이크로 프로세서를 포함할 수 있다. 또한, 상기 터치 스크린 컨트롤러(620)는 상기 알고리즘을 저장하는 내장형 비휘발성 메모리(621, eNVM)를 포함할 수 있다. 상기 내장형 비휘발성 메모리(621)는 상기 마이크로 프로세서와 통신하기 위해 도 1에 도시된 전압 레벨 쉬프터(1)를 사용할 수 있다.
디스플레이 드라이버 집적회로(630)는 어플리케이션 프로세서(610) 및 터치스크린 컨트롤러(620)로부터 디스플레이 데이터 및 구동신호를 수신하여 터치 및 디스플레이 패널(640)을 구동할 수 있다. 상기 디스플레이 드라이버 집적회로(630)는 상기 어플리케이션 프로세서(610) 및 터치스크린 컨트롤러(620)로부터 수신된 디스플레이 데이터 및 구동신호에 대응하여 터치 및 디스플레이 패널(640)을 구동하는 타이밍 제어부를 포함할 수 있다. 또한, 디스플레이 드라이버 집적회로(630)는 타이밍 제어부 외에 하나 이상의 아날로그 회로를 더 포함할 수 있다. 상기 디스플레이 드라이버 집적회로(630)는 상기 타이밍 제어부의 트리밍 정보를 저장하고, 상기 아날로그 회로의 특성 등을 저장하기 위한 내장형 비휘발성 메모리(631, eNVM)를 포함할 수 있다. 상기 내장형 비휘발성 메모리(631)는 상기 타이밍 제어부 및 아날로그 회로와 통신하기 위해 도 1에 도시된 전압 레벨 쉬프터(1)를 사용할 수 있다.
터치 및 디스플레이 패널(640)은 사용자의 터치 입력을 인식하기 위한 감지전극들과 디스플레이 드라이버(630)로부터의 디스플레이 데이터 및 구동신호에 대응하여 구동되는 다수의 화소들을 포함할 수 있다. 상기 터치 및 디스플레이 패널(400)은 예를 들어, 터치 스크린 컨트롤러(620)로부터 터치 구동신호와 같은 TX 신호를 수신하고, 상기 터치 구동신호가 공급될 때 감지전극들에 발생하는 정전용량의 변화 등으로 감지되는 터치 감지 신호와 같은 RX 신호를 상기 터치 스크린 컨트롤러(620)로 전송할 수 있다. 또한, 상기 터치 및 디스플레이패널(640)은 디스플레이 드라이버 집적회로(630)에 의해 구동되어 디스플레이 데이터 및 구동신호에 대응하는 영상을 표시할 수 있다. 상기 터치 및 디스플레이 패널(640)의 구조 및 그 구동방법은 저항막 방식, 정전용량 방식, 광감지 방식 등과 같은 각종 구동방식에 따라 다양하게 변형될 수 있고, 유기전계발광 표시패널이나 액정표시패널 등으로 구현될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (19)
- 제 1 입력 신호를 수신하여 부 출력 노드의 전류 경로를 형성하는 제 1 입력부;
제 2 입력 신호를 수신하여 정 출력 노드의 전류 경로를 형성하는 제 2 입력부;
상기 정 출력 노드와 연결되어 상기 부 출력 노드로 제 1 전압을 제공하는 제 1 미러부;
상기 부 출력 노드와 연결되어 상기 정 출력 노드로 상기 제 1 전압을 제공하는 제 2 미러부; 및
제 2 전압을 수신하여 상기 정 출력 노드 및 상기 부 출력 노드와 상기 제 1 및 제 2 미러부를 각각 연결시키는 클램핑부를 포함하는 전압 레벨 쉬프터. - 제 1 항에 있어서,
상기 제 1 입력부는 상기 제 1 입력 신호를 게이트로 수신하고, 드레인이 상기 부 출력 노드와 연결되며, 소스가 제 3 전압 단과 연결되는 제 1 엔모스 트랜지스터를 포함하는 전압 레벨 쉬프터. - 제 1 항에 있어서,
상기 제 2 입력부는 상기 제 2 입력 신호를 게이트로 수신하고, 드레인이 상기 정 출력 노드와 연결되며, 소스가 제 3 전압 단과 연결되는 제 2 엔모스 트랜지스터를 포함하는 전압 레벨 쉬프터. - 제 1 항에 있어서,
상기 제 1 입력 신호 및 상기 제 2 입력 신호는 상보 신호인 전압 레벨 쉬프터. - 제 1 항에 있어서,
상기 제 2 전압은 상기 제 1 전압 보다 낮은 레벨을 갖는 전압 레벨 쉬프터. - 제 1 항에 있어서,
상기 제 1 및 제 2 미러부는 각각 피모스 트랜지스터를 포함하고,
상기 제 2 전압의 레벨은 상기 제 1 전압과 상기 피모스 트랜지스터의 동작 범위에 해당하는 전압의 차이에 해당하는 전압 레벨 쉬프터. - 제 1 항에 있어서,
상기 클램핑부는 게이트로 상기 제 2 전압을 수신하고, 드레인이 상기 정 출력 노드와 연결되며, 소스가 상기 제 1 미러부와 연결되는 제 1 클램프 트랜지스터;
게이트로 상기 제 2 전압을 수신하고, 드레인이 상기 부 출력 노드와 연결되며, 소스가 상기 제 2 미러부와 연결되는 제 2 클램프 트랜지스터를 포함하는 전압 레벨 쉬프터. - 제 7 항에 있어서,
상기 제 1 미러부는 게이트가 상기 제 1 클램프 트랜지스터의 소스와 연결되고, 소스로 상기 제 1 전압을 수신하며, 드레인이 상기 부 출력 노드와 연결되는 제 1 피모스 트랜지스터를 포함하는 전압 레벨 쉬프터. - 제 7 항에 있어서,
상기 제 2 미러부는 게이트가 상기 제 2 클램프 트랜지스터의 소스와 연결되고, 소스로 상기 제 1 전압을 수신하며, 드레인이 상기 정 출력 노드와 연결되는 제 2 피모스 트랜지스터를 포함하는 전압 레벨 쉬프터. - 제 1 입력 신호를 수신하여 부 출력 노드를 접지전압 단과 연결하는 제 1 입력부;
제 2 입력 신호를 수신하여 정 출력 노드를 상기 접지전압 단과 연결하는 제 2 입력부;
상기 정 출력 노드와 연결되어 상기 부 출력 노드로 펌핑전압을 제공하는 제 1 미러부;
상기 부 출력 노드와 연결되어 상기 정 출력 노드로 상기 펌핑전압을 제공하는 제 2 미러부;
클램핑 전압을 수신하여 상기 정 출력 노드와 상기 제 1 미러부를 연결하는 제 1 클램핑부; 및
상기 클램핑 전압을 수신하여 상기 부 출력 노드와 상기 제 2 미러부를 연결하는 제 2 클램핑부를 포함하는 전압 레벨 쉬프터. - 제 10 항에 있어서,
상기 제 1 입력부는 상기 제 1 입력 신호를 게이트로 수신하고, 드레인이 상기 부 출력 노드와 연결되며, 소스가 상기 접지전압 단과 연결되는 제 1 엔모스 트랜지스터를 포함하는 전압 레벨 쉬프터. - 제 10 항에 있어서,
상기 제 2 입력부는 상기 제 2 입력 신호를 게이트로 수신하고, 드레인이 상기 정 출력 노드와 연결되며, 소스가 상기 접지전압 단과 연결되는 제 2 엔모스 트랜지스터를 포함하는 전압 레벨 쉬프터. - 제 10 항에 있어서,
상기 제 1 입력 신호 및 상기 제 2 입력 신호는 상보 신호인 전압 레벨 쉬프터. - 제 10 항에 있어서,
상기 클램핑 전압은 상기 펌핑전압보다 낮은 레벨을 갖는 전압 레벨 쉬프터. - 제 10 항에 있어서,
상기 클램핑 전압의 레벨은 상기 펌핑전압의 레벨과 상기 제 1 및 제 2 미러부를 구성하는 트랜지스터의 동작 범위에 해당하는 전압의 차이에 해당하는 전압 레벨 쉬프터. - 제 10 항에 있어서,
상기 제 1 클램핑부는 게이트로 상기 클램핑 전압을 수신하고, 소스가 상기 제 1 미러부와 연결되며, 드레인이 상기 정 출력 노드와 연결되는 제 1 클램핑 트랜지스터를 포함하는 전압 레벨 쉬프터. - 제 16 항에 있어서,
상기 제 1 미러부는 게이트가 상기 제 1 클램핑 트랜지스터의 소스와 연결되고, 소스로 상기 펌핑전압을 수신하며, 드레인이 상기 부 출력 노드와 연결되는 전압 레벨 쉬프터. - 제 10 항에 있어서,
상기 제 2 클램핑부는 게이트로 상기 클램핑 전압을 수신하고, 소스가 상기 제 2 미러부와 연결되며, 드레인이 상기 부 출력 노드와 연결되는 제 2 클램핑 트랜지스터를 포함하는 전압 레벨 쉬프터. - 제 18 항에 있어서,
상기 제 2 미러부는 게이트가 상기 제 2 클램핑 트랜지스터의 소스와 연결되고, 소스로 상기 펌핑전압을 수신하며, 드레인이 상기 정 출력 노드와 연결되는 전압 레벨 쉬프터.
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