CN112992199B - 具有输入电路的存储器装置和存储器系统 - Google Patents

具有输入电路的存储器装置和存储器系统 Download PDF

Info

Publication number
CN112992199B
CN112992199B CN202010664875.7A CN202010664875A CN112992199B CN 112992199 B CN112992199 B CN 112992199B CN 202010664875 A CN202010664875 A CN 202010664875A CN 112992199 B CN112992199 B CN 112992199B
Authority
CN
China
Prior art keywords
voltage
power supply
supply voltage
circuit
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010664875.7A
Other languages
English (en)
Other versions
CN112992199A (zh
Inventor
李承镐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN112992199A publication Critical patent/CN112992199A/zh
Application granted granted Critical
Publication of CN112992199B publication Critical patent/CN112992199B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

本公开涉及一种输入电路。该输入电路包括：缓冲器电路，联接到焊盘，该缓冲器电路由第一电源电压驱动；电平移位器电路，联接到缓冲器电路的输出端子，该电平移位器电路由第二电源电压驱动；以及电压稳定电路，联接到电平移位器电路的输入节点，该电压稳定电路由第一电源电压和第二电源电压驱动。当第二电源电压的电压电平上升并且第一电源电压的电压电平保持在低电平时，电压稳定电路将电平移位器电路的输入节点的电压维持为等于或小于给定电平，该给定电平足以使电平移位器电路的输出信号保持在特定逻辑值。

Description

具有输入电路的存储器装置和存储器系统
相关申请的交叉引用
本申请要求于2019年12月12日提交的申请号为10-2019-0165949的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开总体涉及一种电子装置，且更特别地，涉及一种具有输入电路的存储器装置和存储器系统。
背景技术
随着技术的发展，近来的半导体装置已经使用若干电源电压。由于使用了若干电源电压，因此可以提高半导体装置的操作性能，并且可以增加半导体装置的电源效率。然而，当使用若干电源电压时，半导体装置的操作稳定性可能根据增加若干电源电压的顺序而劣化。因此，期望开发一种在增加若干电源电压的各种情况下都可以稳定地操作的输入电路。
发明内容
本公开的实施例提供一种具有能够提高存储器系统的稳定性的输入电路的存储器装置和存储器系统。
根据本公开的一个方面，提供一种输入电路，包括：缓冲器电路，联接到焊盘，该缓冲器电路由第一电源电压驱动；电平移位器电路，联接到缓冲器电路的输出端子，该电平移位器电路由第二电源电压驱动；以及电压稳定电路，联接到电平移位器电路的输入节点，该电压稳定电路由第一电源电压和第二电源电压驱动，其中当第二电源电压的电压电平上升并且第一电源电压的电压电平保持在低电平时，电压稳定电路将电平移位器电路的输入节点的电压维持为等于或小于给定电平，该给定电平足以使电平移位器电路的输出信号保持在特定逻辑值。
缓冲器电路可包括：第一反相器，联接到焊盘，该第一反相器由第一电源电压和接地电压驱动；第二反相器，联接到第一反相器的输出端子，该第二反相器由第一电源电压和接地电压驱动。
电平移位器电路可包括：第三反相器，联接到第二反相器的输出端子，该第三反相器由第二电源电压和接地电压驱动；以及第四反相器，联接到第三反相器的输出端子，该第四反相器由第二电源电压和接地电压驱动。
电压稳定电路可包括：五反相器，接收第一电源电压作为输入，该第五反相器由第二电源电压和接地电压驱动；以及NMOS晶体管，联接在接地电压和电平移位器电路的输入节点之间，该NMOS晶体管具有联接到第五反相器的输出端子的栅极端子。
当第二电源电压的电压电平上升并且第一电源电压的电压电平保持在低电平时，第五反相器可向NMOS晶体管的栅极端子提供具有高电平的输出信号。
响应于具有高电平的输出信号，NMOS晶体管可被导通以向电平移位器电路的输入节点供应接地电压。
当缓冲器电路被关断时，电压稳定电路可使用从NMOS晶体管供应的接地电压来将电平移位器电路的输入节点处的电压维持为等于或小于给定电平。
低电平可以是第一低电平。当第一电源电压的电压电平上升时，第五反相器可向NMOS晶体管的栅极端子提供具有第二低电平的输出信号。
响应于具有第二低电平的输出信号，NMOS晶体管可被关断以取消输入节点与接地电压的联接。
第一电源电压可上升至第一目标电压电平，并且第二电源电压可上升至第二目标电压电平，该第二目标电压电平低于第一目标电压电平。
低电平可为0V。
当第一电源电压的电压电平上升并且第二电源电压的电压电平保持在低电平时，电压稳定电路可被关断。
根据本公开的另一方面，提供一种存储器装置，包括：存储器单元阵列，包括多个存储块，多个存储块中的每个包括多个存储器单元；一个或多个外围电路，被配置成对从多个存储块中选择的存储块执行操作；以及控制逻辑，被配置成控制外围电路。外围电路包括被配置成处置命令、地址和数据中的一个或多个的输入/输出电路。输入输出电路包括：缓冲器电路，联接到焊盘，该缓冲器电路由第一电源电压驱动；电平移位器电路，联接到缓冲器电路的输出端子，该电平移位器电路由第二电源电压驱动；以及电压稳定电路，联接到电平移位器电路的输入节点，该电压稳定电路由第一电源电压和第二电源电压驱动，其中当第二电源电压的电压电平上升并且第一电源电压的电压电平保持在低电平时，该电压稳定电路将电平移位器电路的输入节点的电压维持为等于或小于给定电平，该给定电平足以使电平移位器电路的输出信号保持在特定逻辑值。
电压稳定电路可包括：逻辑装置，接收第一电源电压作为输入，该逻辑装置由第二电源电压和接地电压驱动；以及开关装置，联接在接地电压和电平移位器电路的输入节点之间，该开关装置具有联接到逻辑装置的输出端子的控制端子。
逻辑装置可包括反相器，并且开关装置可包括NMOS晶体管。
缓冲器电路可包括：第一反相器，联接到焊盘，该第一反相器由第一电源电压和接地电压驱动；第二反相器，联接到第一反相器的输出端子，该第二反相器由第一电源电压和接地电压驱动。
电平移位器电路可包括：第三反相器，联接到第二反相器的输出端子，该第三反相器由第二电源电压和接地电压驱动；以及第四反相器，联接到第三反相器的输出端子，该第四反相器由第二电源电压和接地电压驱动。
附图说明
下文将参照附图更全面地描述示例性实施例；然而，它们可以以不同的形式来实现，并且不应被解释为仅限于本文所描述的实施例。相反的，提供这些实施例是为了使本公开是彻底且完整的，并且将向本领域技术人员完全传达示例性实施例的范围。
在附图中，为便于说明，可夸大尺寸。应当理解的是，当一个元件被称为在两个元件“之间”时，该元件可以是两个元件之间的唯一元件，或者也可存在一个或多个中间元件。相同的附图标记始终指代相同的元件。
图1是示出存储器装置的示图。
图2是示出存储器系统的示图。
图3是示出图2中所示的存储器控制器的示图。
图4是示出根据本公开的实施例的输入电路的框图。
图5是示出根据本公开的实施例的图4所示的缓冲器电路的示图。
图6是示出根据本公开的实施例的图4所示的电平移位器电路的示图。
图7是示出输入到输入电路的第一电源电压和第二电源电压的电压电平的示例的曲线图。
图8是示出输入到输入电路的第一电源电压和第二电源电压的电压电平的示例的曲线图。
图9A是示出第二电源电压早于第一电源电压上升的情况的曲线图。图9B是示出当第一电源电压和第二电源电压如图9A所示上升时的电平移位器电路的输入端子节点的电压电平的曲线图；图9C是示出当第一电源电压和第二电源电压如图9A所示上升时的输出电压信号的电压电平的曲线图。
图10是示出根据本公开的实施例的输入电路的框图。
图11是示出根据实施例的图10所示的电压稳定电路的电路图。
图12是更详细地示出根据本公开的实施例的图10所示的输入电路的电路图。
图13A是示出第二电源电压早于第一电源电压上升的情况的曲线图。图13B是示出当第一电源电压和第二电源电压如图13A所示上升时的电平移位器电路的输入端子节点处的电压电平的曲线图。图13C是示出当第一电源电压和第二电源电压如图13A所示上升时的输出电压信号的电压电平的曲线图。
图14是示出根据实施例的包括图1所示的存储器装置的存储器系统的示图。
图15是示出根据实施例的包括图1所示的存储器装置的存储器系统的示图。
图16是示出根据实施例的包括图1所示的存储器装置的存储器系统的示图。
图17是示出根据实施例的包括图1所示的存储器装置的存储器系统的示图。
具体实施方式
在本公开中，在结合附图阅读以下的实施例之后，优点、特征和实现这些优点和特征的方法将变得更为显而易见。然而，本公开的实施例可以以不同的形式来实施，并且不应被解释为仅限于本文所描述的实施例。相反的，提供这些实施例是为了详细描述本公开至本公开所属领域的技术人员能够容易地实施本公开的技术概念的程度。
在整个说明书中，当一个元件被称为“连接”或“联接”到另一元件时，它可直接连接或联接到另一元件，或者通过设置在它们之间的一个或多个中间元件间接连接或联接到另一元件。另外，除非有不同的公开，否则当一个元件被称为“包括”一个组件时，这指示该元件可进一步包括另一组件而不是排除另一组件。
图1是示出存储器装置1100的示图。
参照图1，存储器装置1100可包括存储数据的存储器单元阵列100。存储器装置1110可包括被配置成执行用于将数据存储在存储器单元阵列100中的编程操作、用于输出所存储的数据的读取操作以及用于擦除所存储的数据的擦除操作的外围电路200。存储器装置1110可包括在存储器控制器(例如，图2中所示的存储器控制器1200)的控制下控制外围电路200的控制逻辑300。
存储器单元阵列100可包括多个存储块MB1至MBk(k是正整数)。局部线LL和位线BL1至BLn(n是正整数)可联接到存储块MB1至MBk中的每一个。例如，局部线LL可包括第一选择线、第二选择线和布置在第一选择线和第二选择线之间的多个字线。此外，局部线LL可包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚设线。第一选择线可以是源极选择线，第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线和源极选择线以及源极线。例如，局部线LL可进一步包括虚设线。例如，局部线LL可进一步包括管线。局部线LL可联接到存储块MB1至MBk中的每一个，并且位线BL1至BLn可共同联接到存储块MB1至MBk。存储块MB1至MBk可以二维或三维结构来实施。例如，在具有二维结构的存储块MB1至MBk中，可沿平行于衬底的方向布置存储器单元。例如，在具有三维结构的存储块MB1至MBk中，可沿垂直于衬底的方向堆叠存储器单元。
外围电路200可被配置成在控制逻辑300的控制下，执行从多个存储块MB1至MBk中选择的存储块110的编程操作、读取操作和擦除操作。例如，在控制逻辑300的控制下，外围电路200可将验证电压、通过电压供应到第一选择线、第二选择线和字线，选择性地使第一选择线、第二选择线和字线放电，并且验证联接到字线之中的所选择字线的存储器单元。例如，外围电路200可包括电压生成电路210、行解码器220、页面缓冲器组230、列解码器240、输入/输出电路250和感测电路260。
电压生成电路210可响应于操作信号OP_CMD而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。此外，电压生成电路210可响应于操作信号OP_CMD而选择性地使局部线LL放电。例如，电压生成电路210可在控制逻辑300的控制下生成编程电压、验证电压、通过电压、导通电压、读取电压、擦除电压、源极线电压等。
行解码器220可响应于行地址RADD而将操作电压Vop传送到联接到所选择存储块110的局部线LL。
页面缓冲器组230可包括联接到位线BL1至BLn的多个页面缓冲器PB1至PBn。页面缓冲器PB1至PBn可响应于页面缓冲器控制信号PBSIGNALS而操作。例如，在读取操作或验证操作中，页面缓冲器PB1至PBn可临时存储通过位线BL1至BLn接收的数据，或者感测位线BL1至BLn的电压或电流。
列解码器240可响应于列地址CADD而在输入/输出电路250和页面缓冲器组230之间传送数据。例如，列解码器240可通过数据线DL与页面缓冲器231交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可将从存储器控制器接收的命令CMD和地址ADD传送到控制逻辑300，或者与列解码器240交换数据DATA。
在读取操作或验证操作中，感测电路260可响应于允许位VRY_BIT<#>来生成参考电流，并且通过比较从页面缓冲器组230接收的感测电压VPB与由参考电流生成的参考电压来输出通过信号PASS或失败信号FAIL。
控制逻辑300可响应于命令CMD和地址ADD，通过输出操作信号OP_CMD、行地址ADDR、页面缓冲器控制信号PBSIGNALS和允许位VRY_BIT来控制外围电路200。而且，控制逻辑300可响应于通过信号PASS或失败信号FAIL来确定验证操作已经通过还是已经失败。
图2是示出存储器系统1000的示图。
参照图2，存储器系统1000可包括被配置成存储数据的存储器装置1100和被配置成在主机2000的控制下控制存储器装置1100的存储器控制器1200。
主机2000可使用诸如以下的各种通信方案中的至少一种与存储器系统1000通信：通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)。
存储器控制器1200可控制存储器系统1000的全部操作，并且控制主机2000和存储器装置1100之间的数据交换。例如，存储器控制器1200可响应于来自主机2000的请求，通过控制存储器装置1100来编程数据或读取数据。而且，存储器控制器1200可存储关于存储器装置1100中包括的主存储块和子存储块的信息，并且根据为执行编程操作而加载的数据量，选择存储器装置1100使得对主存储块或子存储块执行编程操作。在一些实施例中，存储器装置1100可包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)和闪速存储器。
存储器装置1100可在存储器控制器1200的控制下执行编程操作、读取操作或擦除操作。
图3是示出图2中所示的存储器控制器1200的示图。
参照图3，存储器控制器1200可包括处理器710、存储器缓冲器720、错误校正电路730、主机接口740、缓冲器控制电路750、存储器接口760和总线770。
总线770可在存储器控制器1200的组件之间提供通道。
处理器710可控制存储器控制器1200的全部操作，并可执行逻辑操作。处理器710可通过主机接口740与外部主机2000通信，并且通过存储器接口760与存储器装置1100通信。而且，处理器710可通过缓冲器控制电路750与存储器缓冲器720通信。处理器710可通过将存储器缓冲器720使用为工作存储器、高速缓存存储器或缓冲存储器来控制存储器系统1000的操作。
存储器缓冲器720可用作处理器710的工作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器720可存储由处理器710运行的代码和命令。存储器缓冲器720可存储由处理器710处理的数据。存储器缓冲器720可包括静态RAM(SRAM)或动态RAM(DRAM)。
错误校正电路730可执行错误校正。基于待通过存储器接口760而写入存储器装置1100的数据，错误校正电路730可执行错误校正码(ECC)编码。经ECC编码的数据可通过存储器接口760传送到存储器装置1100。错误校正电路730可对通过存储器接口760从存储器装置1100接收的数据执行ECC解码。在示例中，错误校正电路730可作为存储器接口760的组件而被包括在该存储器接口760中。
主机接口740在处理器710的控制下与外部主机2000通信。主机接口740可使用诸如以下的各种通信方案中的至少一种与外部主机2000通信：通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)。
在处理器710的控制下，缓冲器控制器750控制存储器缓冲器720。
在处理器710的控制下，存储器接口760与存储器装置1100通信。存储器接口760可通过通道与存储器装置1100通信命令、地址和数据。
图4是示出根据本公开的实施例的输入电路的框图。
图1所示的输入/输出电路250或者图3所示的主机接口740可被实施为图4所示的输入电路。例如，输入/输出电路250和主机接口740中的每一个可包括图4的输入电路。输入电路可通过焊盘PAD而接收从外部装置或主机(例如，图2中的主机2000)施加的信号。该信号可以是包括命令和地址的控制信号，或者是数据信号。通过焊盘PAD施加的输入电压的电压可等于或不同于输入端子电源电压VDDO或内部电源电压VDD。
参照图4，输入电路可包括缓冲器电路741和电平移位器电路743。缓冲器电路741可由第一电源电压V1驱动。而且，缓冲器电路741可从焊盘PAD接收输入电压信号Vin并且输出内部电压信号Vi。可将内部电压信号Vi传送到电平移位器电路743。
电平移位器电路743可由第二电源电压V2驱动。电平移位器电路743可将从缓冲器电路741传送的内部电压信号Vi转换为具有第二电源电压V2的电压摆幅的信号。例如，内部电压信号Vi可以是具有从0V至第一电源电压V1的范围的信号，并且电平移位器电路743可将内部电压信号Vi转换为具有从0V至第二电源电压V2的范围的输出电压信号Vout。第二电源电压V2可以是略低于第一电源电压V1的电压。在示例中，第一电源电压V1可以是1.8V的电压，并且第二电源电压V2可以是0.9V的电压。即，当内部电压信号Vi具有1.8V的电压摆幅时，输出电压信号Vout可以是具有0.9V的电压摆幅的信号。
图5是示出根据实施例的图4所示的缓冲器电路741的示图。
参照图5，缓冲器电路741可包括第一反相器INV1和第二反相器INV2。第一反相器INV1可反转输入电压信号Vin并且输出经反转信号。第二反相器INV2可接收第一反相器INV1的输出，并且将该输出反转，然后将经反转输出输出为内部电压信号Vi。第一反相器INV1和第二反相器INV2可由接地电压和第一电源电压V1驱动。因此，内部电压信号Vi可以是具有从0V至第一电源电压V1的范围的信号。
图6是示出根据实施例的图4所示的电平移位器电路743的示图。
参照图6，电平移位器电路743可包括第三反相器INV3和第四反相器INV4。第三反相器INV3可反转内部电压信号Vi并且输出经反转信号。第四反相器INV4可接收第三反相器INV3的输出，并且将该输出反转，然后将经反转输出输出为输出电压信号Vout。第三反相器INV3和第四反相器INV4可由接地电压和第二电源电压V2驱动。因此，输出电压信号Vout可以是具有从0V至第二电源电压V2的范围的信号。
图7是示出输入到输入电路(例如，图4的输入电路)的第一电源电压V1和第二电源电压V2的电压电平的示例的曲线图。
参照图7，第一电源电压V1的电压电平在第一时间t1开始上升，并且第二电源电压V2的电压电平在第二时间t2开始上升。第一电源电压V1在第三时间t3达到第一目标电压电平Va，并且第二电源电压V2在第四时间t4达到第二目标电压电平Vb。
参考从第一时间t1至第四时间t4的时段，因为第一电源电压V1早于第二电源电压V2开始上升，所以先驱动输入电路的缓冲器电路741，然后再驱动输入电路的电平移位器电路743。
因此，从缓冲器电路741输出内部电压信号Vi，并且电平移位器电路743的第三反相器V3的输出电压变为通过反转内部电压信号Vi而获得的信号。即，当第一电源电压V1早于第二电源电压V2上升时，输入电路可稳定地操作。
随后，第二电源电压V2在第五时间t5从第二目标电压电平Vb开始下降，并且第一电源电压V1在第六时间t6从第一目标电压电平Va开始下降。第二电源电压V2在第七时间t7达到0V的电压电平，并且第一电源电压V1在第八时间t8达到0V的电压电平。
参照从第五时间t5至第八时间t8的时段，因为第二电源电压V2早于第一电源电压V1开始下降，所以输入电路的电平移位器电路743先变为停用，然后输入电路的缓冲器电路741变为停用。
如图7所示，当第一电源电压V1早于第二电源电压V2开始上升，并且第二电源电压V2早于第一电源电压V1开始下降时，输入电路可稳定地操作。
图8是示出输入到输入电路的第一电源电压V1和第二电源电压V2的电压电平的示例的曲线图。
参照图8，第二电源电压V2的电压电平在第一时间t11开始上升，在第二时间t12达到第二目标电压电平Vb。同时，第一电源电压V1的电压电平在第三时间t13开始上升，并且在第四时间t14达到第一目标电压电平Va。
另外，第一电源电压V1的电压电平在第五时间t15开始下降，并且在第六时间t16达到0V的电压电平。同时，第二电源电压V2的电压电平在第七时间t17开始下降，并且在第八时间t18达到0V的电压电平。
参照从第一时间t11至第四时间t14的时段，因为第二电源电压V2早于第一电源电压V1开始上升，所以输入电路的电平移位器电路743早于输入电路的缓冲器电路741被驱动。
当在电平移位器电路743未接收到任何输入的情况下，第四反相器INV4早于第三反相器INV3开始被驱动时，电平移位器电路743和包括该电平移位器电路743的输入电路可能会不稳定地操作。即，当电平移位器电路743的第三反相器INV3和第四反相器INV4早于缓冲器电路741的第一反相器INV1和第二反相器INV2被驱动时，电平移位器电路743的输入端子被浮置(float)，并且相应地，由电平移位器电路743输出的输出电压信号Vout的状态变得不稳定。因此，存在以下限制：第一电源电压V1需要早于第二电源电压V2上升，以实现输入电路的稳定操作。当在第一电源电压V1和第二电源电压V2的上升操作中没有满足该限制时，在电平移位器电路743和具有该电平移位器电路743的输入电路中可能发生故障。
图9A是示出第二电源电压V2早于第一电源电压V1上升的情况的曲线图。图9B是示出当第一电源电压V1和第二电源电压V2如图9A所示上升时，在电平移位器电路743的输入端子节点处的内部电压信号Vi的电压电平的曲线图。图9C是示出当第一电源电压V1和第二电源电压V2如图9A所示上升时，输出电压信号Vout的电压电平的曲线图。
参照图9A，示出了类似于图8所示的从第一时间t11至第四时间t14的时段的情况的曲线图。即，第二电源电压V2在第一时间t21开始上升并达到第二目标电压电平Vb，并且第一电源电压V1在第二时间t22开始上升并达到第一目标电压电平Va。
一起参照图9A和图9B，因为第二电源电压V2在第一时间t21、在第一电源电压V1为0V的状态下上升，所以驱动了电平移位器电路743的第三反相器INV3和第四反相器INV4。同时，因为第一电源电压V1是0V，所以缓冲器电路741处于没有进行操作的状态。因此，缓冲器电路741的输出端子节点被浮置，即生成内部电压信号Vi的节点被浮置。内部电压信号Vi的电压电平可上升至任意值。在图9B中，示出了内部电压信号Vi的电压电平上升至电压电平Vc的示例。因为第三反相器INV3的输出端子已经处于被浮置的情况，所以内部电压信号Vi的电压电平Vc可能是使得作为电平移位器电路743的输出的输出电压信号Vout变为高电平(例如，0.9V)的电平或是使得输出电压信号Vout变为低电平(例如，0V)的电平。即，作为电平移位器电路743的输出的输出电压信号Vout可能是高电平或低电平。具有高电平的输出电压信号Vout可指示第一逻辑值(例如，逻辑高值)，而具有低电平的输出电压信号Vout可指示第二逻辑值(例如，逻辑低值)。在图9C中，示出了输出电压信号Vout在时间t21上升至第二目标电压电平Vb，即高电平的情况。然而，这是不确定的，根据内部电压信号Vi的初始电压电平，输出电压信号Vout在时间t21可能是低电平。例如，根据浮置的缓冲器电路741的输出端子节点处的内部电压信号Vi的电压电平Vc，输出电压信号Vout可能指示逻辑高值或逻辑低值，因此可能无法确保输入电路的稳定操作。
随后，因为第一电源电压V1在第二时间t22开始上升，所以缓冲器电路741开始被驱动。如图9B所示，当输入电压信号Vin为0V时，缓冲器电路741的输出在时间t22也可为0V。因此，内部电压信号Vi的电压电平也变为0V。相应地，如图9C所示，输出电压信号Vout在时间t22下降为0V。
参照图9C，在第一时间t21之前和第二时间t22之后，输出电压信号Vout为0V。然而，在从第一时间t21至第二时间t22的时段内，输出电压信号Vout可能是如图9C所示的、作为高电平的第二目标电压电平Vb，或者可能是与图9C不同的、作为低电平的0V的电压电平。这是因为作为电平移位器电路743的输入节点电压的内部电压信号Vi是不确定的。这可导致输入电路的操作的不稳定。
因此，根据本公开的实施例的输入电路包括用于稳定电平移位器电路(例如，图10中的电平移位器电路743)的输入端子节点的电压的电压稳定电路。当第二电源电压V2早于第一电源电压V1上升时，电压稳定电路将电平移位器电路的输入端子节点的电压维持为低电平。因此，在第一电源电压上升之前和第二电源电压上升之后，电平移位器电路的输入端子节点的电压被绝对地维持为低电平。因此，不管第一电源电压是否早于第二电源电压上升，都稳定地维持了输入电路的操作。
图10是示出根据本公开的实施例的输入电路的框图。
图1所示的输入/输出电路250或者图3所示的主机接口740可被实施为图10所示的输入电路。例如，输入/输出电路250和主机接口740中的每一个可包括图10的输入电路。输入电路可通过焊盘PAD而接收从外部装置或主机(例如，图2中的主机2000)施加的信号。信号可以是包括命令和地址的控制信号，或者是数据信号。通过焊盘PAD施加的输入电压的电压可等于或不同于输入端子电源电压VDDO或内部电源电压VDD。
参照图10，输入电路包括缓冲器电路742、电平移位器电路744和电压稳定电路746。图10所示的缓冲器电路742和电平移位器电路744可与图4至图6所示的缓冲器电路741和电平移位器电路743基本上相同地配置。因此，为了简洁起见，将省略对缓冲器电路742和电平移位器电路744的重复描述。
基于第一电源电压V1和第二电源电压V2来驱动电压稳定电路746。更具体地，当第一电源电压V1具有例如0V的电压电平的低电平并且第二电源电压V2具有例如第二目标电平Vb的高电平时，电压稳定电路746将节点N1处的电压维持为低电平，其中节点N1为电平移位器电路744的输入节点。稍后将参照图11至图12来描述电压稳定电路746的详细配置。
图11是示出根据本公开的实施例的图10中所示的电压稳定电路746的电路图。
参照图11，电压稳定电路746包括逻辑装置(例如，反相器)INVs和开关装置(例如，NMOS晶体管)NM1。反相器INVs由接地电压和第二电源电压V2驱动，并且接收第一电源电压V1作为输入。反相器INVs的输出联接到NMOS电路NM1的栅极端子。NMOS晶体管NM1联接在节点N1和地之间。节点N1是图10中的电平移位器电路744的输入端子节点。
图12是更详细地示出根据本公开的实施例的图10所示的输入电路的电路图。
参照图12，缓冲器电路742可包括第五反相器INV5和第六反相器INV6。第五反相器INV5可反转输入电压信号Vin并且将经反转信号作为输出信号输出。第六反相器INV6可接收第五反相器INV5的输出信号，将该输出信号反转，然后将经反转输出信号作为内部电压信号Vi输出。第五反相器INV5和第六反相器INV6可由接地电压和第一电源电压V1驱动。因此，内部电压信号Vi可以是具有从0V至第一电源电压V1的范围的信号。
电平移位器电路744可包括第七反相器INV7和第八反相器INV8。第七反相器INV7可反转节点N1处的电压并将经反转电压作为输出信号输出。节点N1处的电压可以是内部电压信号Vi。第八反相器INV8可接收第七反相器INV7的输出信号，反转该输出信号，然后将经反转输出信号作为输出电压信号Vout输出。第七反相器INV7和第八反相器INV8可由接地电压和第二电源电压V2驱动。因此，输出电压信号可以是具有从0V至第二电源电压V2的范围的信号。
电压稳定电路746的NMOS晶体管NM1联接到作为电平移位器电路744的输入端子节点的节点N1。
图13A是示出第二电源电压V2早于第一电源电压V1上升的情况的曲线图。图13B是示出当第一电源电压V1和第二电源电压V2如图13A所示上升时，电平移位器电路744的输入端子节点N1处的电压电平的曲线图。图13C是示出当第一电源电压V1和第二电源电压V2如图13A所示上升时，输出电压信号Vout的电压电平的曲线图。
参照图13A，示出了与图9A所示基本相同的曲线图。即，第二电源电压V2在第一时间t31开始上升并达到第二目标电平Vb，并且第一电源电压V1在第二时间t32开始上升并达到第一目标电压电平Va。
一起参照图13A和图13B，因为第二电源电压V2在第一时间t31、在第一电源电压V1为0V的状态下上升至第二目标电压电平Vb，所以电压稳定电路746的反相器INVs输出具有高电平的电压。因此，NMOS晶体管NM1在第一时间t31导通。在实施例中，电压稳定电路746的反相器INVs是包括串联联接的PMOS晶体管和NMOS晶体管的CMOS反相器，该PMOS晶体管接收第一电源电压V1并且联接在第二电源电压V2和输出节点之间，该NMOS晶体管接收第一电源电压V1并且联接在输出节点和地之间。例如，当在第一时间t31和第二时间t32之间的时间间隔期间，第一电源电压V1基本上保持在0V时，PMOS晶体管被导通，并且NMOS晶体管被关断。因此，电压稳定电路746的反相器INVs输出具有基本上等于第二电源电压V2的电平的电压。当从反相器INVs输出的电压变为等于或大于NMOS晶体管NM1的阈值电压时，NMOS晶体管NM1被导通，从而将节点N1联接到地。因此，在第一时间t31，向作为电平移位器电路744的输入端子节点的节点N1供应0V的接地电压。如图13B所示，在第一时间t31，节点N1的电压，即内部电压信号Vi可上升至电压电平Vd，然后在短时间内下降至0V。因此，参照图13C，在第一时间t31，输出电压信号Vout上升至电压电平Ve，然后在短时间内下降至0V。参照图13B，电压电平Vd可等于或小于给定电平。参照图13C，输出电压信号Vout的电压电平Ve可足够低以指示逻辑低值，从而将输出电压信号Vout维持在逻辑低值。即，当第二电源电压V2上升并且第一电源电压V1基本上保持在0V时，可以将电平移位器电路744的输入端子节点处的内部电压信号Vi保持为等于或小于给定电平，该给定电平足以使电平移位器电路744的输出电压信号Vout维持在逻辑低值。
随后，因为第一电源电压V1在第二时间t32开始上升并且达到第一目标电压电平Va，所以电压稳定电路746的反相器INVs输出具有低电平的电压，例如0V的电压。因此，NMOS晶体管NM1在第二时间t32被关断。当NMOS晶体管NM1被关断时，节点N1和接地电压之间的联接被中断。例如，当NMOS晶体管NM1被关断时，可取消节点N1与地的联接。当输入电压信号Vin具有低电平(例如，0V)时，缓冲器电路742可输出具有低电平的内部电压信号Vi。因此，电平移位器电路744的输出电压信号Vout可在第二时间t32维持为0V的电压电平。
因此，根据本公开的实施例的输入电路，当第二电源电压V2早于第一电源电压V1上升时，电压稳定电路746将作为电平移位器电路744的输入端子节点的节点N1处的电压维持为低电平。因此，稳定地维持了电平移位器电路744的输出电压信号Vout。
同时，与图13A至图13C所示的不同，当如图7所示，第一电源电压V1早于第二电源电压V2上升时，电压稳定电路746的反相器INVs的输入提早上升。因此，NMOS晶体管NM1被关断。因为缓冲器电路742早于电平移位器电路744被驱动，所以稳定地维持了输出电压信号Vout。
如上所述，根据根据本公开的实施例的输入电路，当第一电源电压V1早于第二电源电压V2上升或当第二电源电压V2早于第一电源电压V1上升时，输出电压信号Vout可稳定地维持为逻辑低值。
图14是示出根据实施例的包括图1中所示的存储器装置1100的存储器系统30000的示图。
参照图14，存储器系统30000可被实施为移动电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可包括存储器装置1100和能够控制该存储器装置1100的操作的存储器控制器1200。存储器控制器1200可在处理器3100的控制下控制存储器装置1100的数据访问操作，例如编程操作、擦除操作、读取操作等。
在存储器控制器1200的控制下，可通过显示器3200输出被编程在存储器装置1100中的数据。
无线电收发器3300可通过天线ANT传输/接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号改变为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并将经处理的信号传输到存储器控制器1200或显示器3200。存储器控制器1200可将由处理器3100处理的信号传输到存储器装置1100。而且，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将改变后的无线电信号输出到外部装置。输入装置3400是能够输入用于控制处理器3100的操作的控制信号或输入待由处理器3100处理的数据的装置，并且可被实施为诸如触摸板或计算机鼠标的定点装置、键盘或小键盘。处理器3100可控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据可通过显示器3200输出。
在一些实施例中，能够控制存储器装置1100的操作的存储器控制器1200可被实施为处理器3100的一部分，或者被实施为与处理器3100分离的芯片。
图15是示出根据实施例的包括图1所示的存储器装置1100的存储器系统40000的示图。
参照图15，存储器系统40000可被实施为个人计算机(PC)、平板PC、上网本、电子书阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可包括存储器装置1100和能够控制该存储器装置1100的数据处理操作的存储器控制器1200。
根据通过输入装置4200输入的数据，处理器4100可通过显示器4300输出存储器装置1100中存储的数据。例如，输入装置4200可被实施为诸如触摸板或计算机鼠标的定点装置、小键盘或键盘。
处理器4100可控制存储器系统40000的全部操作，并且控制存储器控制器1200的操作。在一些实施例中，能够控制存储器装置1100的操作的存储器控制器1200可被实施为处理器4100的一部分，或者被实施为与处理器4100分离的芯片。
图16是示出根据实施例的包括图1所示的存储器装置1100的存储器系统50000的示图。
参照图16，存储器系统50000可被实施为图像处理装置，例如数码相机、附接有数码相机的移动端子、附接有数码相机的智能电话或附接有数码相机的平板PC。
存储器系统50000可包括存储器装置1100和能够控制该存储器装置1100的例如编程操作、擦除操作或读取操作的数据处理操作的存储器控制器1200。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号，并且可将经转换的数字信号传输到处理器5100或存储器控制器1200。在处理器5100的控制下，经转换的数字信号可通过显示器5300输出，或者通过存储器控制器1200存储在存储器装置1100中。此外，在处理器5100或存储器控制器1200的控制下，可通过显示器5300输出存储器装置1100中存储的数据。
在一些实施例中，能够控制存储器装置1100的操作的存储器控制器1200可被实施为处理器5100的一部分，或者被实施为与处理器5100分离的芯片。
图17是示出根据实施例的包括图1所示的存储器装置1100的存储器系统70000的示图。
参照图17，存储器系统70000可被实施为存储卡或智能卡。存储器系统70000可包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可控制存储器装置1100和卡接口7100之间的数据交换。在一些实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但本公开不限于此。
根据主机2000的协议，卡接口7100可接口主机2000和存储器控制器1200之间的数据交换。在一些实施例中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可表示能够支持由主机2000使用的协议的硬件、嵌入该硬件中的软件或信号传输方案。
根据本公开的实施例，可提供一种具有能够提高存储器系统的稳定性的输入电路的存储器装置和存储器系统。
虽然本公开已经参考某些实施例来示出和描述，但本领域技术人员将理解的是，在不脱离所附权利要求及其等同方案限定的本公开的精神和范围的情况下，可在形式和细节上进行各种改变。因此，本公开的范围不应局限于上述实施例，而是应当不仅由所附权利要求而且还由其等同方案来确定。
在上述实施例中，可选择性地执行所有步骤或部分步骤，并且也可省略部分步骤。在每个实施例中，不必按照所描述的顺序来执行这些步骤，并且可重新排列这些步骤。本说明书和附图中公开的实施例仅是便于理解本公开的示例，本公开的实施例不限于此。即，对本领域技术人员应当显而易见的是，可基于本公开的技术范围进行各种修改。
同时，已经在附图和说明书中描述了本公开的一些实施例。尽管在本文中使用了特定术语，但这些术语仅用于解释本公开的上述实施例。因此，本公开的实施例不限于上述实施例，并且在本公开的精神和范围内可以存在许多变型。对本领域技术人员应当显而易见的是，除了本文公开的实施例之外，还可基于本公开的技术范围进行各种修改。

Claims (15)

1.一种输入电路，包括：
缓冲器电路，联接到焊盘，所述缓冲器电路接收第一电源电压作为所述缓冲器电路的电源，并且向连接节点提供输出信号；
电平移位器电路，接收第二电源电压作为所述电平移位器电路的电源，并且接收所述连接节点的电压作为输入信号；以及
电压稳定电路，分别接收所述第一电源电压和所述第二电源电压作为输入信号，并且在所述第二电源电压开始上升以达到与第二逻辑值相对应的所述第二电源电压的第二目标电平之后，在所述第一电源电压具有第一逻辑值时，将所述连接节点的电压维持为足以将所述电平移位器电路的输出信号保持在所述第一逻辑值，
其中所述第一电源电压的第一目标电平与所述第二逻辑值相对应，并且所述第一目标电平不同于所述第二目标电平。
2. 根据权利要求1所述的输入电路，其中所述缓冲器电路包括：
第一反相器，联接到所述焊盘，所述第一反相器由所述第一电源电压和接地电压驱动；以及
第二反相器，联接到所述第一反相器的输出端子，所述第二反相器由所述第一电源电压和所述接地电压驱动。
3. 根据权利要求1所述的输入电路，其中所述电平移位器电路包括：
第三反相器，联接到所述连接节点，所述第三反相器由所述第二电源电压和接地电压驱动；以及
第四反相器，联接到所述第三反相器的输出端子，所述第四反相器由所述第二电源电压和所述接地电压驱动。
4. 根据权利要求1所述的输入电路，其中所述电压稳定电路包括：
第五反相器，接收所述第一电源电压作为所述第五反相器的输入，所述第五反相器由所述第二电源电压和接地电压驱动，以及
开关装置，基于所述第五反相器的输出信号来降低所述连接节点的电压电平。
5.根据权利要求4所述的输入电路，其中所述开关装置包括NMOS晶体管。
6.根据权利要求1所述的输入电路，其中所述电压稳定电路将所述电平移位器电路的所述输入信号维持在特定电平，使得所述电平移位器电路不被驱动，直到所述第一电源电压达到所述第一目标电平为止。
7.根据权利要求1所述的输入电路，其中所述电压稳定电路在所述第一电源电压达到所述第一目标电平并且所述第二电源电压达到所述第二目标电平时启用所述电平移位器电路。
8.根据权利要求7所述的输入电路，其中所述第一目标电平高于所述第二目标电平。
9.一种存储器装置，包括：
存储器单元阵列，包括多个存储块，所述多个存储块中的每个包括多个存储器单元；
一个或多个外围电路，对从所述多个存储块中选择的存储块执行操作；以及
控制逻辑，控制所述外围电路，
其中所述外围电路包括输入/输出电路，所述输入/输出电路处置命令、地址和数据中的一个或多个，所述输入/输出电路包括：
缓冲器电路，联接到焊盘，接收第一电源电压作为所述缓冲器电路的电源，并且向连接节点提供输出信号，第一目标电平与所述第一电源电压的逻辑高值相对应；
电平移位器电路，接收第二电源电压作为所述电平移位器电路的电源，并且基于所述连接节点的电压电平来对所述输出信号进行电平移位，第二目标电平与所述第二电源电压的逻辑高值相对应，所述第二目标电平低于所述第一目标电平；以及
电压稳定电路，分别接收所述第一电源电压和所述第二电源电压作为输入信号，在所述第二电源电压达到所述第二目标电平并且所述第一电源电压没有达到所述第一目标电平时停用所述电平移位器电路，并且在所述第二电源电压达到所述第二目标电平并且所述第一电源电压达到所述第一目标电平时被停用。
10. 根据权利要求9所述的存储器装置，其中所述电压稳定电路包括：
逻辑装置，接收所述第一电源电压作为输入，所述逻辑装置由所述第二电源电压和接地电压驱动；以及
开关装置，联接在所述接地电压和所述连接节点之间，所述开关装置基于所述逻辑装置的输出信号而被启用。
11.根据权利要求10所述的存储器装置，其中所述逻辑装置包括反相器，并且所述开关装置包括NMOS晶体管。
12. 根据权利要求10所述的存储器装置，其中所述缓冲器电路包括：
第一反相器，联接到所述焊盘，所述第一反相器由所述第一电源电压和所述接地电压驱动；以及
第二反相器，联接到所述第一反相器的输出端子，所述第二反相器由所述第一电源电压和所述接地电压驱动。
13. 根据权利要求12所述的存储器装置，其中所述电平移位器电路包括：
第三反相器，联接到所述第二反相器的输出端子，所述第三反相器由所述第二电源电压和所述接地电压驱动；以及
第四反相器，联接到所述第三反相器的输出端子，所述第四反相器由所述第二电源电压和所述接地电压驱动。
14.根据权利要求12所述的存储器装置，其中所述开关装置在所述第二电源电压达到所述第二目标电平并且所述第一电源电压没有达到所述第一目标电平时降低所述连接节点的电压电平。
15.一种输入电路，包括：
缓冲器电路，包括第一输入节点和第一输出节点，所述缓冲器电路接收来自所述第一输入节点的第一输入信号和第一外部电压，第一目标电平与第一电源电压的逻辑高值相对应，并通过所述第一输出节点输出缓冲信号；
电平移位器电路，包括与所述第一输出节点相对应的第二输入节点和第二输出节点，所述电平移位器电路接收所述缓冲信号作为输入并接收第二外部电压，第二目标电平与第二电源电压的逻辑高值相对应，所述第二目标电平低于所述第一目标电平，并且控制所述缓冲信号的电压电平；以及
电压稳定电路，当所述第二外部电压达到所述第二目标电平并且所述第一外部电压没有达到所述第一目标电平时，选择性地对所述第二输入节点的电压电平进行放电。
CN202010664875.7A 2019-12-12 2020-07-10 具有输入电路的存储器装置和存储器系统 Active CN112992199B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190165949A KR20210074846A (ko) 2019-12-12 2019-12-12 입력 회로를 포함하는 메모리 장치 및 메모리 시스템
KR10-2019-0165949 2019-12-12

Publications (2)

Publication Number Publication Date
CN112992199A CN112992199A (zh) 2021-06-18
CN112992199B true CN112992199B (zh) 2023-07-14

Family

ID=76318277

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010664875.7A Active CN112992199B (zh) 2019-12-12 2020-07-10 具有输入电路的存储器装置和存储器系统

Country Status (3)

Country Link
US (1) US11488639B2 (zh)
KR (1) KR20210074846A (zh)
CN (1) CN112992199B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11854647B2 (en) * 2021-07-29 2023-12-26 Micron Technology, Inc. Voltage level shifter transition time reduction

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1564441A (zh) * 2004-04-21 2005-01-12 友达光电股份有限公司 直流电压转换器
CN101277108A (zh) * 2008-05-21 2008-10-01 友达光电股份有限公司 电平移位电路
CN101504867A (zh) * 2008-02-06 2009-08-12 恩益禧电子股份有限公司 电平移位电路及使用该电路的驱动器和显示装置
CN108932958A (zh) * 2017-05-26 2018-12-04 爱思开海力士有限公司 具有输入缓冲电路的半导体装置和存储器系统

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7282953B2 (en) 2005-09-08 2007-10-16 Faraday Technology Corp. Pre-buffer level shifter and input/output buffer apparatus
KR20120034268A (ko) * 2010-10-01 2012-04-12 삼성전자주식회사 반도체 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템들
KR101727704B1 (ko) * 2010-10-04 2017-04-18 삼성전자주식회사 리드 성능을 향상시킬 수 있는 리드 파라미터 변경 방법과 상기 방법을 수행할 수 있는 장치들
JP2013196732A (ja) * 2012-03-22 2013-09-30 Elpida Memory Inc 半導体装置
US10686438B2 (en) 2017-08-29 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Glitch preventing input/output circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1564441A (zh) * 2004-04-21 2005-01-12 友达光电股份有限公司 直流电压转换器
CN101504867A (zh) * 2008-02-06 2009-08-12 恩益禧电子股份有限公司 电平移位电路及使用该电路的驱动器和显示装置
CN101277108A (zh) * 2008-05-21 2008-10-01 友达光电股份有限公司 电平移位电路
CN108932958A (zh) * 2017-05-26 2018-12-04 爱思开海力士有限公司 具有输入缓冲电路的半导体装置和存储器系统

Also Published As

Publication number Publication date
US11488639B2 (en) 2022-11-01
US20210183413A1 (en) 2021-06-17
CN112992199A (zh) 2021-06-18
KR20210074846A (ko) 2021-06-22

Similar Documents

Publication Publication Date Title
CN108932958B (zh) 具有输入缓冲电路的半导体装置和存储器系统
KR20160019594A (ko) 쓰기 보조 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치
CN109493899B (zh) 具有阻抗校准电路的存储器系统
CN109493891B (zh) 存储器系统
US11133073B2 (en) Memory device and memory system including the same
CN112992199B (zh) 具有输入电路的存储器装置和存储器系统
US11170827B2 (en) Data buffer and memory device having the same
US11837310B2 (en) Memory device for correcting pulse duty and memory system including the same
US20220139461A1 (en) Memory device and operating method thereof
KR102518873B1 (ko) 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치
US10666232B2 (en) Level shifter and memory system including the same
US10726887B2 (en) Memory device and operating method of the memory device
US11435815B2 (en) Semiconductor devices providing a power-down mode and methods of controlling the power-down mode using the semiconductor devices
CN109217877B (zh) 串行器和包括该串行器的存储装置
CN110232937B (zh) 数据输出缓冲器
CN110544496B (zh) 数据输出缓冲器和具有该数据输出缓冲器的存储装置
CN110266272B (zh) 振荡器和包括该振荡器的存储器系统
CN117316242A (zh) 存储器设备及其操作方法
CN115223609A (zh) 存储器时钟驱动器、存储器器件及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant