CN109493899B - 具有阻抗校准电路的存储器系统 - Google Patents

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Abstract

本发明涉及一种存储器系统，其包括：缓冲存储器装置；以及存储器控制器，其被配置为与缓冲存储器装置通信数据，其中存储器控制器包括：输入/输出电源电压传感器，其被配置为通过感测输入/输出电源电压的变化来生成第一信号；以及阻抗校准电路，其被配置为响应于第一信号来执行阻抗校准操作。

Description

具有阻抗校准电路的存储器系统
相关申请的交叉引用
本申请要求于2017年9月11日提交的申请号为10-2017-0116030的韩国专利申请的优先权，其公开通过引用整体并入本文。
技术领域
本公开的各个示例性实施例总体涉及一种存储器系统。特别地，实施例涉及一种存储器系统的阻抗校准电路。
背景技术
通常，存储器系统包括非易失性存储器装置、缓冲存储器装置和存储器控制器。存储器控制器高速地与缓冲存储器装置交换数据。当存储器控制器从缓冲存储器装置接收数据时，从缓冲存储器装置的输出缓冲器输出的数据信号被输入到存储器控制器的输入缓冲器。此时，不可避免地会发生信号反射。信号反射是指以下现象：由于存储器控制器的输入缓冲器中的输入/输出端的输入阻抗与数据传输线的阻抗不匹配，导致输入到存储器控制器的输入缓冲器的数据信号的部分被反射到数据传输线的现象。
当输出数据信号的速度不高时，信号反射不成问题。然而，如果输出数据信号的速度超过特定速度，则可能出现存储器控制器可能由于信号反射而不能稳定地接收数据信号的问题。即，发生从缓冲存储器装置输出的数据信号受到先前从缓冲存储器装置输出的数据信号的反射信号干扰的情况。即使当数据被输出时，也类似地发生信号反射。为了防止信号反射，诸如终端电阻(on die termination)校准电路的阻抗校准电路被设置在存储器控制器的数据输入/输出端处，使得存储器控制器的数据输入/输出端的阻抗与数据传输线的阻抗相匹配。
发明内容
实施例提供一种包括存储器控制器的存储器系统，其能够通过感测输入/输出电源电压的变化来执行阻抗校准操作。
根据本公开的一方面，提供一种存储器系统，其包括：缓冲存储器装置；以及存储器控制器，其被配置为与缓冲存储器装置通信数据，其中存储器控制器包括：输入/输出电源电压传感器，其被配置为通过感测输入/输出电源电压的变化来生成第一信号；以及阻抗校准电路，其被配置为响应于第一信号来执行阻抗校准操作。
根据本公开的一方面，提供一种存储器控制器，其包括：参考电压生成单元，其被配置为生成参考电压；输入/输出电源电压传感器，其被配置为基于参考电压生成输入/输出电源电压改变标志信号，当输入/输出电源电压降低到特定电平或更低时，触发输入/输出电源电压改变标志信号；以及阻抗校准电路，其被配置为响应于输入/输出电源电压改变标志信号来开始阻抗校准操作。
根据本公开的一方面，提供一种存储器系统，其包括：缓冲存储器装置，其包括动态随机存取存储器(DRAM)；存储器控制器，其被配置为将数据输出到DRAM的数据输出操作；以及校准电阻器，其联接到存储器控制器，其中存储器控制器包括：参考电压生成单元，其被配置为生成第一模式参考电压和低于第一模式参考电压的第二模式参考电压，并且基于模式选择信号通过选择第一模式参考电压和第二模式参考电压中的任何一个来生成参考电压；输入/输出电源电压传感器，其被配置为基于参考电压生成第一信号，当正在执行数据输出操作的同时，输入/输出电力电压降低到特定电平或更低时，触发第一信号；以及阻抗校准电路，其被配置为基于校准电阻器和参考电压执行阻抗校准操作，并且响应于第一信号来开始阻抗校准操作。
根据本公开的一方面，提供一种传输系统，其包括：第一装置和第二装置；以及传输线，其联接在第一装置和第二装置之间并且适于在第一装置和第二装置之间传输信号，其中当电源电压大幅改变时，第一装置和第二装置中的一个匹配该装置和传输线之间的阻抗。
附图说明
现在将参照附图在下文中更详细地描述示例性实施例；然而，它们可以以不同的形式体现并且不应当被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底且完全的，并且将向本领域技术人员完全传达本示例性实施例的范围。
在附图中，为了清楚起见，尺寸可能被夸大。将理解的是，当元件被称为在两个元件“之间”时，两个元件之间可以仅有一个元件，或也可存在一个或多个中间元件。相同的附图标记始终表示相同的元件。
图1是示出根据本公开的实施例的存储器系统的示图。
图2是示出根据本公开的另一实施例的存储器系统的示图。
图3是示出图2的动态随机存取存储器(DRAM)的示图。
图4是示出图1的非易失性存储器装置的示图。
图5是示出图1的存储器控制器的示图。
图6是示出数据输入/输出操作的参考电压的范围的示图。
图7是示出根据本公开的实施例的上拉阻抗校准操作的示图。
图8是示出根据本公开的实施例的下拉阻抗校准操作的示图。
图9是示出根据本公开的另一实施例的下拉阻抗校准操作的示图。
图10是示出根据本公开的另一实施例的上拉阻抗校准操作的示图。
图11是示出根据本公开的实施例的参考电压生成单元的示图。
图12是示出根据本公开的实施例的输入/输出电源电压传感器的示图。
图13和图14是示出根据本公开的实施例的ZQ时钟信号发生器的操作的示图。
图15是示出根据本公开的实施例的上拉电阻器单元的示图。
图16是示出根据本公开的另一实施例的上拉电阻器单元的示图。
图17是示出根据本公开的实施例的下拉电阻器单元的示图。
图18是示出根据本公开的另一实施例的下拉电阻器单元的示图。
图19是示出包括图1所示的存储器控制器的存储器系统的另一实施例的示图。
图20是示出包括图1所示的存储器控制器的存储器系统的另一实施例的示图。
图21是示出包括图1所示的存储器控制器的存储器系统的另一实施例的示图。
图22是示出包括图1所示的存储器控制器的存储器系统的另一实施例的示图。
具体实施方式
以下参照附图更详细地描述本发明的各个实施例。然而，应注意的是，本发明可以以不同的其它形式和变型实施，并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底且完整的，并且将向本发明所属领域的技术人员完全传达本发明。在整个公开中，在整个本发明的各个附图和实施例中，相同的附图标记表示相同的部件。因此，附图和描述在本质上被认为是说明性的而不是限制性的。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，其可以直接地连接或联接到另一元件，或者可以在其间插入一个或多个中间元件的情况下间接地连接或联接到另一元件。另外，当元件被称为“包括”部件时，除非存在不同的公开，否则这表示元件可以进一步包括另一部件，而不排除另一部件。
本文使用的术语的目的仅是描述特定实施例而不旨在限制本发明。
如本文使用的，单数形式也可以包括复数形式，除非上下文另有清楚地说明。
在以下描述中，为了提供本发明的彻底理解，阐述了许多具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下，为了不使本发明被不必要地模糊，未详细地描述公知的进程结构和/或进程。
在下文中，将参照附图详细地描述本发明的各个实施例。
图1是示出根据本公开的实施例的存储器系统1000的示图。
参照图1，存储器系统1000可以包括即使在电源被切断时也保留存储的数据的非易失性存储器装置1100，用于临时存储数据的缓冲存储器装置1300以及在主机2000的控制下控制非易失性存储器装置1100和缓冲存储器装置1300的存储器控制器1200。
主机2000可以使用诸如以下的各种通信方式中的至少一种与存储器系统1000通信：通用串行总线(USB)、串行AT附件(SATA)、高速片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互联(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪速存储器(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载的DIMM(LRDIMM)。
存储器控制器1200可以控制存储器系统1000的整体操作，并且控制主机2000和非易失性存储器装置1100之间的数据交换。例如，存储器控制器1200可以响应于主机2000的请求，通过控制非易失性存储器装置1100来编程或读取数据。而且，存储器控制器1200可以存储包括在非易失性存储器装置1100中的主存储块和子存储块的信息并且根据针对编程操作加载的数据量来选择非易失性存储器装置1100对主存储块或子存储块执行编程操作。在一些实施例中，非易失性存储器装置1100可以包括闪速存储器。
存储器控制器1200可以控制主机2000与缓冲存储器装置1300之间的数据交换，或者将用于控制非易失性存储器装置1100的系统数据临时存储在缓冲存储器装置1300中。缓冲存储器装置1300可以用作存储器控制器1200的工作存储器、高速缓冲存储器或缓冲存储器。缓冲存储器装置1300可以存储由存储器控制器1200执行的代码和命令。而且，缓冲存储器装置1300可以存储由存储器控制器1200处理的数据。
存储器控制器1200可以将从主机2000输入的数据临时存储在缓冲存储器装置1300中，并且然后将临时存储在缓冲存储器装置1300中的数据传输到非易失性存储器装置1100以存储在非易失性存储器装置1100中。并且，存储器控制器1200可以接收从主机2000输入的数据和逻辑地址，并且将逻辑地址转换为物理地址，其中物理地址指示非易失性存储器装置1100中的、数据将被实际存储在其中的区域。而且，存储器控制器1200可以将逻辑到物理地址映射表存储在缓冲存储器装置1300中，其中逻辑到物理地址映射表建立逻辑地址与物理地址之间的映射关系。
在一些实施例中，缓冲存储器装置1300可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、第四代低功率双倍数据速率(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)等。
图2是示出根据本公开的另一实施例的存储器系统1000的示图。
参照图2，缓冲存储器装置1300可以被配置为包括一个或多个动态随机存取存储器(DRAM)1305的模块形式。通过共享相同的数据传输线，DRAM 1305可以与存储器控制器1200交换数据信号。此处，DRAM可以是第四代双倍数据速率同步动态随机存取存储器(DDR4SDRAM)。
当从DRAM 1305输出的数据信号被输入到存储器控制器1200的输入缓冲器时，可能发生信号反射。信号反射是指以下现象：由于存储器控制器的输入缓冲器中的输入/输出端的输入阻抗与数据传输线路的阻抗不匹配，输入到存储器控制器的输入缓冲器的数据信号的一部分被反射到数据传输线。可能需要阻抗校准操作来防止由于信号反射而引起的数据信号失真。
图3是示出图2的一个或多个DRAM 1305的示图。
参照图3，DRAM 1305可以包括存储器单元阵列510、行解码器520、读出放大器电路530、列解码器540、控制逻辑550、命令解码器560、模式寄存器设置(MRS)电路570、地址缓冲器580、数据输入/输出电路590和刷新电路500。
存储器单元阵列510是在行方向和列方向上布置多个存储器单元的数据存储装置。存储器单元阵列510包括多个DRAM存储器单元，并且当电源被切断时存储在DRAM存储器单元中的数据可能消失。读出放大器电路530可以基于存储在被选择的存储器单元中的电荷的分布，通过感测和放大位线对之间的电压差来读取存储在存储器单元阵列510中的数据。
基于地址信号ADD，通过数据输入/输出电路590输入的数据DATA被写入存储器单元阵列510中。基于地址信号ADD从存储器单元阵列510读取的数据DATA通过数据输入/输出电路590输出到外部。地址信号ADD被输入到地址缓冲器580，以指定待被写入数据或待从其读取数据的存储器。地址缓冲器580临时存储从外部输入的地址信号ADD。
数据输入/输出电路590可以通过存储器参考电压焊盘VREF_M来接收从外部装置输入的参考电压。参考电压可以是当数据被输入时，成为用于确定数据信号是逻辑‘高’还是逻辑‘低’的参考的电压。
行解码器520解码从地址缓冲器580输出的地址信号ADD中的行地址，以指定联接到待被输入数据或待从其输出数据的存储器单元的字线。也就是说，在数据写入或读取模式下，行解码器120通过解码从地址缓冲器580输出的行地址来启用相应字线。
列解码器540解码从地址缓冲器580输出的地址信号ADD中的列地址，以指定联接到待被输入数据或待从其输出数据的存储器单元的位线。
命令解码器560接收从外部施加的命令信号CMD，并且解码命令信号CMD，从而在内部生成解码后的命令信号。MRS电路570响应于地址信号ADD和用于指定DRAM 1305的操作模式的MRS命令来设置内部模式寄存器。控制逻辑550可以响应于从命令解码器560输出的命令来控制DRAM 1305的操作。
刷新电路500可以控制读取存储的数据并且然后重新写入读取的数据的刷新操作，以防备存储在包括在存储器单元阵列510中的每一个DRAM存储器单元中的电容器中的电荷消失的情况。
另外，虽然在图3中未示出，但是DRAM 1305可以进一步包括用于生成时钟信号的时钟电路、用于通过接收外部施加的电源电压来生成或划分内部电压的电源电路等。
图4是示出图1的非易失性存储器装置1100的示图。
参照图4，非易失性存储器装置1100可以包括存储数据的存储器单元阵列100。非易失性存储器装置1100可以包括外围电路200，其被配置为执行将数据存储在存储器单元阵列100中的编程操作、用于输出存储的数据的读取操作以及用于擦除存储的数据的擦除操作。非易失性存储器装置1100可以包括控制逻辑300，其在存储器控制器1200(在图1中示出)的控制下控制外围电路200。存储器单元阵列100可以包括多个NAND闪速存储器单元，并且当电源被切断时存储在NAND闪速存储器单元中的数据可以不消失。
存储器单元阵列100可以包括多个存储块MB1至MBk(其中k是正整数)110(在下文中，被称为“存储块110”)。局部线(local line)LL和位线BL1至BLn(其中n是正整数)可以联接到存储块110中的每一个。例如，局部线LL可以包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多个字线。而且，局部线LL可以进一步包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚拟(dummy)线。此处，第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可以包括字线、漏极选择线和源极选择线以及源极线。例如，局部线LL可以进一步包括虚拟线。例如，局部线LL可以进一步包括管线。局部线LL可以分别联接到存储块110，并且位线BL1到BLn可以共同联接到存储块110。存储块110可以被实施为二维结构或三维结构。例如，在具有二维结构的存储块110中，存储器单元可以在平行于衬底的方向上布置。例如，在具有三维结构的存储块110中，存储器单元可以在垂直于衬底的方向上布置。
外围电路200可以在控制逻辑300的控制下，对选择的存储块110执行编程操作、读取操作或擦除操作。例如，在控制逻辑300的控制下，外围电路200可以将验证电压和通过电压供给到第一选择线、第二选择线和字线，选择性地放电第一选择线、第二选择线和字线，并且可以验证联接到字线之中的被选择字线的存储器单元。例如，外围电路200可以包括电压生成电路210、行解码器220、页面缓冲器组230、列解码器240、输入/输出电路250和感测电路260。
电压生成电路210可以响应于操作信号OP_CMD而生成用于编程操作、读取操作及擦除操作的各种操作电压Vop。并且，电压生成电路210可以响应于操作信号OP_CMD而选择性地放电局部线LL。例如，电压生成电路210可以在控制逻辑300的控制下生成编程电压、验证电压、通过电压、导通电压、读取电压、擦除电压、源极线电压等。
行解码器220可以响应于行地址RADD而将操作电压Vop传输到联接到被选择存储块110的局部线LL。
页面缓冲器组230可以包括联接到位线BL1至BLn的多个页面缓冲器PB1至PBn231。页面缓冲器PB1至PBn 231可以响应于页面缓冲器控制信号PBSIGNALS而操作。例如，在读取操作或验证操作中，页面缓冲器PB1至PBn 231可以临时存储通过位线BL1至BLn接收的数据，或者可以感测位线BL1至BLn的电压或电流。
列解码器240可以响应于列地址CADD，在输入/输出电路250和页面缓冲器组230之间传输数据。例如，列解码器240可以通过数据线DL与页面缓冲器231交换数据，或者可以通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以将从存储器控制器1200(在图1中示出)接收的命令CMD和地址ADD传输到控制逻辑300，或者与列解码器240交换数据DATA。
在读取操作或验证操作中，感测电路260可以响应于权限位VRY_BIT<#>而生成参考电流，并且通过将从页面缓冲器组230接收的感测电压VPB与由参考电流生成的参考电压进行比较来输出通过信号PASS或失败信号FAIL。
控制逻辑300可以响应于命令CMD和地址ADD，通过输出操作信号OP_CMD、行地址RADD、页面缓冲器控制信号PBSIGNALS和权限位VRY_BIT<#>来控制外围电路200。并且，控制逻辑300可以响应于从感测电路260接收的通过信号PASS或失败信号FAIL来确定验证操作是已经通过还是已经失败。
图5是示出图1的存储器控制器1200的示图。
参照图5，存储器控制器1200可以包括处理器710、错误校正码(ECC)电路720、主机接口730、非易失性存储器装置接口740、缓冲存储器装置接口750和总线760。
总线760可以提供存储器控制器1200的部件之间的通道。
处理器710可以控制存储器控制器1200的全部操作并且可以执行逻辑操作。处理器710可以通过主机接口730与外部主机2000通信并且可以通过非易失性存储器装置接口740与非易失性存储器装置1100通信。而且，处理器710可以通过缓冲存储器装置接口750与缓冲存储器装置1300通信。
ECC电路720可以执行ECC操作。ECC电路720可以对待通过非易失性存储器装置接口740而被写入到非易失性存储器装置1100的数据执行ECC编码。经ECC编码的数据可以通过非易失性存储器装置接口740被传输到非易失性存储器装置1100。ECC电路720可以对通过非易失性存储器装置接口740从非易失性存储器装置1100接收的数据执行ECC解码。在实施例中，ECC电路720可以作为非易失性存储器装置接口740的部件被包括在非易失性存储器装置接口740中。
主机接口730可以在处理器710的控制下与外部主机2000(在图1中示出)通信。主机接口730可以使用诸如以下的各种通信方式中的至少一种与主机2000通信：通用串行总线(USB)、串行AT附件(SATA)、高速片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互联(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载的DIMM(LRDIMM)。
非易失性存储器装置接口740可以在处理器710的控制下与非易失性存储器装置1100通信。非易失性存储器装置接口740可以通过通道与非易失性存储器装置1100通信命令、地址和数据。
在实施例中，处理器710可以使用代码来控制存储器控制器1200的操作。处理器710可以从设置在存储器控制器1000中的只读存储器(ROM)加载代码。在另一实施例中，处理器710可以通过非易失性存储器装置接口740从非易失性存储器装置1100加载代码。
在实施例中，存储器控制器1200的总线760可以被划分成控制总线和数据总线。数据总线可以在存储器控制器1200中传输数据，并且控制总线可以在存储器控制器1200中传输诸如命令或地址的控制信息。当总线760被划分成控制总线和数据总线时，数据总线和控制总线彼此分开，并且可以不相互干扰或影响。数据总线可以联接到主机接口730、ECC电路720、非易失性存储器装置接口740和缓冲存储器装置接口750。控制总线可以联接到主机接口730、处理器710、非易失性存储器装置接口740和缓冲存储器装置接口750。
缓冲存储器装置接口750可以在处理器710的控制下与缓冲存储器装置1300通信。缓冲存储器装置接口750可以通过通道与缓冲存储器装置1300通信命令、地址和数据。
图6是示出用于数据输入/输出操作的参考电压的范围的示图。
参照图6，用于数据输入/输出操作的参考电压Vref可以根据端接方向而具有不同的电压范围。
存储器控制器1200和缓冲存储器装置1300可以基于第一输入/输出电源电压VDDQ1来执行数据输入或输出操作。例如，第一输入/输出电源电压VDDQ1可以具有大约1.2V的电压电平。在另一实施例中，存储器控制器1200和缓冲存储器装置1300可以基于第二输入/输出电源电压VDDQ2来执行数据输入或输出操作。例如，第二输入/输出电源电压VDDQ2可以具有大约0.8V的电压电平。在实施例中，当存储器系统1000使用双倍数据速率4(DDR4)DRAM作为包括在缓冲存储器装置1300中的DRAM 1305时，DDR4 DRAM可以基于具有大约1.2V的电压电平的输入/输出电源电压(即，第一输入/输出电源电压VDDQ1)来执行数据输入或输出操作。在另一实施例中，当存储器系统1000使用低功率双倍数据速率4(LPDDR4)DRAM作为包括在缓冲存储器装置1300中的DRAM 1305时，LPDDR4 DRAM可以基于具有大约0.8V的电压电平的输入/输出电源电压(即，第二输入/输出电源电压VDDQ2)来执行数据输入或输出操作。换言之，LPDDR4 DRAM可以在比DDR4 DRAM的输入/输出电源电压更低的输入/输出电源电压下操作。
当缓冲存储器装置1300使用DDR4 DRAM作为DRAM 1305时，存储器控制器1200的缓冲存储器装置接口750也可以基于第一输入/输出电源电压VDDQ1执行数据输入或输出操作。而且，当缓冲存储器装置1300使用LPDDR4 DRAM作为DRAM 1305时，存储器控制器1200的缓冲存储器装置接口750也可以基于第二输入/输出电源电压VDDQ2执行数据输入或输出操作。在设计存储器系统1000中的存储器控制器1200的过程中，存储器控制器1200的缓冲存储器装置接口750可以被设计为在第一输入/输出电源电压VDDQ1和第二输入/输出电源电压VDDQ2两者下操作。
根据包括在缓冲存储器装置1300中的DRAM 1305的类型，端接方向可以不同。例如，DDR4 DRAM和LPDDR4 DRAM的端接方向可以彼此相反。用于数据输入/输出操作的参考电压Vref可以根据端接方向而具有不同的电压范围。在实施例中，当存储器系统1000具有端接到输入/输出电源电压VDDQ的校准电阻器时，相比于接地电压VSS，用于数据输入/输出操作的参考电压Vref的范围可形成为更接近于输入/输出电源电压VDDQ。在另一实施例中，当存储器系统1000具有端接到接地电压VSS的校准电阻器时，相比于输入/输出电源电压VDDQ，用于数据输入/输出操作的参考电压Vref的范围可形成为更接近于接地电压VSS。
当使用DDR4 DRAM时，校准电阻器可以端接到输入/输出电源电压VDDQ。因此，参考电压Vref可以被包括在第一参考电压范围中，其中相比于接地电压VSS，第一参考电压范围更接近第一输入/输出电源电压VDDQ1。另一方面，当使用LPDDR4 DRAM时，校准电阻器可以端接到接地电压VSS。因此，参考电压Vref可以被包括在第二参考电压范围中，其中相比于第二输入/输出电源电压VDDQ2，第二参考电压范围更接近地电压VSS。在设计存储器系统1000中的存储器控制器1200的过程中，存储器控制器1200的缓冲存储器装置接口750可以被设计为生成参考电压Vref，其中存储器控制器1200的缓冲存储器装置750可在该参考电压Vref下操作，其中参考电压Vref可处于第一参考电压范围和第二参考电压范围中，即，用于DDR4 DRAM和LPDDR4 DRAM两者。
图7是示出根据本公开的实施例的上拉阻抗校准操作的示图。
参照图7，存储器控制器1200的缓冲存储器装置接口750可以包括第一上拉阻抗校准电路1210和生成参考电压Vref的参考电压生成单元1290。第一上拉阻抗校准电路1210可以包括上拉计数器1211、电平移位器1214、上拉电阻器单元1212以及比较器1213，其中上拉计数器1211响应于由参考电压生成单元1290生成的参考电压Vref而生成上拉码pu<n:1>，电平移位器1214增加上拉码pu<n:1>的电压摆幅，以及上拉电阻器单元1212改变上拉电阻器的电阻。
校准电阻器Rcal可以联接到存储器控制器1200，并且端接到接地电压VSS。换言之，校准电阻器Rcal的一个节点可以通过存储器控制器1200的ZQ焊盘1201联接到存储器控制器1200，并且校准电阻器Rcal的另一个节点可以联接到接地电压VSS。
参考电压生成单元1290可以生成用于ZQ校准操作的参考电压Vref。ZQ校准操作可以包括上拉阻抗校准操作和下拉阻抗校准操作。参考电压生成单元1290可以响应于模式选择信号Mode_sel而改变参考电压Vref的电平。在实施例中，当缓冲存储器装置1300使用DDR4 DRAM作为DRAM 1305时，参考电压生成单元1290可以生成具有位于在图6的第一参考电压范围中的电平的参考电压Vref。在另一实施例中，当缓冲存储器装置1300使用LPDDR4DRAM作为DRAM 1305时，参考电压生成单元1290可以生成具有位于在图6的第二参考电压范围中的电平的参考电压Vref。如上所述，根据包括在缓冲存储器装置1300中的DRAM 1305的类型，参考电压Vref可以具有不同的电平，并且参考电压生成单元1290可以响应于模式选择信号Mode_sel来改变参考电压Vref的电平。例如，当缓冲存储器装置1300使用DDR4 DRAM作为DRAM 1305时，模式选择信号Mode_sel可以是逻辑‘高’。又例如，当缓冲存储器装置1300使用LPDDR4 DRAM作为DRAM 1305时，模式选择信号Mode_sel可以是逻辑‘低’。
在数据输入操作中，存储器控制器1200的外部装置，例如，缓冲存储器装置1300可以使用由存储器控制器1200生成的参考电压Vref。换言之，在存储器控制器1200和缓冲存储器装置1300之间的数据输入或输出操作中，参考电压Vref可以用作用于确定数据信号是逻辑‘高’还是逻辑‘低’的参考的电压。
参考电压Vref可以被输入至比较器1213的一个输入端，并且比较器1213的另一个输入端可以联接到第一ZQ校准节点ZQ_cal1。比较器1213可以通过比较参考电压Vref与第一ZQ校准节点ZQ_cal1的电压来生成第一上拉分压Vdiv_PU1。
第一上拉分压Vdiv_PU1和ZQ时钟信号CLK_ZQ可以被输入到上拉计数器1211。上拉计数器1211可以基于第一上拉分压Vdiv_PU1来改变上拉码pu<n:1>的值。此时，上拉计数器1211可以与ZQ时钟信号CLK_ZQ同步地改变上拉码pu<n:1>的值。上拉码pu<n:1>的电压摆幅可以具有输入/输出电源电压VDDQ的幅度。此处，n可以是2或更大的自然数。
电平移位器1214可以通过增加上拉码pu<n:1>的电压摆幅的幅度来生成高电压上拉码pu_hv<n:1>。如上所述，上拉码pu<n:1>的电压摆幅可以具有输入/输出电源电压VDDQ的幅度。电平移位器1214可以使得上拉码pu<n:1>的电压摆幅的幅度从输入/输出电源电压VDDQ增加至高电压Vpp。高电压Vpp可以是高于输入/输出电源电压VDDQ的电压。高电压Vpp可以由高电压泵1240生成。高电压泵1240可以通过泵送(pump)从内部电源电压VDDC提供的电荷来生成高电压Vpp。换言之，当执行电荷泵送操作时，高电压泵1240可以使用内部电源电压VDDC而不是输入/输出电源电压VDDQ。因此，当执行数据输入/输出操作时，不管在输入/输出电源电压VDDQ中生成的噪声，都可以稳定地生成高电压Vpp。另外，当高电压泵1240执行电荷泵送操作时，在使用内部电源电压VDDC而不是输入/输出电源电压VDDQ执行电荷泵送操作时生成在内部电源电压VDDC中的噪声可能不对数据输入/输出操作产生影响。在另一实施例中，从上拉计数器1211输出的上拉码pu<n:1>不通过电平移位器1214，而是可以被立即输入到上拉电阻器单元1212。
可以通过输入/输出电源电压焊盘VDDQ焊盘(未示出)，将输入/输出电源电压VDDQ从外部供给到存储器控制器1200。另外，可以通过不同于VDDQ焊盘的内部电源电压焊盘VDDC(未示出)，将内部电源电压VDDC从外部供给到存储器控制器1200。由于通过其供给输入/输出电源电压VDDQ的VDDQ焊盘和通过其供给内部电源电压VDDC的VDDC焊盘彼此分离，因此可以最小化由于在存储器控制器1200的数据输出操作中生成的电源噪声，而在存储器控制器1200的内部操作中引起的故障。另外，可以最小化由于在存储器控制器1200的内部操作中生成的电源噪声，而在存储器控制器1200的数据输出操作中引起的故障。
上拉电阻器单元1212可以基于高电压上拉码pu_hv<n:1>的值来调整上拉电阻器的电阻。如果上拉电阻器的电阻变化，则可以改变第一ZQ校准节点ZQ_cal1的电压。
在实施例中，当第一ZQ校准节点ZQ_cal1的电压高于参考电压Vref时，上拉计数器1211可以与ZQ时钟信号CLK_ZQ同步地改变上拉码pu<n:1>的值，使得增大上拉电阻器单元1212的上拉电阻器的电阻。上拉电阻器单元1212可以响应于从电平移位器1214输出的高电压上拉码pu_hv<n:1>而增大上拉电阻器的电阻。因此，第一ZQ校准节点ZQ_cal1的电压可降低。
在实施例中，当第一ZQ校准节点ZQ_cal1的电压低于参考电压Vref时，上拉计数器1211可以与ZQ时钟信号CLK_ZQ同步地改变上拉码pu<n:1>的值，使得上拉电阻器单元1212的上拉电阻器的电阻减小。上拉电阻器单元1212可以响应于从电平移位器1214输出的高电压上拉码pu_hv<n:1>而减小上拉电阻器的电阻。因此，第一ZQ校准节点ZQ_cal1的电压可升高。另外，第一ZQ校准节点ZQ_cal1的电压可以根据校准电阻器Rcal的电阻而改变。换言之，上拉电阻器单元1212可以根据校准电阻器Rcal的电阻来调整上拉电阻器的电阻。在实施例中，当参考电压Vref的电平是输入/输出电源电压VDDQ的电平的一半时，上拉电阻器单元1212的上拉电阻器的电阻可以被设置为基本上等于校准电阻器Rcal的电阻。
根据上述的上拉阻抗校准操作，第一ZQ校准节点ZQ_cal1的电压可以被设置为等于或基本上等于参考电压Vref。可以在上电(power-up)操作中执行上拉阻抗校准操作或者响应于外部请求而执行上拉阻抗校准操作。而且，在施加输入/输出电源电压VDDQ的状态下，可以实时执行上拉阻抗校准操作。当实时执行上拉阻抗校准操作时，可以实时响应于输入/输出电源电压VDDQ、温度等的变化。
图8是示出根据本公开的实施例的下拉阻抗校准操作的示图。
参照图8，存储器控制器1200的缓冲存储器装置750可以包括第一下拉阻抗校准电路1220。存储器控制器1200可以基于由参照图7描述的上拉阻抗校准操作设置的高电压上拉码pu_hv<n:1>来执行下拉阻抗校准操作。为了执行下拉阻抗校准操作，第一下拉阻抗校准电路1220可以包括上拉电阻器单元1212、比较器1213、下拉计数器1311、电平移位器1214以及下拉电阻器单元1312，其中比较器1213可以将参考电压Vref与第二ZQ校准节点ZQ_cal2的电压进行比较，下拉计数器1311可以基于由比较器1213生成的第一下拉分压Vdiv_PD1而生成下拉码pd<p:1>，电平移位器1214可以增加下拉码pd<p:1>的电压摆幅的幅度以及下拉电阻器单元1312可以响应于高电压下拉码pd_hv<p:1>来改变下拉电阻器的电阻。
图8的高电压上拉码pu_hv<n:1>可以是通过参照图7描述的上拉阻抗校准操作确定的值。因此，图8的上拉电阻器单元1212的上拉电阻器的电阻也可以是通过参照图7描述的上拉阻抗校准操作确定的值。另外，图8的参考电压Vref也可以是等于图7的参考电压Vref的电压。在另一实施例中，由图7的上拉计数器1211生成的上拉码pu<n:1>可以直接输入到图8的上拉电阻器单元1212，而不是高电压上拉码pu_hv<n:1>被输入到图8的上拉电阻器单元1212。
在实施例中，在下拉校准操作开始之前，下拉电阻器单元1312的下拉电阻器可以具有非常大的值。在该情况下，第二ZQ校准节点ZQ_cal2的电压可以是高于参考电压Vref的电压。比较器1213可以通过将第二ZQ校准节点ZQ_cal2的电压与参考电压Vref进行比较来生成第一下拉分压Vdiv_PD1，并且下拉计数器1311可以响应于第一下拉分压Vdiv_PD1来生成下拉码pd<p:1>。下拉码pd<p:1>的电压摆幅可以具有输入/输出电源电压VDDQ的幅度。此时，下拉码pd<p:1>的值可以变化，使得下拉电阻器单元1312的下拉电阻器的电阻减小。此处，p可以是2或更大的自然数。
电平移位器1214可以通过使得下拉码pd<p:1>的电压摆幅的幅度从输入/输出电源电压VDDQ增加到高电压Vpp而生成高电压下拉码pd_hv<p:1>。高电压Vpp可以是高于输入/输出电源电压VDDQ的电压。可以由图7的高电压泵1240生成高电压Vpp。
下拉电阻器单元1312可以响应于由电平移位器1214生成的高电压下拉码pd_hv<p:1>来调整下拉电阻器的电阻。在上述示例中，下拉电阻器单元1312可以响应于由电平移位器1214生成的高电压下拉码pd_hv<p:1>来减小下拉电阻器的电阻。因此，第二ZQ校准节点ZQ_cal2的电压可降低。
在另一实施例中，当第二ZQ校准节点ZQ_cal2的电压低于参考电压Vref时，下拉计数器1311可以改变下拉码pd<p:1>以增加下拉电阻器单元1312的下拉电阻器的电阻。另外，下拉电阻器单元1312可以响应于改变的下拉码pd<p:1>来增加下拉电阻器的电阻。因此，第二ZQ校准节点ZQ_cal2的电压可能升高。因此，下拉码pd<p:1>可以被设置为使得第二ZQ校准节点ZQ_cal2的电压等于参考电压Vref的码值。
如参照图7所述，存储器控制器1200可以基于参考电压Vref和校准电阻器Rcal的电阻来确定上拉码pu<n:1>，并且可以基于确定的上拉码pu<n:1>来确定上拉电阻器单元1212的上拉电阻器的电阻。而且，基于通过参照图7描述的上拉阻抗校准操作而确定的上拉码pu<n:1>和基于上拉码pu<n:1>确定的上拉电阻器单元1212的上拉电阻器的电阻，存储器控制器1200可以执行下拉阻抗校准操作，并且通过下拉阻抗校准操作来确定下拉码pd<p:1>的值。因此，可以基于确定的下拉码pd<p:1>来确定下拉电阻器单元1312的下拉电阻器的电阻。参照图7描述的上拉阻抗校准操作和参照图8描述的下拉校准操作可以被顺序地执行，或者可以同时执行这些操作。
图9是示出根据本公开的另一实施例的下拉阻抗校准操作的示图。
参照图9，存储器控制器1200的缓冲存储器装置接口750可以包括第二下拉阻抗校准电路1310和生成参考电压Vref的参考电压生成单元1290。第二下拉阻抗校准电路1310可以包括下拉计数器1311、电平移位器1214、下拉电阻器单元1312以及比较器1213，其中下拉计数器1311可以响应于由参考电压生成单元1290生成的参考电压Vref而生成下拉码pd<p:1>，电平移位器1214可以增加上拉码pd<p:1>的电压摆幅以及下拉电阻器单元1312可以调整下拉电阻器的电阻。
校准电阻器Rcal可以联接到存储器控制器1200，并且端接到输入/输出电源电压VDDQ。换言之，校准电阻器Rcal的一个节点可以通过存储器控制器1200的ZQ焊盘1201联接到存储器控制器1200，并且校准电阻器Rcal的另一个节点可以联接到输入/输出电源电压VDDQ。
图9的下拉阻抗校准操作的端接方向不同于图7的上拉阻抗校准操作的端接方向。换言之，图7的校准电阻器Rcal的一个节点可以联接到接地电压VSS，而图9的校准电阻器Rcal的一个节点可以联接到输入/输出电源电压VDDQ。在实施例中，当缓冲存储器装置1300使用DDR4 DRAM作为DRAM 1305时，存储器控制器1200可以通过如图9所示的、端接到输入/输出电源电压VDDQ的校准电阻器Rcal来执行ZQ校准操作。在另一实施例中，当缓冲存储器装置1300使用LPDDR4 DRAM作为DRAM 1305时，存储器控制器1200可以通过如图7所示的、端接到接地电压VSS的校准电阻器Rcal执行ZQ校准操作。参考电压Vref具有如参照图6所述的、可由校准电阻器Rcal的不同端接方向而引起的不同范围。另外，由于如图7所示的校准电阻器Rcal的一个节点联接到接地电压VSS的情况与如图9所示的校准电阻器Rcal的一个节点联接到输入/输出电源电压VDDQ的情况之间的差异，参考电压Vref可以具有如参照图6所述的不同范围。
参考电压生成单元1290可以生成用于ZQ校准操作的参考电压Vref。ZQ校准操作可以包括下拉阻抗校准操作和上拉阻抗校准操作。参考电压生成单元1290可以响应于模式选择信号Mode_sel而改变参考电压Vref的电平。在实施例中，当缓冲存储器装置1300使用DDR4 DRAM作为DRAM 1305时，参考电压生成单元1290可以生成其电平位于在图6的第一参考电压范围中的参考电压Vref。在另一实施例中，当缓冲存储器装置1300使用LPDDR4 DRAM作为DRAM 1305时，参考电压生成单元1290可以生成其电平位于在图6的第二参考电压范围中的参考电压Vref。如上所述，根据包括在缓冲存储器装置1300中的DRAM1305的类型，参考电压Vref可以具有不同电平，并且参考电压生成单元1290可以响应于模式选择信号Mode_sel而改变参考电压Vref的电平。例如，当缓冲存储器装置1300使用DDR4 DRAM作为DRAM1305时，模式选择信号Mode_sel可以是逻辑‘高’。又例如，当缓冲存储器装置1300使用LPDDR4 DRAM作为DRAM 1305时，模式选择信号Mode_sel可以是逻辑‘低’。
在数据输入操作中，存储器控制器1200的外部装置，例如，缓冲存储器装置1300可以使用由存储器控制器1200生成的参考电压Vref。换言之，在存储器控制器1200和缓冲存储器装置1300之间的数据输入或输出操作中，参考电压Vref可以用作用于确定数据信号是逻辑‘高’还是逻辑‘低’的参考的电压。
参考电压Vref可以被输入至比较器1213的一个输入端，并且比较器1213的另一个输入端可以联接到第三ZQ校准节点ZQ_cal3。比较器1213可以通过比较参考电压Vref与第三ZQ校准节点ZQ_cal3的电压来生成第二下拉分压Vdiv_PD2。
第二下拉分压Vdiv_PD2和ZQ时钟信号CLK_ZQ可以被输入到下拉计数器1311。下拉计数器1311可以基于第二下拉分压Vdiv_PD2来改变下拉码pd<p:1>的值。而且，下拉计数器1311可以与ZQ时钟信号CLK_ZQ同步地改变下拉码pd<p:1>的值。此时，下拉码pd<p:1>的电压摆幅可以具有输入/输出电源电压VDDQ的幅度。
电平移位器1214可以通过增大下拉码pd<p:1>的电压摆幅的幅度来生成高电压下拉码pd_hv<p:1>。如上所述，下拉码pd<p:1>的电压摆幅可以具有输入/输出电源电压VDDQ的幅度。电平移位器1214可以使得下拉码pd<p:1>的电压摆幅的幅度从输入/输出电源电压VDDQ增加到高电压Vpp。高电压Vpp可以是高于输入/输出电源电压VDDQ的电压。高电压Vpp可以由高电压泵1240生成。高电压泵1240可以通过泵送从内部电源电压VDDC提供的电荷来生成高电压Vpp。换言之，当执行电荷泵送操作时，高电压泵1240可以使用内部电源电压VDDC而不是输入/输出电源电压VDDQ。因此，当执行数据输入/输出操作时，不管在输入/输出电源电压VDDQ中生成的噪声，可以稳定地生成高电压Vpp。另外，当高电压泵1240执行电荷泵送操作时，当使用内部电源电压VDDC而不是输入/输出电源电压VDDQ执行电荷泵送操作时生成在内部电源电压VDDC中的噪声可能不对数据输入/输出操作产生影响。在另一实施例中，从下拉计数器1311输出的下拉码pd<p:1>可以直接输入到下拉电阻器单元1312，而不是被输入到电平移位器1214。
输入/输出电源电压VDDQ可以通过输入/输出电源电压焊盘VDDQ焊盘(未示出)从外部供给到存储器控制器1200。另外，内部电源电压VDDC可以通过不同于VDDQ焊盘的内部电源电压焊盘VDDC(未示出)从外部供给到存储器控制器1200。由于通过其供给输入/输出电源电压VDDQ的VDDQ焊盘和通过其供给内部电源电压VDDC的VDDC焊盘彼此分离，因此可以最小化由于在存储器控制器1200的数据输出操作中生成的电源噪声，而在存储器控制器1200的内部操作中引起的故障。另外，可以最小化由于在存储器控制器1200的内部操作中生成的电源噪声，而在存储器控制器1200的数据输出操作中引起的故障。
下拉电阻器单元1312可以基于高电压下拉码pd_hv<p:1>的值来调整下拉电阻器的电阻。如果下拉电阻器的电阻变化，则第三ZQ校准节点ZQ_cal3的电压可以变化。
在实施例中，当第三ZQ校准节点ZQ_cal3的电压低于参考电压Vref时，下拉计数器1311可以与ZQ时钟信号CLK_ZQ同步地改变下拉码pd<p:1>的值，使得增大下拉电阻器单元1312的下拉电阻器的电阻。下拉电阻器单元1312可以响应于从电平移位器1214输出的高电压下拉码pd_hv<p:1>来增大下拉电阻器的电阻。因此，第三ZQ校准节点ZQ_cal3的电压可升高。
在实施例中，当第三ZQ校准节点ZQ_cal3的电压高于参考电压Vref时，下拉计数器1311可以与ZQ时钟信号CLK_ZQ同步地改变下拉码pd<p:1>的值，使得减小下拉电阻器单元1312的下拉电阻器的电阻。下拉电阻器单元1312可以响应于下拉码pd<p:1>的值来减小下拉电阻器的电阻。因此，第三ZQ校准节点ZQ_cal3的电压可降低。另外，第三ZQ校准节点ZQ_cal3的电压可以根据校准电阻器Rcal的电阻而改变。换言之，下拉电阻器单元1312可以根据校准电阻器Rcal的电阻来调整下拉电阻器的电阻。在实施例中，当参考电压Vref的电平是输入/输出电源电压VDDQ的电平的一半时，下拉电阻器单元1312的下拉电阻器的电阻可以被设置为基本上等于校准电阻器Rcal的电阻。
根据上述的下拉阻抗校准操作，第三ZQ校准节点ZQ_cal3的电压可以被设置为等于或基本上等于参考电压Vref。下拉阻抗校准操作可以在上电操作中执行或者响应于外部请求而执行。而且，可以在施加输入/输出电源电压VDDQ的状态下，实时执行下拉阻抗校准操作。当实时执行下拉阻抗校准操作时，可以实时响应于输入/输出电源电压VDDQ、温度等的变化。
图10是示出根据本公开的另一实施例的上拉阻抗校准操作的示图。
参照图10，存储器控制器1200的缓冲存储器装置750可以包括第二上拉阻抗校准电路1320。存储器控制器1200可以基于由参照图9描述的下拉阻抗校准操作设置的高电压下拉码pd_hv<p:1>来执行上拉阻抗校准操作。为了执行上拉阻抗校准操作，第二上拉阻抗校准电路1320可以包括下拉电阻器单元1312、比较器1213、上拉计数器1211、电平移位器1214以及上拉电阻器单元1212，其中
比较器1213可以将参考电压Vref与第四ZQ校准节点ZQ_cal4的电压进行比较，上拉计数器1211可以基于由比较器1213生成的第二上拉分压Vdiv_PD2而生成上拉码pu<n:1>，电平移位器1214可以增加上拉码pu<n:1>的电压摆幅的幅度以及上拉电阻器单元1212可以响应于高电压上拉码pu_hv<n:1>来改变上拉电阻器的电阻。
图10的高电压下拉码pd_hv<p:1>可以是通过参照图9描述的下拉阻抗校准操作确定的值。因此，基于高电压下拉码pd_hv<p:1>确定的下拉电阻器单元1312的下拉电阻器的电阻也可以是通过参照图9描述的下拉阻抗校准操作确定的值。另外，图10的参考电压Vref也可以是等于图9的参考电压Vref的电压。在另一实施例中，由图9的下拉计数器1311生成的下拉码pd<n:1>可以直接输入到图10的下拉电阻器单元1312，而不是将高电压下拉码pd_hv<n:1>输入到图10的下拉电阻器单元1312。
在实施例中，在上拉校准操作开始之前，上拉电阻器单元1212的上拉电阻器可以是非常大的值。在该情况下，第四ZQ校准节点ZQ_cal4的电压可以是低于参考电压Vref的电压。比较器1213可以通过将第四ZQ校准节点ZQ_cal4的电压与参考电压Vref进行比较来生成第二上拉分压Vdiv_PU2，并且上拉计数器1211可以响应于第二上拉分压Vdiv_PU2来生成上拉码pu<n:1>。上拉码pu<n:1>的电压摆幅可以具有输入/输出电源电压VDDQ的幅度。此时，上拉码pu<n:1>的值可以变化，使得减小上拉电阻器单元1212的上拉电阻器的电阻。
电平移位器1214可以通过使得上拉码pu<n:1>的电压摆幅的幅度从输入/输出电源电压VDDQ增加到高电压Vpp而生成高电压上拉码pu_hv<n:1>。高电压Vpp可以是高于输入/输出电源电压VDDQ的电压。高电压Vpp可以由图9的高电压泵1240生成。
上拉电阻器单元1212可以基于由电平移位器1214生成的高电压上拉码pu_hv<n:1>来改变上拉电阻器的电阻。在上述示例中，上拉电阻器单元1212可以基于由电平移位器1214生成的高电压上拉码pu_hv<n:1>来减小上拉电阻器的电阻。因此，第四ZQ校准节点ZQ_cal4的电压可能升高。
在另一实施例中，当第四ZQ校准节点ZQ_cal4的电压高于参考电压Vref时，上拉计数器1211可以改变上拉码pu<n:1>以增加上拉电阻器单元1212的上拉电阻器的电阻。另外，上拉电阻器单元1212可以响应于改变的上拉码pu<n:1>来增加上拉电阻器的电阻。因此，第四ZQ校准节点ZQ_cal4的电压可降低。因此，上拉码pu<n:1>可以被设置为使得第四ZQ校准节点ZQ_cal4的电压等于或基本上等于参考电压Vref的码值。
如参照图9所述，存储器控制器1200可以基于参考电压Vref和校准电阻器Rcal的电阻来确定下拉码pd<p:1>，并且可以基于确定的下拉码pd<p:1>来确定下拉电阻器单元1312的下拉电阻器的电阻。而且，存储器控制器1200可以基于通过参照图9描述的下拉阻抗校准操作而确定的下拉码pd<p:1>和下拉电阻器单元1312的下拉电阻器的电阻来执行上拉阻抗校准操作，并且通过上拉阻抗校准操作确定上拉码pu<n:1>的值。因此，可以基于确定的上拉码pu<n:1>来确定上拉电阻器单元1212的上拉电阻器的电阻。参照图9描述的下拉阻抗校准操作和参照图10描述的上拉阻抗校准操作可以被顺序地执行，或者可以同时执行这些操作。
图7的第一上拉阻抗校准电路1210、图8的第一下拉阻抗校准电路1220、图9的第二下拉阻抗校准电路1310以及图10的第二上拉阻抗校准电路1320都可以被统称为‘阻抗校准电路’。
图11是示出根据本公开的实施例的参考电压生成单元1290的示图。
参照图11，参考电压生成单元1290可以通过预参考电压生成单元291、比较器1213’、第一PMOS晶体管MP1和第一电阻器阶梯297来生成多个参考分压VD1至VDn-1。预参考电压生成单元291可以生成对电源电压、温度和进程偏离(process skew)不敏感的预参考电压Vref_pre。预参考电压Vref_pre可以被输入到比较器1213’。第一PMOS晶体管MP1的源极节点可以联接到输入/输出电源电压VDDQ，并且第一PMOS晶体管MP1的栅极节点可以联接到第一输出节点out1，其中第一输出节点out1为比较器1213’的输出端。换言之，比较器1213’可以控制第一PMOS晶体管MP1的导通或关断。漏极节点，即，第一PMOS晶体管MP1的第二输出节点out2可以联接到第一电阻器阶梯297的一侧，并且第一电阻器阶梯297的另一侧可以联接到接地电压VSS。第一电阻器阶梯297可以包括串联联接的多个电阻器R1至Rn，并且因此，可以生成具有各种电平的电压，即，多个参考分压VD1至VDn-1。在实施例中，可以通过第一电阻器R1和第二电阻器R2彼此联接的节点输出第一参考分压VD1。由第一电阻器阶梯297中的、串联联接的多个电阻器R1至Rn生成的多个参考分压VD1至VDn-1中的任何一个参考分压可以联接到比较器1213’的第二输入端。因此，多个参考分压VD1至VDn-1可对输入/输出电源电压VDDQ的变化不敏感。
如参照图6所描述的，可以根据包括在缓冲存储器装置1300中的DRAM 1305的类型，改变输入/输出电源电压VDDQ的大小、参考电压Vref的范围以及校准电阻器的端接方向。在实施例中，当包括在缓冲存储器装置1300中的DRAM 1305是DDR4 DRAM时，存储器系统1000可以具有端接到输入/输出电源电压VDDQ的校准电阻器，并且相比于接地电压VSS，参考电压Vref的范围可以形成为更接近于输入/输出电源电压VDDQ。在另一实施例中，当包括在缓冲存储器装置1300中的DRAM 1305是LPDDR4 DRAM时，存储器系统1000可以具有端接到接地电压VSS的校准电阻器，并且相比于输入/输出电源电压VDDQ，参考电压Vref的范围可以形成为更接近于接地电压VSS。另外，当包括在缓冲存储器装置1300中的DRAM 1305是LPDDR4 DRAM时的输入/输出电源电压VDDQ可低于当包括在缓冲存储器1300中的DRAM 1305是DDR4 DRAM时的输入/输出电源电压VDDQ。
存储器控制器1200可以被设计为在包括在缓冲存储器装置1300中的DRAM 1305是DDR4 DRAM和LPDDR4 DRAM的两种情况下操作。因此，存储器控制器1200中的用于阻抗校准操作的参考电压生成单元1290可以生成可以满足图6的第一参考电压范围和第二参考电压范围两者的参考电压。
在实施例中，可以从第一电阻器阶梯297输出第一参考分压VD1至第三参考分压VD3，以生成落入图6的第一参考电压范围中的参考电压。换言之，可以从第一电阻器阶梯297输出第一参考分压VD1至第三参考分压VD3来生成参考电压Vref，以用于当包括在缓冲存储器装置1300中的DRAM 1305是DDR4 DRAM时的情况。另外，可以从第一电阻器阶梯297输出第(n-2)参考分压VDn-2和第(n-1)参考分压VDn-1，以生成落入图6的第二参考电压范围中的参考电压Vref。换言之，可以从第一电阻器阶梯297输出第(n-2)参考分压VDn-2和第(n-1)参考分压VDn-1来生成参考电压，以用于当包括在缓冲存储器装置1300中的DRAM1305是LPDDR4 DRAM时的情况。
第一参考电压选择器293可以基于参考电压控制信号Vref_Cntr<s:1>，通过选择第一参考分压VD1至第三参考分压VD3中的任何一个生成并输出第一模式参考电压Vref_mode1。换言之，第一模式参考电压Vref_model可以是基本上等于第一参考分压VDl至第三参考分压VD3中的任何一个的电压。另外，第二参考电压选择器294可以基于参考电压控制信号Vref_Cntr<s:1>，通过选择第(n-2)参考分压VDn-2和第(n-1)参考分压VDn-1中的任何一个生成并输出第二模式参考电压Vref_mode2。换言之，第二模式参考电压Vref_mode2可以是等于第(n-2)参考分压VDn-2和第(n-1)参考分压VDn-1中的任何一个的电压。
模式选择器295可以基于模式选择信号mode_sel，通过选择第一模式参考电压Vref_mode1和第二模式参考电压Vref_mode2中的任何一个来生成并输出模式选择参考电压Vref_mode_sel。换言之，模式选择参考电压Vref_mode_sel可以是等于第一模式参考电压Vref_mode1和第二模式参考电压Vref_mode2中的任何一个的电压。在实施例中，当缓冲存储器装置1300使用DDR4 DRAM作为DRAM 1305时，模式选择信号mode_sel可以是逻辑‘高’。当模式选择信号mode_sel为逻辑‘高’时，模式选择器295可以通过选择第一模式参考电压Vref_mode1来生成并输出模式选择参考电压Vref_mode_sel。当缓冲存储器装置1300使用LPDDR4 DRAM作为DRAM 1305时，模式选择信号mode_sel可以是逻辑‘低’。当模式选择信号mode_sel为逻辑‘低’时，模式选择器295可以通过选择第二模式参考电压Vref_mode2来生成并输出模式选择参考电压Vref_mode_sel。
在实施例中，当参考电压Vref落入图6的第一参考电压范围时，模式选择信号mode_sel可以是逻辑‘高’。当模式选择信号mode_sel为逻辑‘高’时，模式选择器295可以通过选择第一模式参考电压Vref_mode1来生成并输出模式选择参考电压Vref_mode_sel。当参考电压Vref落入图6的第二参考电压范围时，模式选择信号mode_sel可以是逻辑‘低’。当模式选择信号mode_sel为逻辑‘低’时，模式选择器295可以通过选择第二模式参考电压Vref_mode2来生成并输出模式选择参考电压Vref_mode_sel。
模式选择参考电压Vref_mode_sel可以被输入到单位增益缓冲器296，并且单位增益缓冲器296可以基于模式选择参考电压Vref_mode_sel输出参考电压Vref。模式选择参考电压Vref_mode_sel和参考电压Vref可以具有相同的电压电平。
在另一实施例中，参考电压生成单元1290可以不包括单位增益缓冲器296。在该情况下，模式选择参考电压Vref_mode_sel可以作为参考电压Vref输出。
图12是示出根据本公开的实施例的输入/输出电源电压传感器1280的示图。缓冲存储器装置接口750可以进一步包括输入/输出电源电压传感器1280。
参照图12，输入/输出电源电压传感器1280可以包括第二PMOS晶体管MP2、第二电阻器阶梯283、输入/输出电源电压选择器281以及比较器1213”。
如果使能条信号Enb变为逻辑‘低’，则输入/输出电源电压传感器1280可以被激活，并且第二PMOS晶体管MP2可以被导通。因此，输入/输出电源电压VDDQ可以被传送到第三输出节点out3。传送到第三输出节点out3的输入/输出电源电压VDDQ可以被第二电阻器阶梯283分压，并且第二电阻器阶梯283可以生成具有各种电压电平的多个电源分压VB1到VBn-1。在实施例中，可以通过第一电阻器R1和第二电阻器R2彼此联接的节点输出第一电源分压VB1。多个电源分压VB1至VBn-1可以对输入/输出功率电压VDDQ的变化敏感。换言之，可以与输入/输出电源电压VDDQ的变化成比例地改变多个电源分压VB1至VBn-1。
多个电源分压VB1至VBn-1可以被输入到输入/输出电源电压选择器281。输入/输出电源电压选择器281可以基于电源电压感测信号Vddq_Det<q:1>，通过选择多个电源分压VB1至VBn-1中的任何一个来生成并输出选择输入/输出电源电压VDDQ_sel。换言之，选择输入/输出电源电压VDDQ_sel可以是基本上等于多个电源分压VB1至VBn-1中的任何一个的电压。
比较器1213”可以通过将选择输入/输出电源电压VDDQ_sel与参考电压Vref进行比较来生成输入/输出电源电压改变标志信号VDDQ_Det_flag。在实施例中，当选择输入/输出电源电压VDDQ_sel低于参考电压Vref时，比较器1213”可以控制输入/输出电源电压改变标志信号VDDQ_Det_flag为逻辑‘高’。当选择输入/输出电源电压VDDQ_sel高于参考电压Vref时，比较器1213”可以控制输入/输出电源电压改变标志信号VDDQ_Det_flag为逻辑‘低’。在实施例中，当输入/输出电源电压VDDQ降低到特定电平或更低时，选择输入/输出电源电压VDDQ_sel可低于参考电压。因此，输入/输出电源电压改变标志信号VDDQ_Det_flag可以从逻辑‘低’切换到逻辑‘高’。
如参照图11所描述的，参考电压Vref可以对输入/输出电源电压VDDQ的变化不敏感。另一方面，选择输入/输出电源电压VDDQ_sel可以对输入/输出电源电压VDDQ的变化敏感。比较器1213”可以通过将对输入/输出电源电压VDDQ的变化敏感的选择输入/输出电源电压VDDQ_sel与对输入/输出电源电压VDDQ的变化不敏感的参考电压Vref进行比较，来生成指示输入/输出电源电压VDDQ是否已经改变的输入/输出电源电压改变标志信号VDDQ_Det_flag。
当在存储器控制器1200正在与缓冲存储器装置1300交换数据的同时，输入/输出电源电压VDDQ降低到特定电平或更低时，存储器控制器1200的数据输入或输出操作的可靠性可能恶化。在该情况下，存储器控制器1200需要通过重新执行阻抗校准操作来提高数据输入或输出操作的可靠性。
输入/输出电源电压传感器1280可以被包括在存储器控制器1200中。更具体地，输入/输出电源电压传感器1280可以被包括在缓冲存储器装置接口750中。
阻抗校准电路可以响应于由输入/输出电源电压传感器1280生成的输入/输出电源电压改变标志信号VDDQ_Det_flag来执行阻抗校准操作。换言之，阻抗校准电路可以响应于由输入/输出电源电压传感器1280生成的输入/输出电源电压改变标志信号VDDQ_Det_flag而开始阻抗校准操作。当存储器控制器1200正在执行数据输入或输出操作时，输入/输出电源电压VDDQ可能降低到特定电平或更低。当输入/输出电源电压VDDQ降低到特定电平或更低时，数据输入或输出操作的可靠性可能恶化。输入/输出电源电压传感器1280可以通过感测输入/输出电源电压VDDQ的变化，即，输入/输出电源电压VDDQ已经降低到特定水平或更低，来触发输入/输出电源电压改变标志信号VDDQ_Det_flag。另外，阻抗校准电路可以响应于由输入/输出电源电压传感器1280生成的输入/输出电源电压改变标志信号VDDQ_Det_flag来开始阻抗校准操作。当输入/输出电源电压VDDQ通过阻抗校准操作而增大时，可以提高数据输入或输出操作的可靠性。
图13和图14是示出根据本公开的实施例的ZQ时钟信号发生器1270的操作的示图。
参照图13和图14，存储器控制器1200可以进一步包括ZQ时钟信号发生器1270。更具体地，缓冲存储器装置接口750可以包括ZQ时钟信号发生器1270。ZQ时钟信号发生器1270可以响应于时钟信号CLK和输入/输出电源电压改变标志信号VDDQ_Det_flag来生成ZQ时钟信号CLK_ZQ。如参照图7至图10所描述的，在阻抗校准操作期间，上拉计数器1211和下拉计数器1311可以与ZQ时钟信号CLK_ZQ同步地改变上拉码pu<n:1>和下拉码pd<p:1>。换言之，可以在ZQ时钟信号CLK_ZQ呈时钟信号(being clocked)时执行阻抗校准操作。
在输入/输出电源电压改变标志信号VDDQ_Det_flag为逻辑‘低’的情况下，即，当输入/输出电源电压VDDQ具有特定电平或更高时，ZQ时钟信号发生器1270不管时钟信号CLK，不产生时钟信号而是可以保持特定电平。在该情况下，从图7至图10的上拉计数器1211和下拉计数器1311生成的上拉码pu<n:1>和下拉码pd<p:1>可以不改变。当输入/输出电源电压VDDQ降低到特定电平或更低时，图12的输入/输出电源电压传感器1280可以将输入/输出电源电压改变标志信号VDDQ_Det_flag切换为逻辑‘高’。换言之，当输入/输出电源电压VDDQ降低到特定电平或更低时，图12的输入/输出电源电压传感器1280可以触发输入/输出电源电压改变标志信号VDDQ_Det_flag。在输入/输出电源电压改变标志信号VDDQ_Det_flag为逻辑‘高’，即，被触发的情况下，ZQ时钟信号发生器1270可以响应于时钟信号CLK使ZQ时钟信号CLK_ZQ呈时钟信号。在该情况下，从图7至图10的上拉计数器1211和下拉计数器1311生成的上拉码pu<n:1>和下拉码pd<p:1>可以响应于ZQ时钟信号CLK_ZQ呈时钟信号而变化。换言之，存储器控制器1200可以响应于输入/输出电源电压VDDQ的变化而重新执行阻抗校准操作。当重新执行阻抗校准操作时，可以提高存储器控制器1200的数据输入或输出操作的可靠性。
图15是示出根据本公开的实施例的上拉电阻器单元1212的示图。
参照图15，上拉电阻器单元1212可以包括第一上拉晶体管TRU1至第n上拉晶体管TRUn。通过对从上拉计数器1211输出的上拉码pu<n:1>进行电平移位而获得的高电压上拉码pu_hv<n:1>的位可以分别被输入到第一上拉晶体管TRU1至第n上拉晶体管TRUn的栅极节点。另外，第一上拉晶体管TRU1至第n上拉晶体管TRUn可以联接在第一节点node1和第二节点node2之间。此时，在图7、图8和图10的情况下，第一节点node1可以联接到输入/输出电源电压VDDQ。另外，第二节点node2可以在图7的情况下联接到第一ZQ校准节点ZQ_cal1，在图8的情况下联接到第二ZQ校准节点ZQ_cal2，并且在图10的情况下联接到第四ZQ校准节点ZQ_cal4。而且，从上拉计数器1211输出的上拉码pu<n:1>可以代替高电压上拉码pu_hv<n:1>被输入到上拉电阻器单元1212。
晶体管可以具有不同的电阻值。在晶体管中，晶体管的电阻值可以是被输入高电压上拉码pu_hv<n:1>的最高有效位pu_hv<n>的晶体管的电阻值的2倍、4倍、8倍、...，即，2n倍。换言之，晶体管的尺寸可以是被输入高电压上拉码pu_hv<n:1>的最低有效位pu_hv<1>(即，第一最低有效位)的晶体管的尺寸的2倍、4倍、8倍、...，即，2n倍。在实施例中，被输入高电压上拉码pu_hv<n:1>的最低有效位pu_hv<1>的第一上拉晶体管TRU1可以配置有一个晶体管，并且被输入高电压上拉码pu_hv<n:1>的第二最低有效位pu_hv<2>的第二上拉晶体管TRU2可以配置有彼此并联联接的两个晶体管，其中该晶体管具有与第一上拉晶体管TRU1相同的尺寸。此时，当两个晶体管彼此并联联接时，两个晶体管的源极节点彼此联接，两个晶体管的漏极节点彼此联接，并且两个晶体管的栅极节点彼此联接(对应于m＝2)。另外，被输入高电压上拉码pu_hv<n:1>的第三最低有效位pu_hv<3>的第三上拉晶体管TRU3可以配置有彼此并联联接的四个晶体管，其中该晶体管具有与第一上拉晶体管TRU1相同的尺寸。当以这种方式配置上拉晶体管TRU1至TRUn的尺寸时，这被称为二进制关系。根据上述配置，如果高电压上拉码pu_hv<n:1>的逻辑值改变‘1’，则上拉电阻器单元1212可以与该变化成比例地减小或增大电阻值。
电阻器可以分别联接在第一上拉晶体管TRU1至第n上拉晶体管TRUn和第二节点node2之间。即，第一上拉恒定电阻器RU1可以联接在第一上拉晶体管TRU1和第二节点node2之间，第二上拉恒定电阻器RU2可以联接在第二上拉晶体管TRU2和第二节点node2之间，第三上拉恒定电阻器RU3可以联接在第三上拉晶体管TRU3和第二节点node2之间，并且第n上拉恒定电阻器RUn可以联接在第n上拉晶体管TRUn和第二节点node2之间。
图16是示出根据本公开的另一实施例的上拉电阻器单元1212’的示图。
参照图16，不同于图15的实施例，上拉电阻器单元1212’可以包括公共联接到第一上拉晶体管TRU1至第n上拉晶体管TRUn的源极节点的公共上拉恒定电阻器RUc。由于其它元件与图15中描述的上拉电阻器1212的元件相同，所以在此省略重复的描述。
图17是示出根据本公开的实施例的下拉电阻器单元1312的示图。
参照图17，下拉电阻器单元1312可以包括第一下拉晶体管TRD1至第p下拉晶体管TRDp。通过对从下拉计数器1311输出的下拉码pd<p:1>进行电平移位而获得的高电压下拉码pd_hv<p:1>的位可以分别被输入到第一上拉晶体管TRU1至第n上拉晶体管TRUn的栅极节点。另外，第一下拉晶体管TRD1至第p下拉晶体管TRDp可以联接在第三节点node3和第四节点node4之间。此时，在图7、图8和图10的情况下，第三节点node3可以联接到接地电压。另外，第四节点node4可以在图8的情况下联接到第二ZQ校准节点ZQ_cal2，在图9的情况下联接到第三ZQ校准节点ZQ_cal3，并且在图10的情况下联接到第四ZQ校准节点ZQ_cal4。而且，从下拉计数器1311输出的下拉码pd<p:1>可以代替高电压下拉码pd_hv<p:1>被输入到下拉电阻器单元1312。此处，p可以是2或更大的自然数。
晶体管可以具有不同的电阻值。在晶体管中，晶体管的电阻值可以是被输入高电压下拉码pd_hv<p:1>的最高有效位pd_hv<p>的晶体管的电阻值的2倍、4倍、8倍、...，即，2p倍。换言之，晶体管的尺寸可以是被输入高电压下拉码pd_hv<p:1>的最低有效位pd_hv<1>(即，第一最低有效位)的晶体管的尺寸的2倍、4倍、8倍、...，即，2p倍。在实施例中，被输入高电压下拉码pd_hv<p:1>的最低有效位pd_hv<1>的第一下拉晶体管TRD1可以配置有一个晶体管，并且被输入高电压下拉码pd_hv<p:1>的第二最低有效位pd_hv<2>的第二下拉晶体管TRD2可以配置有彼此并联联接的两个晶体管，其中该晶体管具有与第一下拉晶体管TRD1相同的尺寸。此时，当两个晶体管彼此并联联接时，两个晶体管的源极节点彼此联接，两个晶体管的漏极节点彼此联接，并且两个晶体管的栅极节点彼此联接(对应于m＝2)。另外，被输入高电压下拉码pd_hv<n:1>的第三最低有效位pd_hv<3>的第三下拉晶体管TRD3可以配置有彼此并联联接的四个晶体管，其中该晶体管具有与第一下拉晶体管TRD1相同的尺寸。当以这种方式配置下拉晶体管TRD1至TRDp的尺寸时，这被称为二进制关系。根据上述配置，如果高电压下拉码pd_hv<p:1>的逻辑值改变‘1’，则下拉电阻器单元1312可以与该变化成比例地减小或增大电阻值。
电阻器可以分别联接在第一上拉晶体管TRD1至第p上拉晶体管TRDp和第四节点node4之间。即，第一下拉恒定电阻器RD1可以联接在第一下拉晶体管TRD1和第四节点node4之间，第二下拉恒定电阻器RD2可以联接在第二下拉晶体管TRD2和第四节点node4之间，第三下拉恒定电阻器RD3可以联接在第三下拉晶体管TRD3和第四节点node4之间，并且第p下拉恒定电阻器RDp可以联接在第p下拉晶体管TRDp和第四节点node4之间。
图18是示出根据本公开的另一实施例的下拉电阻器单元1312’的示图。
参照图18，不同于图17的实施例，上拉电阻器单元1312’可以包括公共联接到第一下拉晶体管TRD1至第p下拉晶体管TRDp的漏极节点的公共下拉恒定电阻器RDc。由于其它元件与图17中描述的下拉电阻器单元的元件相同，所以在此省略重复的描述。
图19是示出包括图1所示的存储器控制器1200的存储器系统1000的应用示例的示图。存储器系统1000可以对应于图1和图2中描述的存储器系统。
参照图19，存储器系统30000可以被实施为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括非易失性存储器装置1100和能够控制非易失性存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以在处理器3100的控制下控制缓冲存储器装置1300的数据存取操作，例如，编程操作、擦除操作、读取操作等。
被编程在非易失性存储器装置1100中的数据可以在存储器控制器1200的控制下通过显示器3200输出。
无线电收发器3300可以通过天线ANT发射/接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号转换为可以由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号并且将处理的信号传输到存储器控制器1200或显示器3200。存储器控制器1200可以将由处理器3100处理的信号编程在非易失性存储器装置1100中。
并且，无线电收发器3300可以将从处理器3100输出的信号转换为无线电信号，并且通过天线ANT将转换的无线电信号输出到外部装置。输入装置3400是能够输入用于控制处理器3100的操作的控制信号或待由处理器3100处理的数据的装置，并且可以被实施为诸如触摸板或计算机鼠标、小键盘或键盘的点击装置。处理器3100可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据通过显示器3200输出。
在一些实施例中，能够控制非易失性存储器装置1100的操作的存储器控制器1200可以被实施为处理器3100的一部分或被实施为独立于处理器3100的芯片。
图20是示出包括图1所示的存储器控制器1200的存储器系统1000的另一应用示例的示图。存储器系统1000可以对应于图1和图2中描述的存储器系统。
参照图20，存储器系统40000可以被实施为个人计算机(PC)、平板PC、电子书、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可以包括非易失性存储器装置1100和能够控制非易失性存储器装置1100的数据处理操作的存储器控制器1200。存储器控制器1200可以在处理器4100的控制下控制缓冲存储器装置1300的数据存取操作，例如，编程操作、擦除操作、读取操作等。
处理器4100可以根据通过输入装置4200输入的数据，通过显示器4300输出存储在非易失性存储器装置1100中的数据。例如，输入装置4200可以被实施为诸如触摸板或计算机鼠标、小键盘或键盘的点击装置。
处理器4100可以控制存储器系统40000的整体操作并且控制存储器控制器1200的操作。在一些实施例中，能够控制非易失性存储器装置1100的操作的存储器控制器1200可以被实施为处理器4100的一部分或被实施为独立于处理器4100的芯片。
图21是示出包括图1所示的存储器控制器1200的存储器系统1000的另一应用示例的示图。存储器系统1000可以对应于图1和图2中描述的存储器系统。
参照图21，存储器系统50000可以被实施为图像处理装置，例如数码相机、具有附接到其的数码相机的移动终端、具有附接到其的数码相机的智能手机、或具有附接到其的数码相机的平板PC。
存储器系统50000可以包括非易失性存储器装置1100和能够控制非易失性存储器装置1100的例如编程操作、擦除操作或读取操作的数据处理操作的存储器控制器1200。存储器控制器1200可以在处理器5100的控制下控制缓冲存储器装置1300的数据存取操作，例如，编程操作、擦除操作、读取操作等。
存储器系统50000的图像传感器5200可以将光学图像转换成数字信号，并且转换后的数字信号可以被传输到处理器5100或存储器控制器1200。在处理器5100的控制下，转换后的数字信号可以通过显示器5300输出，或通过存储器控制器1200存储在非易失性存储器装置1100中。另外，存储在非易失性存储器装置1100中的数据可以在处理器5100或存储器控制器1200的控制下通过显示器5300输出。
在一些实施例中，能够控制非易失性存储器装置1100的操作的非易失性存储器控制器1200可以被实施为处理器5100的一部分或被实施为独立于处理器5100的芯片。
图22是示出包括图1所示的存储器控制器1200的存储器系统1000的另一应用示例的示图。存储器系统1000可以对应于图1和图2中描述的存储器系统。
参照图22，存储器系统70000可以被实施为存储卡或智能卡。存储器系统70000可以包括非易失性存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可以控制非易失性存储器装置1100和卡接口7100之间的数据交换。在一些实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是本公开不限于此。存储器控制器1200可以控制缓冲存储器装置1300的数据存取操作，例如，编程操作、擦除操作、读取操作等。
卡接口7100可以根据主机60000的协议来接口连接主机60000和存储器控制器1200之间的数据交换。在一些实施例中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。此处，卡接口7100可以指能够支持由主机60000使用的协议的硬件、嵌入在硬件中的软件或者信号传输方案。
根据本公开，通过感测输入/输出电源电压的变化，可以提高数据输入或输出操作的可靠性。
本文已经公开示例性实施例，并且虽然采用特定术语，但是它们仅被用于和解释为通用和描述性的含义，而不是为了限制的目的。在一些情况下，如从提交本申请起对于本领域普通技术人员显而易见的是，结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他它实施例描述的特征、特性和/或元件结合使用，除非另有具体说明。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (16)

1.一种存储器系统，其包括：
缓冲存储器装置；以及
存储器控制器，其被配置为与所述缓冲存储器装置通信数据，
其中所述存储器控制器包括：
输入/输出电源电压传感器，其被配置为通过感测输入/输出电源电压的变化来生成第一信号；
参考电压生成单元，被配置为生成参考电压；以及
阻抗校准电路，其被配置为基于所述参考电压，响应于所述第一信号来执行阻抗校准操作，
其中所述参考电压生成单元包括：
电阻器阶梯，所述电阻器阶梯包括串联联接在所述输入/输出电源电压和接地电压之间的多个电阻器；
预参考电压生成单元，其被配置为生成预参考电压；
比较器，其被配置为将多个分压中的任何一个分压与所述预参考电压进行比较；以及
第一晶体管，其联接在所述输入/输出电源电压与所述电阻器阶梯之间，所述第一晶体管由所述比较器的输出端控制。
2.根据权利要求1所述的存储器系统，
其中所述电阻器阶梯生成所述多个分压，所述多个分压具有彼此不同的电压电平，以及
其中所述多个分压包括多个第一分压和多个第二分压，所述多个第一分压被包括在第一参考电压范围中，以及所述多个第二分压被包括在低于所述第一参考电压范围的第二参考电压范围中。
3.根据权利要求2所述的存储器系统，其中所述参考电压生成单元包括：
第一参考电压选择器，其被配置为通过选择所述多个第一分压中的任何一个第一分压来输出第一模式参考电压；
第二参考电压选择器，其被配置为通过选择所述多个第二分压中的任何一个第二分压来输出第二模式参考电压；以及
模式选择器，其被配置为响应于模式选择信号来选择所述第一模式参考电压和所述第二模式参考电压中的任何一个，并且输出所选择的电压作为参考电压。
4.根据权利要求3所述的存储器系统，其进一步包括端接到所述输入/输出电源电压的校准电阻器，
其中所述参考电压的电压电平等于所述第一模式参考电压的电压电平。
5.根据权利要求3所述的存储器系统，其进一步包括端接到所述接地电压的校准电阻器，
其中所述参考电压的电压电平等于所述第二模式参考电压的电压电平。
6.根据权利要求1所述的存储器系统，其中当所述输入/输出电源电压降低到特定电平或更低时，触发所述第一信号。
7.根据权利要求1所述的存储器系统，其中所述输入/输出电源电压传感器生成第一电压，所述第一电压响应于输入/输出电源电压的变化而变化，并且所述输入/输出电源电压传感器通过将所述第一电压与所述参考电压进行比较来生成所述第一信号。
8.根据权利要求7所述的存储器系统，其中所述输入/输出电源电压传感器包括：
所述电阻器阶梯，其被配置为包括串联联接的所述多个电阻器并且生成所述多个分压，所述多个分压具有彼此不同的电压电平；以及
输入/输出电源电压选择器，其被配置为通过选择所述多个分压中的任何一个分压来输出所述第一电压。
9.一种存储器控制器，其包括：
参考电压生成单元，其被配置为生成参考电压；
输入/输出电源电压传感器，其被配置为基于所述参考电压生成输入/输出电源电压改变标志信号，当输入/输出电源电压降低到特定电平或更低时，触发所述输入/输出电源电压改变标志信号；以及
阻抗校准电路，其被配置为响应于所述输入/输出电源电压改变标志信号来开始阻抗校准操作，
其中所述输入/输出电源电压传感器包括：
第一电阻器阶梯，其被配置为包括串联联接的多个电阻器并且生成多个分压，所述多个分压具有彼此不同的电压电平；以及
比较器，其被配置为通过将所述多个分压中的任何一个分压与所述参考电压进行比较，来生成所述输入/输出电源电压改变标志信号。
10.根据权利要求9所述的存储器控制器，其中所述参考电压生成单元包括第二电阻器阶梯，所述第一电阻器阶梯包括串联联接在输入/输出电源电压和接地电压之间的多个电阻器，
其中所述第二电阻器阶梯生成多个参考分压，所述多个参考分压具有彼此不同的电压电平，以及
其中所述多个参考分压包括多个第一分压和多个第二分压，所述多个第一分压被包括在第一参考电压范围中，以及所述多个第二分压被包括在低于所述第一参考电压范围的第二参考电压范围中。
11.根据权利要求10所述的存储器控制器，其中所述参考电压生成单元包括：
第一参考电压选择器，其被配置为通过选择所述多个第一分压中的任何一个第一分压来输出第一模式参考电压；
第二参考电压选择器，其被配置为通过选择所述多个第二分压中的任何一个第二分压来输出第二模式参考电压；以及
模式选择器，其被配置为响应于模式选择信号来选择所述第一模式参考电压和所述第二模式参考电压中的任何一个，并且输出所选择的电压作为参考电压。
12.一种存储器系统，其包括：
缓冲存储器装置，其包括动态随机存取存储器，即DRAM；
存储器控制器，其被配置为执行将数据输出到所述DRAM的数据输出操作；以及
校准电阻器，其联接到所述存储器控制器，
其中所述存储器控制器包括：
参考电压生成单元，其被配置为生成第一模式参考电压和低于第一模式参考电压的第二模式参考电压，并且基于模式选择信号通过选择所述第一模式参考电压和所述第二模式参考电压中的任何一个来生成参考电压；
输入/输出电源电压传感器，其被配置为基于所述参考电压生成第一信号，当正在执行所述数据输出操作的同时，输入/输出电源电压降低到特定电平或更低时，触发所述第一信号；以及
阻抗校准电路，其被配置为基于所述校准电阻器和所述参考电压执行阻抗校准操作，并且响应于所述第一信号来开始所述阻抗校准操作，
其中所述输入/输出电源电压传感器包括：
电阻器阶梯，其被配置为包括串联联接的多个电阻器并且生成多个分压，所述多个分压具有彼此不同的电压电平；
输入/输出电源电压选择器，其被配置为通过选择所述多个分压中的任何一个分压来输出第一电压；以及
比较器，其被配置为通过将所述第一电压与所述参考电压进行比较来输出所述第一信号。
13.根据权利要求12所述的存储器系统，其中所述校准电阻器端接到接地电压，以及
所述参考电压生成单元基于所述模式选择信号来选择所述第二模式参考电压。
14.根据权利要求13所述的存储器系统，其中所述参考电压的电平低于所述输入/输出电源电压的电平的一半。
15.根据权利要求13所述的存储器系统，其中所述DRAM是低功率双倍数据速率4动态随机存取存储器，即LPDDR4 DRAM。
16.根据权利要求12所述的存储器系统，其中所述多个分压的电压电平的改变与输入/输出电源电压的改变成比例。
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