TW201913665A - 具有阻抗校準電路的記憶體系統 - Google Patents

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Abstract

本發明涉及一種記憶體系統，其包括：緩衝記憶體裝置；以及記憶體控制器，其被配置為與緩衝記憶體裝置通信資料，其中記憶體控制器包括：輸入/輸出電源電壓感測器，其被配置為透過感測輸入/輸出電源電壓的變化來產生第一信號；以及阻抗校準電路，其被配置為響應於第一信號來執行阻抗校準操作。

Description

具有阻抗校準電路的記憶體系統
相關申請的交叉引用：本發明主張於2017年9月11日提交的申請號為10-2017-0116030的韓國專利申請的優先權，其本發明透過引用，將其整體內容併入本文。
本發明的各個示例性實施例整體上涉及一種記憶體系統。特別地，實施例涉及一種記憶體系統的阻抗校準電路。
通常，記憶體系統包括非揮發性記憶體裝置、緩衝記憶體裝置和記憶體控制器。記憶體控制器高速地與緩衝記憶體裝置交換資料。當記憶體控制器從緩衝記憶體裝置接收資料時，從緩衝記憶體裝置的輸出緩衝器輸出的資料信號被輸入到記憶體控制器的輸入緩衝器。此時，不可避免地會發生信號反射。信號反射是指以下現象：由於記憶體控制器的輸入緩衝器中的輸入/輸出端的輸入阻抗與資料傳輸線的阻抗不匹配，導致輸入到記憶體控制器的輸入緩衝器的資料信號的一部分被反射到資料傳輸線的現象。
當輸出資料信號的速度不高時，信號反射並不會造成問題。然而，如果輸出資料信號的速度超過特定速度，則可能出現記憶體控制器可能由於信號反射而不能穩定地接收資料信號的問題。即，發生從緩衝記憶體裝置輸出的資料信號受到先前從緩衝記憶體裝置輸出的資料信號的反射信號干擾的情況。即使當資料被輸出時，也類似地發生信號反射。為了防止信號反射，諸如晶粒終端電阻（on die termination）校準電路的阻抗校準電路被設置在記憶體控制器的資料輸入/輸出端處，使得記憶體控制器的資料輸入/輸出端的阻抗與資料傳輸線的阻抗相匹配。
本發明實施例提供一種包括記憶體控制器的記憶體系統，其能夠透過感測輸入/輸出電源電壓的變化來執行阻抗校準操作。
根據本發明的概念，提供一種記憶體系統，其包括：緩衝記憶體裝置；以及記憶體控制器，其被配置為與緩衝記憶體裝置通信資料，其中記憶體控制器包括：輸入/輸出電源電壓感測器，其被配置為透過感測輸入/輸出電源電壓的變化來產生第一信號；以及阻抗校準電路，其被配置為響應於第一信號來執行阻抗校準操作。
根據本發明的概念，提供一種記憶體控制器，其包括：參考電壓產生單元，其被配置為產生參考電壓；輸入/輸出電源電壓感測器，其被配置為基於參考電壓產生輸入/輸出電源電壓改變旗標信號，當輸入/輸出電源電壓降低到特定準位或更低時，觸發輸入/輸出電源電壓改變旗標信號；以及阻抗校準電路，其被配置為響應於輸入/輸出電源電壓改變旗標信號來開始阻抗校準操作。
根據本發明的概念，提供一種記憶體系統，其包括：緩衝記憶體裝置，其包括動態隨機存取記憶體（DRAM）；記憶體控制器，其被配置為用以進行將資料輸出到DRAM的資料輸出操作；以及校準電阻器，其連接到記憶體控制器，其中記憶體控制器包括：參考電壓產生單元，其被配置為產生第一模式參考電壓和低於第一模式參考電壓的第二模式參考電壓，並且基於模式選擇信號透過選擇第一模式參考電壓和第二模式參考電壓中的任何一個來產生參考電壓；輸入/輸出電源電壓感測器，其被配置為基於參考電壓產生第一信號，當正在執行資料輸出操作的同時，輸入/輸出電力電壓降低到特定準位或更低時，觸發第一信號；以及阻抗校準電路，其被配置為基於校準電阻器和參考電壓執行阻抗校準操作，並且響應於第一信號來開始阻抗校準操作。
根據本發明的概念，提供一種傳輸系統，其包括：第一裝置和第二裝置；以及傳輸線，其連接在第一裝置和第二裝置之間並且適於在第一裝置和第二裝置之間傳輸信號，其中當電源電壓大幅改變時，第一裝置和第二裝置中的一個匹配該裝置和傳輸線之間的阻抗。
以下參照附圖更詳細地描述本發明的各個實施例。然而，應注意的是，本發明可以以不同的其它形式和變型實施，並且不應被解釋為限於本發明闡述的實施例。相反，提供這些實施例使得本發明的內容將是徹底且完整的，並且將向本發明所屬技術領域的通常知識者完全地傳達本發明。在整個說明書中，在整個本發明的各個附圖和實施例中，相同的附圖標記表示相同的部件。因此，附圖和描述在本質上被認為是說明性的而不是限制性的。
在整個說明書中，當元件被稱為“連接”或“耦接”到另一元件時，其可以直接地連接或耦接到另一元件，或者可以在其間插入一個或多個中間元件的情況下間接地連接或耦接到另一元件。另外，當元件被稱為“包括”部件時，除非存在不同的公開，否則這表示元件可以進一步包括另一部件，而不排除另一部件。
本發明使用的術語的目的僅是描述特定實施例而不旨在限制本發明。
如本發明使用的，單數形式也可以包括複數形式，除非上下文另有清楚地說明。
在以下描述中，為了提供本發明的徹底理解，闡述了許多具體細節。本發明可在沒有一些或全部這些具體細節的情況下被實施。在其它情況下，為了不使本發明被不必要地模糊，未詳細地描述公眾已知的製程結構和/或製程。
在下文中，將參照附圖詳細地描述本發明的各個實施例。
圖1是示出根據本發明的實施例的記憶體系統1000的示意圖。
參照圖1，記憶體系統1000可以包括即使在電源被切斷時也保留儲存的資料的非揮發性記憶體裝置1100、用於暫時儲存資料的緩衝記憶體裝置1300以及在主機2000的控制下控制非揮發性記憶體裝置1100和緩衝記憶體裝置1300的記憶體控制器1200。
主機2000可以使用諸如以下的各種通信方式中的至少一種與記憶體系統1000通信：通用序列匯流排（USB）、串列ATA（SATA）、高速晶片互連（HSIC）、小型電腦系統介面（SCSI）、火線、週邊元件互聯（PCI）、高速PCI（PCIe）、高速非揮發性記憶體（NVMe）、通用快閃記憶體（UFS）、安全數位（SD）、多媒體卡（MMC）、嵌入式MMC（eMMC）、雙列直插式記憶體模組（DIMM）、寄存式DIMM（RDIMM）和低負載的DIMM（LRDIMM）。
記憶體控制器1200可以控制記憶體系統1000的整體操作，並且控制主機2000和非揮發性記憶體裝置1100之間的資料交換。例如，記憶體控制器1200可以響應於主機2000的請求，透過控制非揮發性記憶體裝置1100來程式設計或讀取資料。而且，記憶體控制器1200可以儲存包括在非揮發性記憶體裝置1100中的主儲存塊和子儲存塊的資訊並且根據針對程式設計操作載入的資料量來選擇非揮發性記憶體裝置1100對主儲存塊或子儲存塊執行程式設計操作。在一些實施例中，非揮發性記憶體裝置1100可以包括快閃記憶體。
記憶體控制器1200可以控制主機2000與緩衝記憶體裝置1300之間的資料交換，或者將用於控制非揮發性記憶體裝置1100的系統資料暫時儲存在緩衝記憶體裝置1300中。緩衝記憶體裝置1300可以用作記憶體控制器1200的工作記憶體、高速緩衝記憶體或緩衝記憶體。緩衝記憶體裝置1300可以儲存由記憶體控制器1200執行的代碼和命令。而且，緩衝記憶體裝置1300可以儲存由記憶體控制器1200處理的資料。
記憶體控制器1200可以將從主機2000輸入的資料暫時儲存在緩衝記憶體裝置1300中，並且然後將暫時儲存在緩衝記憶體裝置1300中的資料傳輸到非揮發性記憶體裝置1100以儲存在非揮發性記憶體裝置1100中。並且，記憶體控制器1200可以接收從主機2000輸入的資料和邏輯位址，並且將邏輯位址轉換為物理位址，其中物理位址指示資料被實際儲存在非揮發性記憶體裝置1100中的區域。而且，記憶體控制器1200可以將邏輯到物理位址映射表儲存在緩衝記憶體裝置1300中，其中邏輯到物理位址映射表建立邏輯位址與物理位址之間的映射關係。
在一些實施例中，緩衝記憶體裝置1300可以包括雙倍數據速率同步動態隨機存取記憶體（DDR SDRAM）、第四代低功率雙倍數據速率（LPDDR4）SDRAM、圖形雙倍數據速率（GDDR）SRAM、低功率DDR（LPDDR）、Rambus動態隨機存取記憶體（RDRAM）等。
圖2是示出根據本發明的另一實施例的記憶體系統1000的示意圖。
參照圖2，緩衝記憶體裝置1300可以被配置為包括一個或多個動態隨機存取記憶體（DRAM）1305的模組形式。透過共用相同的資料傳輸線，DRAM 1305可以與記憶體控制器1200交換資料信號。此處，DRAM可以是第四代雙倍數據速率同步動態隨機存取記憶體（DDR4 SDRAM）。
當從DRAM 1305輸出的資料信號被輸入到記憶體控制器1200的輸入緩衝器時，可能發生信號反射。信號反射是指以下現象：由於記憶體控制器的輸入緩衝器中的輸入/輸出端的輸入阻抗與資料傳輸線路的阻抗不匹配，輸入到記憶體控制器的輸入緩衝器的資料信號的一部分被反射到資料傳輸線。可能需要阻抗校準操作來防止由於信號反射而引起的資料信號失真。
圖3是示出圖2的一個或多個DRAM 1305的示意圖。
參照圖3，DRAM 1305可以包括記憶體單元陣列510、行解碼器520、感測放大器電路530、列解碼器540、控制邏輯550、命令解碼器560、模式寄存器設置（MRS）電路570、位址緩衝器580、資料輸入/輸出電路590和刷新電路500。
記憶體單元陣列510是在行方向和列方向上佈置多個記憶體單元的資料儲存裝置。記憶體單元陣列510包括多個DRAM記憶體單元，並且當電源被切斷時儲存在DRAM記憶體單元中的資料可能消失。感測放大器電路530可以基於儲存在被選擇的記憶體單元中的電荷的分佈，透過感測和放大位元線對之間的電壓差來讀取儲存在記憶體單元陣列510中的資料。
基於位址信號ADD，透過資料輸入/輸出電路590輸入的資料DATA被寫入記憶體單元陣列510中。基於位址信號ADD從記憶體單元陣列510讀取的資料DATA透過資料輸入/輸出電路590輸出到外部。位址信號ADD被輸入到位址緩衝器580，以指定待被寫入資料或待從其讀取資料的記憶體。位址緩衝器580暫時儲存從外部輸入的位址信號ADD。
資料輸入/輸出電路590可以透過記憶體參考電壓焊墊VREF_M來接收從外部裝置輸入的參考電壓。參考電壓可以是當資料被輸入時，成為用於確定資料信號是邏輯‘高’還是邏輯‘低’的參考的電壓。
行解碼器520解碼從地址緩衝器580輸出的位址信號ADD中的行位址，以指定連接到待被輸入資料或待從其輸出資料的記憶體單元的字線。也就是說，在資料寫入或讀取模式下，行解碼器120透過解碼從位址緩衝器580輸出的行位址來啟用相應字線。
列解碼器540解碼從地址緩衝器580輸出的位址信號ADD中的列位址，以指定連接到待被輸入資料或待從其輸出資料的記憶體單元的位元線。
命令解碼器560接收從外部施加的命令信號CMD，並且解碼命令信號CMD，從而在內部產生解碼後的命令信號。MRS電路570響應於位址信號ADD和用於指定DRAM 1305的操作模式的MRS命令來設置內部模式寄存器。控制邏輯550可以響應於從命令解碼器560輸出的命令來控制DRAM 1305的操作。
刷新電路500可以控制讀取儲存的資料並且然後重新寫入讀取的資料的刷新操作，以防備儲存在包括在記憶體單元陣列510中的每一個DRAM記憶體單元中的電容器中的電荷消失的情況。
另外，雖然在圖3中未示出，但是DRAM 1305可以進一步包括用於產生時脈信號的時脈電路、用於透過接收外部施加的電源電壓來產生或劃分內部電壓的電源電路等。
圖4是示出圖1的非揮發性記憶體裝置1100的示意圖。
參照圖4，非揮發性記憶體裝置1100可以包括儲存資料的記憶體單元陣列100。非揮發性記憶體裝置1100可以包括週邊電路200，其被配置為執行將資料儲存在記憶體單元陣列100中的程式設計操作、用於輸出儲存的資料的讀取操作以及用於抹除儲存的資料的抹除操作。非揮發性記憶體裝置1100可以包括控制邏輯300，其在記憶體控制器1200（在圖1中示出）的控制下控制週邊電路200。記憶體單元陣列100可以包括多個NAND快閃記憶體單元，並且當電源被切斷時，儲存在NAND快閃記憶體單元中的資料可以不消失。
記憶體單元陣列100可以包括多個儲存塊MB1至MBk（其中k是正整數）110（在下文中，被稱為“儲存塊110”）。局部線（local line）LL和位元線BL1至BLn（其中n是正整數）可以連接到儲存塊110中的每一個。例如，局部線LL可以包括第一選擇線、第二選擇線以及佈置在第一選擇線和第二選擇線之間的多個字線。而且，局部線LL可以進一步包括佈置在第一選擇線和字線之間以及第二選擇線和字線之間的虛擬（dummy）線。此處，第一選擇線可以是源極選擇線，並且第二選擇線可以是汲極選擇線。例如，局部線LL可以包括字線、汲極選擇線和源極選擇線以及源極線。例如，局部線LL可以進一步包括虛擬線。例如，局部線LL可以進一步包括管線。局部線LL可以分別連接到儲存塊110，並且位元線BL1到BLn可以共同連接到儲存塊110。儲存塊110可以被實施為二維結構或三維結構。例如，在具有二維結構的儲存塊110中，記憶體單元可以在平行於基板的方向上佈置。例如，在具有三維結構的儲存塊110中，記憶體單元可以在垂直於基板的方向上佈置。
週邊電路200可以在控制邏輯300的控制下，對選擇的儲存塊110執行程式設計操作、讀取操作或抹除操作。例如，在控制邏輯300的控制下，週邊電路200可以將驗證電壓和透過電壓供給到第一選擇線、第二選擇線和字線，選擇性地放電第一選擇線、第二選擇線和字線，並且可以驗證連接到字線之中的被選擇字線的記憶體單元。例如，週邊電路200可以包括電壓產生電路210、行解碼器220、頁面緩衝器組230、列解碼器240、輸入/輸出電路250和感測電路260。
電壓產生電路210可以響應於操作信號OP_CMD而產生用於程式設計操作、讀取操作及抹除操作的各種操作電壓Vop。並且，電壓產生電路210可以響應於操作信號OP_CMD而選擇性地放電局部線LL。例如，電壓產生電路210可以在控制邏輯300的控制下產生程式設計電壓、驗證電壓、通過電壓、導通電壓、讀取電壓、抹除電壓、源極線電壓等。
行解碼器220可以響應於行位址RADD而將操作電壓Vop傳輸到連接到被選擇儲存塊110的局部線LL。
頁面緩衝器組230可以包括連接到位元線BL1至BLn的多個頁面緩衝器PB1至PBn 231。頁面緩衝器PB1至PBn 231可以響應於頁面緩衝器控制信號PBSIGNALS而操作。例如，在讀取操作或驗證操作中，頁面緩衝器PB1至PBn 231可以暫時儲存透過位元線BL1至BLn接收的資料，或者可以感測位元線BL1至BLn的電壓或電流。
列解碼器240可以響應於列位址CADD，在輸入/輸出電路250和頁面緩衝器組230之間傳輸資料。例如，列解碼器240可以透過資料線DL與頁面緩衝器231交換資料，或者可以透過列線CL與輸入/輸出電路250交換資料。
輸入/輸出電路250可以將從記憶體控制器1200（在圖1中示出）接收的命令CMD和位址ADD傳輸到控制邏輯300，或者與列解碼器240交換資料DATA。
在讀取操作或驗證操作中，感測電路260可以響應於許可權位元VRY_BIT＜＃＞而產生參考電流，並且透過將從頁面緩衝器組230接收的感測電壓VPB與由參考電流產生的參考電壓進行比較來輸出通過信號PASS或失敗信號FAIL。
控制邏輯300可以響應於命令CMD和位址ADD，透過輸出操作信號OP_CMD、行位址RADD、頁面緩衝器控制信號PBSIGNALS和許可權位元VRY_BIT＜＃＞來控制週邊電路200。並且，控制邏輯300可以響應於從感測電路260接收的通過信號PASS或失敗信號FAIL來確定驗證操作是已經通過還是已經失敗。
圖5是示出圖1的記憶體控制器1200的示意圖。
參照圖5，記憶體控制器1200可以包括處理器710、錯誤校正碼（ECC）電路720、主機介面730、非揮發性記憶體裝置介面740、緩衝記憶體裝置介面750和匯流排760。
匯流排760可以提供記憶體控制器1200的部件之間的通道。
處理器710可以控制記憶體控制器1200的全部操作並且可以執行邏輯操作。處理器710可以透過主機介面730與外部主機2000通信並且可以透過非揮發性記憶體裝置介面740與非揮發性記憶體裝置1100通信。而且，處理器710可以透過緩衝記憶體裝置介面750與緩衝記憶體裝置1300通信。
ECC電路720可以執行ECC操作。ECC電路720可以對待通過非揮發性記憶體裝置介面740而被寫入到非揮發性記憶體裝置1100的資料執行ECC編碼。經ECC編碼的資料可以透過非揮發性記憶體裝置介面740被傳輸到非揮發性記憶體裝置1100。ECC電路720可以對透過非揮發性記憶體裝置介面740從非揮發性記憶體裝置1100接收的資料執行ECC解碼。在實施例中，ECC電路720可以作為非揮發性記憶體裝置介面740的部件被包括在非揮發性記憶體裝置介面740中。
主機介面730可以在處理器710的控制下與外部主機2000（在圖1中示出）通信。主機介面730可以使用諸如以下的各種通信方式中的至少一種與主機2000通信：通用序列匯流排（USB）、串列ATA（SATA）、高速晶片互連（HSIC）、小型電腦系統介面（SCSI）、火線、週邊元件互聯（PCI）、高速PCI（PCIe）、高速非揮發性記憶體（NVMe）、通用快閃記憶體（UFS）、安全數位（SD）、多媒體卡（MMC）、嵌入式MMC（eMMC）、雙列直插式記憶體模組（DIMM）、寄存式DIMM（RDIMM）和低負載的DIMM（LRDIMM）。
非揮發性記憶體裝置介面740可以在處理器710的控制下與非揮發性記憶體裝置1100通信。非揮發性記憶體裝置介面740可以透過通道與非揮發性記憶體裝置1100通信命令、位址和資料。
在實施例中，處理器710可以使用代碼來控制記憶體控制器1200的操作。處理器710可以從設置在記憶體控制器1000中的唯讀記憶體（ROM）載入代碼。在另一實施例中，處理器710可以透過非揮發性記憶體裝置介面740從非揮發性記憶體裝置1100載入代碼。
在實施例中，記憶體控制器1200的匯流排760可以被劃分成控制匯流排和資料匯流排。資料匯流排可以在記憶體控制器1200中傳輸資料，並且控制匯流排可以在記憶體控制器1200中傳輸諸如命令或位址的控制資訊。當匯流排760被劃分成控制匯流排和資料匯流排時，資料匯流排和控制匯流排彼此分開，並且可以不相互干擾或影響。資料匯流排可以連接到主機介面730、ECC電路720、非揮發性記憶體裝置介面740和緩衝記憶體裝置介面750。控制匯流排可以連接到主機介面730、處理器710、非揮發性記憶體裝置介面740和緩衝記憶體裝置介面750。
緩衝記憶體裝置介面750可以在處理器710的控制下與緩衝記憶體裝置1300通信。緩衝記憶體裝置介面750可以透過通道與緩衝記憶體裝置1300通信命令、位址和資料。
圖6是示出用於資料輸入/輸出操作的參考電壓的範圍的示意圖。
參照圖6，用於資料輸入/輸出操作的參考電壓Vref可以根據端接方向(termination direction)而具有不同的電壓範圍。
記憶體控制器1200和緩衝記憶體裝置1300可以基於第一輸入/輸出電源電壓VDDQ1來執行資料輸入或輸出操作。例如，第一輸入/輸出電源電壓VDDQ1可以具有大約1.2V的電壓準位。在另一實施例中，記憶體控制器1200和緩衝記憶體裝置1300可以基於第二輸入/輸出電源電壓VDDQ2來執行資料輸入或輸出操作。例如，第二輸入/輸出電源電壓VDDQ2可以具有大約0.8V的電壓準位。在實施例中，當記憶體系統1000使用雙倍數據速率4（DDR4）DRAM作為包括在緩衝記憶體裝置1300中的DRAM 1305時，DDR4 DRAM可以基於具有大約1.2V的電壓準位的輸入/輸出電源電壓（即，第一輸入/輸出電源電壓VDDQ1）來執行資料輸入或輸出操作。在另一實施例中，當記憶體系統1000使用低功率雙倍數據速率4（LPDDR4）DRAM作為包括在緩衝記憶體裝置1300中的DRAM 1305時，LPDDR4 DRAM可以基於具有大約0.8V的電壓準位的輸入/輸出電源電壓（即，第二輸入/輸出電源電壓VDDQ2）來執行資料輸入或輸出操作。換言之，LPDDR4 DRAM可以在比DDR4 DRAM的輸入/輸出電源電壓更低的輸入/輸出電源電壓下操作。
當緩衝記憶體裝置1300使用DDR4 DRAM作為DRAM 1305時，記憶體控制器1200的緩衝記憶體裝置介面750也可以基於第一輸入/輸出電源電壓VDDQ1執行資料輸入或輸出操作。而且，當緩衝記憶體裝置1300使用LPDDR4 DRAM作為DRAM 1305時，記憶體控制器1200的緩衝記憶體裝置介面750也可以基於第二輸入/輸出電源電壓VDDQ2執行資料輸入或輸出操作。在設計記憶體系統1000中的記憶體控制器1200的過程中，記憶體控制器1200的緩衝記憶體裝置介面750可以被設計為在第一輸入/輸出電源電壓VDDQ1和第二輸入/輸出電源電壓VDDQ2兩者下操作。
根據包括在緩衝記憶體裝置1300中的DRAM 1305的類型，端接方向可以不同。例如，DDR4 DRAM和LPDDR4 DRAM的端接方向可以彼此相反。用於資料輸入/輸出操作的參考電壓Vref可以根據端接方向而具有不同的電壓範圍。在實施例中，當記憶體系統1000具有端接到(terminated to)輸入/輸出電源電壓VDDQ的校準電阻器時，相比於接地電壓VSS，用於資料輸入/輸出操作的參考電壓Vref的範圍可形成為更接近於輸入/輸出電源電壓VDDQ。在另一實施例中，當記憶體系統1000具有端接到接地電壓VSS的校準電阻器時，相比於輸入/輸出電源電壓VDDQ，用於資料輸入/輸出操作的參考電壓Vref的範圍可形成為更接近於接地電壓VSS。
當使用DDR4 DRAM時，校準電阻器可以端接到輸入/輸出電源電壓VDDQ。因此，參考電壓Vref可以被包括在第一參考電壓範圍中，其中相比於接地電壓VSS，第一參考電壓範圍更接近第一輸入/輸出電源電壓VDDQ1。另一方面，當使用LPDDR4 DRAM時，校準電阻器可以端接到接地電壓VSS。因此，參考電壓Vref可以被包括在第二參考電壓範圍中，其中相比於第二輸入/輸出電源電壓VDDQ2，第二參考電壓範圍更接近地電壓VSS。在設計記憶體系統1000中的記憶體控制器1200的過程中，記憶體控制器1200的緩衝記憶體裝置介面750可以被設計為產生參考電壓Vref，其中記憶體控制器1200的緩衝記憶體裝置750可在該參考電壓Vref下操作，其中參考電壓Vref可處於第一參考電壓範圍和第二參考電壓範圍中，即，用於DDR4 DRAM和LPDDR4 DRAM兩者。
圖7是示出根據本發明的實施例的上拉阻抗校準操作的示意圖。
參照圖7，記憶體控制器1200的緩衝記憶體裝置介面750可以包括第一上拉阻抗校準電路1210和產生參考電壓Vref的參考電壓產生單元1290。第一上拉阻抗校準電路1210可以包括上拉計數器1211、準位移位器1214、上拉電阻器單元1212以及比較器1213，其中上拉計數器1211響應於由參考電壓產生單元1290產生的參考電壓Vref而產生上拉碼pu＜n:1＞，準位移位器1214增加上拉碼pu＜n:1＞的電壓擺幅，以及上拉電阻器單元1212改變上拉電阻器的電阻。
校準電阻器Rcal可以連接到記憶體控制器1200，並且端接到接地電壓VSS。換言之，校準電阻器Rcal的一個節點可以透過記憶體控制器1200的ZQ焊墊1201連接到記憶體控制器1200，並且校準電阻器Rcal的另一個節點可以連接到接地電壓VSS。
參考電壓產生單元1290可以產生用於ZQ校準操作的參考電壓Vref。ZQ校準操作可以包括上拉阻抗校準操作和下拉阻抗校準操作。參考電壓產生單元1290可以響應於模式選擇信號Mode_sel而改變參考電壓Vref的準位。在實施例中，當緩衝記憶體裝置1300使用DDR4 DRAM作為DRAM 1305時，參考電壓產生單元1290可以產生具有位於在圖6的第一參考電壓範圍中的準位的參考電壓Vref。在另一實施例中，當緩衝記憶體裝置1300使用LPDDR4 DRAM作為DRAM 1305時，參考電壓產生單元1290可以產生具有位於在圖6的第二參考電壓範圍中的準位的參考電壓Vref。如上所述，根據包括在緩衝記憶體裝置1300中的DRAM 1305的類型，參考電壓Vref可以具有不同的準位，並且參考電壓產生單元1290可以響應於模式選擇信號Mode_sel來改變參考電壓Vref的準位。例如，當緩衝記憶體裝置1300使用DDR4 DRAM作為DRAM 1305時，模式選擇信號Mode_sel可以是邏輯‘高’。又例如，當緩衝記憶體裝置1300使用LPDDR4 DRAM作為DRAM 1305時，模式選擇信號Mode_sel可以是邏輯‘低’。
在資料輸入操作中，記憶體控制器1200的外部裝置，例如，緩衝記憶體裝置1300可以使用由記憶體控制器1200產生的參考電壓Vref。換言之，在記憶體控制器1200和緩衝記憶體裝置1300之間的資料輸入或輸出操作中，參考電壓Vref可以用作用於確定資料信號是邏輯‘高’還是邏輯‘低’的參考的電壓。
參考電壓Vref可以被輸入至比較器1213的一個輸入端，並且比較器1213的另一個輸入端可以連接到第一ZQ校準節點ZQ_cal1。比較器1213可以透過比較參考電壓Vref與第一ZQ校準節點ZQ_cal1的電壓來產生第一上拉分壓Vdiv_PU1。
第一上拉分壓Vdiv_PU1和ZQ時脈信號CLK_ZQ可以被輸入到上拉計數器1211。上拉計數器1211可以基於第一上拉分壓Vdiv_PU1來改變上拉碼pu＜n:1＞的值。此時，上拉計數器1211可以與ZQ時脈信號CLK_ZQ同步地改變上拉碼pu＜n:1＞的值。上拉碼pu＜n:1＞的電壓擺幅可以具有輸入/輸出電源電壓VDDQ的幅度。此處，n可以是2或更大的自然數。
準位移位器1214可以透過增加上拉碼pu＜n:1＞的電壓擺幅的幅度來產生高電壓上拉碼pu_hv＜n:1＞。如上所述，上拉碼pu＜n:1＞的電壓擺幅可以具有輸入/輸出電源電壓VDDQ的幅度。準位移位器1214可以使得上拉碼pu＜n:1＞的電壓擺幅的幅度從輸入/輸出電源電壓VDDQ增加至高電壓Vpp。高電壓Vpp可以是高於輸入/輸出電源電壓VDDQ的電壓。高電壓Vpp可以由高電壓泵1240產生。高電壓泵1240可以透過泵送（pump）從內部電源電壓VDDC提供的電荷來產生高電壓Vpp。換言之，當執行電荷泵送操作時，高電壓泵1240可以使用內部電源電壓VDDC而不是輸入/輸出電源電壓VDDQ。因此，當執行資料輸入/輸出操作時，不管在輸入/輸出電源電壓VDDQ中產生的雜訊，都可以穩定地產生高電壓Vpp。另外，當高電壓泵1240執行電荷泵送操作時，在使用內部電源電壓VDDC而不是輸入/輸出電源電壓VDDQ執行電荷泵送操作時產生在內部電源電壓VDDC中的雜訊可能不對資料輸入/輸出操作產生影響。在另一實施例中，從上拉計數器1211輸出的上拉碼pu＜n:1＞不透過準位移位器1214，而是可以被立即輸入到上拉電阻器單元1212。
可以透過輸入/輸出電源電壓VDDQ的VDDQ焊墊（未示出），將輸入/輸出電源電壓VDDQ從外部供給到記憶體控制器1200。另外，可以透過不同於輸入/輸出電源電壓VDDQ的VDDQ焊墊的內部電源電壓VDDC的VDDC焊墊（未示出），將內部電源電壓VDDC從外部供給到記憶體控制器1200。由於透過其供給輸入/輸出電源電壓VDDQ的VDDQ焊墊和透過其供給內部電源電壓VDDC的VDDC焊墊彼此分離，因此可以最小化由於在記憶體控制器1200的資料輸出操作中產生的電源雜訊，而在記憶體控制器1200的內部操作中引起的故障。另外，可以最小化由於在記憶體控制器1200的內部操作中產生的電源雜訊，而在記憶體控制器1200的資料輸出操作中引起的故障。
上拉電阻器單元1212可以基於高電壓上拉碼pu_hv＜n:1＞的值來調整上拉電阻器的電阻。如果上拉電阻器的電阻變化，則可以改變第一ZQ校準節點ZQ_cal1的電壓。
在實施例中，當第一ZQ校準節點ZQ_cal1的電壓高於參考電壓Vref時，上拉計數器1211可以與ZQ時脈信號CLK_ZQ同步地改變上拉碼pu＜n:1＞的值，使得增大上拉電阻器單元1212的上拉電阻器的電阻。上拉電阻器單元1212可以響應於從準位移位器1214輸出的高電壓上拉碼pu_hv＜n:1＞而增大上拉電阻器的電阻。因此，第一ZQ校準節點ZQ_cal1的電壓可降低。
在實施例中，當第一ZQ校準節點ZQ_cal1的電壓低於參考電壓Vref時，上拉計數器1211可以與ZQ時脈信號CLK_ZQ同步地改變上拉碼pu＜n:1＞的值，使得上拉電阻器單元1212的上拉電阻器的電阻減小。上拉電阻器單元1212可以響應於從準位移位器1214輸出的高電壓上拉碼pu_hv＜n:1＞而減小上拉電阻器的電阻。因此，第一ZQ校準節點ZQ_cal1的電壓可升高。另外，第一ZQ校準節點ZQ_cal1的電壓可以根據校準電阻器Rcal的電阻而改變。換言之，上拉電阻器單元1212可以根據校準電阻器Rcal的電阻來調整上拉電阻器的電阻。在實施例中，當參考電壓Vref的準位是輸入/輸出電源電壓VDDQ的準位的一半時，上拉電阻器單元1212的上拉電阻器的電阻可以被設置為基本上等於校準電阻器Rcal的電阻。
根據上述的上拉阻抗校準操作，第一ZQ校準節點ZQ_cal1的電壓可以被設置為等於或基本上等於參考電壓Vref。可以在上電（power-up）操作中執行上拉阻抗校準操作或者響應於外部請求而執行上拉阻抗校準操作。而且，在施加輸入/輸出電源電壓VDDQ的狀態下，可以即時執行上拉阻抗校準操作。當即時執行上拉阻抗校準操作時，可以即時響應於輸入/輸出電源電壓VDDQ、溫度等的變化。
圖8是示出根據本發明的實施例的下拉阻抗校準操作的示意圖。
參照圖8，記憶體控制器1200的緩衝記憶體裝置750可以包括第一下拉阻抗校準電路1220。記憶體控制器1200可以基於由參照圖7描述的上拉阻抗校準操作設置的高電壓上拉碼pu_hv＜n:1＞來執行下拉阻抗校準操作。為了執行下拉阻抗校準操作，第一下拉阻抗校準電路1220可以包括上拉電阻器單元1212、比較器1213、下拉計數器1311、準位移位器1214以及下拉電阻器單元1312，其中比較器1213可以將參考電壓Vref與第二ZQ校準節點ZQ_cal2的電壓進行比較，下拉計數器1311可以基於由比較器1213產生的第一下拉分壓Vdiv_PD1而產生下拉碼pd＜p:1＞，準位移位器1214可以增加下拉碼pd＜p:1＞的電壓擺幅的幅度以及下拉電阻器單元1312可以響應于高電壓下拉碼pd_hv＜p:1＞來改變下拉電阻器的電阻。
圖8的高電壓上拉碼pu_hv＜n:1＞可以是透過參照圖7描述的上拉阻抗校準操作確定的值。因此，圖8的上拉電阻器單元1212的上拉電阻器的電阻也可以是透過參照圖7描述的上拉阻抗校準操作確定的值。另外，圖8的參考電壓Vref也可以是等於圖7的參考電壓Vref的電壓。在另一實施例中，由圖7的上拉計數器1211產生的上拉碼pu＜n:1＞可以直接輸入到圖8的上拉電阻器單元1212，而不是高電壓上拉碼pu_hv＜n:1＞被輸入到圖8的上拉電阻器單元1212。
在實施例中，在下拉校準操作開始之前，下拉電阻器單元1312的下拉電阻器可以具有非常大的值。在該情況下，第二ZQ校準節點ZQ_cal2的電壓可以是高於參考電壓Vref的電壓。比較器1213可以透過將第二ZQ校準節點ZQ_cal2的電壓與參考電壓Vref進行比較來產生第一下拉分壓Vdiv_PD1，並且下拉計數器1311可以響應於第一下拉分壓Vdiv_PD1來產生下拉碼pd＜p:1＞。下拉碼pd＜p:1＞的電壓擺幅可以具有輸入/輸出電源電壓VDDQ的幅度。此時，下拉碼pd＜p:1＞的值可以變化，使得下拉電阻器單元1312的下拉電阻器的電阻減小。此處，p可以是2或更大的自然數。
準位移位器1214可以透過使得下拉碼pd＜p:1＞的電壓擺幅的幅度從輸入/輸出電源電壓VDDQ增加到高電壓Vpp而產生高電壓下拉碼pd_hv＜p:1＞。高電壓Vpp可以是高於輸入/輸出電源電壓VDDQ的電壓。可以由圖7的高電壓泵1240產生高電壓Vpp。
下拉電阻器單元1312可以響應於由準位移位器1214產生的高電壓下拉碼pd_hv＜p:1＞來調整下拉電阻器的電阻。在上述示例中，下拉電阻器單元1312可以響應於由準位移位器1214產生的高電壓下拉碼pd_hv＜p:1＞來減小下拉電阻器的電阻。因此，第二ZQ校準節點ZQ_cal2的電壓可降低。
在另一實施例中，當第二ZQ校準節點ZQ_cal2的電壓低於參考電壓Vref時，下拉計數器1311可以改變下拉碼pd＜p:1＞以增加下拉電阻器單元1312的下拉電阻器的電阻。另外，下拉電阻器單元1312可以響應於改變的下拉碼pd＜p:1＞來增加下拉電阻器的電阻。因此，第二ZQ校準節點ZQ_cal2的電壓可能升高。因此，下拉碼pd＜p:1＞可以被設置為使得第二ZQ校準節點ZQ_cal2的電壓等於參考電壓Vref的碼值。
如參照圖7所述，記憶體控制器1200可以基於參考電壓Vref和校準電阻器Rcal的電阻來確定上拉碼pu＜n:1＞，並且可以基於確定的上拉碼pu＜n:1＞來確定上拉電阻器單元1212的上拉電阻器的電阻。而且，基於透過參照圖7描述的上拉阻抗校準操作而確定的上拉碼pu＜n:1＞和基於上拉碼pu＜n:1＞確定的上拉電阻器單元1212的上拉電阻器的電阻，記憶體控制器1200可以執行下拉阻抗校準操作，並且透過下拉阻抗校準操作來確定下拉碼pd＜p:1＞的值。因此，可以基於確定的下拉碼pd＜p:1＞來確定下拉電阻器單元1312的下拉電阻器的電阻。參照圖7描述的上拉阻抗校準操作和參照圖8描述的下拉校準操作可以被順序地執行，或者可以同時執行這些操作。
圖9是示出根據本發明的另一實施例的下拉阻抗校準操作的示意圖。
參照圖9，記憶體控制器1200的緩衝記憶體裝置介面750可以包括第二下拉阻抗校準電路1310和產生參考電壓Vref的參考電壓產生單元1290。第二下拉阻抗校準電路1310可以包括下拉計數器1311、準位移位器1214、下拉電阻器單元1312以及比較器1213，其中下拉計數器1311可以響應於由參考電壓產生單元1290產生的參考電壓Vref而產生下拉碼pd＜p:1＞，準位移位器1214可以增加上拉碼pd＜p:1＞的電壓擺幅以及下拉電阻器單元1312可以調整下拉電阻器的電阻。
校準電阻器Rcal可以連接到記憶體控制器1200，並且端接到輸入/輸出電源電壓VDDQ。換言之，校準電阻器Rcal的一個節點可以透過記憶體控制器1200的ZQ焊墊1201連接到記憶體控制器1200，並且校準電阻器Rcal的另一個節點可以連接到輸入/輸出電源電壓VDDQ。
圖9的下拉阻抗校準操作的端接方向不同於圖7的上拉阻抗校準操作的端接方向。換言之，圖7的校準電阻器Rcal的一個節點可以連接到接地電壓VSS，而圖9的校準電阻器Rcal的一個節點可以連接到輸入/輸出電源電壓VDDQ。在實施例中，當緩衝記憶體裝置1300使用DDR4 DRAM作為DRAM 1305時，記憶體控制器1200可以透過如圖9所示的、端接到輸入/輸出電源電壓VDDQ的校準電阻器Rcal來執行ZQ校準操作。在另一實施例中，當緩衝記憶體裝置1300使用LPDDR4 DRAM作為DRAM 1305時，記憶體控制器1200可以透過如圖7所示的、端接到接地電壓VSS的校準電阻器Rcal執行ZQ校準操作。參考電壓Vref具有如參照圖6所述的、可由校準電阻器Rcal的不同端接方向而引起的不同範圍。另外，由於如圖7所示的校準電阻器Rcal的一個節點連接到接地電壓VSS的情況與如圖9所示的校準電阻器Rcal的一個節點連接到輸入/輸出電源電壓VDDQ的情況之間的差異，參考電壓Vref可以具有如參照圖6所述的不同範圍。
參考電壓產生單元1290可以產生用於ZQ校準操作的參考電壓Vref。ZQ校準操作可以包括下拉阻抗校準操作和上拉阻抗校準操作。參考電壓產生單元1290可以響應於模式選擇信號Mode_sel而改變參考電壓Vref的準位。在實施例中，當緩衝記憶體裝置1300使用DDR4 DRAM作為DRAM 1305時，參考電壓產生單元1290可以產生其準位位於在圖6的第一參考電壓範圍中的參考電壓Vref。在另一實施例中，當緩衝記憶體裝置1300使用LPDDR4 DRAM作為DRAM 1305時，參考電壓產生單元1290可以產生其準位位於在圖6的第二參考電壓範圍中的參考電壓Vref。如上所述，根據包括在緩衝記憶體裝置1300中的DRAM 1305的類型，參考電壓Vref可以具有不同準位，並且參考電壓產生單元1290可以響應於模式選擇信號Mode_sel而改變參考電壓Vref的準位。例如，當緩衝記憶體裝置1300使用DDR4 DRAM作為DRAM 1305時，模式選擇信號Mode_sel可以是邏輯‘高’。又例如，當緩衝記憶體裝置1300使用LPDDR4 DRAM作為DRAM 1305時，模式選擇信號Mode_sel可以是邏輯‘低’。
在資料輸入操作中，記憶體控制器1200的外部裝置，例如，緩衝記憶體裝置1300可以使用由記憶體控制器1200產生的參考電壓Vref。換言之，在記憶體控制器1200和緩衝記憶體裝置1300之間的資料輸入或輸出操作中，參考電壓Vref可以用作用於確定資料信號是邏輯‘高’還是邏輯‘低’的參考的電壓。
參考電壓Vref可以被輸入至比較器1213的一個輸入端，並且比較器1213的另一個輸入端可以連接到第三ZQ校準節點ZQ_cal3。比較器1213可以透過比較參考電壓Vref與第三ZQ校準節點ZQ_cal3的電壓來產生第二下拉分壓Vdiv_PD2。
第二下拉分壓Vdiv_PD2和ZQ時脈信號CLK_ZQ可以被輸入到下拉計數器1311。下拉計數器1311可以基於第二下拉分壓Vdiv_PD2來改變下拉碼pd＜p:1＞的值。而且，下拉計數器1311可以與ZQ時脈信號CLK_ZQ同步地改變下拉碼pd＜p:1＞的值。此時，下拉碼pd＜p:1＞的電壓擺幅可以具有輸入/輸出電源電壓VDDQ的幅度。
準位移位器1214可以透過增大下拉碼pd＜p:1＞的電壓擺幅的幅度來產生高電壓下拉碼pd_hv＜p:1＞。如上所述，下拉碼pd＜p:1＞的電壓擺幅可以具有輸入/輸出電源電壓VDDQ的幅度。準位移位器1214可以使得下拉碼pd＜p:1＞的電壓擺幅的幅度從輸入/輸出電源電壓VDDQ增加到高電壓Vpp。高電壓Vpp可以是高於輸入/輸出電源電壓VDDQ的電壓。高電壓Vpp可以由高電壓泵1240產生。高電壓泵1240可以透過泵送從內部電源電壓VDDC提供的電荷來產生高電壓Vpp。換言之，當執行電荷泵送操作時，高電壓泵1240可以使用內部電源電壓VDDC而不是輸入/輸出電源電壓VDDQ。因此，當執行資料輸入/輸出操作時，不管在輸入/輸出電源電壓VDDQ中產生的雜訊，可以穩定地產生高電壓Vpp。另外，當高電壓泵1240執行電荷泵送操作時，當使用內部電源電壓VDDC而不是輸入/輸出電源電壓VDDQ執行電荷泵送操作時產生在內部電源電壓VDDC中的雜訊可能不對資料輸入/輸出操作產生影響。在另一實施例中，從下拉計數器1311輸出的下拉碼pd＜p:1＞可以直接輸入到下拉電阻器單元1312，而不是被輸入到準位移位器1214。
輸入/輸出電源電壓VDDQ可以透過輸入/輸出電源電壓焊墊VDDQ焊墊（未示出）從外部供給到記憶體控制器1200。另外，內部電源電壓VDDC可以透過不同於VDDQ焊墊的內部電源電壓焊墊VDDC（未示出）從外部供給到記憶體控制器1200。由於透過其供給輸入/輸出電源電壓VDDQ的VDDQ焊墊和透過其供給內部電源電壓VDDC的VDDC焊墊彼此分離，因此可以最小化由於在記憶體控制器1200的資料輸出操作中產生的電源雜訊，而在記憶體控制器1200的內部操作中引起的故障。另外，可以最小化由於在記憶體控制器1200的內部操作中產生的電源雜訊，而在記憶體控制器1200的資料輸出操作中引起的故障。
下拉電阻器單元1312可以基於高電壓下拉碼pd_hv＜p:1＞的值來調整下拉電阻器的電阻。如果下拉電阻器的電阻變化，則第三ZQ校準節點ZQ_cal3的電壓可以變化。
在實施例中，當第三ZQ校準節點ZQ_cal3的電壓低於參考電壓Vref時，下拉計數器1311可以與ZQ時脈信號CLK_ZQ同步地改變下拉碼pd＜p:1＞的值，使得增大下拉電阻器單元1312的下拉電阻器的電阻。下拉電阻器單元1312可以響應於從準位移位器1214輸出的高電壓下拉碼pd_hv＜p:1＞來增大下拉電阻器的電阻。因此，第三ZQ校準節點ZQ_cal3的電壓可升高。
在實施例中，當第三ZQ校準節點ZQ_cal3的電壓高於參考電壓Vref時，下拉計數器1311可以與ZQ時脈信號CLK_ZQ同步地改變下拉碼pd＜p:1＞的值，使得減小下拉電阻器單元1312的下拉電阻器的電阻。下拉電阻器單元1312可以響應於下拉碼pd＜p:1＞的值來減小下拉電阻器的電阻。因此，第三ZQ校準節點ZQ_cal3的電壓可降低。另外，第三ZQ校準節點ZQ_cal3的電壓可以根據校準電阻器Rcal的電阻而改變。換言之，下拉電阻器單元1312可以根據校準電阻器Rcal的電阻來調整下拉電阻器的電阻。在實施例中，當參考電壓Vref的準位是輸入/輸出電源電壓VDDQ的準位的一半時，下拉電阻器單元1312的下拉電阻器的電阻可以被設置為基本上等於校準電阻器Rcal的電阻。
根據上述的下拉阻抗校準操作，第三ZQ校準節點ZQ_cal3的電壓可以被設置為等於或基本上等於參考電壓Vref。下拉阻抗校準操作可以在上電操作中執行或者響應於外部請求而執行。而且，可以在施加輸入/輸出電源電壓VDDQ的狀態下，即時執行下拉阻抗校準操作。當即時執行下拉阻抗校準操作時，可以即時響應於輸入/輸出電源電壓VDDQ、溫度等的變化。
圖10是示出根據本發明的另一實施例的上拉阻抗校準操作的示意圖。
參照圖10，記憶體控制器1200的緩衝記憶體裝置750可以包括第二上拉阻抗校準電路1320。記憶體控制器1200可以基於由參照圖9描述的下拉阻抗校準操作設置的高電壓下拉碼pd_hv＜p:1＞來執行上拉阻抗校準操作。為了執行上拉阻抗校準操作，第二上拉阻抗校準電路1320可以包括下拉電阻器單元1312、比較器1213、上拉計數器1211、準位移位器1214以及上拉電阻器單元1212，其中
比較器1213可以將參考電壓Vref與第四ZQ校準節點ZQ_cal4的電壓進行比較，上拉計數器1211可以基於由比較器1213產生的第二上拉分壓Vdiv_PD2而產生上拉碼pu＜n:1＞，準位移位器1214可以增加上拉碼pu＜n:1＞的電壓擺幅的幅度以及上拉電阻器單元1212可以響應于高電壓上拉碼pu_hv＜n:1＞來改變上拉電阻器的電阻。
圖10的高電壓下拉碼pd_hv＜p:1＞可以是透過參照圖9描述的下拉阻抗校準操作確定的值。因此，基於高電壓下拉碼pd_hv＜p:1＞確定的下拉電阻器單元1312的下拉電阻器的電阻也可以是透過參照圖9描述的下拉阻抗校準操作確定的值。另外，圖10的參考電壓Vref也可以是等於圖9的參考電壓Vref的電壓。在另一實施例中，由圖9的下拉計數器1311產生的下拉碼pd＜n:1＞可以直接輸入到圖10的下拉電阻器單元1312，而不是將高電壓下拉碼pd_hv＜n:1＞輸入到圖10的下拉電阻器單元1312。
在實施例中，在上拉校準操作開始之前，上拉電阻器單元1212的上拉電阻器可以是非常大的值。在該情況下，第四ZQ校準節點ZQ_cal4的電壓可以是低於參考電壓Vref的電壓。比較器1213可以透過將第四ZQ校準節點ZQ_cal4的電壓與參考電壓Vref進行比較來產生第二上拉分壓Vdiv_PU2，並且上拉計數器1211可以響應於第二上拉分壓Vdiv_PU2來產生上拉碼pu＜n:1＞。上拉碼pu＜n:1＞的電壓擺幅可以具有輸入/輸出電源電壓VDDQ的幅度。此時，上拉碼pu＜n:1＞的值可以變化，使得減小上拉電阻器單元1212的上拉電阻器的電阻。
準位移位器1214可以透過使得上拉碼pu＜n:1＞的電壓擺幅的幅度從輸入/輸出電源電壓VDDQ增加到高電壓Vpp而產生高電壓上拉碼pu_hv＜n:1＞。高電壓Vpp可以是高於輸入/輸出電源電壓VDDQ的電壓。高電壓Vpp可以由圖9的高電壓泵1240產生。
上拉電阻器單元1212可以基於由準位移位器1214產生的高電壓上拉碼pu_hv＜n:1＞來改變上拉電阻器的電阻。在上述示例中，上拉電阻器單元1212可以基於由準位移位器1214產生的高電壓上拉碼pu_hv＜n:1＞來減小上拉電阻器的電阻。因此，第四ZQ校準節點ZQ_cal4的電壓可能升高。
在另一實施例中，當第四ZQ校準節點ZQ_cal4的電壓高於參考電壓Vref時，上拉計數器1211可以改變上拉碼pu＜n:1＞以增加上拉電阻器單元1212的上拉電阻器的電阻。另外，上拉電阻器單元1212可以響應於改變的上拉碼pu＜n:1＞來增加上拉電阻器的電阻。因此，第四ZQ校準節點ZQ_cal4的電壓可降低。因此，上拉碼pu＜n:1＞可以被設置為使得第四ZQ校準節點ZQ_cal4的電壓等於或基本上等於參考電壓Vref的碼值。
如參照圖9所述，記憶體控制器1200可以基於參考電壓Vref和校準電阻器Rcal的電阻來確定下拉碼pd＜p:1＞，並且可以基於確定的下拉碼pd＜p:1＞來確定下拉電阻器單元1312的下拉電阻器的電阻。而且，記憶體控制器1200可以基於透過參照圖9描述的下拉阻抗校準操作而確定的下拉碼pd＜p:1＞和下拉電阻器單元1312的下拉電阻器的電阻來執行上拉阻抗校準操作，並且透過上拉阻抗校準操作確定上拉碼pu＜n:1＞的值。因此，可以基於確定的上拉碼pu＜n:1＞來確定上拉電阻器單元1212的上拉電阻器的電阻。參照圖9描述的下拉阻抗校準操作和參照圖10描述的上拉阻抗校準操作可以被順序地執行，或者可以同時執行這些操作。
圖7的第一上拉阻抗校準電路1210、圖8的第一下拉阻抗校準電路1220、圖9的第二下拉阻抗校準電路1310以及圖10的第二上拉阻抗校準電路1320都可以被統稱為‘阻抗校準電路’。
圖11是示出根據本發明的實施例的參考電壓產生單元1290的示意圖。
參照圖11，參考電壓產生單元1290可以透過預參考電壓產生單元291、比較器1213’、第一PMOS電晶體MP1和第一電阻器階梯297來產生多個參考分壓VD1至VDn-1。預參考電壓產生單元291可以產生對電源電壓、溫度和進程偏離（process skew）不敏感的預參考電壓Vref_pre。預參考電壓Vref_pre可以被輸入到比較器1213’。第一PMOS電晶體MP1的源極節點可以連接到輸入/輸出電源電壓VDDQ，並且第一PMOS電晶體MP1的閘極節點可以連接到第一輸出節點out1，其中第一輸出節點out1為比較器1213’的輸出端。換言之，比較器1213’可以控制第一PMOS電晶體MP1的導通或關斷。汲極節點，即，第一PMOS電晶體MP1的第二輸出節點out2可以連接到第一電阻器階梯297的一側，並且第一電阻器階梯297的另一側可以連接到接地電壓VSS。第一電阻器階梯297可以包括串聯連接的多個電阻器R1至Rn，並且因此，可以產生具有各種準位的電壓，即，多個參考分壓VD1至VDn-1。在實施例中，可以透過第一電阻器R1和第二電阻器R2彼此連接的節點輸出第一參考分壓VD1。由第一電阻器階梯297中的、串聯連接的多個電阻器R1至Rn產生的多個參考分壓VD1至VDn-1中的任何一個參考分壓可以連接到比較器1213’的第二輸入端。因此，多個參考分壓VD1至VDn-1可對輸入/輸出電源電壓VDDQ的變化不敏感。
如參照圖6所描述的，可以根據包括在緩衝記憶體裝置1300中的DRAM 1305的類型，改變輸入/輸出電源電壓VDDQ的大小、參考電壓Vref的範圍以及校準電阻器的端接方向。在實施例中，當包括在緩衝記憶體裝置1300中的DRAM 1305是DDR4 DRAM時，記憶體系統1000可以具有端接到輸入/輸出電源電壓VDDQ的校準電阻器，並且相比於接地電壓VSS，參考電壓Vref的範圍可以形成為更接近於輸入/輸出電源電壓VDDQ。在另一實施例中，當包括在緩衝記憶體裝置1300中的DRAM 1305是LPDDR4 DRAM時，記憶體系統1000可以具有端接到接地電壓VSS的校準電阻器，並且相比於輸入/輸出電源電壓VDDQ，參考電壓Vref的範圍可以形成為更接近於接地電壓VSS。另外，當包括在緩衝記憶體裝置1300中的DRAM 1305是LPDDR4 DRAM時的輸入/輸出電源電壓VDDQ可低於當包括在緩衝記憶體1300中的DRAM 1305是DDR4 DRAM時的輸入/輸出電源電壓VDDQ。
記憶體控制器1200可以被設計為在包括在緩衝記憶體裝置1300中的DRAM 1305是DDR4 DRAM和LPDDR4 DRAM的兩種情況下操作。因此，記憶體控制器1200中的用於阻抗校準操作的參考電壓產生單元1290可以產生可以滿足圖6的第一參考電壓範圍和第二參考電壓範圍兩者的參考電壓。
在實施例中，可以從第一電阻器階梯297輸出第一參考分壓VD1至第三參考分壓VD3，以產生落入圖6的第一參考電壓範圍中的參考電壓。換言之，可以從第一電阻器階梯297輸出第一參考分壓VD1至第三參考分壓VD3來產生參考電壓Vref，以用於當包括在緩衝記憶體裝置1300中的DRAM 1305是DDR4 DRAM時的情況。另外，可以從第一電阻器階梯297輸出第（n-2）參考分壓VDn-2和第（n-1）參考分壓VDn-1，以產生落入圖6的第二參考電壓範圍中的參考電壓Vref。換言之，可以從第一電阻器階梯297輸出第（n-2）參考分壓VDn-2和第（n-1）參考分壓VDn-1來產生參考電壓，以用於當包括在緩衝記憶體裝置1300中的DRAM 1305是LPDDR4 DRAM時的情況。
第一參考電壓選擇器293可以基於參考電壓控制信號Vref_Cntr＜s:1＞，透過選擇第一參考分壓VD1至第三參考分壓VD3中的任何一個產生並輸出第一模式參考電壓Vref_mode1。換言之，第一模式參考電壓Vref_model可以是基本上等於第一參考分壓VDl至第三參考分壓VD3中的任何一個的電壓。另外，第二參考電壓選擇器294可以基於參考電壓控制信號Vref_Cntr＜s:1＞，透過選擇第（n-2）參考分壓VDn-2和第（n-1）參考分壓VDn-1中的任何一個產生並輸出第二模式參考電壓Vref_mode2。換言之，第二模式參考電壓Vref_mode2可以是等於第（n-2）參考分壓VDn-2和第（n-1）參考分壓VDn-1中的任何一個的電壓。
模式選擇器295可以基於模式選擇信號mode_sel，透過選擇第一模式參考電壓Vref_mode1和第二模式參考電壓Vref_mode2中的任何一個來產生並輸出模式選擇參考電壓Vref_mode_sel。換言之，模式選擇參考電壓Vref_mode_sel可以是等於第一模式參考電壓Vref_mode1和第二模式參考電壓Vref_mode2中的任何一個的電壓。在實施例中，當緩衝記憶體裝置1300使用DDR4 DRAM作為DRAM 1305時，模式選擇信號mode_sel可以是邏輯‘高’。當模式選擇信號mode_sel為邏輯‘高’時，模式選擇器295可以透過選擇第一模式參考電壓Vref_mode1來產生並輸出模式選擇參考電壓Vref_mode_sel。當緩衝記憶體裝置1300使用LPDDR4 DRAM作為DRAM 1305時，模式選擇信號mode_sel可以是邏輯‘低’。當模式選擇信號mode_sel為邏輯‘低’時，模式選擇器295可以透過選擇第二模式參考電壓Vref_mode2來產生並輸出模式選擇參考電壓Vref_mode_sel。
在實施例中，當參考電壓Vref落入圖6的第一參考電壓範圍時，模式選擇信號mode_sel可以是邏輯‘高’。當模式選擇信號mode_sel為邏輯‘高’時，模式選擇器295可以透過選擇第一模式參考電壓Vref_mode1來產生並輸出模式選擇參考電壓Vref_mode_sel。當參考電壓Vref落入圖6的第二參考電壓範圍時，模式選擇信號mode_sel可以是邏輯‘低’。當模式選擇信號mode_sel為邏輯‘低’時，模式選擇器295可以透過選擇第二模式參考電壓Vref_mode2來產生並輸出模式選擇參考電壓Vref_mode_sel。
模式選擇參考電壓Vref_mode_sel可以被輸入到單位增益緩衝器296，並且單位增益緩衝器296可以基於模式選擇參考電壓Vref_mode_sel輸出參考電壓Vref。模式選擇參考電壓Vref_mode_sel和參考電壓Vref可以具有相同的電壓準位。
在另一實施例中，參考電壓產生單元1290可以不包括單位增益緩衝器296。在該情況下，模式選擇參考電壓Vref_mode_sel可以作為參考電壓Vref輸出。
圖12是示出根據本發明的實施例的輸入/輸出電源電壓感測器1280的示意圖。緩衝記憶體裝置介面750可以進一步包括輸入/輸出電源電壓感測器1280。
參照圖12，輸入/輸出電源電壓感測器1280可以包括第二PMOS電晶體MP2、第二電阻器階梯283、輸入/輸出電源電壓選擇器281以及比較器1213”。
如果反向致能信號Enb變為邏輯‘低’，則輸入/輸出電源電壓感測器1280可以被啟動，並且第二PMOS電晶體MP2可以被導通。因此，輸入/輸出電源電壓VDDQ可以被傳送到第三輸出節點out3。傳送到第三輸出節點out3的輸入/輸出電源電壓VDDQ可以被第二電阻器階梯283分壓，並且第二電阻器階梯283可以產生具有各種電壓準位的多個電源分壓VB1到VBn-1。在實施例中，可以透過第一電阻器R1和第二電阻器R2彼此連接的節點輸出第一電源分壓VB1。多個電源分壓VB1至VBn-1可以對輸入/輸出功率電壓VDDQ的變化敏感。換言之，可以與輸入/輸出電源電壓VDDQ的變化成比例地改變多個電源分壓VB1至VBn-1。
多個電源分壓VB1至VBn-1可以被輸入到輸入/輸出電源電壓選擇器281。輸入/輸出電源電壓選擇器281可以基於電源電壓感測信號Vddq_Det＜q:1＞，透過選擇多個電源分壓VB1至VBn-1中的任何一個來產生並輸出選擇輸入/輸出電源電壓VDDQ_sel。換言之，選擇輸入/輸出電源電壓VDDQ_sel可以是基本上等於多個電源分壓VB1至VBn-1中的任何一個的電壓。
比較器1213”可以透過將選擇輸入/輸出電源電壓VDDQ_sel與參考電壓Vref進行比較來產生輸入/輸出電源電壓改變旗標信號VDDQ_Det_flag。在實施例中，當選擇輸入/輸出電源電壓VDDQ_sel低於參考電壓Vref時，比較器1213”可以控制輸入/輸出電源電壓改變旗標信號VDDQ_Det_flag為邏輯‘高’。當選擇輸入/輸出電源電壓VDDQ_sel高於參考電壓Vref時，比較器1213”可以控制輸入/輸出電源電壓改變旗標信號VDDQ_Det_flag為邏輯‘低’。在實施例中，當輸入/輸出電源電壓VDDQ降低到特定準位或更低時，選擇輸入/輸出電源電壓VDDQ_sel可低於參考電壓。因此，輸入/輸出電源電壓改變旗標信號VDDQ_Det_flag可以從邏輯‘低’切換到邏輯‘高’。
如參照圖11所描述的，參考電壓Vref可以對輸入/輸出電源電壓VDDQ的變化不敏感。另一方面，選擇輸入/輸出電源電壓VDDQ_sel可以對輸入/輸出電源電壓VDDQ的變化敏感。比較器1213”可以透過將對輸入/輸出電源電壓VDDQ的變化敏感的選擇輸入/輸出電源電壓VDDQ_sel與對輸入/輸出電源電壓VDDQ的變化不敏感的參考電壓Vref進行比較，來產生指示輸入/輸出電源電壓VDDQ是否已經改變的輸入/輸出電源電壓改變旗標信號VDDQ_Det_flag。
當在記憶體控制器1200正在與緩衝記憶體裝置1300交換資料的同時，輸入/輸出電源電壓VDDQ降低到特定準位或更低時，記憶體控制器1200的資料輸入或輸出操作的可靠性可能惡化。在該情況下，記憶體控制器1200需要透過重新執行阻抗校準操作來提高資料輸入或輸出操作的可靠性。
輸入/輸出電源電壓感測器1280可以被包括在記憶體控制器1200中。更具體地，輸入/輸出電源電壓感測器1280可以被包括在緩衝記憶體裝置介面750中。
阻抗校準電路可以響應於由輸入/輸出電源電壓感測器1280產生的輸入/輸出電源電壓改變旗標信號VDDQ_Det_flag來執行阻抗校準操作。換言之，阻抗校準電路可以響應於由輸入/輸出電源電壓感測器1280產生的輸入/輸出電源電壓改變旗標信號VDDQ_Det_flag而開始阻抗校準操作。當記憶體控制器1200正在執行資料輸入或輸出操作時，輸入/輸出電源電壓VDDQ可能降低到特定準位或更低。當輸入/輸出電源電壓VDDQ降低到特定準位或更低時，資料輸入或輸出操作的可靠性可能惡化。輸入/輸出電源電壓感測器1280可以透過感測輸入/輸出電源電壓VDDQ的變化，即，輸入/輸出電源電壓VDDQ已經降低到特定水準或更低，來觸發輸入/輸出電源電壓改變旗標信號VDDQ_Det_flag。另外，阻抗校準電路可以響應於由輸入/輸出電源電壓感測器1280產生的輸入/輸出電源電壓改變旗標信號VDDQ_Det_flag來開始阻抗校準操作。當輸入/輸出電源電壓VDDQ透過阻抗校準操作而增大時，可以提高資料輸入或輸出操作的可靠性。
圖13和圖14是示出根據本發明的實施例的ZQ時脈信號發生器1270的操作的示意圖。
參照圖13和圖14，記憶體控制器1200可以進一步包括ZQ時脈信號發生器1270。更具體地，緩衝記憶體裝置介面750可以包括ZQ時脈信號發生器1270。ZQ時脈信號發生器1270可以響應於時脈信號CLK和輸入/輸出電源電壓改變旗標信號VDDQ_Det_flag來產生ZQ時脈信號CLK_ZQ。如參照圖7至圖10所描述的，在阻抗校準操作期間，上拉計數器1211和下拉計數器1311可以與ZQ時脈信號CLK_ZQ同步地改變上拉碼pu＜n:1＞和下拉碼pd＜p:1＞。換言之，可以在ZQ時脈信號CLK_ZQ呈時脈信號（being clocked）時執行阻抗校準操作。
在輸入/輸出電源電壓改變旗標信號VDDQ_Det_flag為邏輯‘低’的情況下，即，當輸入/輸出電源電壓VDDQ具有特定準位或更高時，ZQ時脈信號發生器1270不管時脈信號CLK，不產生時脈信號而是可以保持特定準位。在該情況下，從圖7至圖10的上拉計數器1211和下拉計數器1311產生的上拉碼pu＜n:1＞和下拉碼pd＜p:1＞可以不改變。當輸入/輸出電源電壓VDDQ降低到特定準位或更低時，圖12的輸入/輸出電源電壓感測器1280可以將輸入/輸出電源電壓改變旗標信號VDDQ_Det_flag切換為邏輯‘高’。換言之，當輸入/輸出電源電壓VDDQ降低到特定準位或更低時，圖12的輸入/輸出電源電壓感測器1280可以觸發輸入/輸出電源電壓改變旗標信號VDDQ_Det_flag。在輸入/輸出電源電壓改變旗標信號VDDQ_Det_flag為邏輯‘高’，即，被觸發的情況下，ZQ時脈信號發生器1270可以響應於時脈信號CLK使ZQ時脈信號CLK_ZQ呈時脈信號。在該情況下，從圖7至圖10的上拉計數器1211和下拉計數器1311產生的上拉碼pu＜n:1＞和下拉碼pd＜p:1＞可以響應於ZQ時脈信號CLK_ZQ呈時脈信號而變化。換言之，記憶體控制器1200可以響應於輸入/輸出電源電壓VDDQ的變化而重新執行阻抗校準操作。當重新執行阻抗校準操作時，可以提高記憶體控制器1200的資料輸入或輸出操作的可靠性。
圖15是示出根據本發明的實施例的上拉電阻器單元1212的示意圖。
參照圖15，上拉電阻器單元1212可以包括第一上拉電晶體TRU1至第n上拉電晶體TRUn。透過對從上拉計數器1211輸出的上拉碼pu＜n:1＞進行準位移位元而獲得的高電壓上拉碼pu_hv＜n:1＞的位元可以分別被輸入到第一上拉電晶體TRU1至第n上拉電晶體TRUn的閘極節點。另外，第一上拉電晶體TRU1至第n上拉電晶體TRUn可以連接在第一節點node1和第二節點node2之間。此時，在圖7、圖8和圖10的情況下，第一節點node1可以連接到輸入/輸出電源電壓VDDQ。另外，第二節點node2可以在圖7的情況下連接到第一ZQ校準節點ZQ_cal1，在圖8的情況下連接到第二ZQ校準節點ZQ_cal2，並且在圖10的情況下連接到第四ZQ校準節點ZQ_cal4。而且，從上拉計數器1211輸出的上拉碼pu＜n:1＞可以代替高電壓上拉碼pu_hv＜n:1＞被輸入到上拉電阻器單元1212。
電晶體可以具有不同的電阻值。在電晶體中，電晶體的電阻值可以是被輸入高電壓上拉碼pu_hv＜n:1＞的最高有效位元pu_hv＜n＞的電晶體的電阻值的2倍、4倍、8倍、...，即，2n倍。換言之，電晶體的尺寸可以是被輸入高電壓上拉碼pu_hv＜n:1＞的最低有效位元pu_hv＜1＞（即，第一最低有效位元）的電晶體的尺寸的2倍、4倍、8倍、...，即，2n倍。在實施例中，被輸入高電壓上拉碼pu_hv＜n:1＞的最低有效位元pu_hv＜1＞的第一上拉電晶體TRU1可以配置有一個電晶體，並且被輸入高電壓上拉碼pu_hv＜n:1＞的第二最低有效位元pu_hv＜2＞的第二上拉電晶體TRU2可以配置有彼此並聯連接的兩個電晶體，其中該電晶體具有與第一上拉電晶體TRU1相同的尺寸。此時，當兩個電晶體彼此並聯連接時，兩個電晶體的源極節點彼此連接，兩個電晶體的汲極節點彼此連接，並且兩個電晶體的閘極節點彼此連接（對應於m=2）。另外，被輸入高電壓上拉碼pu_hv＜n:1＞的第三最低有效位元pu_hv＜3＞的第三上拉電晶體TRU3可以配置有彼此並聯連接的四個電晶體，其中該電晶體具有與第一上拉電晶體TRU1相同的尺寸。當以這種方式配置上拉電晶體TRU1至TRUn的尺寸時，這被稱為二進位關係。根據上述配置，如果高電壓上拉碼pu_hv＜n:1＞的邏輯值改變‘1’，則上拉電阻器單元1212可以與該變化成比例地減小或增大電阻值。
電阻器可以分別連接在第一上拉電晶體TRU1至第n上拉電晶體TRUn和第二節點node2之間。即，第一上拉恆定電阻器RU1可以連接在第一上拉電晶體TRU1和第二節點node2之間，第二上拉恆定電阻器RU2可以連接在第二上拉電晶體TRU2和第二節點node2之間，第三上拉恆定電阻器RU3可以連接在第三上拉電晶體TRU3和第二節點node2之間，並且第n上拉恆定電阻器RUn可以連接在第n上拉電晶體TRUn和第二節點node2之間。
圖16是示出根據本發明的另一實施例的上拉電阻器單元1212’的示意圖。
參照圖16，不同於圖15的實施例，上拉電阻器單元1212’可以包括公共連接到第一上拉電晶體TRU1至第n上拉電晶體TRUn的源極節點的公共上拉恆定電阻器RUc。由於其它元件與圖15中描述的上拉電阻器1212的元件相同，所以在此省略重複的描述。
圖17是示出根據本發明的實施例的下拉電阻器單元1312的示意圖。
參照圖17，下拉電阻器單元1312可以包括第一下拉電晶體TRD1至第p下拉電晶體TRDp。透過對從下拉計數器1311輸出的下拉碼pd＜p:1＞進行準位移位元而獲得的高電壓下拉碼pd_hv＜p:1＞的位元可以分別被輸入到第一上拉電晶體TRU1至第n上拉電晶體TRUn的閘極節點。另外，第一下拉電晶體TRD1至第p下拉電晶體TRDp可以連接在第三節點node3和第四節點node4之間。此時，在圖7、圖8和圖10的情況下，第三節點node3可以連接到接地電壓。另外，第四節點node4可以在圖8的情況下連接到第二ZQ校準節點ZQ_cal2，在圖9的情況下連接到第三ZQ校準節點ZQ_cal3，並且在圖10的情況下連接到第四ZQ校準節點ZQ_cal4。而且，從下拉計數器1311輸出的下拉碼pd＜p:1＞可以代替高電壓下拉碼pd_hv＜p:1＞被輸入到下拉電阻器單元1312。此處，p可以是2或更大的自然數。
電晶體可以具有不同的電阻值。在電晶體中，電晶體的電阻值可以是被輸入高電壓下拉碼pd_hv＜p:1＞的最高有效位元pd_hv＜p＞的電晶體的電阻值的2倍、4倍、8倍、...，即，2p倍。換言之，電晶體的尺寸可以是被輸入高電壓下拉碼pd_hv＜p:1＞的最低有效位元pd_hv＜1＞（即，第一最低有效位元）的電晶體的尺寸的2倍、4倍、8倍、...，即，2p倍。在實施例中，被輸入高電壓下拉碼pd_hv＜p:1＞的最低有效位元pd_hv＜1＞的第一下拉電晶體TRD1可以配置有一個電晶體，並且被輸入高電壓下拉碼pd_hv＜p:1＞的第二最低有效位元pd_hv＜2＞的第二下拉電晶體TRD2可以配置有彼此並聯連接的兩個電晶體，其中該電晶體具有與第一下拉電晶體TRD1相同的尺寸。此時，當兩個電晶體彼此並聯連接時，兩個電晶體的源極節點彼此連接，兩個電晶體的汲極節點彼此連接，並且兩個電晶體的閘極節點彼此連接（對應於m=2）。另外，被輸入高電壓下拉碼pd_hv＜n:1＞的第三最低有效位元pd_hv＜3＞的第三下拉電晶體TRD3可以配置有彼此並聯連接的四個電晶體，其中該電晶體具有與第一下拉電晶體TRD1相同的尺寸。當以這種方式配置下拉電晶體TRD1至TRDp的尺寸時，這被稱為二進位關係。根據上述配置，如果高電壓下拉碼pd_hv＜p:1＞的邏輯值改變‘1’，則下拉電阻器單元1312可以與該變化成比例地減小或增大電阻值。
電阻器可以分別連接在第一上拉電晶體TRD1至第p上拉電晶體TRDp和第四節點node4之間。即，第一下拉恆定電阻器RD1可以連接在第一下拉電晶體TRD1和第四節點node4之間，第二下拉恆定電阻器RD2可以連接在第二下拉電晶體TRD2和第四節點node4之間，第三下拉恆定電阻器RD3可以連接在第三下拉電晶體TRD3和第四節點node4之間，並且第p下拉恆定電阻器RDp可以連接在第p下拉電晶體TRDp和第四節點node4之間。
圖18是示出根據本發明的另一實施例的下拉電阻器單元1312’的示意圖。
參照圖18，不同於圖17的實施例，上拉電阻器單元1312’可以包括公共連接到第一下拉電晶體TRD1至第p下拉電晶體TRDp的汲極節點的公共下拉恆定電阻器RDc。由於其它元件與圖17中描述的下拉電阻器單元的元件相同，所以在此省略重複的描述。
圖19是示出包括圖1所示的記憶體控制器1200的記憶體系統1000的應用示例的示意圖。記憶體系統1000可以對應於圖1和圖2中描述的記憶體系統。
參照圖19，記憶體系統30000可以被實施為蜂窩電話、智慧型電話、平板PC、個人數位助理（PDA）或無線通訊裝置。記憶體系統30000可以包括非揮發性記憶體裝置1100和能夠控制非揮發性記憶體裝置1100的操作的記憶體控制器1200。記憶體控制器1200可以在處理器3100的控制下控制緩衝記憶體裝置1300的資料存取操作，例如，程式設計操作、抹除操作、讀取操作等。
被程式設計在非揮發性記憶體裝置1100中的資料可以在記憶體控制器1200的控制下透過顯示器3200輸出。
無線電收發器3300可以透過天線ANT發射/接收無線電信號。例如，無線電收發器3300可以將透過天線ANT接收的無線電信號轉換為可以由處理器3100處理的信號。因此，處理器3100可以處理從無線電收發器3300輸出的信號並且將處理的信號傳輸到記憶體控制器1200或顯示器3200。記憶體控制器1200可以將由處理器3100處理的信號程式設計在非揮發性記憶體裝置1100中。
並且，無線電收發器3300可以將從處理器3100輸出的信號轉換為無線電信號，並且透過天線ANT將轉換的無線電信號輸出到外部裝置。輸入裝置3400是能夠輸入用於控制處理器3100的操作的控制信號或待由處理器3100處理的資料的裝置，並且可以被實施為諸如觸控板或電腦滑鼠、小鍵盤或鍵盤的點擊裝置。處理器3100可以控制顯示器3200的操作，使得從記憶體控制器1200輸出的資料、從無線電收發器3300輸出的資料或從輸入裝置3400輸出的資料透過顯示器3200輸出。
在一些實施例中，能夠控制非揮發性記憶體裝置1100的操作的記憶體控制器1200可以被實施為處理器3100的一部分或被實施為獨立於處理器3100的晶片。
圖20是示出包括圖1所示的記憶體控制器1200的記憶體系統1000的另一應用示例的示意圖。記憶體系統1000可以對應於圖1和圖2中描述的記憶體系統。
參照圖20，記憶體系統40000可以被實施為個人電腦（PC）、平板PC、電子書、電子閱讀器、個人數位助理（PDA）、可擕式多媒體播放機（PMP）、MP3播放機或MP4播放機。
記憶體系統40000可以包括非揮發性記憶體裝置1100和能夠控制非揮發性記憶體裝置1100的資料處理操作的記憶體控制器1200。記憶體控制器1200可以在處理器4100的控制下控制緩衝記憶體裝置1300的資料存取操作，例如，程式設計操作、抹除操作、讀取操作等。
處理器4100可以根據透過輸入裝置4200輸入的資料，透過顯示器4300輸出儲存在非揮發性記憶體裝置1100中的資料。例如，輸入裝置4200可以被實施為諸如觸控板或電腦滑鼠、小鍵盤或鍵盤的點擊裝置。
處理器4100可以控制記憶體系統40000的整體操作並且控制記憶體控制器1200的操作。在一些實施例中，能夠控制非揮發性記憶體裝置1100的操作的記憶體控制器1200可以被實施為處理器4100的一部分或被實施為獨立於處理器4100的晶片。
圖21是示出包括圖1所示的記憶體控制器1200的記憶體系統1000的另一應用示例的示意圖。記憶體系統1000可以對應於圖1和圖2中描述的記憶體系統。
參照圖21，記憶體系統50000可以被實施為影像處理裝置，例如數碼相機、具有附接到其的數碼相機的移動終端、具有附接到其的數碼相機的智慧手機、或具有附接到其的數碼相機的平板PC。
記憶體系統50000可以包括非揮發性記憶體裝置1100和能夠控制非揮發性記憶體裝置1100的例如程式設計操作、抹除操作或讀取操作的資料處理操作的記憶體控制器1200。記憶體控制器1200可以在處理器5100的控制下控制緩衝記憶體裝置1300的資料存取操作，例如，程式設計操作、抹除操作、讀取操作等。
記憶體系統50000的圖像感測器5200可以將光學圖像轉換成數位信號，並且轉換後的數位信號可以被傳輸到處理器5100或記憶體控制器1200。在處理器5100的控制下，轉換後的數位信號可以透過顯示器5300輸出，或透過記憶體控制器1200儲存在非揮發性記憶體裝置1100中。另外，儲存在非揮發性記憶體裝置1100中的資料可以在處理器5100或記憶體控制器1200的控制下透過顯示器5300輸出。
在一些實施例中，能夠控制非揮發性記憶體裝置1100的操作的非揮發性記憶體控制器1200可以被實施為處理器5100的一部分或被實施為獨立於處理器5100的晶片。
圖22是示出包括圖1所示的記憶體控制器1200的記憶體系統1000的另一應用示例的示意圖。記憶體系統1000可以對應於圖1和圖2中描述的記憶體系統。
參照圖22，記憶體系統70000可以被實施為儲存卡或智慧卡。記憶體系統70000可以包括非揮發性記憶體裝置1100、記憶體控制器1200和卡介面7100。
記憶體控制器1200可以控制非揮發性記憶體裝置1100和卡介面7100之間的資料交換。在一些實施例中，卡介面7100可以是安全數位（SD）卡介面或多媒體卡（MMC）介面，但是本發明不限於此。記憶體控制器1200可以控制緩衝記憶體裝置1300的資料存取操作，例如，程式設計操作、抹除操作、讀取操作等。
卡介面7100可以根據主機60000的協定來介面連接主機60000和記憶體控制器1200之間的資料交換。在一些實施例中，卡介面7100可以支援通用序列匯流排（USB）協定和晶片間（IC）-USB協議，以與主機介面6200連結。此處，卡介面7100可以指能夠支援由主機60000使用的協定的硬體、嵌入在硬體中的軟體或者信號傳輸方案。主機60000的微處理器6100係可以用於連結與控制主機介面6200。
根據本發明，透過感測輸入/輸出電源電壓的變化，可以提高資料輸入或輸出操作的可靠性。
本文已經公開示例性實施例，並且雖然採用特定術語，但是它們僅被用於和解釋為通用和描述性的含義，而不是為了限制的目的。在一些情況下，如從提交本發明起對於本發明所屬技術領域的通常知識者顯而易見的是，結合特定實施例描述的特徵、特性和/或元件可以單獨使用或與結合其他它實施例描述的特徵、特性和/或元件結合使用，除非另有具體說明。因此，本發明所屬技術領域的通常知識者將理解，在不脫離如所附權利要求中闡述的本發明的精神和範圍的情況下，可以進行形式和細節上的各種改變。
1000‧‧‧記憶體系統
1100‧‧‧非揮發性記憶體裝置
1200‧‧‧記憶體控制器
1300‧‧‧緩衝記憶體裝置
1305‧‧‧DRAM
2000‧‧‧主機
500‧‧‧刷新電路
510‧‧‧記憶體單元陣列
520‧‧‧行解碼器
530‧‧‧感測放大器電路
540‧‧‧列解碼器
550‧‧‧控制邏輯
560‧‧‧命令解碼器
570‧‧‧模式寄存器設置電路
580‧‧‧位址緩衝器
590‧‧‧資料輸入/輸出電路
ADD‧‧‧位址信號
CMD‧‧‧命令信號
DATA‧‧‧資料
VREF_M‧‧‧記憶體參考電壓焊墊
100‧‧‧記憶體單元陣列
110、MB1～MBk‧‧‧儲存塊
200‧‧‧週邊電路
210‧‧‧電壓產生電路
220‧‧‧行解碼器
230‧‧‧頁面緩衝器組
231、PB1～PBn‧‧‧面緩衝器
240‧‧‧列解碼器
250‧‧‧輸入/輸出電路
260‧‧‧感測電路
300‧‧‧控制邏輯
BL1～BLn‧‧‧位元線
CADD‧‧‧列位址
CL‧‧‧列線
DL‧‧‧資料線
FAIL‧‧‧失敗信號
LL‧‧‧局部線
OP_CMD‧‧‧操作信號
PASS‧‧‧透過信號
PBSIGNALS‧‧‧頁面緩衝器控制信號
RADD‧‧‧行位址
Vop‧‧‧操作電壓
VPB‧‧‧感測電壓
VRY_BIT＜＃＞‧‧‧許可權位元
710‧‧‧處理器
720‧‧‧錯誤校正碼電路
730‧‧‧主機介面
740‧‧‧非揮發性記憶體裝置介面
750‧‧‧緩衝記憶體裝置介面
760‧‧‧匯流排
VDDQ1‧‧‧第一輸入/輸出電源電壓
VDDQ1‧‧‧第二輸入/輸出電源電壓
VSS‧‧‧接地電壓
1201‧‧‧ZQ焊墊
1210‧‧‧第一上拉阻抗校準電路
1211‧‧‧上拉計數器
1212‧‧‧上拉電阻器單元
1213‧‧‧比較器
1214‧‧‧準位移位器
1240‧‧‧高電壓泵
1290‧‧‧參考電壓產生單元
CLK_ZQ‧‧‧ZQ時脈信號
Mode_sel‧‧‧模式選擇信號
pu＜n:1＞‧‧‧上拉碼
pu_hv＜n:1＞‧‧‧高電壓上拉碼
Rcal‧‧‧校準電阻器
VDDC‧‧‧內部電源電壓
VDDQ‧‧‧輸入/輸出電源電壓
Vdiv_PU1‧‧‧第一上拉分壓
Vpp‧‧‧高電壓
Vref‧‧‧參考電壓
ZQ_cal1‧‧‧第一ZQ校準節點
1220‧‧‧第一下拉阻抗校準電路
1311‧‧‧下拉計數器
1312‧‧‧下拉電阻器單元
pd＜p:1＞‧‧‧下拉碼
pd_hv＜p:1＞‧‧‧高電壓下拉碼
Vdiv_PD1‧‧‧第一下拉分壓
ZQ_cal2‧‧‧第二ZQ校準節點
1310‧‧‧第二下拉阻抗校準電路
Vdiv_PD2‧‧‧第二下拉分壓
ZQ_cal3‧‧‧第三ZQ校準節點
1320‧‧‧第二上拉阻抗校準電路
Vdiv_PU2‧‧‧第二上拉分壓
ZQ_cal4‧‧‧第四ZQ校準節點
1213’‧‧‧比較器
291‧‧‧預參考電壓產生單元
293‧‧‧第一參考電壓選擇器
294‧‧‧第四參考電壓選擇器
295‧‧‧模式選擇器
296‧‧‧單位增益緩衝器
297‧‧‧第一電阻器階梯
MP1‧‧‧第一PMOS電晶體
out1‧‧‧第一輸出節點
out2‧‧‧第二輸出節點
R1～Rn‧‧‧電阻器
VD1～VDn-1‧‧‧參考分壓
Vref_Cntr＜s:1＞‧‧‧參考電壓控制信號
Vref_model‧‧‧第一模式參考電壓
Vref_mode2‧‧‧第二模式參考電壓
Vref_pre‧‧‧預參考電壓
Vref_mode_sel‧‧‧模式選擇參考電壓
1213”‧‧‧比較器
1280‧‧‧輸入/輸出電源電壓感測器
281‧‧‧輸入/輸出電源電壓選擇器
283‧‧‧第二電阻器階梯
Enb‧‧‧反向致能信號
MP2‧‧‧第二PMOS電晶體
out3‧‧‧第三輸出節點
VB1～VBn-1‧‧‧電源分壓
Vddq_Det＜q:1＞‧‧‧電源電壓感測信號
VDDQ_sel‧‧‧選擇輸入/輸出電源電壓
1270‧‧‧ZQ時脈信號發生器
CLK‧‧‧時脈信號
VDDQ_Det_flag‧‧‧輸入/輸出電源電壓改變旗標信號
node1‧‧‧第一節點
node2‧‧‧第二節點
RU1～RUn‧‧‧第一上拉恆定電阻器～第n上拉恆定電阻器
TRU1～TRUn‧‧‧第一上拉電晶體～第n上拉電晶體
1212’‧‧‧上拉電阻器單元
RUc‧‧‧公共上拉恆定電阻器
node3‧‧‧第三節點
node4‧‧‧第四節點
RD1～RDn‧‧‧第一下拉恆定電阻器～第n下拉恆定電阻器
TRD1～TRDp‧‧‧第一下拉電晶體～第p下拉電晶體
1312’‧‧‧下拉電阻器單元
RDc‧‧‧公共下拉恆定電阻器
30000‧‧‧記憶體系統
3100‧‧‧處理器
3200‧‧‧顯示器
3300‧‧‧無線電收發器
3400‧‧‧輸入裝置
ANT‧‧‧天線
40000‧‧‧記憶體系統
4100‧‧‧處理器
4200‧‧‧輸入裝置
4300‧‧‧顯示器
50000‧‧‧記憶體系統
5100‧‧‧處理器
5200‧‧‧圖像感測器
5300‧‧‧顯示器
60000‧‧‧主機
6100‧‧‧微儲理器
6200‧‧‧主機介面
70000‧‧‧記憶體系統
7100‧‧‧卡介面
現在將參照附圖在下文中更詳細地描述示例性實施例；然而，它們可以以不同的形式體現並且不應當被解釋為限於本發明闡述的實施例。相反，提供這些實施例使得本發明的內容將是徹底且完全的，並且能向本發明所屬技術領域的通常知識者完全地傳達本發明示例性實施例的範圍。
在附圖中，為了清楚起見，尺寸可能被誇大。將理解的是，當元件被稱為在兩個元件“之間”時，兩個元件之間可以僅有一個元件，或也可存在一個或多個中間元件。相同的附圖標記始終表示相同的元件。
圖1是示出根據本發明的實施例的記憶體系統的示意圖。
圖2是示出根據本發明的另一實施例的記憶體系統的示意圖。
圖3是示出圖2的動態隨機存取記憶體（DRAM）的示意圖。
圖4是示出圖1的非揮發性記憶體裝置的示意圖。
圖5是示出圖1的記憶體控制器的示意圖。
圖6是示出資料輸入/輸出操作的參考電壓的範圍的示意圖。
圖7是示出根據本發明的實施例的上拉阻抗校準操作的示意圖。
圖8是示出根據本發明的實施例的下拉阻抗校準操作的示意圖。
圖9是示出根據本發明的另一實施例的下拉阻抗校準操作的示意圖。
圖10是示出根據本發明的另一實施例的上拉阻抗校準操作的示意圖。
圖11是示出根據本發明的實施例的參考電壓產生單元的示意圖。
圖12是示出根據本發明的實施例的輸入/輸出電源電壓感測器的示意圖。
圖13和圖14是示出根據本發明的實施例的ZQ時脈信號發生器的操作的示意圖。
圖15是示出根據本發明的實施例的上拉電阻器單元的示意圖。
圖16是示出根據本發明的另一實施例的上拉電阻器單元的示意圖。
圖17是示出根據本發明的實施例的下拉電阻器單元的示意圖。
圖18是示出根據本發明的另一實施例的下拉電阻器單元的示意圖。
圖19是示出包括圖1所示的記憶體控制器的記憶體系統的另一實施例的示意圖。
圖20是示出包括圖1所示的記憶體控制器的記憶體系統的另一實施例的示意圖。
圖21是示出包括圖1所示的記憶體控制器的記憶體系統的另一實施例的示意圖。
圖22是示出包括圖1所示的記憶體控制器的記憶體系統的另一實施例的示意圖。

Claims (20)

  1. 一種記憶體系統，其包括： 緩衝記憶體裝置；以及 記憶體控制器，其被配置為與所述緩衝記憶體裝置通信資料， 其中所述記憶體控制器包括： 輸入/輸出電源電壓感測器，其被配置為透過感測輸入/輸出電源電壓的變化來產生第一信號；以及 阻抗校準電路，其被配置為響應於所述第一信號來執行阻抗校準操作。
  2. 根據權利要求1所述的記憶體系統，其中所述記憶體控制器進一步包括被配置為產生參考電壓的參考電壓產生單元， 其中所述阻抗校準電路基於所述參考電壓執行所述阻抗校準操作。
  3. 根據權利要求2所述的記憶體系統，其中所述參考電壓產生單元包括電阻器階梯，所述電阻器階梯包括串聯連接在所述輸入/輸出電源電壓和接地電壓之間的多個電阻器， 其中所述電阻器階梯產生多個分壓，所述多個分壓具有彼此不同的電壓準位， 其中所述多個分壓包括多個第一分壓和多個第二分壓，所述多個第一分壓被包括在第一參考電壓範圍中，以及所述多個第二分壓被包括在低於所述第一參考電壓範圍的第二參考電壓範圍中。
  4. 根據權利要求3所述的記憶體系統，其中所述參考電壓產生單元包括： 第一參考電壓選擇器，其被配置為透過選擇所述多個第一分壓中的任何一個第一分壓來輸出第一模式參考電壓； 第二參考電壓選擇器，其被配置為透過選擇所述多個第二分壓中的任何一個第二分壓來輸出第二模式參考電壓；以及 模式選擇器，其被配置為響應於模式選擇信號來選擇所述第一模式參考電壓和所述第二模式參考電壓中的任何一個，並且輸出所選擇的電壓作為參考電壓。
  5. 根據權利要求3所述的記憶體系統，其中所述參考電壓產生單元包括： 預參考電壓產生單元，其被配置為產生預參考電壓； 比較器，其被配置為將多個分壓中的任何一個分壓與所述預參考電壓進行比較；以及 第一電晶體，其連接在所述輸入/輸出電源電壓與所述電阻器階梯之間，所述第一電晶體由所述比較器的輸出端控制。
  6. 根據權利要求4所述的記憶體系統，其進一步包括端接到所述輸入/輸出電源電壓的校準電阻器， 其中所述參考電壓的電壓準位等於所述第一模式參考電壓的電壓準位。
  7. 根據權利要求4所述的記憶體系統，其進一步包括端接到所述接地電壓的校準電阻器， 其中所述參考電壓的電壓準位等於所述第二模式參考電壓的電壓準位。
  8. 根據權利要求1所述的記憶體系統，其中當所述輸入/輸出電源電壓降低到特定準位或更低時，觸發所述第一信號。
  9. 根據權利要求2所述的記憶體系統，其中所述輸入/輸出電源電壓感測器產生第一電壓，所述第一電壓響應於輸入/輸出電源電壓的變化而變化，並且所述輸入/輸出電源電壓感測器透過將所述第一電壓與所述參考電壓進行比較來產生所述第一信號。
  10. 根據權利要求9所述的記憶體系統，其中所述輸入/輸出電源電壓感測器包括： 電阻器階梯，其被配置為包括串聯連接的多個電阻器並且產生多個分壓，所述多個分壓具有彼此不同的電壓準位；以及 輸入/輸出電源電壓選擇器，其被配置為透過選擇所述多個分壓中的任何一個分壓來輸出所述第一電壓。
  11. 一種記憶體控制器，其包括： 參考電壓產生單元，其被配置為產生參考電壓； 輸入/輸出電源電壓感測器，其被配置為基於所述參考電壓產生輸入/輸出電源電壓改變旗標信號，當輸入/輸出電源電壓降低到特定準位或更低時，觸發所述輸入/輸出電源電壓改變旗標信號；以及 阻抗校準電路，其被配置為響應於所述輸入/輸出電源電壓改變旗標信號來開始阻抗校準操作。
  12. 根據權利要求11所述的記憶體控制器，其中所述參考電壓產生單元包括第一電阻器階梯，所述第一電阻器階梯包括串聯連接在輸入/輸出電源電壓和接地電壓之間的多個電阻器， 其中所述第一電阻器階梯產生多個參考分壓，所述多個參考分壓具有彼此不同的電壓準位， 其中所述多個參考分壓包括多個第一分壓和多個第二分壓，所述多個第一分壓被包括在第一參考電壓範圍中，以及所述多個第二分壓被包括在低於所述第一參考電壓範圍的第二參考電壓範圍中。
  13. 根據權利要求12所述的記憶體控制器，其中所述參考電壓產生單元包括： 第一參考電壓選擇器，其被配置為透過選擇所述多個第一分壓中的任何一個第一分壓來輸出第一模式參考電壓； 第二參考電壓選擇器，其被配置為透過選擇所述多個第二分壓中的任何一個第二分壓來輸出第二模式參考電壓；以及 模式選擇器，其被配置為響應於模式選擇信號來選擇所述第一模式參考電壓和所述第二模式參考電壓中的任何一個，並且輸出所選擇的電壓作為參考電壓。
  14. 根據權利要求11所述的記憶體控制器，其中所述輸入/輸出電源電壓感測器包括： 電阻器階梯，其被配置為包括串聯連接的多個電阻器並且產生多個分壓，所述多個分壓具有彼此不同的電壓準位；以及 比較器，其被配置為透過將所述多個分壓中的任何一個分壓與所述參考電壓進行比較，來產生所述輸入/輸出功率電壓改變旗標信號。
  15. 一種記憶體系統，其包括： 緩衝記憶體裝置，其包括動態隨機存取記憶體，即DRAM； 記憶體控制器，其被配置為執行將資料輸出到所述DRAM的資料輸出操作；以及 校準電阻器，其連接到所述記憶體控制器， 其中所述記憶體控制器包括： 參考電壓產生單元，其被配置為產生第一模式參考電壓和低於第一模式參考電壓的第二模式參考電壓，並且基於模式選擇信號透過選擇所述第一模式參考電壓和所述第二模式參考電壓中的任何一個來產生參考電壓； 輸入/輸出電源電壓感測器，其被配置為基於所述參考電壓產生第一信號，當正在執行所述資料輸出操作的同時，輸入/輸出電源電壓降低到特定準位或更低時，觸發所述第一信號；以及 阻抗校準電路，其被配置為基於所述校準電阻器和所述參考電壓執行阻抗校準操作，並且響應於所述第一信號來開始所述阻抗校準操作。
  16. 根據權利要求15所述的記憶體系統，其中所述校準電阻器端接到接地電壓，以及 所述參考電壓產生單元基於所述模式選擇信號來選擇所述第二模式參考電壓。
  17. 根據權利要求16所述的記憶體系統，其中所述參考電壓的準位低於所述輸入/輸出電源電壓的準位的一半。
  18. 根據權利要求16所述的記憶體系統，其中所述DRAM是低功率雙倍數據速率4動態隨機存取記憶體，即LPDDR4 DRAM。
  19. 根據權利要求15所述的記憶體系統，其中所述輸入/輸出電源電壓感測器包括： 電阻器階梯，其被配置為包括串聯連接的多個電阻器並且產生多個分壓，所述多個分壓具有彼此不同的電壓準位； 輸入/輸出電源電壓選擇器，其被配置為透過選擇所述多個分壓中的任何一個分壓來輸出第一電壓；以及 比較器，其被配置為透過將所述第一電壓與所述參考電壓進行比較來輸出所述第一信號。
  20. 根據權利要求19所述的記憶體系統，其中所述多個分壓的電壓準位的改變與輸入/輸出電源電壓的改變成比例。
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