CN115223609A - 存储器时钟驱动器、存储器器件及其操作方法 - Google Patents

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Abstract

提供了存储器时钟驱动器、存储器器件和操作存储器器件、存储器时钟驱动器的方法。存储器器件包含跨越存储器单元行的阵列彼此相对地设置的两个存储时钟驱动器。存储器时钟驱动器包含解码器，其解码对应于一个或多个存储器单元行的地址。解码器被配置为解码地址以向对应的存储器单元行提供多个字线信号。存储器器件还包括行选择电路，其接收行选择地址并激活相应的存储器单元行。存储器器件包括在局部和全局层级控制存储器单元阵列的控制电路，并且包括I/O模块以向存储器器件的不同部分发送信号并将存储器器件集成到外部器件中。

Description

存储器时钟驱动器、存储器器件及其操作方法
技术领域
本发明的实施例涉及存储器时钟驱动器、存储器器件及其操作方法
背景技术
存储器器件用于储存数据，通常储存在行和列的阵列中。存储器器件接收要存取的数据的地址，并且存储器器件使用该地址来激活该阵列的部分以存取所请求的数据。在一些存储器器件中，经由时钟寻址到存储器器件的行的来激活存储器器件的行。
发明内容
根据本申请实施例的一个方面，提供了一种存储器器件，包括：在多个行中的多个存储器单元；第一存储器时钟驱动器，设置在多个行的第一侧上，以及第二存储器时钟驱动器，设置在多个行的与第一侧相对的第二侧上，其中，第一存储器时钟驱动器和第二存储器时钟驱动器被配置为响应于主时钟信号传输字线时钟信号，以使用第一存储器时钟驱动器和第二存储器时钟驱动器激活多个行中的存储器单元行。
根据本申请实施例的另一个方面，提供了一种操作存储器器件的方法，包括以下步骤：在第一存储器时钟驱动器处解码存储器单元行的地址；通过第一存储器时钟驱动器和第二存储器时钟驱动器激活对应于地址的存储器单元行，第二存储器时钟驱动器定位在多个行中的多个存储器单元的与第一存储器时钟驱动器相对的一侧。
根据本申请实施例的又一个方面，提供了一种存储器时钟驱动器电路，存储器时钟驱动器电路耦合到存储器单元阵列，存储器时钟驱动器电路包括：第一存储器时钟驱动器，设置在存储器单元的多个行的第一侧，以及第二存储器时钟驱动器，设置在与多个行的第一侧相对的第二侧，其中，第一存储器时钟驱动器和第二存储器时钟驱动器被配置为响应于主时钟信号传输字线时钟信号，以通过耦合在第一存储器时钟驱动器和第二存储器时钟驱动器之间的导电线激活多个行中的存储器单元行。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是描绘根据一些实施例的包括多个存储器单元阵列的存储器器件的框图，每个存储器单元阵列具有彼此相对设置的两个存储器时钟驱动器。
图2是描绘根据一些实施例的具有彼此相对设置的两个存储器时钟驱动器和用于选择存储器单元行的示例性局部控制电路的存储器器件的存储器单元阵列的电路图。
图3是描绘根据一些实施例的包括多个存储器单元阵列的存储器器件的布局的框图，存储器单元阵列具有彼此相对设置的两个存储时钟驱动器以及相关联的控制器件。
图4是描绘根据一些实施例的包括多个存储器单元阵列的存储器器件的布局的框图，存储器单元阵列具有彼此相对设置的两个存储器时钟驱动器以及与许多信号线相关联的控制器件。
图5是描绘根据一些实施例在时域中的图2的存储器单元阵列的存储器时钟信号线的两端处的信号的时序图。
图6是描绘根据一些实施例的具有彼此相对设置的两个存储器时钟驱动器以及用于选择行的电路的存储器器件的存储器单元阵列的电路图，其中两个存储时钟驱动器直接电耦合到字线时钟信号线。
图7是描绘根据一些实施例在时域中的图6的存储器单元阵列的存储器时钟信号线的两端处的信号的时序图。
图8是描绘根据一些实施例的包括用于存储器时钟驱动器实施的示例电路的图2的存储器单元阵列的电路图。
图9是描绘根据一些实施例的包括用于存储器时钟驱动器实施的示例电路的存储器单元阵列的电路图。
图10是描绘根据一些实施例的操作存储器时钟驱动器的示例方法的步骤的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
半导体存储器可以包括其中储存信息的至少一个二维存储器单元阵列。字线可以被配置为选择存储器单元阵列的行以激活单元，并且位线选择列，其存取(即，读取或写入)单元。当字线和位线被激活时，连接到字线和位线的特定存储器单元被选择。
为了激活字线，字线的电压通常设置为高电压，该高电压等于互补金属氧化物半导体(CMOS)电路中的正电源电压。将字线设置为低电压使字线去激活，该电压是与正电源电压互补的电压。虽然通常将低电压设置为接地或0V，但对于各种半导体制造技术，高电压的值可能会有所不同。例如，在深亚微米技术中，高电压可以是1.2V甚至更低，而在亚微米技术中，高电压可以是2.5V。但是对于给定的存储器芯片和给定的技术，高电压通常设计为固定值，对于CMOS存储器电路尤其如此。
存储器时钟通常用于定时激活存储器器件中的许多字线。存储器器件中字线驱动器电路的某些实施利用单个存储器时钟驱动器来选择和驱动存储器阵列中的特定存储器单元行。这种使用单个存储器时钟驱动器的方法容易受到时序问题的影响，诸如由存储器时钟驱动器产生的信号中的时间污染延迟。当输入改变并且随着改变的输入值传播通过电路的组件或部分时，输出值的相应改变滞后于输入改变时，污染延迟在数字电路中发生。污染延迟对于高速应用尤其成问题，包括计算和存储器应用，因为如果没有及时达到事件的预期输出值，延迟可能会导致意外错误。在由单个存储器时钟驱动器驱动的存储器电路中，这可能导致在距离存储器时钟驱动器相对较远的字线之前激活或驱动存储器时钟驱动器附近的字线。这可能导致在正确的时间用正确的信息集合更新少于所有预期的存储器单元行。否则，为确保避免此类错误，电路可能需要以较低速度运行，以允许在经历污染延迟时有时间改变输出状态。在这种情况下，时间延迟成为电路安全操作的速度的限制因素。这些场景都不是存储器器件的理想场景，因为在存储器器件中准确性和速度都至关重要。
在使用单个存储器时钟驱动器实施的存储器器件的情况下，当存储器时钟驱动器改变状态以激活或去激活特定的存储器单元行并且电压的改变需要有限量时间以传播跨越字线的长度时，污染延迟发生在存储器时钟信号中。因此，污染延迟的幅度和与之相关联的错误风险在距离存储器时钟驱动器最远的字线的端处最大，其中由存储器时钟驱动器产生的字线上信号中的变化需要最长时间到达。在高速电路中，这可能导致所需的存储器单元行没有及时被激活以储存信息，从而导致错误。或者，如先前所描述的，可能需要降低电路的速度以防止此类错误。
本文所描述的某些实施例可以通过在来自第一存储器时钟驱动器的存储器时钟线的相对端处实施第二存储器时钟驱动器来减轻污染风险。在此配置中，两个存储器时钟驱动器将存储器时钟线的两侧拉至所需电压，消除了来自单个存储器时钟驱动器的与跨越存储器时钟线传播到存储器时钟线末端的电压变化相关联的污染延迟。
图1是描绘根据一些实施例的包括多个存储器单元阵列110的存储器器件100的框图，每个存储器单元阵列110具有彼此相对设置的两个存储器时钟驱动器120和121。存储器单元阵列110中的每个包含多个存储器单元行111并且电耦合到相应的行选择电路130，行选择电路130通过将局部控制输出信号151传输到要被选择的存储器单元行111来激活和选择存储器单元行111。
在实施例中，全局控制电路140提供对存储器器件100的主要控制。全局控制电路140生成适当的内部信号以在存储器器件100中执行所请求的操作，并将信号作为全局控制输出152输出。在实施例中，用于生成全局控制输出152的全局控制电路140接收来自外部世界的输入(例如，芯片级输入)。
存储器时钟驱动器120、121和行选择电路130电耦合到全局控制输出152。在位置153和154处，存储器时钟驱动器120、121接收存储器单元行111的第一地址并且被驱动。在一些实施例中，存储器时钟驱动器120、121还分别在位置153和154处接收主时钟信号。在一些实施例中，存储器时钟驱动器120在位置153处接收主时钟信号，并且存储器时钟驱动器120将位置155处的主时钟信号传输到存储器时钟驱动器121，存储器时钟驱动器121在位置154处不接收主时钟信号。存储器时钟驱动器120、121解码在位置153和154接收的第一地址并在位置156处驱动对应于第一地址的字线时钟，第一地址被输入到行选择电路130。在位置157处，行选择电路130接收行选择电路130的行选择地址以选择相应的存储器单元行111。然后行选择电路130基于它在位置156和157处接收的输入来驱动和选择适当的存储器单元行111。
图2是描绘根据一些实施例的具有彼此相对设置的两个存储器时钟驱动器120、121和用于选择存储器单元行111的示例行选择电路130的存储器器件的存储器单元阵列110的电路图200。图2中描绘的器件对应于单个存储器单元阵列110和对应的第一和第二存储时钟驱动器120、121以及行选择电路130，行选择电路130用于选择和驱动图1中描绘的存储器单元阵列110的存储器单元行111的。第一存储器时钟驱动器120设置在存储器单元阵列110的第一侧上。第二存储器时钟驱动器121设置在存储器单元阵列110的与第一存储器时钟驱动器120相对的第二侧上。
第一存储器时钟驱动器120和第二存储器时钟驱动器121都电耦合到多个导电字线时钟信号线(“WLCS线”)206。在一些实施例中，多个WLCS线206中的WLCS线的数量对应于存储器单元行111的数量。多个WLCS线206中的每个WLCS线在第一端处电耦合到第一存储器时钟驱动器120以接收第一存储器时钟驱动器120的输出并且在第二端处电耦合到第二存储器时钟驱动器121以接收第二存储器时钟驱动器121的对应输出，以使得在向第一和第二存储器时钟驱动器120、121给定相同输入值的情况下，第一和第二存储器时钟驱动器120、121的输出向WLCS线提供相同的信号。
在一些实施例中，主时钟信号207作为到第一存储器时钟驱动器120的输入被接收，并且在位置155处由第一存储器时钟驱动器120发送到第二存储器时钟驱动器121。第一存储器时钟驱动器120和第二存储器时钟驱动器121都接收对应于要被激活的存储器单元阵列110中的存储器单元行111的地址209。在一些实施例中，地址209具有n/2位，其中n是存储器单元阵列110中存储器单元行的数量。
在接收到对应于存储器单元阵列110中的存储器单元行的地址209时，第一存储时钟驱动器120和第二存储时钟驱动器121解码地址209并且激活WLCS线206中的对应于地址209和要被激活的存储器单元阵列110中的存储器单元行的WLCS线。WLCS线206中的WLCS线的激活与时钟信号207定时发生。WLCS线206中的激活的WLCS线在两端处由第一存储器时钟驱动器120和第二存储器时钟驱动器121驱动。
WLCS线206作为输入由行选择电路130接收。行选择电路130还接收行选择地址210，行选择地址210对应于存储器单元阵列110中的要选择的存储器单元行111的作为输入。在一些实施例中，行选择地址210由具有n*2位的温度计码组成，其中n是存储器单元阵列110中的存储器单元行111的数量。在一些实施例中，地址210的两个位对应于存储器单元阵列110中的每个存储器单元行111。
在一些实施例中，行选择电路130包含对应于存储器单元阵列110中的每个存储器单元行111的行选择电路211。在实施例中，行选择电路211包括多个级。行选择电路211包含第一级212，第一级212由接收行选择地址210作为输入的逻辑AND(与)门组成。第一级212的输出由第二级213接收，第二级213包括逻辑NAND(与非)门，第二级213还接收与对应于行选择电路211的存储器单元阵列110的存储器单元行111对应的WLCS线。行选择电路211的第三级214由接收第二级213的输出作为输入的逻辑NOT(非)门组成。第三级214的输出电耦合到对应于行选择电路211的存储器单元阵列的存储器单元行。
在第一级212处接收到地址210的两个逻辑高位时，第一级输出逻辑高信号，该逻辑高信号由第二级213NAND门接收。当第二级213接收到来自第一级的逻辑高信号和WLCS线206中的对应WLCS线上的高信号时，第二级213输出逻辑低信号。在第三级214处从第二级213接收到逻辑低信号时，第三级214输出逻辑高信号，逻辑高信号激活存储器单元阵列110的相应存储器单元行111。多种存储器单元类型(例如，静态随机存取存储器(SRAM)单元、动态随机存取存储器(DRAM)单元等)可用于实施存储器单元阵列110的存储器单元215。
图3是描绘根据一些实施例的包括多个存储器单元阵列110的存储器器件300的布局的框图，存储器单元阵列110具有彼此相对设置的两个存储器时钟驱动器120、121以及相关联的控制器件。根据一些实施例，存储器器件300包括多个存储器单元阵列110。存储器单元阵列110中的每个包括以行和列布置的多个存储器单元(例如，静态随机存取存储器(SRAM)单元、动态随机存取存储器(DRAM)单元等)。
字线WL[0]-[n]选择各自存储器单元阵列110的行。第一存储时钟驱动器120设置在每个存储器单元阵列110的第一侧上，并且第二存储时钟驱动器121设置在每个存储器单元阵列110的相对侧上。第一存储器时钟驱动器120电耦合到多个导电线206的第一端，并且第二存储器时钟驱动器121电耦合到多个导电线206的第二端，导电线206用作图2中的WLCS线206。多个导电线206包括对应于存储器单元阵列110中的每个存储器单元行的一个线，并且驱动每个存储器单元行的对应字线WL[0]-[n]。在一些实施例中，第一存储器时钟驱动器120将主时钟信号155传输到第二存储器时钟驱动器121。在一些实施例中，存储器时钟驱动器120、121设置在两个存储器单元阵列110之间。
在一些实施例中，存储器器件300包含多个存储器单元阵列存储体305、307，其中每个存储器单元阵列存储体305、307包含多个存储器单元阵列110。在实施例中，每个存储器单元阵列存储体305、307由局部控制电路304控制，局部控制电路304包括被配置为控制存储器时钟驱动器120、121的操作的控制电路。在实施例中，通过生成信号并将信号发送到局部控制电路304以执行所请求的操作，全局控制电路309控制整体的存储器器件300。局部控制电路304然后基于从全局控制电路309接收的信号生成其他信号以执行所请求的操作，局部控制电路304将信号传输到存储器时钟驱动器120、121。例如，基于从全局控制电路309接收的信号，局部控制电路304生成信号以激活耦合到存储器单元阵列110中的一个的确定存储器时钟驱动器120、121。此外，在实施例中，基于从全局控制器309接收的信号，局部控制电路304生成发送到局部输入/输出(I/O)310的信号。
在实施例中，全局控制电路309是存储器器件300的主控制块。全局控制电路309使用从外部世界接收的控制输入(例如，芯片级输入)并生成适当的内部信号以执行所请求的操作。在实施例中，全局I/O 311设置在全局控制电路309旁边并靠近存储器器件300的边界，如图3所示。全局I/O 311耦合到外部世界，允许器件(例如，处理器、芯片等)从存储器器件300读取和/或写入存储器器件300。因此，在从存储器器件300读取数据时，数据从存储器单元阵列110读取并且传输到全局I/O 311中的一个或多个，使得数据能够由器件接收。同样，在将数据写入存储器器件300时，器件将数据传输到全局I/O 311中的一个或多个，使得该数据能够被写入到存储器单元阵列110。
在包括多个存储器单元阵列110的存储器器件300中，如图3所示，局部I/O 310设置在局部控制电路304旁边。局部I/O 310与来自设置在局部I/O 310上方和下方的相邻存储器单元阵列110的位线接口。此外，局部I/O 310根据来自局部控制电路304的控制信号进行操作对根据所选择的位线执行适当的操作(例如，读取或写入数据)。局部I/O 310还与全局I/O 311接口。具体而言，在实施例中，局部I/O 310(i)从全局I/O 311接收要写入的数据，以及(ii)将从存储器单元阵列110读取的数据发送到全局I/O 311。
图4是描绘根据一些实施例的包括多个存储器单元阵列404、406、416、418的存储器器件400的布局的框图，存储器单元阵列404、406、416、418具有针对每个存储器单元阵列402、403和413、414彼此相对布置的两个存储器时钟驱动器以及具有许多信号线的控制器件。
存储器器件400包括设置在第一和第二存储器单元阵列404、406之间的第一字线驱动器403和第二存储时钟驱动器402。存储器单元阵列404、406中的每个包括以行和列布置的多个存储器单元(例如，静态随机存取存储器(SRAM)单元、动态随机存取存储器(DRAM)单元等)。字线WL_L_TOP[0]-[n]和WL_R_TOP[0]-[n]选择各自的阵列404、406的行，并且位线(图4中未示出)选择列。
第一存储器时钟驱动器403和第二存储器时钟驱动器402耦合到导电线WLCS_L_TOP[0]-[n]和WLCS_R_TOP[0]-[n]的第一端和第二端，它们被配置为分别驱动它们所耦合的字线WL_L_TOP[0]-[n]和WL_R_TOP[0]-[n]。第一存储器时钟驱动器403和第二存储器时钟驱动器402还电耦合到承载主时钟信号的导电线425。局部控制电路405(也在上面参考图3描述)包括被配置为控制第一存储器时钟驱动器403和第二存储器时钟驱动器402的操作的控制电路。
存储器器件400还包括第二存储器时钟驱动器对，第二存储器时钟驱动器对包括设置在第三和第四存储器单元阵列416、418之间的第三存储器时钟驱动器414和第四存储器时钟驱动器413。字线WL_L_BOT[0]-[n]和WL_R_BOT[0]-[n]选择各自阵列416、418的行。第三存储器时钟驱动器414和第四存储器时钟驱动器413耦合到导电线WLCS_L_BOT[0]-[n]和WLCS_R_BOT[0]-[n]的第一端和第二端，它们被配置为驱动它们所耦合的字线WL_L_BOT[0]-[n]和WL_R_BOT[0]-[n]。第三存储器时钟驱动器414和第四存储器时钟驱动器413还电耦合到承载主时钟信号的导电线425。局部控制电路405以类似于其控制第一字线驱动器403和第二存储器时钟驱动器402的方式控制第三字线驱动器414和第四存储器时钟驱动器413的操作。
在实施例中，全局控件424是存储器器件400的主控制块。全局控制424使用从外部世界接收的控制输入(例如，芯片级输入)并生成适当的内部信号以执行所请求的操作。在实施例中，I/O 420、422设置在全局控制电路424旁边并且靠近存储器器件400的边界，如图4所示。全局I/O 420、422耦合到外部世界，允许器件(例如，处理器、芯片等)从存储器器件400读取和/或写入存储器器件400。因此，在从存储器器件400读取数据时，数据从存储器单元阵列404、406、416、418读取并且传输到全局I/O 420、422中的一个或多个，使得数据能够由器件接收。同样，在将数据写入存储器器件400时，器件将数据传输到全局I/O 420、422中的一个或多个，使得该数据能够被写入到存储器单元阵列404、406、416、418。在实施例中，对于存储器的字长的每个位存在一个全局I/O块。
如图4的示例所示，局部控制电路405和局部I/O 410、412存在于包括多个存储器单元阵列404、406、416、418的存储器器件中。局部控制电路405包括根据从全局控制电路424接收到的信号操作的电路并生成其他信号以执行所请求的操作。例如，基于从全局控制424接收的信号，局部控制电路405生成信号以激活耦合到阵列404、406、416、418中的一个的确定字线驱动器。此外，在实施例中，基于信号从全局控制电路424接收的信号，局部控制电路405生成发送到局部I/O 410、412的信号。
在包括多个存储器单元阵列404、406、416、418的存储器器件中，如图4所示，局部I/O 410、412设置在局部控制电路405旁边。局部I/O 410、412与来自上部的存储器单元阵列404、406和下部的存储器单元阵列416、418的位线接口。此外，局部I/O 410、412根据来自局部控制电路405的控制信号操作并对所选择的的位线执行适当的操作(例如，读取或写入数据)。局部I/O 410、412还与全局I/O 420、422接口。具体地，在实施例中，局部I/O 410、412(i)从全局I/O 420、422接收要写入的数据，并且(ii)发送从存储器单元阵列404、406、416、418读取的数据到全局I/O 420、422。
图5是描绘根据一些实施例在时域中的图2的存储器单元阵列的WLCS线的两端处的信号501、502的时序图500。在接收和解码地址之后，第一和第二存储器时钟驱动器在主时钟信号503发生变化时激活对应于地址的WLCS线。因为时钟信号在被传输到图2中的第二存储器时钟驱动器之前到达第一存储器时钟驱动器，WLCS线501的第一端上的信号在短传播延迟之后在时间504处由第一存储器时钟驱动器驱动到高电压。由于在图2中时钟信号首先被接收并且由第一存储器时钟驱动器发送到第二存储器时钟驱动器，在较长的传播延迟之后，WLCS线的第二端在时间处505被驱动为高电压。因此，WLCS线的第二端在由附加传播延迟506延迟的时间处505被驱动到高电压。
第二存储器时钟驱动器的实施导致由实线502表示的WLCS线的第二端上的电压信号。虚线507表示如果第二存储器时钟驱动器未在存储器器件中实施的WLCS线的第二端上的电压信号。如图5所示，第二存储器时钟驱动器的实施导致WLCS线的第二端上的电压信号比当不使用第二存储器时钟驱动器时由508表示的时间更快地被驱动到其高电压状态。当不使用第二存储器时钟驱动器时，WLCS线的第二端处的电压上升较慢是由在WLCS线被第一存储器时钟驱动器驱动之后跨越WLCS线的时序污染延迟引起的。第二存储器时钟驱动器的实施消除了时序污染延迟，并且在一些实施例中，将WLCS线的第一端处的信号501和WLCS线的第二端处的信号之间的传播延迟减少了5％。
类似地，电压以图5中的表示为509的时间更快地下降。在没有实施第二存储器时钟驱动器的情况下，因为电荷从WLCS线的第二端通过第一存储器时钟驱动器排出的传播延迟，电压下降得比由第二存储器时钟驱动器驱动为低时更慢。
图6是描绘根据一些实施例的具有彼此相对设置的两个存储时钟驱动器120、121以及用于选择行130的电路的存储器器件600的存储器单元阵列110的电路图，其中两个存储时钟驱动器120、121直接电耦合到主时钟信号线607。存储器器件600与图2的存储器器件200相同，除了时钟信号线607直接耦合到存储器时钟驱动器120和121两者。
第一存储器时钟驱动器120设置在存储器单元阵列110的第一侧上。第二存储器时钟驱动器121设置在存储器单元阵列110的与第一存储器时钟驱动器120相对的第二侧上。第一存储器时钟驱动器120和第二存储器时钟驱动器121都电耦合到多个导电WLCS线206。在一些实施例中，多个WLCS线206中的WLCS线的数量对应于存储器单元行111的数量。多个WLCS线206中的每个WLCS线在第一端处电耦合到第一存储器时钟驱动器120以接收第一存储器时钟驱动器120的输出，并且在第二端处电耦合到第二存储器时钟驱动器121以接收第二存储器时钟驱动器121的对应输出，以使得在向存储器时钟驱动器120、121给定相同输入值的情况下，存储器时钟驱动器120、121的输出向WLCS线提供相同的信号。
在一些实施例中，主时钟信号607作为第一存储器时钟驱动器120和第二存储器时钟驱动器121二者的输入被接收。第一存储器时钟驱动器120和第二存储器时钟驱动器121都接收对应于要被激活的存储器单元阵列110中的存储器单元行111的地址209。在一些实施例中，地址209具有n/2位，其中n是存储器单元阵列110中存储器单元行的数量。
在接收到与存储器单元阵列110中的存储器单元行对应的地址209时，第一存储时钟驱动器120和第二存储时钟驱动器121解码地址209并激活WLCS线206中的对应于地址209和要被激活的存储器单元阵列110中的存储器单元行的WLCS线。WLCS线206中的WLCS线的激活与时钟信号607定时发生。WLCS线206中的激活的WLCS线在两端处由第一存储器时钟驱动器120和第二存储器时钟驱动器121驱动。
WLCS线206作为输入由行选择电路130接收。行选择电路130还接收行选择地址210，行选择地址210对应于存储器单元阵列110中的要选择的存储器单元行111的作为输入。在一些实施例中，行选择地址210由具有n*2位的温度计码组成，其中n是存储器单元阵列110中的存储器单元行的数量。在一些实施例中，地址210的两个位对应于存储器单元阵列110中的每个存储器单元行111。
在一些实施例中，行选择电路130包含对应于存储器单元阵列110中的每个存储器单元行111的行选择电路211。在实施例中，行选择电路211包括多个级。行选择电路211包含第一级612，第一级612由接收行选择地址210作为输入的逻辑AND门组成。第一级612的输出由第二级613接收，第二级613由逻辑NAND门组成，第二级613还接收与对应于行选择电路211的存储器单元阵列110的存储器单元行111对应的WLCS线。行选择电路211的第三级614由接收第二级613的输出作为输入的逻辑NOT门组成。第三级614的输出电耦合到对应于行选择电路211的存储器单元阵列的存储器单元行。
在第一级612处接收到地址210的两个逻辑高位时，第一级输出逻辑高信号，该逻辑高信号由第二级613NAND门接收。当第二级613接收到来自第一级的逻辑高信号和WLCS线206中的对应WLCS线上的高信号时，第二级613输出逻辑低信号。在第三级614处从第二级613接收到逻辑低信号时，第三级614输出逻辑高信号，逻辑高信号激活存储器单元阵列110的相应存储器单元行111。各种存储器单元类型(例如，静态随机存取存储器(SRAM)单元、动态随机存取存储器(DRAM)单元等)可用于实施存储器单元阵列110的存储器单元615。
图7是描绘根据一些实施例在时域中的图6的存储器单元阵列的WLCS线的两端处的信号701、702的时序图700。在接收和解码地址之后，第一和第二存储器时钟驱动器在主时钟信号703发生变化时激活对应于地址的WLCS线。因为时钟信号703同时到达第一存储器时钟驱动器和第二存储器时钟驱动器，消除了图5中描述为506的传播延迟。WLCS线的第一端上的信号701在时间705处由第一存储器时钟驱动器驱动为高电压，同时WLCS线的第二端上的信号702由第二存储器时钟驱动器驱动为高。
第二存储器时钟驱动器的实施导致由实线702表示的WLCS线的第二端上的电压信号。虚线707表示如果第二个存储器时钟驱动器未在存储器器件中实施的WLCS线的第二端上的电压信号。如图7所示，第二存储器时钟驱动器的实施导致WLCS线的第二端上的电压信号比当不使用第二存储器时钟驱动器时由708表示的时间更快地被驱动到其高电压状态。当不使用第二存储器时钟驱动器时，WLCS线的第二端处的电压上升较慢是由在WLCS线被第一存储器时钟驱动器驱动之后跨越WLCS线的时序污染延迟引起的。第二存储器时钟驱动器的实施消除了时序污染延迟，并且在一些实施例中，将WLCS线的第一端处的信号701和WLCS线的第二端处的信号之间的传播延迟减少了5％。
类似地，电压以图7中的表示为709的时间更快地下降。在没有实施第二存储器时钟驱动器的情况下，因为电荷从WLCS线的第二端通过第一存储器时钟驱动器排出的传播延迟，电压下降得比由第二存储器时钟驱动器驱动为低时更慢。
图8是描绘根据一些实施例的包括用于存储器时钟驱动器实施的示例电路的图2的存储器单元阵列的电路图。第一存储器时钟驱动器120和第二存储器时钟驱动器121分别包含解码器820、821，解码器820、821接受要被激活的存储器单元阵列110中的存储器单元行111的地址809作为输入，并且解码地址以激活对应于要激活的存储器单元行111的WLCS线206。
解码器820包含对应于每个存储器单元行111的两级解码电路822。在一些实施例中，两级解码电路822包含逻辑NAND门的第一级823，其接收地址809的两个位作为输入。第一级823将信号作为输入输出到第二级824逻辑NOR门。第二级824接收主时钟信号207作为第二输入并且具有电耦合到对应于存储器单元行111的WLCS线206的输出。
当第一级823逻辑NAND门接收两个逻辑高位时，第一级823输出逻辑低信号到第二级824NOR门，第二级824NOR门也接收时钟信号207。当第二级824接收逻辑来自第一级的低信号并且时钟信号207变低时，解码电路822驱动相应的WLCS线206为高。
在一些实施例中，两级解码电路821对应于每个存储器单元行111。两级解码电路821包含第一级825，第一级825包括接收地址809的两个位作为输入的逻辑NAND门。第一级825向存储器时钟驱动器121的输出级826输出信号。输出级826包含第一晶体管827，第一晶体管827具有电耦合到电压源828的第一端子、电耦合到电压源828的第一端子的第二端子以及电耦合到第一级825的反相输出的栅极电压。第二晶体管829具有电耦合到对应于存储器单元行111的WLCS线206以及第三晶体管830的第二端子。第二晶体管829还具有电耦合到反相时钟信号207的栅极。第三晶体管830具有电耦合到电接地831的第二端子和电耦合到时钟信号207的栅极端子。两级译码电路821在逻辑上等同于二级译码电路822。
图9是描绘根据一些实施例的包括用于存储器时钟驱动器实施的示例电路的存储器单元阵列110的电路图900。在一些实施例中，解码器电路922包括NOR门923。每个NOR门923对应于一个或多个存储器单元行111并且电耦合到对应于一个或多个存储器单元行111的WLCS线906。每个NOR门923接收对应于存储器单元阵列110的存储器单元行111的地址909的单个位以及主时钟信号207作为输入。当地址909的单个数位为逻辑低并且时钟信号207变为低时，NOR门923将WLCS线驱动为高。
在一些实施例中，解码电路921对应于一个或多个存储器单元行111。解码电路921包含第一晶体管927，第一晶体管927具有电耦合到电压源928的第一端子、电耦合到第二晶体管929的第一端子的第二端子以及电耦合到地址909的数位的栅极电压。第二晶体管929具有电耦合到对应于存储器单元行111的WLCS线906和第三晶体管930的第一端子的第二端子。第二晶体管929还具有电耦合到反相时钟信号207的栅极。第三晶体管930具有电耦合到电接地931的第二端子和电耦合到时钟信号207的栅极端子。解码电路921在逻辑上等同于解码电路922。
图10是描绘根据一些实施例的操作字线驱动器的示例方法的步骤的流程图1000。虽然可以使用多种结构来执行方法的步骤，但是为了清楚起见，这里提供了对一些示例结构的引用。在1002处，方法使用第一存储器时钟驱动器120以解码存储器单元行111的地址209。在1004处，第一存储器时钟驱动器120和第二存储器时钟驱动器121激活对应于地址209的存储器单元行111，其中第二存储器时钟驱动器121与第一存储器时钟驱动器120被定位在多个行111的多个存储器单元215的相对侧。
在一个示例中，存储器器件包括在多个行中的多个存储器单元、设置在多个行的第一侧上的第一存储时钟驱动器和设置在多个行的与第一侧相对的第二侧上的第二存储时钟驱动器。第一存储器时钟驱动器和第二存储器时钟驱动器被配置为响应于主时钟信号传输字线时钟信号，以使用第一存储器时钟驱动器和第二存储器时钟驱动器激活多个行中的存储器单元行。
在一些实施例中，第一存储器时钟驱动器包括第一解码器；第二存储器时钟驱动器包括第二解码器。
在一些实施例中，第一存储器时钟驱动器被配置为接收主时钟信号并且将主时钟信号传输到第二存储器时钟驱动器。
在一些实施例中，第一存储器时钟驱动器和第二存储器时钟驱动器均被配置为同时接收主时钟信号。
在一些实施例中，第一存储器时钟驱动器和第二存储器时钟驱动器被配置为接收对应于多个行中的存储器单元行的地址，由第一解码器和第二解码器解码的地址对应于多个行中的存储器单元行，其中，第一存储器时钟驱动器和第二存储器时钟驱动器被配置为响应于主时钟信号传输字线时钟信号，以通过耦合在第一存储器时钟驱动器和第二存储器时钟驱动器之间的导电线激活对应于地址的多个行中的存储器单元行。
在一些实施例中，存储器器件还包括：行选择电路，被配置为接受行选择地址并且选择多个行中的对应的存储器单元行。
在一些实施例中，存储器器件还包括行选择电路，行选择电路被配置为接受行选择地址并且选择多个行中的对应的存储器单元行，行选择电路具有对应于多个行中的每个存储器单元行的电路，电路包括：逻辑与门，被配置为接受行选择地址的两个位作为输入；逻辑与非门，电耦合到逻辑与门的输出作为第一输入，并且电耦合到通过耦合在第一存储器时钟驱动器和第二存储器时钟驱动器之间的导电线传输的字线时钟信号作为第二输入；逻辑非门，电耦合到逻辑与非门的输出作为输入，并且电耦合到多个行中的存储器单元行作为输出。
在一些实施例中，第一解码器和第二解码器中的每个包括对应于多个行中的每个存储器单元行的电路，电路包括：逻辑与非门，被配置为接收地址的两个位作为输入；和逻辑或非门，电耦合到逻辑与非门的输出作为第一输入并且电耦合到主时钟信号作为第二输入，其中，逻辑或非门的输出是字线时钟信号以激活多个行中的存储器单元行。
在一些实施例中，逻辑或非门包括：第一晶体管，具有电耦合到电压源的第一端子和电耦合到逻辑与非门的输出的栅极端子；第二晶体管，具有电耦合到第一晶体管的第二端子的第一端子和电耦合到主时钟信号的栅极端子；和第三晶体管，具有电耦合到第二晶体管的第二端子和承载作为解码器的输出的字线时钟信号的导电线的第一端子、电耦合到主时钟信号的栅极端子以及电耦合到电接地的第二端子。
在一些实施例中，第一解码器和第二解码器中的每个包括对应于多个行中的每个存储器单元行的电路，电路包括电耦合到主时钟信号作为第一输入并且电耦合到地址的位作为第二输入的逻辑或非门，其中，逻辑或非门的输出是字线时钟信号以激活多个行中的存储器单元行。
在一些实施例中，存储器器件还包括局部I/O，局部I/O被配置为将主时钟信号传输到第一存储器时钟驱动器和第二存储器时钟驱动器中的一个或多个。
在一些实施例中，存储器器件还包括时钟信号发生器，时钟信号发生器电耦合到第一存储器时钟驱动器和第二存储器时钟驱动器中的一个或多个，其中，时钟信号发生器将主时钟信号传输到第一存储器时钟驱动器和第二存储器时钟驱动器中的一个或多个。
在另一个示例中，一种操作存储器器件的方法，包括：使用第一存储器时钟驱动器在第一存储器时钟驱动器处解码存储器单元行的地址。通过第一存储器时钟驱动器和第二存储器时钟驱动器激活对应于地址的存储器单元行，第二存储器时钟驱动器定位在多个行中的多个存储器单元的与第一存储器时钟驱动器相对的一侧。
在一些实施例中，上述方法还包括第一存储器时钟驱动器将主时钟信号传输到第二存储器时钟驱动器。
在一些实施例中，主时钟信号由第一存储器时钟驱动器和第二存储器时钟驱动器同时接收。
在一些实施例中，上述方法还包括在行选择电路处接收行选择地址，其中，行选择电路选择对应于行选择地址的存储器单元行。
在一些实施例中，第一存储器时钟驱动器将对应于存储器单元行的解码地址传输到第二存储器时钟驱动器，第二存储器时钟驱动器激活对应于解码地址的存储器单元行。
在一些实施例中，上述方法还包括第二存储器时钟驱动器：接收对应于存储器单元行的地址；解码对应于存储器单元行的地址；激活对应于地址的存储器单元行。
在另一实施例中，一种存储器时钟驱动器电路，耦合到存储器单元阵列，存储器时钟驱动器电路包括设置在存储器单元的多个行的第一侧的第一存储器时钟驱动器。第二存储器时钟驱动器设置在与多行的第一侧相对的第二侧。第一存储器时钟驱动器和第二存储器时钟驱动器被配置为响应于主时钟信号传输字线时钟信号，以通过耦合在第一存储器时钟驱动器和第二存储器时钟驱动器之间的导电线激活多个行中的存储器单元行。
在一些实施例中，第一存储器时钟驱动器和第二存储器时钟驱动器，被配置为接收对应于多个行中的存储器单元行的地址，地址由第一存储器时钟驱动器和第二存储器时钟驱动器解码以对应于多个行中的存储器单元行，其中，第一存储器时钟驱动器和第二存储器时钟驱动器被配置为响应于主时钟信号传输字线时钟信号，以通过耦合在第一存储器时钟驱动器和第二存储器时钟驱动器之间的导电线激活对应于地址的多个行中的存储器单元行。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种存储器器件，包括：
在多个行中的多个存储器单元；
第一存储器时钟驱动器，设置在所述多个行的第一侧上，以及
第二存储器时钟驱动器，设置在所述多个行的与所述第一侧相对的第二侧上，
其中，所述第一存储器时钟驱动器和所述第二存储器时钟驱动器被配置为响应于主时钟信号传输字线时钟信号，以使用所述第一存储器时钟驱动器和所述第二存储器时钟驱动器激活所述多个行中的存储器单元行。
2.根据权利要求1所述的存储器器件，其中：
所述第一存储器时钟驱动器包括第一解码器；和
所述第二存储器时钟驱动器包括第二解码器。
3.根据权利要求1所述的存储器器件，其中，所述第一存储器时钟驱动器被配置为接收所述主时钟信号并且将所述主时钟信号传输到所述第二存储器时钟驱动器。
4.根据权利要求1所述的存储器器件，其中，所述第一存储器时钟驱动器和所述第二存储器时钟驱动器均被配置为同时接收所述主时钟信号。
5.根据权利要求2所述的存储器器件，其中：
所述第一存储器时钟驱动器和所述第二存储器时钟驱动器被配置为接收对应于所述多个行中的存储器单元行的地址，
由所述第一解码器和所述第二解码器解码的所述地址对应于所述多个行中的所述存储器单元行，
其中，所述第一存储器时钟驱动器和所述第二存储器时钟驱动器被配置为响应于主时钟信号传输所述字线时钟信号，以通过耦合在所述第一存储器时钟驱动器和所述第二存储器时钟驱动器之间的导电线激活对应于所述地址的所述多个行中的所述存储器单元行。
6.根据权利要求1所述的存储器器件，还包括：
行选择电路，被配置为接受行选择地址并且选择所述多个行中的对应的存储器单元行。
7.根据权利要求5所述的存储器器件，还包括行选择电路，所述行选择电路被配置为接受行选择地址并且选择所述多个行中的对应的存储器单元行，所述行选择电路具有对应于所述多个行中的每个存储器单元行的电路，所述电路包括：
逻辑与门，被配置为接受所述行选择地址的两个位作为输入；
逻辑与非门，电耦合到所述逻辑与门的输出作为第一输入，并且电耦合到通过耦合在所述第一存储器时钟驱动器和所述第二存储器时钟驱动器之间的所述导电线传输的字线时钟信号作为第二输入；
逻辑非门，电耦合到所述逻辑与非门的输出作为输入，并且电耦合到所述多个行中的所述存储器单元行作为输出。
8.根据权利要求2所述的存储器器件，其中，所述第一解码器和所述第二解码器中的每个包括对应于所述多个行中的每个存储器单元行的电路，所述电路包括：
逻辑与非门，被配置为接收地址的两个位作为输入；和
逻辑或非门，电耦合到所述逻辑与非门的输出作为第一输入并且电耦合到所述主时钟信号作为第二输入，其中，所述逻辑或非门的输出是所述字线时钟信号以激活所述多个行中的所述存储器单元行。
9.一种操作存储器器件的方法，包括以下步骤：
在第一存储器时钟驱动器处解码存储器单元行的地址；
通过所述第一存储器时钟驱动器和第二存储器时钟驱动器激活对应于所述地址的所述存储器单元行，所述第二存储器时钟驱动器定位在所述多个行中的所述多个存储器单元的与所述第一存储器时钟驱动器相对的一侧。
10.一种存储器时钟驱动器电路，所述存储器时钟驱动器电路耦合到存储器单元阵列，所述存储器时钟驱动器电路包括：
第一存储器时钟驱动器，设置在存储器单元的多个行的第一侧，以及
第二存储器时钟驱动器，设置在与所述多个行的第一侧相对的第二侧，
其中，所述第一存储器时钟驱动器和所述第二存储器时钟驱动器被配置为响应于主时钟信号传输字线时钟信号，以通过耦合在所述第一存储器时钟驱动器和所述第二存储器时钟驱动器之间的导电线激活所述多个行中的存储器单元行。
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US11983443B2 (en) * 2022-09-30 2024-05-14 Lenovo Enterprise Solutions (Singapore) Pte Ltd. Multi-access memory modules

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US20090128465A1 (en) * 2007-11-16 2009-05-21 Naoya Sugimoto Spatial light modulator implemented with a mirror array device
GB201615170D0 (en) 2016-09-07 2016-10-19 Ibm A method to build synthesized soft arrays
US10522208B1 (en) 2018-09-27 2019-12-31 Micron Technology, Inc. Apparatuses and methods for drivers with reduced noise
US10885959B1 (en) 2019-10-02 2021-01-05 Micron Technology, Inc. Apparatuses and methods for semiconductor devices including clock signal lines
KR20210129370A (ko) * 2020-04-20 2021-10-28 삼성전자주식회사 메모리 모듈 및 적층형 메모리 장치

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