CN110232937B - 数据输出缓冲器 - Google Patents

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Abstract

数据输出缓冲器。一种数据输出缓冲器包括：上拉预驱动器，所述上拉预驱动器被配置为通过使接收到的数据反转来输出上拉数据，并且输出用于调整所接收到的数据的摆动宽度的向上代码；下拉预驱动器，所述下拉预驱动器被配置为通过使所接收到的数据反转来输出下拉数据，并且输出用于调整所接收到的数据的摆动宽度的向下代码；上拉主驱动器，所述上拉主驱动器被配置为根据所述上拉数据输出具有逻辑高值的第一数据，并且根据所述向上代码调整所述第一数据的摆动宽度；以及下拉主驱动器，所述下拉主驱动器被配置为根据所述下拉数据输出具有逻辑低值的第二数据，并且根据所述向下代码调整所述第二数据的摆动宽度。

Description

数据输出缓冲器
技术领域
本公开的各种实施方式总体涉及存储器装置。具体地，实施方式涉及一种包括在存储器装置中的数据输出缓冲器。
背景技术
存储器装置可存储数据或输出数据。例如，存储器装置可被配置为当电源中断时所存储的数据丢失的易失性存储器装置，或者被配置为即使在电源中断时所存储的数据也被保留的非易失性存储器装置。存储器装置可包括用于存储数据的存储器单元阵列、用于执行诸如编程操作、读取操作和擦除操作之类的各种操作的外围电路以及用于控制外围电路的控制逻辑。
存储器控制器可控制主机与存储器装置之间的数据通信。
存储器装置可通过信道与存储器控制器通信。例如，存储器装置中所包括的外围电路中的数据输出缓冲器可通过信道输出从存储器装置读取的数据。
发明内容
实施方式提供一种数据输出缓冲器，其能够在不增加数据输入/输出焊盘的电容的情况下输出数据。
根据本公开的一个方面，提供一种数据输出缓冲器，该数据输出缓冲器包括：上拉预驱动器，所述上拉预驱动器被配置为通过使接收到的数据反转来输出上拉数据，并且输出用于调整所接收到的数据的摆动宽度的向上代码(up-code)；下拉预驱动器，所述下拉预驱动器被配置为通过使所接收到的数据反转来输出下拉数据，并且输出用于调整所接收到的数据的摆动宽度的向下代码(down-code)；上拉主驱动器，所述上拉主驱动器被配置为根据所述上拉数据输出具有逻辑高值的第一数据，并且根据所述向上代码调整所述第一数据的摆动宽度；以及下拉主驱动器，所述下拉主驱动器被配置为根据所述下拉数据输出具有逻辑低值的第二数据，并且根据所述向下代码调整所述第二数据的摆动宽度。
根据本公开的另一方面，提供一种数据输出缓冲器，该数据输出缓冲器包括：子上拉电路，所述子上拉电路被配置为包括与电源电压端子并联联接的多个晶体管，并且响应于接收到的向上代码而对要通过输入/输出焊盘输出的数据执行加重功能(emphasisfunction)或去加重功能(de-emphasis function)；以及主上拉电路，所述主上拉电路被配置为根据所述上拉数据，将电源电压端子通过所述子上拉电路联接到所述输入/输出焊盘。
附图说明
现在将参照附图在下文中更充分地描述各种实施方式；然而，这些实施方式可按照不同的形式具体实现，而不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开将是彻底的和完整的，并且将向本领域技术人员充分传达示例实施方式的范围。注意，对“实施方式”的引用不一定仅意味着一个实施方式，并且对“实施方式”的不同引用也不一定是相同的(一个或多个)实施方式。
在附图中，为了例示清晰，图的尺寸可能被夸大。将理解的是，当元件被称为在两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可存在一个或更多个中间元件。在整个附图中，相同的附图标号指代相同的元件。
图1是例示存储器系统的图。
图2是例示存储器装置的图。
图3是例示根据本公开的一个实施方式的数据输出缓冲器的图。
图4是例示根据本公开的一个实施方式的上拉预驱动器的图。
图5是例示根据本公开的一个实施方式的下拉预驱动器的图。
图6是例示根据本公开的一个实施方式的上拉主驱动器的图。
图7是例示根据本公开的一个实施方式的下拉主驱动器的图。
图8是例示包括存储器装置的存储器系统的另一实施方式的图。
图9是例示包括存储器装置的存储器系统的另一实施方式的图。
图10是例示包括存储器装置的存储器系统的另一实施方式的图。
图11是例示包括存储器装置的存储器系统的另一实施方式的图。
具体实施方式
在以下详细描述中，仅通过说明的方式仅示出和描述了本公开的特定示例性实施方式。如本领域技术人员将认识到的，在全部都不脱离本公开的精神或范围的情况下，可以以各种不同方式修改所描述的实施方式。因此，附图和描述本质上被认为是说明性的而非限制性的。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，该元件可直接连接或直接联接到另一元件，或者在二者间插置一个或更多个中间元件的情况下间接连接或间接联接到另一元件。另外，当元件被称为“包括”组件时，这表示该元件可进一步包括另一组件而不是排除另一组件，除非有不同的公开内容。
图1是例示存储器系统1000的图。
参照图1，电子系统10000可包括用于存储数据的存储器系统1000和用于控制存储器系统1000的主机2000。
存储器系统1000可包括用于存储数据的存储器装置1100、存储器控制器1200以及用于临时存储为存储器系统1000的操作所需的数据的缓冲存储器1300。存储器控制器1200可在主机2000的控制下控制存储器装置1100和缓冲存储器1300。
主机2000可使用诸如以下各种通信方式中的至少一种与存储器系统1000通信：通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、快速PCI(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式内存模块(DIMM)、寄存的DIMM(RDIMM)和负载降低的DIMM(LRDIMM)。
存储器装置1100可被实现为当电源中断时数据丢失的易失性存储器装置或者即使在电源中断时数据也被保留的非易失性存储器装置。存储器装置1100可在存储器控制器1200的控制下执行编程操作、读取操作或擦除操作。例如，在编程操作中，存储器装置1100可从存储器控制器1200接收命令、地址和数据，并执行编程操作。在读取操作中，存储器装置1100可从存储器控制器1200接收命令和地址，并将读取数据输出到存储器控制器1200。为此，存储器装置1100可包括用于输入和/或输出数据的电路。
存储器控制器1200可控制存储器系统1000的整体操作，并控制主机2000与存储器装置1100之间的数据交换。例如，存储器控制器1200可响应于来自主机2000的请求而通过控制存储器装置1100来编程、读取或擦除数据。另外，存储器控制器1200可从主机2000接收数据和逻辑地址，并且将逻辑地址转换为指示存储器装置1100中的数据实际上所存储的区域的物理地址。另外，存储器控制器1200可将建立逻辑地址与物理地址之间的映射关系的逻辑到物理地址映射表存储在缓冲存储器1300中。
缓冲存储器1300可用作存储器控制器1200的工作存储器或高速缓存存储器，并且除了上述信息之外，还存储在存储器系统1000中使用的系统数据。根据一个实施方式，缓冲存储器1300可包括例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功耗DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)等。
图2是例示例如图1的存储器装置1100的存储器系统的图。
参照图2，存储器装置1100可被实现为易失性存储器装置或非易失性存储器装置。在图2中，作为示例例示了非易失性存储器装置，但是本实施方式不限于非易失性存储器装置。
存储器装置1100可包括存储数据的存储器单元阵列100。存储器装置1100可包括外围电路200，外围电路200被配置为执行用于将数据存储在存储器单元阵列100中的编程操作、用于输出所存储的数据的读取操作以及用于擦除所存储的数据的擦除操作。存储器装置1100可包括控制逻辑300，控制逻辑300在存储器控制器(例如，图1的存储器控制器1200)的控制下控制外围电路200。
存储器单元阵列100可包括多个存储器块。存储器装置1100的操作所需的用户数据和各种信息可存储在存储器块中。存储器块可被实现为二维结构或三维结构。最近，主要使用具有三维结构的存储器块以提高集成度。具有二维结构的存储器块可包括与基板平行布置的存储器单元，并且具有三维结构的存储器块可包括垂直于基板堆叠的存储器单元。
外围电路200可被配置为在控制逻辑300的控制下执行编程操作、读取操作和擦除操作。例如，外围电路200可包括电压发生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250和电流感测电路260。
电压发生电路210可响应于从控制逻辑300接收的操作信号OP_CMD而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压发生电路210可在控制逻辑300的控制下生成编程电压、验证电压、通过电压、读取电压、擦除电压等。
行解码器220可响应于行地址RADD而将操作电压Vop传送到与存储器单元阵列100的存储器块当中的被选存储器块联接的局部线LL。局部线LL可包括局部字线、局部漏选择线和局部源选择线。另外，局部线LL可包括与存储器块联接的诸如源线之类的各种线。
页缓冲器组230可与位线BL1至BLI联接，位线BL1至BLI联接到存储器单元阵列100的存储器块。页缓冲器组230可包括联接到位线BL1至BLI的多个页缓冲器PB1至PBI。页缓冲器PB1至PBI可响应于页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器PB1至PBI可临时存储通过位线BL1至BLI接收的数据，或者在读取操作或验证操作中感测位线BL1至BLI的电压或电流。
列解码器240可响应于列地址CADD而在输入/输出电路250与页缓冲器组230之间传送数据。例如，列解码器240可通过数据线DL与页缓冲器PB1至PBI交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可通过输入/输出焊盘DQ从存储器控制器(例如，图1的存储器控制器1200)接收命令CMD、地址ADD和数据DATA。输入/输出电路250可通过输入/输出焊盘DQ将读取的数据输出到存储器控制器1200。例如，输入/输出电路250可将从存储器控制器1200接收到的命令CMD和地址ADD传送到控制逻辑300，或者与列解码器240交换数据DATA。
在读取操作或验证操作中，电流感测电路260可响应于许可位VRY_BIT<#>而生成基准电流。电流感测电路260可通过将从页缓冲器组230接收的感测电压VPB与由基准电流产生的基准电压进行比较来输出通过信号PASS或失败信号FAIL。
控制逻辑300可响应于通过CE#焊盘、WE#焊盘、RE#焊盘、ALE焊盘、CLE焊盘和WP#焊盘接收的信号而接收命令CMD和地址ADD。控制逻辑300可通过响应于命令CMD和地址ADD而输出操作信号OP_CMD、行地址RADD、页缓冲器控制信号PBSIGNALS和许可位VRY_BIT<#>来控制外围电路200。控制逻辑300可响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。
图3是示出根据本公开的一个实施方式的数据输出缓冲器500的图。
参照图3，数据输出缓冲器500可将数据输出到输入/输出焊盘DQ。数据输出缓冲器500可被包括在输入/输出电路250中。
数据输出缓冲器500可将通过列线(例如，图2的列线CL)接收到的数据DATA放大，并且通过输入/输出焊盘DQ输出数据DATA。为此，数据输出缓冲器500可包括上拉预驱动器510、下拉预驱动器520、上拉主驱动器530和下拉主驱动器540。
上拉预驱动器510可根据接收到的数据DATA输出上拉数据PU_DATA和向上代码UC<k:1>。上拉数据PU_DATA可作为接收到的数据DATA的反转数据输出，并且通过按原样反映接收到的数据DATA的摆动宽度来输出。例如，上拉预驱动器510可在接收到的数据DATA为高时输出低上拉数据PU_DATA，并且在接收到的数据DATA为低时输出高上拉数据PU_DATA。
此外，当接收到的数据DATA的电压电平为低时，从上拉预驱动器510输出的上拉数据PU_DATA的电压电平也可以为低。向上代码UC<k:1>可包括用于根据接收到的数据DATA补偿上拉数据PU_DATA的代码。例如，当接收到的数据DATA的摆动宽度小于基准宽度时，可输出用于增加摆动宽度的代码，而当接收到的数据DATA的摆动宽度大于基准宽度时，可输出用于减小摆动宽度的代码。
向上代码UC<k:1>可根据接收到的数据DATA，利用具有逻辑“0”值的比特(以下称为“0”比特)和具有逻辑“1”值的比特(以下称为“1”比特)的组合来配置，仅利用“0”比特配置或仅利用“1”比特配置。例如，当输出低上拉数据PU_DATA时，上拉预驱动器510可输出包括至少一个“0”比特的向上代码UC<k:1>。“0”比特表示具有逻辑低的信号，“1”比特表示具有逻辑高的信号。
下拉预驱动器520可根据接收到的数据DATA输出下拉数据PD_DATA和向下代码DC<k:1>。下拉数据PD_DATA可作为接收到的数据DATA的反转数据输出，并且通过按原样反映接收到的数据DATA的摆动宽度来输出。例如，下拉预驱动器520可在接收到的数据DATA为低时输出高下拉数据PD_DATA，并且在接收到的数据DATA为高时输出低下拉数据PD_DATA。
另外，当接收到的数据DATA的电压电平为低时，从下拉预驱动器520输出的下拉数据PD_DATA的电压电平也可以为低。向下代码DC<k:1>可包括用于根据接收到的数据DATA补偿下拉数据PD_DATA的代码。例如，当接收到的数据DATA的摆动宽度小于基准宽度时，可输出用于增加摆动宽度的代码，而当接收到的数据DATA的摆动宽度大于基准宽度时，可输出用于减小摆动宽度的代码。
向下代码DC<k:1>可根据接收到的数据DATA，利用“0”比特和“1”比特的组合来配置，仅利用“0”比特配置或者仅利用“1”比特配置。例如，当输出高下拉数据PD_DATA时，下拉预驱动器520可输出包括至少一个“1”比特的向下代码DC<k:1>。
上拉主驱动器530可响应于上拉数据PU_DATA和向上代码UC<k:1>而将高数据(即，具有逻辑高值的作为第一数据的数据)输出到输入/输出焊盘DQ。例如，当接收到低上拉数据PU_DATA时，上拉主驱动器530可将高数据输出到输入/输出焊盘DQ。例如，当接收到高上拉数据PU_DATA时，上拉主驱动器530不输出数据。也就是说，当上拉主驱动器530不输出数据时，上拉主驱动器530的输出节点可被浮置。
下拉主驱动器540可响应于下拉数据PD_DATA和向下代码DC<k：1>而将低数据(即，具有逻辑低值的作为第二数据的数据)输出到输入/输出焊盘DQ。例如，当接收到高下拉数据PD_DATA时，下拉主驱动器540可将低数据输出到输入/输出焊盘DQ。例如，当接收到低下拉数据PD_DATA时，下拉主驱动器540不输出数据。也就是说，当下拉主驱动器540不输出数据时，下拉主驱动器540的输出节点可被浮置。
图4是示出根据本公开的一个实施方式的上拉预驱动器(例如，图3的上拉预驱动器510)的图。
参照图4，上拉预驱动器510可包括上拉(PU)反转电路511和上拉(PU)代码发生器512。
PU反转电路511可通过使接收到的数据DATA反转来输出上拉数据PU_DATA。例如，PU反转电路511可在接收到高数据DATA(即，具有逻辑高值的作为第一数据的数据)时输出低上拉数据PU_DATA，而在接收到低数据DATA(即，具有逻辑低值的作为第二数据的数据)时输出高上拉数据PU_DATA。PU反转电路511可通过按原样反映接收到的数据DATA的摆动宽度来输出上拉数据PU_DATA。例如，上拉预驱动器510可在接收到的数据DATA为高时输出低上拉数据PU_DATA，并且在接收到的数据DATA为低时输出高上拉数据PU_DATA。另外，当接收到的数据DATA的电压电平为低时，从上拉预驱动器510输出的上拉数据PU_DATA的电压电平也可以为低。
PU代码发生器512可输出用于根据接收到的数据DATA补偿上拉数据PU_DATA的向上代码UC<k：1>。例如，PU代码发生器512可在接收到的数据DATA的摆动宽度小于基准宽度时输出用于增加摆动宽度的向上代码UC<k：1>，而在接收到的数据DATA的摆动宽度大于基准宽度时输出用于减小摆动宽度的向上代码UC<k：1>。此外，PU代码发生器512可根据接收到的数据DATA的摆动宽度与基准宽度之间的差来调整向上代码UC<k：1>中所包括的”0”比特和“1”比特的数目。例如，PU代码发生器512可通过根据接收到的数据DATA将”0”比特和“1”比特组合来输出向上代码UC<k：1>。
图5是示出根据本公开的一个实施方式的下拉预驱动器(例如，图3的下拉预驱动器520)的图。
参照图5，下拉预驱动器520可包括下拉(PD)反转电路521和下拉(PD)代码发生器522。
PD反转电路521可通过使接收到的数据DATA反转来输出下拉数据PD_DATA。例如，PD反转电路521可在接收到高数据DATA时输出低下拉数据PD_DATA，而在接收到低数据DATA时输出高下拉数据PD_DATA。PD反转电路521可通过按原样反映接收到的数据DATA的摆动宽度来输出下拉数据PD_DATA。例如，下拉预驱动器520可在接收到的数据DATA为高时输出低下拉数据PD_DATA，而在接收到的数据DATA为低时输出高下拉数据PD_DATA。另外，当接收到的数据DATA的电压电平为低时，从下拉预驱动器520输出的下拉数据PD_DATA的电压电平也可以为低。
PD代码发生器522可输出用于根据接收到的数据DATA补偿下拉数据PD_DATA的向下代码DC<k：1>。例如，PD代码发生器522可在接收到的数据DATA的摆动宽度小于基准宽度时输出用于增加摆动宽度的向下代码DC<k：1>，并且在接收到的数据DATA的摆动宽度大于基准宽度时输出用于减小摆动宽度的向下代码DC<k：1>。另外，PD代码发生器522可根据接收到的数据DATA的摆动宽度与基准宽度之间的差来调整向下代码DC<k：1>中所包括的”0”比特和“1”比特的数目。例如，PD代码发生器522可通过根据接收到的数据DATA将”0”比特和“1”比特组合来输出向下代码DC<k：1>。
图6是示出根据本公开的一个实施方式的上拉主驱动器(例如，图3的上拉主驱动器530)的图。
参照图6，上拉主驱动器530可包括子上拉电路531和主上拉电路532。子上拉电路531和主上拉电路532可彼此串联联接在电源电压端子VCC与输入/输出焊盘DQ之间。例如，子上拉电路531可联接在电源电压端子VCC与主上拉电路532之间，并且主上拉电路532可联接在子上拉电路531与输入/输出焊盘DQ之间。子上拉电路531可直接联接到电源电压端子VCC，以执行用于增加要通过输入/输出焊盘DQ输出的数据的摆动宽度的加重功能，或者执行用于减小数据的摆动宽度的去加重功能。电阻器533可进一步联接在主上拉电路532与输入/输出焊盘DQ之间。在各种实施方式中，电阻器533包括多个电阻器。电阻器的大小和数目可根据数据输出缓冲器500而变化。
子上拉电路531可包括多个PMOS晶体管P1至Pk(其中，k是正整数)。PMOS晶体管P1至Pk可在电源电压端子VCC与主上拉电路532之间彼此并联联接。PMOS晶体管P1至Pk可根据向上代码UC<k：1>中所包括的相应比特而导通或截止。例如，当第一向上代码UC<1>包括逻辑“0”时，第一PMOS晶体管P1可导通。当第一向上代码UC<1>包括逻辑“1”时，第一PMOS晶体管P1可截止。当导通的PMOS晶体管的数目增加时，可执行用于增加要通过输入/输出焊盘DQ输出的数据的摆动宽度的加重功能。当导通的PMOS晶体管的数目减少时，可执行用于减小要通过输入/输出焊盘DQ输出的数据的摆动宽度的去加重功能。
PMOS晶体管P1至Pk可全部具有相同的尺寸或不同的尺寸。例如，在PMOS晶体管P1至Pk全部具有相同尺寸的情况下，当包括在向上代码UC<k：1>中的“0”比特的数目增加时，导通的PMOS晶体管的数目增加，因此电流量可增加。相反，在PMOS晶体管P1至Pk全部具有相同尺寸的情况下，当包括在向上代码UC<k：1>中的“0”比特的数目减少时，导通的PMOS晶体管的数目减少，因此电流量可减少。
在另一实施方式中，PMOS晶体管P1至Pk可根据其尺寸被划分成多个组。例如，具有第一尺寸的PMOS晶体管P1至P(k/2)可构成第一子上拉组531p，并且具有第二尺寸的PMOS晶体管P(k/2)+1至Pk构成第二子上拉组531m。由于包括在第二子上拉组531m中的PMOS晶体管P(k/2)+1至Pk的尺寸很大，因此包括在第二子上拉组531m中的PMOS晶体管P(k/2)+1至Pk可显著地纠正电流量。由于包括在第一子上拉组531p中的PMOS晶体管P1至P(k/2)的尺寸相对较小，因此包括在第一子上拉组531p中的PMOS晶体管P1至P(k/2)可稍微纠正电流量。因此，通过调整包括在第一子上拉组531p和第二子上拉组531m中的PMOS晶体管P1至Pk当中的导通的PMOS晶体管的数目，可精细地调整电流量。因此，可通过控制子上拉电路531中所包括的PMOS晶体管P1至Pk来执行用于增加要通过输入/输出焊盘DQ输出的数据的摆动宽度的加重功能。
主上拉电路532可用PMOS晶体管Pk+1来实现。PMOS晶体管Pk+1可根据上拉数据PU_DATA而导通或截止。例如，PMOS晶体管Pk+1可在接收到低上拉数据PU_DATA时导通，而在接收到高上拉数据PU_DATA时截止。
当上拉数据PU_DATA包括逻辑低时，上拉主驱动器530将高数据H_DATA发送到输入/输出焊盘DQ，因此电源电压端子VCC将通过子上拉电路531和主上拉电路532联接到输入/输出焊盘DQ。因此，包括在子上拉电路531中的一个或更多个PMOS晶体管P1至Pk将导通。
当上拉数据PU_DATA包括逻辑高时，主上拉电路532中所包括的PMOS晶体管Pk+1截止，因此电源电压端子VCC与输入/输出焊盘DQ之间的连接被阻断。上拉主驱动器530阻断电源电压端子VCC和输入/输出焊盘DQ之间的连接，而不管向上代码UC<k：1>如何。然而，向上代码UC<k：1>优选地包括全“1”比特以有效地防止泄漏。当向上代码UC<k：1>全部利用“1”比特来配置时，子上拉电路531中所包括的所有PMOS晶体管P1至Pk都截止，因此可更有效地防止泄漏。
图7是示出根据本公开的一个实施方式的下拉主驱动器(例如，图3的下拉主驱动器540)的图。
参照图7，下拉主驱动器540可包括子下拉电路541和主下拉电路542。子下拉电路541和主下拉电路542可彼此串联联接在输入/输出焊盘DQ与接地端子VSS之间。例如，子下拉电路541可联接在接地端子VSS与主下拉电路542之间，并且主下拉电路542可联接在子下拉电路541与输入/输出焊盘DQ之间。子下拉电路541可直接联接到接地端子VSS，以对要通过输入/输出焊盘DQ输出的数据执行加重功能或去加重功能。电阻器543可进一步联接在主下拉电路542与输入/输出焊盘DQ之间。在各种实施方式中，电阻器533包括多个电阻器。电阻器的大小和数目可根据数据输出缓冲器500而改变。
子下拉电路541可包括多个NMOS晶体管N1至Nk(其中，k是正整数)。NMOS晶体管N1至Nk可在接地端子VSS与主下拉电路542之间彼此并联联接。NMOS晶体管N1至Nk可根据向下代码DC<k：1>中所包括的相应比特而导通或截止。例如，当第一向下代码DC<1>包括逻辑“1”时，第一NMOS晶体管N1可导通。当第一向下代码DC<1>包括逻辑“0”时，第一NMOS晶体管N1可截止。当导通的NMOS晶体管的数目增加时，可执行用于增加要通过输入/输出焊盘DQ输出的数据的摆动宽度的加重功能。当导通的NMOS晶体管的数目减少时，可执行用于减小要通过输入/输出焊盘DQ输出的数据的摆动宽度的去加重功能。
NMOS晶体管N1至Nk可全部具有相同的尺寸或不同的尺寸。例如，在NMOS晶体管N1至Nk全部具有相同尺寸的情况下，当包括在向下代码DC<k：1>中的“1”比特的数目增加时，导通的NMOS晶体管的数目增加，因此电流量可增加。相反，在NMOS晶体管N1至Nk全部具有相同尺寸的情况下，当包括在向下代码DC<k：1>中的“1”比特的数目减少时，导通的NMOS晶体管的数目减少，因此电流量可减少。
在另一实施方式中，NMOS晶体管N1至Nk可根据其尺寸被划分成多个组。例如，具有第一尺寸的NMOS晶体管N1至N(k/2)可构成第一子下拉组541p，并且具有第二尺寸的NMOS晶体管N(k/2)+1至Nk可构成第二子下拉组541m。由于包括在第二子下拉组541m中的NMOS晶体管N(k/2)+1至Nk的尺寸很大，因此包括在第二子下拉组541m中的NMOS晶体管N(k/2)+1至Nk可显著地纠正电流量。由于包括在第一子下拉组541p中的NMOS晶体管N1至N(k/2)的尺寸相对较小，因此包括在第一子下拉组541p中的NMOS晶体管N1至N(k/2)可稍微纠正电流量。因此，通过调节包括在第一子下拉组541p和第二子下拉组541m中的NMOS晶体管N1至Nk当中的导通的NMOS晶体管的数目，可精细地调节电流量。因此，可通过控制子下拉电路541中所包括的NMOS晶体管N1至Nk来执行用于增加要通过输入/输出焊盘DQ输出的数据的摆动宽度的加重功能。
主下拉电路542可用NMOS晶体管Nk+1实现。NMOS晶体管Nk+1可根据下拉数据PD_DATA而导通或截止。例如，NMOS晶体管Nk+1可在接收到高下拉数据PD_DATA时导通，而在接收到低下拉数据PD_DATA时截止。
当下拉数据PD_DATA为高时，下拉主驱动器540将低数据L-DATA发送到输入/输出焊盘DQ，因此输入/输出焊盘DQ通过子下拉电路541和主下拉电路542联接到接地端子VSS。因此，子下拉电路541中所包括的一个或更多个NMOS晶体管N1至Nk将导通。
当下拉数据PD_DATA为低时，主下拉电路542中所包括的NMOS晶体管Nk+1截止，因此输入/输出焊盘DQ与接地端子VSS之间的连接被阻断。下拉主驱动器540阻断接地端子VSS和输入/输出焊盘DQ之间的连接，而不管向下代码DC<k：1>如何。然而，向下代码DC<k：1>优选地包括全“0”比特，以便有效地防止泄漏。当向下代码DC<k：1>全部利用“0”比特配置时，子下拉电路541中所包括的所有NMOS晶体管N1至Nk都截止，因此可更有效地防止泄漏。
图8是示出包括存储器装置(例如，图2中所示的存储器装置1100)的存储器系统的实施方式的图。
参照图8，存储器系统30000可被实现为蜂窝电话、智能电话、平板电脑、个人数字助理(PDA)或无线通信装置。
存储器系统30000可包括存储器装置1100和能够控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可在主机2000的控制下控制存储器装置1100的数据访问操作，例如，编程操作、擦除操作、读取操作等。
编程在存储器装置1100中的数据可在存储器控制器1200的控制下通过显示器3200输出。
无线电收发器3300可通过天线ANT发送和/或接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号转换为可由主机2000处理的信号。因此，主机2000可处理从无线电收发器3300输出的信号，并将处理后的信号发送到存储器控制器1200或显示器3200。存储器控制器1200可将由主机2000处理的信号发送到存储器装置1100。另外，无线电收发器3300可将从主机2000输出的信号转换为无线电信号，并且通过天线ANT将转换后的无线电信号输出到外部装置。输入装置3400是能够输入用于控制主机2000的操作的控制信号或者要由主机2000处理的数据的装置，并且可被实现为诸如触摸板或计算机鼠标之类的定点装置、小键盘或键盘。主机2000可控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据可通过显示器3200输出。
图9是示出包括存储器装置(例如，图2中所示的存储器装置1100)的存储器系统的实施方式的图。
参照图9，存储器系统40000可被实现为个人计算机(PC)、平板电脑、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可包括存储器装置1100和能够控制存储器装置1100的数据处理操作的存储器控制器1200。
主机2000可根据通过输入装置4200输入的数据，通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可被实现为诸如触摸板或计算机鼠标之类的定点装置、小键盘或键盘。
主机2000可控制存储器系统40000的整体操作，并控制存储器控制器1200的操作。
图10是示出包括存储器装置(例如，图2中所示的存储器装置1100)的存储器系统的实施方式的图。
参照图10，存储器系统50000可被实现为图像处理装置，例如，数码相机、附接有数码相机的移动终端、附接有数码相机的智能电话或者附接有数码相机的平板个人计算机(PC)。
存储器系统50000可包括存储器装置1100和能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200。
存储器系统50000的图像传感器5200可将光学图像转换为数字信号，并且转换后的数字信号可被传送到主机2000或存储器控制器1200。在主机2000的控制下，经转换的数字信号可通过显示器5300输出，或者通过存储器控制器1200存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可在主机2000的控制下通过显示器5300输出。
图11是示出包括存储器装置(例如，图2中所示的存储器装置1100)的存储器系统的另一实施方式的图。
参照图11，存储器系统可包括主机2000和存储卡70000。
存储卡70000可利用智能卡实现。存储卡70000可包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。在一些实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是本公开不限于此。此外，卡接口7100可根据主机2000的协议在主机2000与存储器控制器1200之间进行数据交换。在一些实施方式中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可表示能够支持主机2000所使用的协议的硬件、嵌入在硬件中的软件或信号传输方案。
根据本公开，数据输出缓冲器可在数据输出操作中在不增加输入/输出焊盘的电容的情况下执行用于增加要输出的数据的摆动宽度的加重功能。
此外，根据本公开，数据输出缓冲器可在不增加数据输出缓冲器的尺寸的情况下执行加重功能。
本文已公开了示例实施方式，尽管采用了特定术语，但这些术语被使用并且将仅在一般和描述性意义上解释，而不是为了限制的目的。在一些情况下，对于本领域普通技术人员而言将显而易见的是，自本申请提交起，除非另外具体地指示，否则结合特定实施方式描述的特征、特性和/或元件可单独地使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求书中所阐述的本公开的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2018年3月6日提交的韩国专利申请No.10-2018-0026488的优先权，该韩国专利申请的全部公开内容通过引用整体并入本文中。

Claims (28)

1.一种数据输出缓冲器，该数据输出缓冲器包括：
上拉预驱动器，所述上拉预驱动器被配置为通过使接收到的数据反转来输出上拉数据，并且输出用于调整所接收到的数据的摆动宽度的向上代码；
下拉预驱动器，所述下拉预驱动器被配置为通过使所接收到的数据反转来输出下拉数据，并且输出用于调整所接收到的数据的摆动宽度的向下代码；
上拉主驱动器，所述上拉主驱动器被配置为根据所述上拉数据输出具有逻辑高值的第一数据，并且根据所述向上代码调整所述第一数据的摆动宽度；以及
下拉主驱动器，所述下拉主驱动器被配置为根据所述下拉数据输出具有逻辑低值的第二数据，并且根据所述向下代码调整所述第二数据的摆动宽度。
2.根据权利要求1所述的数据输出缓冲器，其中，所述上拉预驱动器包括：
上拉反转电路，所述上拉反转电路被配置为使所接收到的数据反转并且将经反转的数据输出为所述上拉数据；以及
上拉代码发生器，所述上拉代码发生器被配置为根据所接收到的数据的摆动宽度输出所述向上代码。
3.根据权利要求2所述的数据输出缓冲器，其中，所述上拉反转电路通过按原样反映所接收到的数据的摆动宽度来输出所述上拉数据。
4.根据权利要求2所述的数据输出缓冲器，其中，所述上拉代码发生器：
在所接收到的数据的摆动宽度小于基准宽度时，输出用于增加所述摆动宽度的所述向上代码；并且
在所接收到的数据的摆动宽度大于所述基准宽度时，输出用于减小所述摆动宽度的所述向上代码。
5.根据权利要求4所述的数据输出缓冲器，其中，所述上拉代码发生器根据所接收到的数据的摆动宽度与所述基准宽度之间的差来调整包括在所述向上代码中的具有逻辑低值的比特的数目和具有逻辑高值的比特的数目。
6.根据权利要求1所述的数据输出缓冲器，其中，所述下拉预驱动器包括：
下拉反转电路，所述下拉反转电路被配置为使所接收到的数据反转并且将经反转的数据输出为所述下拉数据；以及
下拉代码发生器，所述下拉代码发生器被配置为根据所接收到的数据的摆动宽度输出所述向下代码。
7.根据权利要求6所述的数据输出缓冲器，其中，所述下拉反转电路通过按原样反映所接收到的数据的摆动宽度来输出所述下拉数据。
8.根据权利要求6所述的数据输出缓冲器，其中，所述下拉代码发生器：
在所接收到的数据的摆动宽度小于基准宽度时，输出用于增加所述摆动宽度的所述向下代码；并且
在所接收到的数据的摆动宽度大于所述基准宽度时，输出用于减小所述摆动宽度的所述向下代码。
9.根据权利要求8所述的数据输出缓冲器，其中，所述下拉代码发生器根据所接收到的数据的摆动宽度与所述基准宽度之间的差来调整包括在所述向下代码中的具有逻辑低值的比特的数目和具有逻辑高值的比特的数目。
10.根据权利要求1所述的数据输出缓冲器，其中，所述上拉主驱动器包括：
子上拉电路，所述子上拉电路直接联接到电源电压端子，所述子上拉电路根据所述向上代码对所述第一数据执行加重功能或去加重功能；以及
主上拉电路，所述主上拉电路被配置为根据所述上拉数据来将所述电源电压端子通过所述子上拉电路联接到输入/输出焊盘。
11.根据权利要求10所述的数据输出缓冲器，其中，所述子上拉电路包括彼此并联联接在所述电源电压端子与所述主上拉电路之间的多个晶体管。
12.根据权利要求11所述的数据输出缓冲器，其中，所述晶体管根据所述向上代码而导通或截止。
13.根据权利要求11所述的数据输出缓冲器，其中，所述晶体管利用具有相同尺寸的晶体管来实现，或者利用具有不同尺寸的晶体管来实现。
14.根据权利要求10所述的数据输出缓冲器，其中，所述主上拉电路利用根据所述上拉数据而导通或截止的晶体管来实现。
15.根据权利要求10所述的数据输出缓冲器，该数据输出缓冲器还包括至少一个电阻器，所述至少一个电阻器联接在所述主上拉电路与所述输入/输出焊盘之间。
16.根据权利要求1所述的数据输出缓冲器，其中，所述下拉主驱动器包括：
子下拉电路，所述子下拉电路直接联接到接地端子，所述子下拉电路根据所述向下代码对所述第二数据执行加重功能或去加重功能；以及
主下拉电路，所述主下拉电路被配置为根据所述下拉数据来将所述接地端子通过所述子下拉电路联接到输入/输出焊盘。
17.根据权利要求16所述的数据输出缓冲器，其中，所述子下拉电路包括彼此并联联接在所述接地端子与所述主下拉电路之间的多个晶体管。
18.根据权利要求17所述的数据输出缓冲器，其中，所述晶体管根据所述向下代码而导通或截止。
19.根据权利要求17所述的数据输出缓冲器，其中，所述晶体管利用具有相同尺寸的晶体管来实现，或者利用具有不同尺寸的晶体管来实现。
20.根据权利要求16所述的数据输出缓冲器，其中，所述主下拉电路利用根据所述下拉数据而导通或截止的晶体管来实现。
21.根据权利要求16所述的数据输出缓冲器，该数据输出缓冲器还包括至少一个电阻器，所述至少一个电阻器联接在所述主下拉电路与所述输入/输出焊盘之间。
22.一种数据输出缓冲器，该数据输出缓冲器包括：
子上拉电路，所述子上拉电路被配置为包括与电源电压端子并联联接的多个晶体管，并且响应于接收到的向上代码而对要输出的数据执行加重功能或去加重功能；以及
主上拉电路，所述主上拉电路被配置为根据通过使由所述数据输出缓冲器接收到的数据反转所获得的上拉数据而联接在所述子上拉电路与输入/输出焊盘之间，
其中，所述上拉数据的摆动宽度等于所接收到的数据的摆动宽度。
23.根据权利要求22所述的数据输出缓冲器，其中，包括在所述子上拉电路中的晶体管包括彼此并联联接在所述电源电压端子与所述主上拉电路之间的多个PMOS晶体管。
24.根据权利要求23所述的数据输出缓冲器，其中，所述PMOS晶体管根据所述向上代码而导通或截止。
25.根据权利要求23所述的数据输出缓冲器，其中，所述PMOS晶体管利用具有相同尺寸的晶体管来实现，或者利用具有不同尺寸的晶体管来实现。
26.根据权利要求22所述的数据输出缓冲器，其中，所述向上代码包括具有逻辑低值的比特和具有逻辑高值的比特的组合，包括具有逻辑低值的比特，或者包括具有逻辑高值的比特。
27.根据权利要求22所述的数据输出缓冲器，其中，所述主上拉电路利用根据所述上拉数据而导通或截止的晶体管来实现。
28.根据权利要求22所述的数据输出缓冲器，该数据输出缓冲器还包括至少一个电阻器，所述至少一个电阻器联接在所述主上拉电路与所述输入/输出焊盘之间。
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